JP2015046193A - 定電流源回路 - Google Patents
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Abstract
【課題】出力電圧の変化に伴う出力電流の変動がなく、出力電圧が低い場合においてもより低い電圧まで動作可能な定電流源回路を提供する。
【解決手段】出力端子と電力供給線との間に直列接続された第1及び第2のトランジスタであって、第2のトランジスタはノードに接続された制御電極を備える、第1及び第2のトランジスタと、第1のトランジスタの制御電極に接続されバイアス電圧を供給するバイアス電圧出力端子を備えるバイアス生成回路と、ソース電極およびドレイン電極の一方がノードに接続されソース電極およびドレイン電極の他方が電力供給線に接続されたソース電極およびドレイン電極ならびにノードに接続された制御電極を備えた第3のトランジスタと、出力端子およびノードに接続され、制御電流をノードに供給する制御回路とを有し、制御回路は出力端子の電圧に応じて制御電流を制御することにより出力端子に定電流を生成する、定電流源回路。
【選択図】図1
【解決手段】出力端子と電力供給線との間に直列接続された第1及び第2のトランジスタであって、第2のトランジスタはノードに接続された制御電極を備える、第1及び第2のトランジスタと、第1のトランジスタの制御電極に接続されバイアス電圧を供給するバイアス電圧出力端子を備えるバイアス生成回路と、ソース電極およびドレイン電極の一方がノードに接続されソース電極およびドレイン電極の他方が電力供給線に接続されたソース電極およびドレイン電極ならびにノードに接続された制御電極を備えた第3のトランジスタと、出力端子およびノードに接続され、制御電流をノードに供給する制御回路とを有し、制御回路は出力端子の電圧に応じて制御電流を制御することにより出力端子に定電流を生成する、定電流源回路。
【選択図】図1
Description
本発明は、集積回路等に用いられるCMOS集積回路技術によって製造される定電流源回路に関する。
機器の低消費電力化において、これに用いるLSI(Large Scale Integration)の電源電圧の低下に伴って、アナログ回路の動作電源電圧の下限を設計する事が難しくなってきている。
これは、電源電圧の低下に対し、MOS(Metal Oxide Semiconductor)トランジスタの閾値電圧Vtがスケーリングされていない事が大きく影響している。
例えば、定電流源においては、その最小出力電圧を下げようとした場合、電源電圧の低下に合わせて、MOSトランジスタの閾値電圧Vtを小さくする必要がある。
しかしながら、閾値電圧を低下させることは、リーク電流が増加するという問題を招くこととなるため限界がある。
あるいは、非常に大きな面積のMOSトランジスタに小さな電流を流すことにより、MOSトランジスタに必要な電圧を少なくして、電圧マージンを確保しようとする場合、製造コストが増加して経済的にデメリットが大きくなる欠点を有する。
低い電圧においても電流低下が少なく、安定した電流値が広い電圧範囲で確保できる定電流源回路は、あらゆるLSIにおいて望まれる要素回路である。
これは、電源電圧の低下に対し、MOS(Metal Oxide Semiconductor)トランジスタの閾値電圧Vtがスケーリングされていない事が大きく影響している。
例えば、定電流源においては、その最小出力電圧を下げようとした場合、電源電圧の低下に合わせて、MOSトランジスタの閾値電圧Vtを小さくする必要がある。
しかしながら、閾値電圧を低下させることは、リーク電流が増加するという問題を招くこととなるため限界がある。
あるいは、非常に大きな面積のMOSトランジスタに小さな電流を流すことにより、MOSトランジスタに必要な電圧を少なくして、電圧マージンを確保しようとする場合、製造コストが増加して経済的にデメリットが大きくなる欠点を有する。
低い電圧においても電流低下が少なく、安定した電流値が広い電圧範囲で確保できる定電流源回路は、あらゆるLSIにおいて望まれる要素回路である。
第1の従来の定電流源回路の例として、図13のカレントミラー回路に関して説明する。
nチャネル型のMOSトランジスタM100は、基準電流I0が流れており、ダイオード接続されているので、ドレインとゲートの電位は等しく、VGS0=VDS0である。
MOSトランジスタM101は、定電流源の出力用として設けられており、MOSトランジスタM100のゲート電圧に等しく、ドレイン電圧がMOSトランジスタM100のドレイン電圧VDS0(=VGS0)と等しい場合、MOSトランジスタM100とM101の動作条件が等価となり、MOSトランジスタのL(チャネル長)/W(チャネル幅)が等しいと、出力電流I1は基準電流I0と等しくなる(例えば、特許文献1参照)。
nチャネル型のMOSトランジスタM100は、基準電流I0が流れており、ダイオード接続されているので、ドレインとゲートの電位は等しく、VGS0=VDS0である。
MOSトランジスタM101は、定電流源の出力用として設けられており、MOSトランジスタM100のゲート電圧に等しく、ドレイン電圧がMOSトランジスタM100のドレイン電圧VDS0(=VGS0)と等しい場合、MOSトランジスタM100とM101の動作条件が等価となり、MOSトランジスタのL(チャネル長)/W(チャネル幅)が等しいと、出力電流I1は基準電流I0と等しくなる(例えば、特許文献1参照)。
また、出力端子の電位VOUTがVGS0よりも高くなった場合、MOSトランジスタM101のドレイン電圧が高くなることで、MOSトランジスタのチャネル長変調効果により、実効チャネル長が減少し、出力電流I1は基準電流I0に対して増加し、I1>I0となり、等しい電流が流れなくなる。
逆に、VOUTがVGS0よりも低下した場合、出力電流I1は減少し、I1<I0となり、等しい電流が流れなくなる。
逆に、VOUTがVGS0よりも低下した場合、出力電流I1は減少し、I1<I0となり、等しい電流が流れなくなる。
図14にnチャネル型MOSトランジスタのIDS(ドレイン−ソース電流)−VDS特性ドレイン−ソース電圧)の例を示すが、飽和領域におけるドレイン電流のVDSに対する傾きの逆数を、
ドレイン抵抗rDS=ΔVDS/ΔIDS
とすれば、図13の定電流源回路の出力抵抗rOUTはMOSトランジスタM101のドレイン抵抗rDS1となる。
したがって、出力電流I1の電位VOUTによる変動を抑えるため、この出力抵抗rOUTを高くする必要があるが、図13の回路においてはドレイン抵抗rDS1よりも高くすることが出来ないという問題がある。
このため、例えば、I0=100μAでドレイン抵抗rDS1が50kΩであれば、1Vの電圧変化に対して20μAの変化が生じるので、20%/Vと大きな出力電流変動となり、高い精度の定電流を供給することができなくなってしまう。
ドレイン抵抗rDS=ΔVDS/ΔIDS
とすれば、図13の定電流源回路の出力抵抗rOUTはMOSトランジスタM101のドレイン抵抗rDS1となる。
したがって、出力電流I1の電位VOUTによる変動を抑えるため、この出力抵抗rOUTを高くする必要があるが、図13の回路においてはドレイン抵抗rDS1よりも高くすることが出来ないという問題がある。
このため、例えば、I0=100μAでドレイン抵抗rDS1が50kΩであれば、1Vの電圧変化に対して20μAの変化が生じるので、20%/Vと大きな出力電流変動となり、高い精度の定電流を供給することができなくなってしまう。
第2の従来回路の例として、第1の従来回路への対策として、定電流源の出力抵抗を高くすることを意図した、図15のカスコードカレントミラー回路がある(例えば、特許文献2参照)。
この特許文献2の場合、MOSトランジスタM101のゲート電位がMOSトランジスタM100のゲート電位VGS0と、MOSトランジスタM103のゲート電位がMOSトランジスタM102のゲート電位VGS0+VGS2となっている。
このため、MOSトランジスタM103が飽和領域で動作していれば、MOSトランジスタM103のゲート−ソース間電圧VGS3はVGS2に等しいので、MOSトランジスタM101のドレイン電位はVGS0と等しいことになる。
この特許文献2の場合、MOSトランジスタM101のゲート電位がMOSトランジスタM100のゲート電位VGS0と、MOSトランジスタM103のゲート電位がMOSトランジスタM102のゲート電位VGS0+VGS2となっている。
このため、MOSトランジスタM103が飽和領域で動作していれば、MOSトランジスタM103のゲート−ソース間電圧VGS3はVGS2に等しいので、MOSトランジスタM101のドレイン電位はVGS0と等しいことになる。
すなわち、出力端子の電位の変化がMOSトランジスタM101のドレイン電圧には影響しなくなることで、出力抵抗rOUTが高く、安定した出力電流が得られる事になる。
MOSトランジスタM103のドレイン抵抗rDS3、相互コンダクタンスをgm3とすれば、出力電圧の変化ΔVOUTによって生じるMOSトランジスタM103のゲート−ソース間電圧の変化ΔVGS3は、ΔVGS3=ΔVOUT/(gm3・rDS3)で表される。
例えば、gm3=1mS、rDS3=50kΩとすれば、ΔVGS3=ΔVOUT/50となり、出力端子の電位変動は、MOSトランジスタM101のドレインに対して、実際の変動値の1/50しか影響を与えない。
MOSトランジスタM103のドレイン抵抗rDS3、相互コンダクタンスをgm3とすれば、出力電圧の変化ΔVOUTによって生じるMOSトランジスタM103のゲート−ソース間電圧の変化ΔVGS3は、ΔVGS3=ΔVOUT/(gm3・rDS3)で表される。
例えば、gm3=1mS、rDS3=50kΩとすれば、ΔVGS3=ΔVOUT/50となり、出力端子の電位変動は、MOSトランジスタM101のドレインに対して、実際の変動値の1/50しか影響を与えない。
つまり、図15に示す回路の出力抵抗rOUTは、
rOUT=(gm3・rDS3)・rDS1
により表され、図13の場合と比較すると(gm3・rDS3)倍の出力抵抗が得られる。
例えば、I0=100μA、rDS1=rDS3=50kΩ、gm3=1mSであるならば、rOUT=2.5MΩとなり、1Vの電位変化に対して0.4μAの変化が生じるため、0.4%/Vと出力電流の変動は抑えられることになる。
rOUT=(gm3・rDS3)・rDS1
により表され、図13の場合と比較すると(gm3・rDS3)倍の出力抵抗が得られる。
例えば、I0=100μA、rDS1=rDS3=50kΩ、gm3=1mSであるならば、rOUT=2.5MΩとなり、1Vの電位変化に対して0.4μAの変化が生じるため、0.4%/Vと出力電流の変動は抑えられることになる。
しかしながら、特許文献2に示す定電流源回路にあっては、MOSトランジスタM103のゲート電位がVGS0+VGS2と高いため、MOSトランジスタM103が飽和領域で動作するために、出力電圧の最小値VOUT(min)が、
VOUT(min)≧VGS0+VGS2−VT3
が必要となり、VGS2の分だけ動作電圧範囲が減少してしまうという問題がある。
そこで、特許文献1及び2の構成における中間の特性を有する他の従来例として、図16に示す低電圧用のカスコードカレントミラー回路がある。
この例の場合には、MOSトランジスタM100及びM101は、ドレイン電圧がVDS0=Vncas−VGS2または、VDS1=Vncas−VGS3である。
VOUT(min)≧VGS0+VGS2−VT3
が必要となり、VGS2の分だけ動作電圧範囲が減少してしまうという問題がある。
そこで、特許文献1及び2の構成における中間の特性を有する他の従来例として、図16に示す低電圧用のカスコードカレントミラー回路がある。
この例の場合には、MOSトランジスタM100及びM101は、ドレイン電圧がVDS0=Vncas−VGS2または、VDS1=Vncas−VGS3である。
ここで、MOSトランジスタM102とM103とのゲートncasの電位Vncasを調整し、VDS0、VDS1の値を小さく設定することにより、動作電源電圧の下限を図15の回路より低くする事が可能である。
上述したように、VDS0とVDS1とが低い電位のため、MOSトランジスタM100及びM101は、飽和領域ではなく線形領域で動作し、その特性は抵抗特性に近い。
しかしながら、MOSトランジスタM102とM103とにより、MOSトランジスタ100及びM101のドレイン電位が一定に保たれるため、定電流源として動作する事が可能である。
この場合の出力抵抗rOUTは、図15の場合と同様であり、
rOUT=(gm3・rDS3)・rDS1
により表される。
上述したように、VDS0とVDS1とが低い電位のため、MOSトランジスタM100及びM101は、飽和領域ではなく線形領域で動作し、その特性は抵抗特性に近い。
しかしながら、MOSトランジスタM102とM103とにより、MOSトランジスタ100及びM101のドレイン電位が一定に保たれるため、定電流源として動作する事が可能である。
この場合の出力抵抗rOUTは、図15の場合と同様であり、
rOUT=(gm3・rDS3)・rDS1
により表される。
ただし、上記の稼働範囲が線形領域であるため、rDS1は図15の場合に比べて図16の場合は小さな値となっている。例えば、VDS1=200mVとなるようにVncasを調節し、電流値を100μAとした場合、MOSトランジスタM101が線形抵抗であると近似し、
rDS1=200mV/100μA=2kΩ
と概算できる。
図15の場合と同様に、rDS3=50kΩ、gm3=1mSとすれば、rOUT=100kΩとなり、1Vの電位変化に対して10μAの変化が生じるので、10%/Vと出力電流の変動は抑えられる。
rDS1=200mV/100μA=2kΩ
と概算できる。
図15の場合と同様に、rDS3=50kΩ、gm3=1mSとすれば、rOUT=100kΩとなり、1Vの電位変化に対して10μAの変化が生じるので、10%/Vと出力電流の変動は抑えられる。
この計算から分かるように、動作電圧の下限を拡大するため、MOSトランジスタM102とM103とのゲートncasの電位をむやみに下げると、VDS1が小さくなり、それに伴いrDS1も小さくなり、rOUTが低下してしまう。
上述した構成において、カスコードの効果を得るためには、VDS1はある程度大きくし、動作電源電圧と出力抵抗の折り合いをつける必要がある。
すなわち、この低電圧用カスコードの場合においても、VDS1の分だけ動作電源電圧範囲が減少してしまうという問題を無視する事はできない。
本発明は、このような事情に鑑みてなされたもので、出力電圧の変化に伴う出力電流の変動がなく、かつ出力電圧が低い場合においても、より低い電圧まで動作可能な定電流源回路を提供することを目的とする。
上述した構成において、カスコードの効果を得るためには、VDS1はある程度大きくし、動作電源電圧と出力抵抗の折り合いをつける必要がある。
すなわち、この低電圧用カスコードの場合においても、VDS1の分だけ動作電源電圧範囲が減少してしまうという問題を無視する事はできない。
本発明は、このような事情に鑑みてなされたもので、出力電圧の変化に伴う出力電流の変動がなく、かつ出力電圧が低い場合においても、より低い電圧まで動作可能な定電流源回路を提供することを目的とする。
本発明の定電流源回路は、
出力端子と第1の電力供給線との間に直列接続された第1のトランジスタ及び第2のトランジスタであって、第2のトランジスタは第1のノードに接続された制御電極を備える、第1のトランジスタおよび第2のトランジスタと、
第1のトランジスタの制御電極に接続され当該第1のトランジスタの制御電極にバイアス電圧を供給するバイアス電圧出力端子を備えるバイアス生成回路と、
第3のトランジスタであって、第3のトランジスタは、ソース電極およびドレイン電極の一方が第1のノードに接続され、ソース電極およびドレイン電極の他方が第1の電力供給線に接続された、ソース電極およびドレイン電極、ならびに、第1のノードに接続された制御電極、を備えた第3のトランジスタと、
出力端子および第1のノードに接続され、制御電流を生成して当該制御電流を第1のノードに供給する制御回路を有し、
制御回路は、出力端子の電圧に応じて制御電流を制御することによって、出力端子に定電流を生成する
ことを特徴とする。
出力端子と第1の電力供給線との間に直列接続された第1のトランジスタ及び第2のトランジスタであって、第2のトランジスタは第1のノードに接続された制御電極を備える、第1のトランジスタおよび第2のトランジスタと、
第1のトランジスタの制御電極に接続され当該第1のトランジスタの制御電極にバイアス電圧を供給するバイアス電圧出力端子を備えるバイアス生成回路と、
第3のトランジスタであって、第3のトランジスタは、ソース電極およびドレイン電極の一方が第1のノードに接続され、ソース電極およびドレイン電極の他方が第1の電力供給線に接続された、ソース電極およびドレイン電極、ならびに、第1のノードに接続された制御電極、を備えた第3のトランジスタと、
出力端子および第1のノードに接続され、制御電流を生成して当該制御電流を第1のノードに供給する制御回路を有し、
制御回路は、出力端子の電圧に応じて制御電流を制御することによって、出力端子に定電流を生成する
ことを特徴とする。
本発明の定電流源回路では、第1のトランジスタは、MOSトランジスタで構成され、第2のトランジスタは、MOSトランジスタで構成され、第3のトランジスタは、MOSトランジスタで構成されてもよい。
本発明の定電流源回路では、制御回路は、出力端子に接続された制御電圧生成回路と、第1のノードに接続された基準電流調整回路と、を備えてもよい。
本発明の定電流源回路では、制御電圧生成回路は、第2のノードと第3のノードとの間に接続された第4のトランジスタであってその制御電極が出力端子に接続された第4のトランジスタを備えてもよい。
本発明の定電流源回路では、基準電流調整回路は、第4のノードと第1のノードとの間に接続された第5のトランジスタであってその制御電極が第3のノードに接続された第5のトランジスタを備えてもよい。
本発明の定電流源回路では、基準電流調整回路は、第4のノードと第1のノードとの間に接続された第6のトランジスタであってその制御電極がバイアス生成回路から別のバイアス電圧を入力する第6のトランジスタを備えてもよい。
本発明の定電流源回路では、制御電圧生成回路は、第2のノードと第2の電力供給線との間に接続された第6のトランジスタと、第3のノードと第1の電力供給線との間に接続された第7のトランジスタであってその制御電極が第1のノードに接続された第7のトランジスタと、を備え、基準電流調整回路は、第4のノードと第2の電力供給線との間に接続された第8のトランジスタであってその制御電極が第6のトランジスタの制御電極に接続された第8のトランジスタを備えてもよい。
本発明の定電流源回路では、制御電圧生成回路は、第2のノードと第2の電力供給線との間に接続された第7のトランジスタと、第3のノードと第1の電力供給線との間に接続された第8のトランジスタであってその制御電極が第1のノードに接続された第8のトランジスタと、を備え、基準電流調整回路は、第4のノードと第2の電力供給線との間に接続された第9のトランジスタであってその制御電極が第7のトランジスタの制御電極に接続された第9のトランジスタを備えてもよい。
以上説明したように、本発明によれば、定電流源回路において、出力端子の電圧を元にして基準電流の電流値を一定とする制御を行うことにより、出力電流に対する出力端子の電圧の影響を抑制しているため、出力電圧の変化に伴う出力電流の変動を抑制することが可能となり、かつ出力電圧が低い場合においても、より低い電圧まで出力電流をほぼ一定に供給する動作を可能とする効果が得られる。
<第1の実施形態>
以下、本発明の第1の実施形態による定電流源回路を図面を参照して説明する。図1は同実施形態の構成例を示すブロック図である。
この図において、本実施形態の定電流回路は、バイアス生成部1、基準電流調整部2、制御電圧生成部3及びカレントミラー部4とを有している。
バイアス生成部1は、定電流源100が流す基準電流I0に基づき、基準電流調整部2にて用いられる第1バイアス電圧pbias及び第2バイアス電圧pcasと、カレントミラー部4にて用いられる第3バイアス電圧ncasとを生成して出力している。
以下、本発明の第1の実施形態による定電流源回路を図面を参照して説明する。図1は同実施形態の構成例を示すブロック図である。
この図において、本実施形態の定電流回路は、バイアス生成部1、基準電流調整部2、制御電圧生成部3及びカレントミラー部4とを有している。
バイアス生成部1は、定電流源100が流す基準電流I0に基づき、基準電流調整部2にて用いられる第1バイアス電圧pbias及び第2バイアス電圧pcasと、カレントミラー部4にて用いられる第3バイアス電圧ncasとを生成して出力している。
制御電圧生成部3は、出力端子TOUTの出力電位が入力されており、この出力電位を予め設定した電圧分をシフトさせた制御電圧oshiftを生成し、この制御電圧oshiftを基準電流調整部2に対して出力している。
基準電流調整部2は、pチャネル型のMOSトランジスタM1、M2及びM3から構成されており、第1バイアス電圧pbias、第2バイアス電圧pcas及び制御電圧oshiftにより、出力電圧に応じて調整された電流Imを発生する。
カレントミラー部4は、nチャネル型のMOSトランジスタM4、M5及びM6Aから構成されたカスコードカレントミラー回路(Cascode Current Mirror)であり、基準電流調整部2から出力される電流Imに基づき、出力端子TOUTに定電流I1を出力する。
基準電流調整部2は、pチャネル型のMOSトランジスタM1、M2及びM3から構成されており、第1バイアス電圧pbias、第2バイアス電圧pcas及び制御電圧oshiftにより、出力電圧に応じて調整された電流Imを発生する。
カレントミラー部4は、nチャネル型のMOSトランジスタM4、M5及びM6Aから構成されたカスコードカレントミラー回路(Cascode Current Mirror)であり、基準電流調整部2から出力される電流Imに基づき、出力端子TOUTに定電流I1を出力する。
次に、図2を用いて上記各部を詳細に説明する。図2は図1の定電流源回路の各部の構成を詳細に示した回路図である。
バイアス生成部1は、pチャネル型のMOSトランジスタM10、M11及びM12と、nチャネル型のMOSトランジスタM13及びM14とから構成されている。
ここで、MOSトランジスタM10は、ソースが電源に接続され、ゲートが自身のドレインに接続されている。
バイアス生成部1は、pチャネル型のMOSトランジスタM10、M11及びM12と、nチャネル型のMOSトランジスタM13及びM14とから構成されている。
ここで、MOSトランジスタM10は、ソースが電源に接続され、ゲートが自身のドレインに接続されている。
MOSトランジスタM11は、ソースが上記MOSトランジスタM10のドレイン及びゲートに接続され、ゲート及びドレインが定電流源100を介して接地されている。
MOSトランジスタM12は、ソースが電源に接続され、ゲートがMOSトランジスタM10のゲート及びドレインに接続されている。
MOSトランジスタM13は、ドレイン及びゲートがMOSトランジスタM12のドレインに接続されている。
MOSトランジスタM14は、ドレイン及びゲートがMOSトランジスタM13のソースに接続されている。
MOSトランジスタM12は、ソースが電源に接続され、ゲートがMOSトランジスタM10のゲート及びドレインに接続されている。
MOSトランジスタM13は、ドレイン及びゲートがMOSトランジスタM12のドレインに接続されている。
MOSトランジスタM14は、ドレイン及びゲートがMOSトランジスタM13のソースに接続されている。
上記構成において、MOSトランジスタM10は、ドレインから、pチャネル型のMOSカスコードカレントミラーにおける定電流源トランジスタであるMOSトランジスタM1に対する第1バイアス電圧pbiasを出力する。
MOSトランジスタM11は、ドレインから、pチャネル型のMOSカスコードカレントミラーにおけるカスコードトランジスタであるMOSトランジスタM3に対する第2バイアス電圧pcasを出力する。
MOSトランジスタM13は、ドレインから、nチャネル型のMOSカスコードカレントミラーにおけるカスコードトランジスタであるMOSトランジスタM5に対する第3バイアス電圧ncasを出力する。
MOSトランジスタM11は、ドレインから、pチャネル型のMOSカスコードカレントミラーにおけるカスコードトランジスタであるMOSトランジスタM3に対する第2バイアス電圧pcasを出力する。
MOSトランジスタM13は、ドレインから、nチャネル型のMOSカスコードカレントミラーにおけるカスコードトランジスタであるMOSトランジスタM5に対する第3バイアス電圧ncasを出力する。
制御電圧生成部3は、pチャネル型のMOSトランジスタM7と、nチャネル型のMOSトランジスタM8及びM9とから構成されている。
ここで、MOSトランジスタM7は、ソースが電源に接続され、ゲートがMOSトランジスタM10のゲート及びドレインに接続されている。
MOSトランジスタM8は、ドレインがMOSトランジスタM7のドレインに接続され、ゲートが出力端子TOUTに接続されている。
MOSトランジスタM9は、ドレインがMOSトランジスタM8のソースに接続され、ソースが接地され、ゲートに後述のカスコード型のカレントミラー部内の内部バイアスmbiasが入力されている。
ここで、MOSトランジスタM8は、ソースから、制御電圧oshiftを基準電流調整部2のMOSトランジスタM2のゲートに対してゲートバイアスとして出力している。
ここで、MOSトランジスタM7は、ソースが電源に接続され、ゲートがMOSトランジスタM10のゲート及びドレインに接続されている。
MOSトランジスタM8は、ドレインがMOSトランジスタM7のドレインに接続され、ゲートが出力端子TOUTに接続されている。
MOSトランジスタM9は、ドレインがMOSトランジスタM8のソースに接続され、ソースが接地され、ゲートに後述のカスコード型のカレントミラー部内の内部バイアスmbiasが入力されている。
ここで、MOSトランジスタM8は、ソースから、制御電圧oshiftを基準電流調整部2のMOSトランジスタM2のゲートに対してゲートバイアスとして出力している。
基準電流調整部2は、すでに述べたように、MOSトランジスタM1、M2及びM3から構成されている。
ここで、MOSトランジスタM1は、ソースが電源に接続され、ゲートがMOSトランジスタM10のゲート及びドレインに接続されて第1バイアス電圧pbiasが入力されている。
MOSトランジスタM2は、ソースがMOSトランジスタM1のドレインに接続され、ゲートがMOSトランジスタM8のソースに接続されて制御信号oshiftが入力されている。
MOSトランジスタM3は、ソースがMOSトランジスタM1のドレインに接続され、ゲートがMOSトランジスタM11のゲート及びドレインに接続されて第2バイアス電圧pcasが入力され、ドレインがMOSトランジスタM2のドレインに接続されている。
ここで、MOSトランジスタM1は、ソースが電源に接続され、ゲートがMOSトランジスタM10のゲート及びドレインに接続されて第1バイアス電圧pbiasが入力されている。
MOSトランジスタM2は、ソースがMOSトランジスタM1のドレインに接続され、ゲートがMOSトランジスタM8のソースに接続されて制御信号oshiftが入力されている。
MOSトランジスタM3は、ソースがMOSトランジスタM1のドレインに接続され、ゲートがMOSトランジスタM11のゲート及びドレインに接続されて第2バイアス電圧pcasが入力され、ドレインがMOSトランジスタM2のドレインに接続されている。
カレントミラー部4は、すでに述べたように、MOSトランジスタM4、M5及びM6Aから構成されている。
ここで、MOSトランジスタM4は、ドレイン及びゲートがMOSトランジスタM2のドレインに接続され、ソースが接地され、ドレインから内部バイアス電圧mbiasを出力している。また、MOSトランジスタM4は、ドレイン及びゲートがMOSトランジスタM9のゲートに接続され、MOSトランジスタM9のゲートに内部バイアス電圧mbiasを印加している。
ここで、MOSトランジスタM4は、ドレイン及びゲートがMOSトランジスタM2のドレインに接続され、ソースが接地され、ドレインから内部バイアス電圧mbiasを出力している。また、MOSトランジスタM4は、ドレイン及びゲートがMOSトランジスタM9のゲートに接続され、MOSトランジスタM9のゲートに内部バイアス電圧mbiasを印加している。
MOSトランジスタM5は、ドレインが出力端子TOUTに接続され、ゲートがMOSトランジスタM13のドレイン及びゲートに接続されて第3バイアス電圧ncasが入力されている。
MOSトランジスタM6Aは、ドレインがMOSトランジスタM5のソースに接続され、ゲートがMOSトランジスタM4のドレイン及びゲートに接続されて内部バイアスmbiasが入力され、ソースが接地されている。
MOSトランジスタM6Aは、ドレインがMOSトランジスタM5のソースに接続され、ゲートがMOSトランジスタM4のドレイン及びゲートに接続されて内部バイアスmbiasが入力され、ソースが接地されている。
次に、図3を用いて本実施形態による定電流源回路の動作の説明を行う。図3は図2の定電流源回路のシミュレーション結果において、電源の電圧1.5Vとし、出力電圧の電圧値を変化させた際、この電圧値に対応する各ノードの電位の変化を示している。図3は、横軸が出力端子TOUTの電位(出力電圧)を示し、縦軸が各ノードの電位を示している。
図3から分かるように、バイアス生成部1により生成された第2バイアス電圧pcasの電位に比較して、出力端子TOUTの出力電圧を制御電圧生成部3がレベルシフトして生成した制御電圧oshiftの電位が高い場合、図2におけるMOSトランジスタM2がオフ状態となる。このため、MOSトランジスタM1のドレインmdの電位は、MOSトランジスタM3によりクランプされ、第1バイアス電圧pbiasと等しくなる。
すなわち、MOSトランジスタM1とMOSトランジスタM3とは、カスコード型のカレントミラーとして動作しており、MOSトランジスタM1に流れる電流Imが基準電流I0に等しくなる。
図3から分かるように、バイアス生成部1により生成された第2バイアス電圧pcasの電位に比較して、出力端子TOUTの出力電圧を制御電圧生成部3がレベルシフトして生成した制御電圧oshiftの電位が高い場合、図2におけるMOSトランジスタM2がオフ状態となる。このため、MOSトランジスタM1のドレインmdの電位は、MOSトランジスタM3によりクランプされ、第1バイアス電圧pbiasと等しくなる。
すなわち、MOSトランジスタM1とMOSトランジスタM3とは、カスコード型のカレントミラーとして動作しており、MOSトランジスタM1に流れる電流Imが基準電流I0に等しくなる。
一方、第2バイアス電圧pcasの電位に比較して、制御電圧oshiftの電位が低い場合、図2におけるMOSトランジスタM3がオフ状態となる。
これにより、MOSトランジスタM1のドレインmd電位は、制御電圧oshiftの変化に追随して低下する。
すなわち、MOSトランジスタM2が電流の流れるバイパス経路となり、制御電圧oshiftの電圧値が低下するに従い、MOSトランジスタM1におけるソース・ドレイン間電圧が増大し、MOSトランジスタM1に流れる電流Imは基準電流I0よりも増加する。
図3における中央の破線は、第2バイアス電圧pcasと制御電圧oshiftとの交点の位置を示しており、この破線の右側の領域(pcas≦oshift)においては、Im=I0の一定の関係にある(stable状態)。
これにより、MOSトランジスタM1のドレインmd電位は、制御電圧oshiftの変化に追随して低下する。
すなわち、MOSトランジスタM2が電流の流れるバイパス経路となり、制御電圧oshiftの電圧値が低下するに従い、MOSトランジスタM1におけるソース・ドレイン間電圧が増大し、MOSトランジスタM1に流れる電流Imは基準電流I0よりも増加する。
図3における中央の破線は、第2バイアス電圧pcasと制御電圧oshiftとの交点の位置を示しており、この破線の右側の領域(pcas≦oshift)においては、Im=I0の一定の関係にある(stable状態)。
一方、破線の左側の領域(pcas>oshift)においては、Im>I0となるように、第1バイアス電圧pbiasと、MOSトランジスタM1のドレインmdの電圧値との電位差により、電流Imの電流値を調整する調整作用が働くことになる。
上述したように、本実施形態による定電流源回路は、出力端子の電位によって調節されたMOSトランジスタM1に流れる電流Imを、カレントミラー部4のMOSトランジスタM4に流すことにより、この電流Imに対応した電流I1を出力端子TOUTから出力する。
上述したように、本実施形態による定電流源回路は、出力端子の電位によって調節されたMOSトランジスタM1に流れる電流Imを、カレントミラー部4のMOSトランジスタM4に流すことにより、この電流Imに対応した電流I1を出力端子TOUTから出力する。
また、図4は、本実施形態の定電流源回路における出力端子TOUTの電位と、出力電流I1の電流値との対応関係を示したグラフである。横軸が出力端子TOUTの電位(出力電圧)を示し、縦軸が出力端子TOUTから出力される出力電流I1の電流値を示している。
この図4において、C(一点鎖線)は図15の第1の従来回路例のカレントミラーの電圧−電流特性を示し、D(二点鎖線)は図16の第2の従来回路例のカスコードカレントミラーの電圧−電流特性を示している。
上述したC及びDに対して、A(細い実線)は、図2の本実施形態による定電流源回路の電圧−電流特性を示している。
この図4において、C(一点鎖線)は図15の第1の従来回路例のカレントミラーの電圧−電流特性を示し、D(二点鎖線)は図16の第2の従来回路例のカスコードカレントミラーの電圧−電流特性を示している。
上述したC及びDに対して、A(細い実線)は、図2の本実施形態による定電流源回路の電圧−電流特性を示している。
従来のカスコードカレントミラーの特性(図4のD)においては、出力電圧が0.5V以下において、カスコードトランジスタのMOSトランジスタのソーストランジスタM103が飽和領域では動作できなくなり、出力抵抗が減少するため、出力電流I1が減少していく。
これに対して、図4から判るように、本実施形態における定電流源回路においては、出力端子TOUTの電位の低下に伴う電流Imの減少分をMOSトランジスタM2がオンすることにより補償して、MOSトランジスタM1に流れる電流Imを増加させることにより、動作可能領域を0.2V以下程度まで拡大させることができる。
これに対して、図4から判るように、本実施形態における定電流源回路においては、出力端子TOUTの電位の低下に伴う電流Imの減少分をMOSトランジスタM2がオンすることにより補償して、MOSトランジスタM1に流れる電流Imを増加させることにより、動作可能領域を0.2V以下程度まで拡大させることができる。
<第2の実施形態>
以下、本発明の第2の実施形態による定電流源回路を図面を参照して説明する。図5は同実施形態の構成例を示す回路図である。
この図において、本実施形態の定電流回路は、第1の実施形態と同様に、バイアス生成部1、基準電流調整部2、制御電圧生成部3及びカレントミラー部4とを有している。
図5において、図2の第1の実施形態と同様な構成については同一の符号を付し、以下、第1の実施形態と異なる構成及び動作のみを説明する。
以下、本発明の第2の実施形態による定電流源回路を図面を参照して説明する。図5は同実施形態の構成例を示す回路図である。
この図において、本実施形態の定電流回路は、第1の実施形態と同様に、バイアス生成部1、基準電流調整部2、制御電圧生成部3及びカレントミラー部4とを有している。
図5において、図2の第1の実施形態と同様な構成については同一の符号を付し、以下、第1の実施形態と異なる構成及び動作のみを説明する。
バイアス生成部1は、定電流源100が流す基準電流I0に基づき、基準電流調整部2にて用いられる第1バイアス電圧pbias及び第2バイアス電圧pcasと、カレントミラー部4にて用いられる第3バイアス電圧ncas及び第4バイアス電圧nbiasとを生成して出力している。
ここで、第4バイアス電圧nbiasは、バイアス生成部1におけるMOSトランジスタM4のドレインから出力されている。
また、カレントミラー部4には、MOSトランジスタM6Aと並列に、nチャネル型のMOSトランジスタM6Bが、第1の実施形態の構成に加えて付加されている。
MOSトランジスタM6Bは、ドレインがMOSトランジスタM5のソースに接続され、ゲートがMOSトランジスタM14のドレイン及びゲートに接続されて第4バイアス電圧nbiasが入力され、ソースが接地されている。
ここで、第4バイアス電圧nbiasは、バイアス生成部1におけるMOSトランジスタM4のドレインから出力されている。
また、カレントミラー部4には、MOSトランジスタM6Aと並列に、nチャネル型のMOSトランジスタM6Bが、第1の実施形態の構成に加えて付加されている。
MOSトランジスタM6Bは、ドレインがMOSトランジスタM5のソースに接続され、ゲートがMOSトランジスタM14のドレイン及びゲートに接続されて第4バイアス電圧nbiasが入力され、ソースが接地されている。
ここで、MOSトランジスタM6Aに流れる電流は、図4のグラフにおけるA(細い実線)に対応した電圧−電流特性である。
一方、MOSトランジスタM6Bに流れる電流は、図4のD(二点鎖線)のカスコードカレントミラーの電圧−電流特性を有している。
したがって、MOSトランジスタM6A及びM6B各々の電圧−電流特性を調整することにより、図4のB(Aに比較して太い実線)に示されるように、図4のAとDとの曲線の中間の特性とすることが可能である。
上述した構成により、図4のAが示すように、過剰な電流補正の特性であったものを、図4のBに示すように、図4のAに比較してより平坦な特性に調整する事が可能である。
一方、MOSトランジスタM6Bに流れる電流は、図4のD(二点鎖線)のカスコードカレントミラーの電圧−電流特性を有している。
したがって、MOSトランジスタM6A及びM6B各々の電圧−電流特性を調整することにより、図4のB(Aに比較して太い実線)に示されるように、図4のAとDとの曲線の中間の特性とすることが可能である。
上述した構成により、図4のAが示すように、過剰な電流補正の特性であったものを、図4のBに示すように、図4のAに比較してより平坦な特性に調整する事が可能である。
<第3の実施形態>
以下、本発明の第3の実施形態による定電流源回路を図面を参照して説明する。図6は同実施形態の構成例を示す回路図である。本実施形態は、図16の低電圧用カスコードカレントミラー回路に対して、本発明の第1の実施形態における基準電流調整部2の構成を適用したものである。
この図において、本実施形態の定電流回路は、第1の実施形態における制御電圧生成部3が設けられておらず、第1の実施形態の構成であるバイアス生成部1、基準電流調整部2及びカレントミラー部4とを有している。
図6において、図5の第2の実施形態と同様な構成については同一の符号を付し、以下、第2の実施形態と異なる構成及び動作のみを説明する。
制御電圧制御部3が設けられていないため、MOSトランジスタM2は、ゲートに直接出力端子TOUTが接続され、出力端子TOUTの電位が印加されている。
以下、本発明の第3の実施形態による定電流源回路を図面を参照して説明する。図6は同実施形態の構成例を示す回路図である。本実施形態は、図16の低電圧用カスコードカレントミラー回路に対して、本発明の第1の実施形態における基準電流調整部2の構成を適用したものである。
この図において、本実施形態の定電流回路は、第1の実施形態における制御電圧生成部3が設けられておらず、第1の実施形態の構成であるバイアス生成部1、基準電流調整部2及びカレントミラー部4とを有している。
図6において、図5の第2の実施形態と同様な構成については同一の符号を付し、以下、第2の実施形態と異なる構成及び動作のみを説明する。
制御電圧制御部3が設けられていないため、MOSトランジスタM2は、ゲートに直接出力端子TOUTが接続され、出力端子TOUTの電位が印加されている。
バイアス生成部1は、第1の実施形態と異なり、MOSトランジスタM10、M11、M12と、pチャネル型のMOSトランジスタM15、M18、M21及びM22と、nチャネル型のMOSトランジスタM16、M17、M19、M20及びM23とから構成されている。
ここで、MOSトランジスタM10は、ソースが電源に接続され、ゲートが定電流源100を介して接地されている(定電流源100に接続されている)。
MOSトランジスタM11は、ソースがMOSトランジスタM10のドレインに接続され、ドレインがMOSトランジスタM10のゲートに接続されるとともに、定電流源100を介して接地されている。
ここで、MOSトランジスタM10は、ソースが電源に接続され、ゲートが定電流源100を介して接地されている(定電流源100に接続されている)。
MOSトランジスタM11は、ソースがMOSトランジスタM10のドレインに接続され、ドレインがMOSトランジスタM10のゲートに接続されるとともに、定電流源100を介して接地されている。
また、上記構成において、定電流源100の電流I0により、MOSトランジスタM10及び11にて第1バイアス電圧pbiasが生成される。
ここで、MOSトランジスタM11はカスコードトランジスタであり、MOSトランジスタM10に流れる電流を一定に保つ動作を行わせるために設けられている。
MOSトランジスタM10のゲートがMOSトランジスタM11のドレインに接続されているため、MOSトランジスタM10は常に線形領域にて動作している。
ここで、MOSトランジスタM11はカスコードトランジスタであり、MOSトランジスタM10に流れる電流を一定に保つ動作を行わせるために設けられている。
MOSトランジスタM10のゲートがMOSトランジスタM11のドレインに接続されているため、MOSトランジスタM10は常に線形領域にて動作している。
MOSトランジスタM12は、ソースが電源に接続され、ゲートがMOSトランジスタM10のゲート及びMOSトランジスタM11のドレインに接続されている。
MOSトランジスタM15は、ソースがMOSトランジスタM12のドレインに接続され、ゲートがMOSトランジスタM11のゲートと接続されている。
MOSトランジスタM16は、ドレインがMOSトランジスタM15のドレインに接続されている。
MOSトランジスタM17は、ドレインがMOSトランジスタM16のソースに接続さ
れ、ゲートがMOSトランジスタM16のドレインに接続され、ソースが接地されている
。
上述した構成において、MOSトランジスタM12及びM15は、MOSトランジスタM16及びM17に、基準電流I0に対応した所定の電流を流すミラー回路を構成している。
そして、MOSトランジスタM16及びM17により、第4バイアス電圧nbiasを発生させる。
MOSトランジスタM15は、ソースがMOSトランジスタM12のドレインに接続され、ゲートがMOSトランジスタM11のゲートと接続されている。
MOSトランジスタM16は、ドレインがMOSトランジスタM15のドレインに接続されている。
MOSトランジスタM17は、ドレインがMOSトランジスタM16のソースに接続さ
れ、ゲートがMOSトランジスタM16のドレインに接続され、ソースが接地されている
。
上述した構成において、MOSトランジスタM12及びM15は、MOSトランジスタM16及びM17に、基準電流I0に対応した所定の電流を流すミラー回路を構成している。
そして、MOSトランジスタM16及びM17により、第4バイアス電圧nbiasを発生させる。
MOSトランジスタM18は、ソースが電源に接続されており、ゲート及びドレインがMOSトランジスタM11及びMOSトランジスタM15のゲートに接続されている。
MOSトランジスタM19は、ドレインがMOSトランジスタM18のゲート及びドレインに接続され、ゲートがMOSトランジスタM16のゲートに接続されている。
MOSトランジスタM20は、ドレインがMOSトランジスタM19のソースに接続され、ゲートがMOSトランジスタM16のドレイン及びMOSトランジスタM17のゲートに接続され、ソースが接地されている。
上述した構成において、MOSトランジスタM19及びM20は、MOSトランジスタM18にMOSトランジスタM17に流れる電流に対応する所定の電流を流すミラー回路を構成しており、MOSトランジスタM18のトランジスタサイズを適切に調節することで所定のレベルの第2バイアスpcasを発生する。
MOSトランジスタM19は、ドレインがMOSトランジスタM18のゲート及びドレインに接続され、ゲートがMOSトランジスタM16のゲートに接続されている。
MOSトランジスタM20は、ドレインがMOSトランジスタM19のソースに接続され、ゲートがMOSトランジスタM16のドレイン及びMOSトランジスタM17のゲートに接続され、ソースが接地されている。
上述した構成において、MOSトランジスタM19及びM20は、MOSトランジスタM18にMOSトランジスタM17に流れる電流に対応する所定の電流を流すミラー回路を構成しており、MOSトランジスタM18のトランジスタサイズを適切に調節することで所定のレベルの第2バイアスpcasを発生する。
MOSトランジスタM21は、ソースが電源に接続され、ゲートがMOSトランジスタM10のゲート及びMOSトランジスタM11のドレインに接続されている。
MOSトランジスタM22は、ソースがMOSトランジスタM21のドレインに接続され、ゲートがMOSトランジスタM18のゲート及びドレインに接続されている。
MOSトランジスタM23はドレイン及びゲートがMOSトランジスタM22のドレイン及びMOSトランジスタM19のゲートに接続され、ソースが接地されている。
上述した構成において、MOSトランジスタM21及びM22は、MOSトランジスタM23に対して、MOSトランジスタM10に流れる電流に対応する所定の電流を流すミラー回路を構成しており、MOSトランジスタM23のトランジスタサイズを適切に調節して所定のレベルの第3バイアス電圧ncasを発生する。
MOSトランジスタM22は、ソースがMOSトランジスタM21のドレインに接続され、ゲートがMOSトランジスタM18のゲート及びドレインに接続されている。
MOSトランジスタM23はドレイン及びゲートがMOSトランジスタM22のドレイン及びMOSトランジスタM19のゲートに接続され、ソースが接地されている。
上述した構成において、MOSトランジスタM21及びM22は、MOSトランジスタM23に対して、MOSトランジスタM10に流れる電流に対応する所定の電流を流すミラー回路を構成しており、MOSトランジスタM23のトランジスタサイズを適切に調節して所定のレベルの第3バイアス電圧ncasを発生する。
MOSトランジスタM11は、ドレインから、第1バイアス電圧pbiasを、基準電流調整部2のMOSトランジスタM1ゲートに出力している。
MOSトランジスタM18は、ドレインから、第2バイアス電圧pcasを、基準電流調整部2のMOSトランジスタM3のゲートに出力している。
MOSトランジスタM23は、ドレインから、第3のバイアス電圧ncasを、カレントミラー部4のMOSトランジスタM5のゲートに出力している。
MOSトランジスタM16は、ドレインから、第4のバイアス電圧nbiasを、カレントミラー部4のMOSトランジスタM6Bのゲートに出力している。
MOSトランジスタM18は、ドレインから、第2バイアス電圧pcasを、基準電流調整部2のMOSトランジスタM3のゲートに出力している。
MOSトランジスタM23は、ドレインから、第3のバイアス電圧ncasを、カレントミラー部4のMOSトランジスタM5のゲートに出力している。
MOSトランジスタM16は、ドレインから、第4のバイアス電圧nbiasを、カレントミラー部4のMOSトランジスタM6Bのゲートに出力している。
上述した第3の実施形態の構成において、すでに述べたように、第1及び第2の実施形態における制御電圧生成部3は設けられていない。
この制御電圧生成部3を設けていない理由は、低電圧用カスコードカレントミラー回路において、第2バイアス電圧pcasのレベルが比較的高いレベルに保たれるためである。
例えば、第1及び第2の実施形態と同様に、制御電圧生成部3によりレベルシフトし、出力端子TOUTの電位よりも低い電圧の制御電圧oshiftをMOSトランジスタM2のゲートに印加してしまうと、第2バイアス電圧pcasと制御電圧oshiftとの交点が出力端子TOUTの電位の相当に高いレベルまで移動してしまう。
このため、出力電流I1の補正の必要が無い安定領域においても、この出力電流I1を過剰に補正することとなる。
したがって、本実施形態においては、上述した現象を避けるため、制御電圧生成部3を設けず、出力端子TOUTをMOSトランジスタM2のゲートに直結し、出力端子TOUTの電位を直接にMOSトランジスタトランジスタM2のゲートに印加する構成としている。
この制御電圧生成部3を設けていない理由は、低電圧用カスコードカレントミラー回路において、第2バイアス電圧pcasのレベルが比較的高いレベルに保たれるためである。
例えば、第1及び第2の実施形態と同様に、制御電圧生成部3によりレベルシフトし、出力端子TOUTの電位よりも低い電圧の制御電圧oshiftをMOSトランジスタM2のゲートに印加してしまうと、第2バイアス電圧pcasと制御電圧oshiftとの交点が出力端子TOUTの電位の相当に高いレベルまで移動してしまう。
このため、出力電流I1の補正の必要が無い安定領域においても、この出力電流I1を過剰に補正することとなる。
したがって、本実施形態においては、上述した現象を避けるため、制御電圧生成部3を設けず、出力端子TOUTをMOSトランジスタM2のゲートに直結し、出力端子TOUTの電位を直接にMOSトランジスタトランジスタM2のゲートに印加する構成としている。
次に、図7を用いて本実施形態による定電流源回路の動作の説明を行う。図7は図6の定電流源回路のシミュレーション結果において、図3と同様に、電源の電圧1.5Vとし、出力電圧の電圧値を変化させた際、この電圧値に対応する各ノードの電位の変化を示している。図3は、横軸が出力端子TOUTの電位(出力電圧)を示し、縦軸が各ノードの電位を示している。
図7において、出力端子TOUTの電位と第2バイアス電圧pcasの電位との交点より右側においては、MOSトランジスタM1のドレインmdの電位が、MOSトランジスタM12のドレインpdと等しい電位に保たれる。このため、MOSトランジスタM1に流れる電流は、Im=I0となる。
図7において、出力端子TOUTの電位と第2バイアス電圧pcasの電位との交点より右側においては、MOSトランジスタM1のドレインmdの電位が、MOSトランジスタM12のドレインpdと等しい電位に保たれる。このため、MOSトランジスタM1に流れる電流は、Im=I0となる。
一方、図7において、上記交点より左側においては、出力端子TOUTの電位が第2バイアス電圧pcasの電位に比較して低下するため、MOSトランジスタM12のドレインpdの電位と、MOSトランジスタM1のドレインmdの電位との差分だけ、MOSトランジスタM1のドレイン電圧が余分に掛かるため、Im>I0となる。
また、図8は、本実施形態の定電流源回路における出力端子TOUTの電位と、出力電流I1の電流値との対応関係を示したグラフである。横軸が出力端子TOUTの電位(出力電圧)を示し、縦軸が出力端子TOUTから出力される出力電流I1の電流値を示している。
また、図8は、本実施形態の定電流源回路における出力端子TOUTの電位と、出力電流I1の電流値との対応関係を示したグラフである。横軸が出力端子TOUTの電位(出力電圧)を示し、縦軸が出力端子TOUTから出力される出力電流I1の電流値を示している。
C(一点鎖線)は、図16に示す低電圧用カスコードカレントミラー回路の電圧−電流特性を参考として示している。
A(細い実線)は、図6のMOSトランジスタM6Bを省略してImを100%出力した場合でありB(Aより太い実線)はMOSトランジスタM6BとMOSトランジスタM6Aにて、それぞれ電流ImとI0とを50%ずつ出力した場合を示している。
図8から判るように、本実施形態における定電流源回路は、図16に示す従来の低電圧用カスコードカレントミラー回路に比較して、出力端子TOUTの電位の低下に伴う電流Imの減少分をMOSトランジスタM2がオンすることにより補償するため、MOSトランジスタM1に流れる電流Imを増加させることにより、動作可能領域を0.2V以下程度まで拡大させることができる。
A(細い実線)は、図6のMOSトランジスタM6Bを省略してImを100%出力した場合でありB(Aより太い実線)はMOSトランジスタM6BとMOSトランジスタM6Aにて、それぞれ電流ImとI0とを50%ずつ出力した場合を示している。
図8から判るように、本実施形態における定電流源回路は、図16に示す従来の低電圧用カスコードカレントミラー回路に比較して、出力端子TOUTの電位の低下に伴う電流Imの減少分をMOSトランジスタM2がオンすることにより補償するため、MOSトランジスタM1に流れる電流Imを増加させることにより、動作可能領域を0.2V以下程度まで拡大させることができる。
<第4の実施形態>
以下、本発明の第4の実施形態による定電流源回路を図面を参照して説明する。図9は同実施形態の構成例を示す回路図である。本実施形態は、図5に示す第2の実施形態における基準電流調整部2のMOSトランジスタM3を省略した構成である。ここで、MOSトランジスタM3の省略に対応して、第2バイアス電圧pcasが必要なくなるため、バイアス生成部1におけるMOSトランジスタM11も省略している。
図9において、図5の第2の実施形態と同様な構成については同一の符号を付し、以下、第2の実施形態と異なる構成及び動作のみを説明する。
ここで、MOSトランジスタM10は、ソースが電源に接続され、ゲート及びドレインと接地点との間に定電流源100が介挿されている。
以下、本発明の第4の実施形態による定電流源回路を図面を参照して説明する。図9は同実施形態の構成例を示す回路図である。本実施形態は、図5に示す第2の実施形態における基準電流調整部2のMOSトランジスタM3を省略した構成である。ここで、MOSトランジスタM3の省略に対応して、第2バイアス電圧pcasが必要なくなるため、バイアス生成部1におけるMOSトランジスタM11も省略している。
図9において、図5の第2の実施形態と同様な構成については同一の符号を付し、以下、第2の実施形態と異なる構成及び動作のみを説明する。
ここで、MOSトランジスタM10は、ソースが電源に接続され、ゲート及びドレインと接地点との間に定電流源100が介挿されている。
上記構成において、出力端子TOUTの電位が高くなると、MOSトランジスタM8はnチャネル型のため、そのソース−ドレイン電圧が小さくなっていくため、動作状態が飽和領域から線形領域に移行する。
そして、動作状態が線形領域となると、MOSトランジスタM8はソースフォロワの機能を果たすことができなくなる。この状態は図3の制御電圧oshiftの電位と出力端子TOUTの電位との関係からも明らかである。図3において、出力端子TOUTの電位が1.1Vより上昇した範囲においては、制御電圧oshiftはフラットな状態となっている。
そして、動作状態が線形領域となると、MOSトランジスタM8はソースフォロワの機能を果たすことができなくなる。この状態は図3の制御電圧oshiftの電位と出力端子TOUTの電位との関係からも明らかである。図3において、出力端子TOUTの電位が1.1Vより上昇した範囲においては、制御電圧oshiftはフラットな状態となっている。
このため、第2の実施形態におけるMOSトランジスタM3を削除した本実施形態において、MOSトランジスタM2は図3または図4の破線の右側の領域において、出力端子TOUTの電位が高くなってもオフすることはなく、MOSトランジスタM1及びM2には電流Imを流すことができる。
ただし、図4の破線の右側の領域において、電流値がカスコードにより一定に保たれる機能は無くなるため、破線の右側の領域にて出力電流I1の電流値が暫減していく傾向の特性を有することとなる。
しかしながら、差動アンプのテール電流の様に、定電流源の出力電圧(出力端子TOUTの電位)が低い領域においてのみ用いる場合、本実施形態の構成は有効である。
ただし、図4の破線の右側の領域において、電流値がカスコードにより一定に保たれる機能は無くなるため、破線の右側の領域にて出力電流I1の電流値が暫減していく傾向の特性を有することとなる。
しかしながら、差動アンプのテール電流の様に、定電流源の出力電圧(出力端子TOUTの電位)が低い領域においてのみ用いる場合、本実施形態の構成は有効である。
<第5の実施形態>
以下、本発明の第5の実施形態による定電流源回路を図面を参照して説明する。図10は同実施形態の構成例を示す回路図である。
図10において、図5の第2の実施形態と同様な構成については同一の符号を付し、以下、第2の実施形態と異なる構成及び動作のみを説明する。
本実施形態は、図5に示す第2の実施形態における制御電圧生成部3におけるMOSトランジスタM9のゲートに対し、カレントミラー部4の内部バイアス電圧mbiasではなく、第4バイアス電圧nbiasを印加する構成としている。ここで、MOSトランジスタM9は、ドレインがMOSトランジスタM8のソースに接続され、ゲートがMOSトランジスタM14のドレイン及びゲートに接続されている。
MOSトランジスタM9のゲートバイアスをmbiasとすると、出力端子TOUTの電位が低下して図4の左側の領域で動作している場合には、MOSトランジスタM9のドレイン電流を一定に保とうとする働きが生じてしまうので、制御電圧oshiftの電位が過剰に低下してしまう問題がある。
一方、MOSトランジスタM9のゲートバイアスをnbiasとした事で、出力端子TOUTの電位が低下して、MOSトランジスタM9のドレイン電圧である制御電圧oshiftの電位が低下してくると、MOSトランジスタM9のドレイン電流も減少してoshiftの過剰な低下が緩和されて、定電流源の出力電流である電流I1の過剰補正を緩和することができる。
以下、本発明の第5の実施形態による定電流源回路を図面を参照して説明する。図10は同実施形態の構成例を示す回路図である。
図10において、図5の第2の実施形態と同様な構成については同一の符号を付し、以下、第2の実施形態と異なる構成及び動作のみを説明する。
本実施形態は、図5に示す第2の実施形態における制御電圧生成部3におけるMOSトランジスタM9のゲートに対し、カレントミラー部4の内部バイアス電圧mbiasではなく、第4バイアス電圧nbiasを印加する構成としている。ここで、MOSトランジスタM9は、ドレインがMOSトランジスタM8のソースに接続され、ゲートがMOSトランジスタM14のドレイン及びゲートに接続されている。
MOSトランジスタM9のゲートバイアスをmbiasとすると、出力端子TOUTの電位が低下して図4の左側の領域で動作している場合には、MOSトランジスタM9のドレイン電流を一定に保とうとする働きが生じてしまうので、制御電圧oshiftの電位が過剰に低下してしまう問題がある。
一方、MOSトランジスタM9のゲートバイアスをnbiasとした事で、出力端子TOUTの電位が低下して、MOSトランジスタM9のドレイン電圧である制御電圧oshiftの電位が低下してくると、MOSトランジスタM9のドレイン電流も減少してoshiftの過剰な低下が緩和されて、定電流源の出力電流である電流I1の過剰補正を緩和することができる。
<第6の実施形態>
以下、本発明の第6の実施形態による定電流源回路を図面を参照して説明する。図11は同実施形態の構成例を示す回路図である。
図11に示す第6の実施形態は、図6に示す第3の実施形態の構成に対して、制御電圧生成部3を加えた構成を用いている。上述した図6に示す第3の実施形態と同様な構成に対しては同一の符号を付し、以下、第3の実施形態と異なる構成及び動作のみを説明する。
制御電圧生成部3は、pチャネル型のMOSトランジスタM7及びM8と、nチャネル型のMOSトランジスタM25及び26とから構成されている。
以下、本発明の第6の実施形態による定電流源回路を図面を参照して説明する。図11は同実施形態の構成例を示す回路図である。
図11に示す第6の実施形態は、図6に示す第3の実施形態の構成に対して、制御電圧生成部3を加えた構成を用いている。上述した図6に示す第3の実施形態と同様な構成に対しては同一の符号を付し、以下、第3の実施形態と異なる構成及び動作のみを説明する。
制御電圧生成部3は、pチャネル型のMOSトランジスタM7及びM8と、nチャネル型のMOSトランジスタM25及び26とから構成されている。
ここで、MOSトランジスタM7は、ソースが電源に接続され、ゲートがMOSトランジスタM11のドレインに接続されている。
MOSトランジスタM8は、ソースがMOSトランジスタM7のドレインに接続され、ゲートが出力端子TOUTに接続されている。
MOSトランジスタM25は、ドレインがMOSトランジスタM8のドレインに接続され、ゲートがMOSトランジスタM23のドレインに接続されて第3バイアス電圧ncasが印加されている。
MOSトランジスタM26は、ドレインがMOSトランジスタM25のソースに接続され、ゲートがMOSトランジスタM16のドレインに接続されて第4バイアス電圧nbiasが印加され、ソースが接地されている。
上述した構成により、出力端子TOUTの電位よりも高い電位を、MOSトランジスタM3のゲートに印加することにより、図7及び図8の破線の位置を左側に移動させ、過剰な補正を緩和して、よりフラットな出力電流の特性とすることが可能である。
MOSトランジスタM8は、ソースがMOSトランジスタM7のドレインに接続され、ゲートが出力端子TOUTに接続されている。
MOSトランジスタM25は、ドレインがMOSトランジスタM8のドレインに接続され、ゲートがMOSトランジスタM23のドレインに接続されて第3バイアス電圧ncasが印加されている。
MOSトランジスタM26は、ドレインがMOSトランジスタM25のソースに接続され、ゲートがMOSトランジスタM16のドレインに接続されて第4バイアス電圧nbiasが印加され、ソースが接地されている。
上述した構成により、出力端子TOUTの電位よりも高い電位を、MOSトランジスタM3のゲートに印加することにより、図7及び図8の破線の位置を左側に移動させ、過剰な補正を緩和して、よりフラットな出力電流の特性とすることが可能である。
<第7の実施形態>
図12は、本発明の第7の実施形態を示す回路図である。本発明の第7の実施形態は、図5の第2の実施形態の制御電圧生成部3におけるMOSトランジスタM8のソースと、MOSトランジスタM9のドレインとの間に、抵抗R1及び抵抗R2とを直列に介挿したものである。また、上記抵抗R1及び抵抗R2の接続点をMOSトランジスタM2のゲートに接続し、抵抗R1及び抵抗R2の接続点に生成される電圧を、制御電圧oshiftとしてMOSトランジスタM2のゲートに印加している。
すなわち、本実施形態は、抵抗R1及び抵抗R2とを、MOSトランジスタM8とMOSトランジスタM9との間に挿入し、制御電圧oshiftの電位を、第2の実施形態に対して低下させた構成となっている。これにより、図7及び図8の破線の位置を右側に移動させ、より低電圧側にて動作する特性とすることが可能である。
図12は、本発明の第7の実施形態を示す回路図である。本発明の第7の実施形態は、図5の第2の実施形態の制御電圧生成部3におけるMOSトランジスタM8のソースと、MOSトランジスタM9のドレインとの間に、抵抗R1及び抵抗R2とを直列に介挿したものである。また、上記抵抗R1及び抵抗R2の接続点をMOSトランジスタM2のゲートに接続し、抵抗R1及び抵抗R2の接続点に生成される電圧を、制御電圧oshiftとしてMOSトランジスタM2のゲートに印加している。
すなわち、本実施形態は、抵抗R1及び抵抗R2とを、MOSトランジスタM8とMOSトランジスタM9との間に挿入し、制御電圧oshiftの電位を、第2の実施形態に対して低下させた構成となっている。これにより、図7及び図8の破線の位置を右側に移動させ、より低電圧側にて動作する特性とすることが可能である。
1…バイアス生成部
2…基準電流調整部
3…制御電圧生成部
4…カレントミラー回路
M1,M2,M3,M7,M10,M11,M12,M15,M18,M21,M22
…MOSトランジスタ(pチャネル型)
M4,M5,M6A,M6B,M8,M9,M13,M14,M16,M17,M19
,M20,M23,M25,M26…MOSトランジスタ(nチャネル型)
R1,R2…抵抗
2…基準電流調整部
3…制御電圧生成部
4…カレントミラー回路
M1,M2,M3,M7,M10,M11,M12,M15,M18,M21,M22
…MOSトランジスタ(pチャネル型)
M4,M5,M6A,M6B,M8,M9,M13,M14,M16,M17,M19
,M20,M23,M25,M26…MOSトランジスタ(nチャネル型)
R1,R2…抵抗
Claims (8)
- 出力端子と第1の電力供給線との間に直列接続された第1のトランジスタ及び第2のトランジスタであって、前記第2のトランジスタは第1のノードに接続された制御電極を備える、前記第1のトランジスタおよび前記第2のトランジスタと、
前記第1のトランジスタの制御電極に接続され当該第1のトランジスタの制御電極にバイアス電圧を供給するバイアス電圧出力端子を備えるバイアス生成回路と、
第3のトランジスタであって、前記第3のトランジスタは、ソース電極およびドレイン電極の一方が前記第1のノードに接続され、前記ソース電極および前記ドレイン電極の他方が前記第1の電力供給線に接続された、前記ソース電極および前記ドレイン電極、ならびに、前記第1のノードに接続された制御電極、を備えた第3のトランジスタと、
前記出力端子および前記第1のノードに接続され、制御電流を生成して当該制御電流を前記第1のノードに供給する制御回路を有し、
前記制御回路は、前記出力端子の電圧に応じて前記制御電流を制御することによって、前記出力端子に定電流を生成する
ことを特徴とする、定電流源回路。 - 請求項1に記載の定電流源回路であって、
前記第1のトランジスタは、MOSトランジスタで構成され、
前記第2のトランジスタは、MOSトランジスタで構成され、
前記第3のトランジスタは、MOSトランジスタで構成されている、
ことを特徴とする定電流源回路。 - 請求項1または2に記載の定電流源回路であって、
前記制御回路は、前記出力端子に接続された制御電圧生成回路と、前記第1のノードに接続された基準電流調整回路と、を備える、
ことを特徴とする定電流源回路。 - 請求項3に記載の定電流源回路であって、
前記制御電圧生成回路は、第2のノードと第3のノードとの間に接続された第4のトランジスタであってその制御電極が前記出力端子に接続された前記第4のトランジスタを備える、
ことを特徴とする定電流源回路。 - 請求項4に記載の定電流源回路であって、
前記基準電流調整回路は、第4のノードと前記第1のノードとの間に接続された第5のトランジスタであってその制御電極が前記第3のノードに接続された前記第5のトランジスタを備える、
ことを特徴とする定電流源回路。 - 請求項5に記載の定電流源回路であって、
前記基準電流調整回路は、前記第4のノードと前記第1のノードとの間に接続された第6のトランジスタであってその制御電極が前記バイアス生成回路から別のバイアス電圧を入力する前記第6のトランジスタを備える、
ことを特徴とする定電流源回路。 - 請求項5に記載の定電流源回路であって、
前記制御電圧生成回路は、前記第2のノードと第2の電力供給線との間に接続された第6のトランジスタと、前記第3のノードと前記第1の電力供給線との間に接続された第7のトランジスタであってその制御電極が前記第1のノードに接続された前記第7のトランジスタと、を備え、
前記基準電流調整回路は、前記第4のノードと前記第2の電力供給線との間に接続された第8のトランジスタであってその制御電極が前記第6のトランジスタの制御電極に接続された前記第8のトランジスタを備える、
ことを特徴とする定電流源回路。 - 請求項6に記載の定電流源回路であって、
前記制御電圧生成回路は、前記第2のノードと第2の電力供給線との間に接続された第7のトランジスタと、前記第3のノードと前記第1の電力供給線との間に接続された第8のトランジスタであってその制御電極が前記第1のノードに接続された前記第8のトランジスタと、を備え、
前記基準電流調整回路は、前記第4のノードと前記第2の電力供給線との間に接続された第9のトランジスタであってその制御電極が前記第7のトランジスタの制御電極に接続された前記第9のトランジスタを備える、
ことを特徴とする定電流源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014240358A JP2015046193A (ja) | 2014-11-27 | 2014-11-27 | 定電流源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014240358A JP2015046193A (ja) | 2014-11-27 | 2014-11-27 | 定電流源回路 |
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Application Number | Title | Priority Date | Filing Date |
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JP2007258529A Division JP5657853B2 (ja) | 2007-10-02 | 2007-10-02 | 定電流源回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015046193A true JP2015046193A (ja) | 2015-03-12 |
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ID=52671576
Family Applications (1)
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---|---|---|---|
JP2014240358A Withdrawn JP2015046193A (ja) | 2014-11-27 | 2014-11-27 | 定電流源回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2015046193A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019164771A (ja) * | 2018-02-19 | 2019-09-26 | イクシス,エルエルシー | 短チャンネル高電流ドライバのための正確な電流補正技術 |
JP2021535154A (ja) * | 2018-08-28 | 2021-12-16 | ベーリンガー インゲルハイム インターナショナル ゲゼルシャフト ミット ベシュレンクテル ハフツング | バニン阻害剤としてのヘテロ芳香族化合物 |
-
2014
- 2014-11-27 JP JP2014240358A patent/JP2015046193A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2021535154A (ja) * | 2018-08-28 | 2021-12-16 | ベーリンガー インゲルハイム インターナショナル ゲゼルシャフト ミット ベシュレンクテル ハフツング | バニン阻害剤としてのヘテロ芳香族化合物 |
JP7148709B2 (ja) | 2018-08-28 | 2022-10-05 | ベーリンガー インゲルハイム インターナショナル ゲゼルシャフト ミット ベシュレンクテル ハフツング | バニン阻害剤としてのヘテロ芳香族化合物 |
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