KR100803514B1 - 반도체 소자의 전압 레귤레이터 - Google Patents

반도체 소자의 전압 레귤레이터 Download PDF

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Abstract

본 발명은 저전력으로 동작하되, PVT의 변동에 둔감한 출력전압을 생성하고, 상대적으로 작은 레이아웃 면적에서 구현 가능한 반도체 소자의 전압 레귤레이터에 관한 것으로서, 포지티브 온도계수 특성을 가지는 바이어스 전류와, 네거티브 온도계수 특성을 갖는 바이어스 전압을 생성하기 위한 CMOS 바이어스 회로와, 출력전압단에 걸린 전압을 피드백하기 위한 피드백 저항과, 상기 피드백 저항과 함께 상기 출력전압단에 걸린 전압을 분배하여 피드백 전압을 제공하며, 상기 바이어스 전류를 미러링하기 위한 미러링 트랜지스터와, 상기 피드백 전압과 상기 바이어스 전압을 입력으로 하는 연산증폭기, 및 상기 연산증폭기의 출력신호에 응답하여 상기 출력전압단을 구동하기 위한 구동 트랜지스터를 구비하는 반도체 소자의 전압 레귤레이터를 제공한다.
전압 레귤레이터, 온도계수, 전류미러링, 캐스코드

Description

반도체 소자의 전압 레귤레이터{VOLTAGE REGULATOR IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 소자의 전압 레귤레이터를 도시한 회로도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 전압 레귤레이터를 도시한 회로도.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 전압 레귤레이터에서 파워 및 온도 변동에 대한 보정 동작을 도시한 시뮬레이션 도면.
도 4은 도 1에 도시된 종래기술에 따른 반도체 소자의 전압 레귤레이터의 레이아웃과 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 전압 레귤레이터의 레이아웃을 비교하여 도시한 도면.
*도면의 주요부분에 대한 부호의 설명
100 : BJT 바이어스 회로 200 : CMOS 바이어스 회로
120, 220 : 연산증폭기 140, 240 : 구동 트랜지스터
160 : 전압분배부 270 : 피드백 저항
280 : 미러링 트랜지스터 202 : PMOS 전류미러
204 : 제1NMOS 전류미러 206 : 제2NMOS 전류미러
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 전압 레귤레이터에 관한 것이며, 더 자세히는 저전력으로 동작하되, PVT의 변동에 둔감한 출력전압을 생성하고, 상대적으로 작은 레이아웃 면적에서 구현 가능한 반도체 소자의 전압 레귤레이터에 관한 것이다.
일반적으로 전원이 인가되어 동작되는 시스템은 일정한 레벨의 안정적인 타겟 전압(Target Voltage)을 얻기 위하여 전압 레귤레이터(Voltage Regulator)를 구비한다.
즉, 전압 레귤레이터는 시스템에서 입/출력의 부하 변동에 관계없이 일정한 전압 및 전류를 공급할 수 있도록 하는 일종의안정화 장치이다.
이러한 전압 레귤레이터는 일반적으로 정류된 출력 전압을 저항 회로를 통해 비교기로 피드백시키는 구조를 갖는다.
도 1은 종래기술에 따른 반도체 소자의 전압 레귤레이터를 도시한 회로도이다.
도 1을 참조하면, 종래기술에 따른 반도체 소자의 전압 레귤레이터는, PVT(Process, Voltage, Temperature)의 변동에 둔감한 기준전압(Vref)을 생성하기 위한 기준전압 발생부(100)와, 기준전압(Vref)과 피드백전압(Vfd)의 레벨을 비교하기 위한 제1비교부(120)와, 제1비교부(120)로부터 출력된 제1구동제어신호(DET1)에 응답하여 출력전압(Vout)단을 구동하기 위한 제1구동부(140), 및 출력전압(Vout)단의 레벨을 예정된 비율로 분배하여 피드백전압(Vfd)을 출력하기 위한 전압분배부(160)을 구비한다.
여기서, 기준전압 발생부(100)는, 기준전압(Vref)단에 걸린 전압을 분배하여, 온도 변화에 대하여 네거티브(Negative) 특성을 갖는 제1 전압(V1)과 포지티브(Positive) 특성을 갖는 제2 전압(V2)을 생성하기 위한 밴드 갭 회로(102)와, 제1 전압(V1)과 제2 전압(V2)을 비교하기 위한 제2비교부(104), 및 제2비교부(104)로부터 출력된 제2구동제어신호(DET2)에 응답하여 기준전압(Vref)단을 구동하기 위한 제2구동부(106)을 구비한다.
또한, 기준전압 발생부(100)의 구성요소 중 밴드 갭 회로(102)는, 기준전압(Vref)단에 걸린 전압을 예정된 비율로 분배하여, 온도 변화에 대하여 레벨이 네거티브 특성을 가지고 변동하는 제1 전압(V1)을 생성하는 제1 전압 생성부(102a), 및 기준전압(Vref)단에 걸린 전압을 분배하여, 온도 변화에 대하여 레벨이 포지티브 특성을 가지고 변동하는 제2 전압(V2)을 생성하는 제2 전압 생성부(102b)를 구비한다.
여기서, 제 1전압 생성부(102a)는, 고정된 저항값을 갖는 제1 저항(R1), 및 온도의 변동에 대하여 저항값이 네거티브 특성을 갖고 변동하는 제1 바이폴라 접합 트랜지스터(Bipolar Junction Transistor, Q1)를 구비하고, 기준전압(Vref)단과 접 지전압(VSS)단 사이에 제1 저항(R1)과 제1 바이폴라 접합 트랜지스터(Q1)가 직렬접속되며, 제1 저항(R1)과 제1 바이폴라 접합 트랜지스터(Q1)의 접속노드(N1)에서 제1 전압(V1)을 출력한다.
그리고, 제 2전압 생성부(102b)는, 고정된 저항값을 갖는 제2 저항(R2), 제3 저항(R3)과, 온도의 변동에 대하여 저항값이 네거티브 특성을 갖고 변동하며 제1 바이폴라 접합 트랜지스터(Q1)보다 X배 큰 이미터 사이즈를 갖는 제2 바이폴라 접합 트랜지스터(Q2)를 구비하고, 제2 저항(R2)과 제3 저항(R3) 및 제2 바이폴라 접합 트랜지스터(Q2)가 기준전압(Vref)단과 접지전압(VSS)단 사이에 직렬접속되며, 제2 저항(R2)과 제3 저항(R3)의 접속노드(N2)에서 제2 전압(V2)를 출력한다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 소자의 전압 레귤레이터 동작을 설명하면 다음과 같다.
먼저, PVT의 변동에 둔감한 기준전압(Vref)을 생성하는 기준전압 발생부(100)의 동작을 설명하면, 밴드 갭 회로(102)의 구성요소 중 제1 전압 생성부(102a)에 구비된 제1 바이폴라 접합 트랜지스터(Q1)와, 제2 전압 생성부(102b)에 구비된 제2 바이폴라 접합 트랜지스터(Q2)의 저항값은 전술한 바와 같이 온도 변화에 대하여 네거티브 특성을 갖는다.
그런데, 순방향으로 바이어스된 제1 바이폴라 접합 트랜지스터(Q1)와 제2 바이폴라 접합 트랜지스터(Q2)는 에미터(Emitter)단의 면적 비가 1:X - 일반적으로 X=8 - 로 설계되어 있고, 이러한 에미터단의 면적 차이로 인해, 제1 바이폴라 접합 트랜지스터(Q1)를 통해 전류의 밀도와 제2 바이폴라 접합 트랜지스터(Q2)를 통해 흐르는 전류의 밀도가 다르고, 이로 인해 제1 바이폴라 접합 트랜지스터(Q1)의 베이스(Base)단과 에미터단 사이에 형성되는 제1베이스-에미터 전압(VBE1)과 제2 바이폴라 접합 트랜지스터(Q2)의 베이스단과 에미터단 사이에 형성되는 제2베이스-에미터 전압(VBE2)의 크기가 달라진다.
즉, 제1베이스-에미터 전압(VBE2)과 제2베이스-에미터 전압(VBE2)의 차이인 델타 베이스-이미터 전압(ΔVBE)은 수학식 1과 같이 정의할 수 있다.
Figure 112007014619990-pat00001
참고적으로, 수학식 1에서 K는 볼츠만(Boltzmann) 상수를 나타내며, T는 절대온도를 나타낸다. 그리고, q는 전하량을 X는 에미터단의단면적을 나타낸다.
수학식 1에 나타난 바와 같이, 델타 베이스-이미터 전압(ΔVBE)은 절대온도 T에 비례하는 것을 알 수 있다.
즉, 델타 베이스-이미터 전압(ΔVBE)은 온도 변화에 대하여 포지티브 특성을 갖는다.
따라서, 제1베이스-에미터 전압(VBE1)과 같은 값인 제1 전압(V1)은 온도 변화에 대하여 네거티브 특성을 갖고, 델타 베이스-이미터 전압(ΔVBE)과 같은 값인 제2 전압(V2)은 온도 변화에 대하여 포지티브 특성을 갖는다.
그리고, 제1 전압(V1)과 제2 전압(V2)은, 전류 미러로서 동작하는 차동증폭 기인 제2비교부(104)에 의해 버츄얼 그라운드(virtual ground)가 되므로 서로 같은 레벨이 되도록 하기 위해 제2구동제어신호(DET2)의 레벨을 조절하여 출력하게 되고, 제2구동부(106)는 이러한 제2구동제어신호(DET2)에 응답하여 기준전압(Vref)단을 구동한다.
한편, 델타 베이스-이미터 전압(ΔVBE)은 제1 저항(R1) 양단에 걸리는 제1 저항 전압(VR1)과 같은 값이므로, 제1 저항(R1)을 통하여 흐르는 제1 전류(I1)는 수학식 2와 같이 정의할 수 있다.
Figure 112007014619990-pat00002
따라서, 기준전압(Vref)은, 수학식 3과 같이 정의할 수 있다.
Figure 112007014619990-pat00003
수학식 3에 나타난 바와 같이, 기준전압(Vref)은 제1 바이폴라 접합 트랜지스터(Q1)의 베이스-이미터에 형성되는 제1 베이스-이미터 전압(VBE1)에 비례하며, 제2 저항(R2)/제1 저항(R1) - R2/R1 - 과 델타 베이스-이미터 전압(ΔVBE)에 비례하는 것을 알 수 있다.
그런데, 전술한 바와 같이 제1 베이스-에미터 전압(VBE1)은 온도 변화에 대하여 네가티브 특성을 갖고, 델타 베이스-이미터 전압(ΔVBE)은 온도 변화에 대하여 포지티브 특성을 가지므로, 온도변동과 관계없이 안정적인 레벨을 유지하는 기준전압(Vref)을 생성할 수 있다.
그리고, 전술한 바와 같은 과정을 통해 생성된 기준전압(Vref)과 전압분배부(160)에서 결정된 예정된 비율로 출력전압(Vout)을 분배하여 생성되는 피드백전압(Vfd)은 전류 미러로서 동작하는 차동증폭기인 제1비교부(120)에 의해 버츄얼 그라운드가 되므로 서로 같은 레벨이 되도록 하기 위해 제1구동제어신호(DET1)의 레벨을 조절하여 출력하게 되고, 제1구동부(140)은 이러한 제1구동제어신호(DET1)에 응답하여 출력전압(Vout)단을 구동한다.
여기서, 전압분배부(160)는 출력전압(Vout)단과 접지전압(VSS)단 사이에 구비된 제4 및 제5저항(R4, R5)의 저항값을 예정된 비율로 조절하여 피드백 전압(Vfd)를 출력한다.
전술한 바와 같이 동작하는 종래기술에 따른 반도체 소자의 전압 레귤레이터의 구성요소 중 기준전압 발생부(100)는 전술한 바와 같이 바이폴라 접합 트랜지스터(Q1, Q2)를 사용하여 기준전압(Vref)을 생성하는데, 이는 다음과 같은 문제점을 발생시킬 수 있다.
먼저, 제1 및 제2바이폴라 접합 트랜지스터(Q1, Q2)는 전술한 바와 같이 통상 1:8 정도의 비를 갖는다. 이러한 비를 갖는 제1 및 제2바이폴라 접합 트랜지스터(Q1, Q2)의 총 면적은 공정에 따라 다를 수 있지만 대략 10um*10um이라는 상당히 큰 면적을 가지며, 정확한 성능이 요구될 경우 사용되어야 하는 제1 및 제2바이폴라 접합 트랜지스터(Q1, Q2) 뿐만이 아니라 제3 및 제4의 바이폴라 접합 트랜지스터가 필요하게 된다.
즉, 바이폴라 접합 트랜지스터가 차지하는 레이아웃의 면적이 기준전압 발생부(100)의 전체 레이아웃에 비해 너무 크다는 문제점이 있고, 정확한 성능을 위해서는 더 커질 수도 있다는 문제점이 발생한다.
그리고, 전술한 바와 같이 기준전압 발생부(100)에서 PVT의 변동에 둔감한 기준전압(Vref)을 발생하기 위해서 바이폴라 접합 트랜지스터의 밴드 갭 전압을 이용하는데, 도 1에 도시된 것처럼 세로로 연결된 바이폴라 접합 트랜지스터들은 적당한 이득은 가지지만 베이스 저항이 커지므로 콜렉터(collector)에 흐를 수 있는 전류의 크기가 제한되는 특징이 있다.
따라서, 콜렉터에 흐를 수 있는 제한된 전류를 제어하기 위한 저항(R1, R2, R3)의 값을 실제 실험을 통해 결정하고, 결정된 값 또한 제한된 전류의 크기 때문에 실제 큰 값을 가질 수 없다.
즉, 기준전압 발생부(100)에서 콜렉터에 흐를 수 있는 제한된 전류를 제어하기 위한 저항(R1, R2, R3)의 크기는 수십K옴에 이르는 상당히 큰 값을 가져야 하 며, 이때, 저항은 그 크기의 증가에 따라 차지하는 레이아웃 면적이 증가하는 특성을 가지므로, 크기가 큰 저항(R1, R2, R3)을 포함하는 기준전압 발생부(100)의 레이아웃 면적 또한 증가하는 문제점이 발생한다.
그리고, 전술한 반도체 소자의 전압 레귤레이터 동작을 참조하면, 기준전압 발생부(100)에서 출력되는 기준전압(Vref)의 레벨에 의해 출력전압(Vout)단 걸리는 전압의 레벨이 결정되는 것을 알 수 있는데, 이는 전술한 기준전압 발생부(100)의 문제점으로 인해 기준전압(Vref)의 레벨이 예정된 레벨과 다를 경우 잘못된 출력전압(Vout)이 출력되는 문제점이 발생할 수 있다는 것을 뜻한다.
또한, 전압분배부(160)에 속하는 제4 및 제5저항(R4, R5)의 저항값은 회로를 설계할 때 결정되므로, 각각의 저항에 흐르는 전류의 양을 조절하기 위해서는 전류제어가 필요한 저항을 설계시부터 변경하여야 하여야 한다.
즉, 제4 및 제5저항(R4, R5)에 흐르는 전류의 양을 조절하기가 쉽지 않고, 이로 인해 반도체 소자의 전압 레귤레이터를 저전력(Low Power)으로 구현하기가 힘들다는 문제점이 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 저전력으로 동작하여 PVT의 변동에 둔감한 출력전압을 생성하되, 상대적으로 작은 레이아웃 면적에서 구현 가능한 반도체 소자의 전압 레귤레이터를 제공하는데 그 목적이 있다.
또한, 사용되는 전류의 양을 비교적 쉽게 조절함으로써 저전력으로 동작하는 반도체 소자의 전압 레귤레이터를 제공하는데 그 목적이 있다.
그리고, 바이폴라 접속 트랜지스터의 사용을 지양함으로써 상대적으로 작은 레이아웃 면적에서 구현 가능한 반도체 소자의 전압 레귤레이터를 제공하는데 그 목적이 있다.
또한, 공정상의 오류로 인한 회로의 미스매칭(Mismatching)과, 동작 온도 변동, 및 전원전압 레벨 변동 등의 PVT의 변동에 안정적인 출력전압을 발생하는 반도체 소자의 전압 레귤레이터를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 포지티브 온도계수 특성을 가지는 바이어스 전류와, 네거티브 온도계수 특성을 갖는 바이어스 전압을 생성하기 위한 CMOS 바이어스 회로; 출력전압단에 걸린 전압을 피드백하기 위한 피드백 저항; 상기 피드백 저항과 함께 상기 출력전압단에 걸린 전압을 분배하여 피드백 전압을 제공하며, 상기 바이어스 전류를 미러링하기 위한 미러링 트랜지스터; 상기 피드백 전압과 상기 바이어스 전압을 입력으로 하는 연산증폭기; 및 상기 연산증폭기의 출력신호에 응답하여 상기 출력전압단을 구동하기 위한 구동 트랜지스터를 구비하는 반도체 소자의 전압 레귤레이터가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 도면부호(도는, 참조부호)로 표시된 부분은 동일한 요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 전압 레귤레이터를 도시한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 전압 레귤레이터는, 포지티브(positive) 온도계수 특성을 가지는 바이어스 전류(I1, I2)와, 네거티브(negative) 온도계수 특성을 갖는 바이어스 전압(Vo)을 생성하기 위한 CMOS 바이어스 회로(200)와, 출력전압(Vout)단에 걸린 전압을 피드백하기 위한 피드백 저항(270)과, 피드백 저항(270)과 함께 출력전압(Vout)단에 걸린 전압을 분배하여 피드백 전압(Vfd)을 제공하며, 바이어스 전류(I1, I2)를 미러링(mirroring)하기 위한 미러링 트랜지스터(280)와, 피드백 전압(Vfd)과 바이어스 전압(Vo)을 입력으로 하는 연산증폭기(220), 및 연산증폭기(220)의 출력신호(DET)에 응답하여 출력전압(Vout)단을 구동하기 위한 구동 트랜지스터(240)를 구비한다.
여기서, CMOS 바이어스 회로(200)는, 바이어스 전류(I1, I2)로서 포지티브 온도계수 특성을 가지며, 서로 같은 크기를 갖는 제1바이어스 전류(I1)와 제2바이어스 전류(I2)를 생성하기 위한 PMOS 전류미러(202), 및 PMOS 전류미러(202)와 이중 캐스코드 형태로 연결되어 바이어스 전압(Vo)을 생성하기 위한 제1 및 제2NMOS 전류미러(204, 206)를 구비한다.
또한, CMOS 바이어스 회로(200)의 구성요소 중 PMOS 전류미러(202)는, 전원 전압(VDD)을 소스(source)로 입력받고, 드레인(drain)으로 제1바이어스 전류(I1)를 출력하는 제1PMOS 트랜지스터(P1), 및 전원전압(VDD)을 소스(source)로 입력받고, 제1PMOS 트랜지스터(P1)의 게이트(gate)단에 게이트(gate) 및 드레인(drain)이 공통 접속되며, 드레인(drain)으로 제2바이어스 전류(I2)를 출력하는 제2PMOS 트랜지스터(P2)를 구비한다.
여기서, 제1PMOS 트랜지스터(P1)와 제2PMOS 트랜지스터(P2)의 사이즈 비율은 보통 1 대 4이다.
그리고, CMOS 바이어스 회로(200)의 구성요소 중 제1NMOS 전류미러(204)는, 제2바이어스 전류(I2)를 드레인(drain)으로 입력받아 소스(source)로 출력하는 제1NMOS 트랜지스터(N1), 및 제1바이어스 전류(I1)를 드레인(drain)으로 입력받아 소스(source)로 출력하고, 제1NMOS 트랜지스터(N1)의 게이트(gate)단에 게이트(gate) 및 드레인(drain)이 공통 접속되며, 드레인(drain)단을 통해 바이어스 전압(Vo)이 연산증폭기(220)로 전달되는 제2NMOS 트랜지스터(N2)를 구비한다.
또한, CMOS 바이어스 회로(200)의 구성요소 중 제2NMOS 전류미러(206)는, 제2바이어스 전류(I2)를 드레인(drain)으로 입력받아 소스(source)로 출력하는 제3NMOS 트랜지스터(N3), 및 제1바이어스 전류(I1)를 드레인(drain)으로 입력받아 소스(source)로 출력하고, 제3NMOS 트랜지스터(N3)의 게이트(gate)단에 게이트(gate) 및 드레인(drain)이 공통 접속되며, 드레인(drain)단을 통해 미러링 트랜지스터(280)와 바이어스 전류(I1, I2)를 미러링(mirroring)하는 제4NMOS 트랜지스터(N4) 구비한다.
여기서, 제1 내지 제4NMOS 트랜지스터(N1, N2, N3, N4)는 보통 모두 같은 사이즈를 갖는다.
그리고, 미러링 트랜지스터(280)는, 피드백 전압(Vfd)단과 드레인(drain)접속되고, 접지전압(VSS)단과 소스(source)접속되며, CMOS 바이어스 회로(200)의 구성요소 중 제2NMOS 전류미러(206)에 속하는 제4NMOS 트랜지스터(N4)의 게이트단(gate)과 게이트(gate)접속 되는 제5NMOS 트랜지스터(N5)를 포함한다.
여기서, CMOS 바이어스 회로(200)의 구성요소 중 제2NMOS 전류미러(206)에 속하는 제4NMOS 트랜지스터(N4)와 제5NMOS 트랜지스터(N5)의 사이즈 비율은 1 대 M으로 정해지는데, M은 0보다 큰 실수이다.
또한, 피드백 저항(270)은, 전압출력(Vout)단과 피드백 전압(Vfd)단 사이에서 예정된 저항값을 갖는 저항(R2)을 구비한다.
그리고, 구동 트랜지스터(240)는, 게이트(gate)로 입력받은 연산증폭기(220)의 출력신호(DET)에 응답하여 드레인(drain) 입력되는 전원전압(VDD)으로 소스(source)접속된 출력전압(Vout)단을 구동하는 PMOS 트랜지스터(P3)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 소자의 전압 레귤레이터 동작을 설명하면 다음과 같다.
먼저, CMOS 바이어스 회로(200)의 구성요소 중 PMOS 전류미러(202)에 의해 바이어스 전류(I1, I2)로서 서로 같은 크기를 가지며, 포지티브 온도계수 특성을 갖는 제1바이어스 전류(I1)과 제2바이어스 전류(I2)를 생성한다.
이때, 제1 및 제2바이어스 전류(I1, I2)는 수학식 4와 같이 표현될 수 있다.
Figure 112007014619990-pat00004
수학식 4에서
Figure 112007014619990-pat00005
는 제1 및 제2PMOS트랜지스터(P1, P2)의 이동도로서 온도의 변동에 대해 네거티브 특성을 갖는다. 따라서, 제1 및 제2바이어스 전류(I1, I2)는 온도의 변동에 대해 포지티브 특성을 갖는다. 수학식 4에서 제1 및 제2바이어스 전류(I1, I2)는 이동도에 반비례하는 것을 알 수 있다.
그리고, CMOS 바이어스 회로(200)의 구성요소 중 제1 및 제2NMOS 전류미러(204, 206)는, PMOS 전류미러(202)와 이중 캐스코드 형태로 연결되어 온도의 변동에 대해 네거티브 특성을 갖는 바이어스 전압(Vo)을 생성한다.
이때, 바이어스 전압(Vo)은 제2 및 제4NMOS 트랜지스터의 게이트(gate)-소스(source)전압을 합한 것과 같으므로 수학식 5와 같이 표현될 수 있다.
Figure 112007014619990-pat00006
여기서, 제2 및 제4NMOS 트랜지스터의 폭(width)과 길이(Length)는 같은 값이므로 수학식 5에서는 제2NMOS 트랜지스터를 기준으로 수식이 작성되었다.
또한, VTH는 제2 제4NMOS 트랜지스터의 문턱전압 값으로써 온도의 변동에 대 해 네거티브 특성을 갖는다. 따라서, 바이어스 전압(Vo)은 온도의 변동에 대해 네거티브 특성을 갖는 것을 알 수 있다.
참고로, 전술한 바와 같이 PMOS 전류미러(202)와 제1 및 제2 NMOS 전류미러(204, 206)를 캐스코드 형태로 연결하게 되면, 잘 알려진 바와 같이 전원전압(VDD)의 레벨 변동에 둔감하게 반응하는 바이어스 전압(Vo)를 출력할 수 있다.
전술한 바와 같은 과정을 통해 CMOS 바이어스 회로(200)에서 바이어스 전류(I1, I2)와 바이어스 전압(Vo)이 생성되는데, 이때, 바이어스 전류(I1, I2)는 CMOS 바이어스 회로(200) 구성요소 중 제2NMOS 전류미러(206)에 속하는 제4NMOS 트랜지스터(N4)를 통해 미러링 트랜지스터(280)으로 전류미러링 된다.
즉, 제1 및 제2바이어스 전류(I1, I2)와 같이 온도의 변동에 대해 포지티브 특성을 갖는 제3바이어스 전류(I3)가 미러링 트랜지스터(280)에 의해 생성된다.
그리고, 바이어스 전압(Vo)은 CMOS 바이어스 회로(200) 구성요소 중 제1NMOS 전류미러(206)에 속하는 제2NMOS 트랜지스터(N2)를 통해 연산증폭기(220)의 제1입력으로 전달된다.
또한, 피드백 저항(270)과 미러링 트랜지스터(280)에 의해 출력전압(Vout)단의 레벨을 분배하여 생성된 피드백 전압(Vfd)가 연산증폭기(220)의 제2입력으로 전달된다.
이때, 연산증폭기(220)는, 전류 미러로서 동작하므로 제1입력 및 제2입력이 버츄얼 그라운드가 되어 입력된 바이어스 전압(Vo)과 피드백 전압(Vfd)의 레벨이 서로 같아지도록 하기 위해 구동제어신호(DET)의 레벨을 조절하여 출력하고, 구동 트랜지스터(240)는 구동제어신호(DET)에 응답하여 출력전압(Vout)단을 구동한다.
즉, 바이어스 전압(Vo)와 같이 온도의 변동에 대해 네거티브 특성을 갖는 피드백 전압(Vfd)이 생성된다.
이때, 출력전압(Vout)은 수학식 6과 같이 정의된다.
Figure 112007014619990-pat00007
그런데, 수학식 6에서 피드백 전압(Vfd)은 전술한 바와 같이 온도의 변동에 대해 네거티브 특성을 갖는다.
마찬가지로, 수학식 6에서 제3바이어스 전류(I3)는 전술한 바와 같이 온도의 변동에 대해 포지티브 특성을 갖는다.
따라서, 피드백 전압(Vfd)과 제3바이어스 전류(I3)를 다음과 같이 적절히 조절하여 적용하게 되면, PVT변동에 둔갑한 출력전압(Vout)을 생성하는 것이 가능하다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 전압 레귤레이터에서 파워 및 온도 변동에 대한 보정 동작을 도시한 시뮬레이션 도면이다.
도 3을 참조하면, 피드백 전압(Vfd)과 제3바이어스 전류(I3)가 온도의 변동에 대해 서로 반대의 특성을 가지고 변동하는 것을 알 수 있다.
따라서, 온도의 변동(-40℃ ~ 120℃) 및 전원전압(VDD)의 변동(1.8V±15% : 2.1V ~ 1.5V)에 대해 둔갑하게 변동하는(Variation: 57mV) 출력전압(Vout)을 생성할 수 있다는 것을 알 수 있다.
즉, 반도체 소자의 전압 레귤레이터의 기본적인 기능인 PVT에 안정적인 출력전압(Vout)을 바이폴라 접합 트랜지스터를 사용하지 않고 구현이 가능하다는 것을 알 수 있다.
그리고, 다시 도 2를 참조하면, 미러링 트랜지스터(280)에 속하는 제5NMOS 트랜지스터(N5)와 제2NMOS 전류미러(206)에 속하는 제4NMOS 트랜지스터(N4)의 크기에 비율에 따라 제3바이어스 전류(I3)의 크기가 달라질 수 있다.
예를 들면, 제4NMOS 트랜지스터(N4)와 제5NMOS 트랜지스터(N5)의 사이즈 비율이 1:3이라면, 제1 및 제2바이어스 전류(I1, I2)에 비해 3배의 크기를 갖는 제3바이어스 전류(I3)가 생성된다.
반대로, 제4NMOS 트랜지스터(N4)와 제5NMOS 트랜지스터(N5)의 사이즈 비율이 1:0.5라면, 제1 및 제2바이어스 전류(I1, I2)에 비해 1/2크기를 갖는 제3바이어스 전류(I3)가 생성된다.
즉, 제4NMOS 트랜지스터(N4)와 제5NMOS 트랜지스터(N5)의 사이즈 비율을 1:M - 여기서 M은 0 이상의 실수 - 이라고 정의할 수 있다.
또한, 제2바이어스 전류(I2)와 CMOS 바이어스 회로의 저항(R1)은 반비례관계를 가지며, 마찬가지로, 제3바이어스 전류(I3)와 피드백 저항(270)의 저항(R2)도 반비례관계를 가진다.
따라서, 출력전압(Vout)은 수학식 7과 같이 등가화할 수도 있다.
Figure 112007014619990-pat00008
즉, 제4NMOS 트랜지스터(N4)와 제5NMOS 트랜지스터(N5)의 사이즈 비율(M)에 따라 반도체 소자의 전압 레귤레이터에 사용되는 전류의 크기를 조절할 수 있으므로 종래기술에서 저항의 크기를 바꿔야 하는 방법에 비해 아주 손쉽게 전류의 크기를 조절할 수 있으며, 이로 인해 저전력으로 동작하는 반도체 소자의 전압 레귤레이터를 구현하는 것이 가능하다.
또한, 수학식 7에 나타난 CMOS 바이어스 회로의 저항(R1)과 피드백 저항(270)의 저항(R2)은 같은 공정(PROCESS)에서 생성되기 때문에, 공정상의 오류가 생겨 저항값이 변하게 되는 상황에서도 CMOS 바이어스 회로의 저항(R1)과 피드백 저항(270)의 저항(R2)의 저항값이 같은 비율로 변하게 되어 R2/R1의 비율은 변함이 없으므로 공정상의 오류가 생겨 저항값이 변하게 되는 상황에서도 출력전압(Vout)의 레벨은 변하지 않는다.
도 4은 도 1에 도시된 종래기술에 따른 반도체 소자의 전압 레귤레이터의 레이아웃과 도 2에 도시된 본 발명의 실시예에 따른 반도체 소자의 전압 레귤레이터의 레이아웃을 비교하여 도시한 도면이다.
도 4를 참조하면, 도 1에 도시된 종래기술에 따른 반도체 소자의 전압 레귤레이터는, 바이폴라 접합 트랜지스터가 차지하는 레이아웃 공간(BJT)이 매우 큰 것 을 알 수 있다.
반면에, 도 3에 도시된 본 발명의 실시예에 따른 반도체 소자의 전압 레귤레이터는 상대적으로 큰 레이아웃 면적을 차지하는 바이폴라 접합 트랜지스터를 사용하지 않고 상대적으로 작은 레이아웃 면적을 차지하는 MOS 트랜지스터만을 사용함으로써, 도 1에 도시된 종래기술에 따른 반도체 소자의 전압 레귤레이터에서 바이폴라 접합 트랜지스터를 사용함으로써 발생하는 레이아웃 면적을 줄일 수 있다.
그리고, 도 1에 도시된 종래기술에 따른 반도체 소자의 전압 레귤레이터의 레이아웃이 바이폴라 접합 트랜지스터 부분 이외에도 많은 공간이 필요한 것을 알 수 있는데, 이는 전술한 바와 같이 전압 레귤레이터에 사용되는 전류의 크기를 제어하기 위해서 상대적으로 큰 저항 - 수K옴 - 을 사용했기 때문에 발생하는 공간이다.
하지만, 도 3에 도시된 본 발명의 실시예에 따른 반도체 소자의 전압 레귤레이터는, 미러링 트랜지스터(280)에 속하는 제5NMOS트랜지스터(N5)의 사이즈를 조절하는 방법으로 전압 레귤레이터에 사용되는 전류의 크기를 제어할 수 있기 때문에 상대적으로 작은 저항을 사용함으로써 레이아웃 면적을 더욱 줄일 수 있다.
이상에서 살펴 본 바와 같이 본 실시예를 적용하면, 바이폴라 접합 트랜지스터를 사용하지 않기 때문에 상대적으로 작은 레이아웃 면적을 차지하며, PVT 변동에 둔감한 출력전압을 발생하는 반도체 소자의 전압 레귤레이터를 생산할 수 있는 효과가 있다.
또한, MOS 트랜지스터의 사이즈 조절을 통해서 내부에서 사용되는 전류의 크 기를 조절할 수 있으므로 저전력으로 동작하며, 내부에 사용되는 저항의 크기를 비교적 작게 구현할 수 있으므로 상대적으로 작은 레이아웃 면적을 차지하는 반도체 소자의 전압 레귤레이터를 생산할 수 있는 효과가 있다.
즉, 상대적으로 작은 레이아웃 면적을 차지하되, 저전력으로 동작하여 PVT의 변동에 둔감한 출력전압을 발생할 수 있는 반도체 소자의 전압 레귤레이터를 생산할 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형, 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 PMOS 전류미러와 이중 캐스코드 접속된 제1 및 제2NMOS 전류미러를 사용하였지만, 본 발명은 PMOS 전류미러와 더 많은 단계의 캐스코드 접속된 다수의 NMOS 전류미러를 사용한 경우도 적용된다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 바이폴라 접합 트랜지스터 대신 MOS 트랜지스터만을 사용하고, MOS 트랜지스터의 사이즈를 조절하여 회로 내부에서 사용되는 전류의 크기를 조절함으로써 내부에서 사용되는 저항의 크기를 작게 구현하며, 이로 인하여 상대 적으로 작은 레이아웃 면적을 차지하되, PVT 변동에 둔감한 출력전압을 발생하며, 저전력으로 동작하는 반도체 소자의 전압 레귤레이터를 구현할 수 있다.

Claims (14)

  1. 포지티브 온도계수 특성을 가지는 바이어스 전류와, 네거티브 온도계수 특성을 갖는 바이어스 전압을 생성하기 위한 CMOS 바이어스 회로;
    출력전압단에 걸린 전압을 피드백하기 위한 피드백 저항;
    상기 피드백 저항과 함께 상기 출력전압단에 걸린 전압을 분배하여 피드백 전압을 제공하며, 상기 바이어스 전류를 미러링하기 위한 미러링 트랜지스터;
    상기 피드백 전압과 상기 바이어스 전압을 입력으로 하는 연산증폭기; 및
    상기 연산증폭기의 출력신호에 응답하여 상기 출력전압단을 구동하기 위한 구동 트랜지스터
    를 구비하는 반도체 소자의 전압 레귤레이터.
  2. 제1항에 있어서,
    상기 CMOS 바이어스 회로는,
    상기 바이어스 전류로서 포지티브 온도계수 특성을 가지며, 서로 같은 크기를 갖는 제1바이어스 전류와 제2바이어스 전류를 생성하기 위한 PMOS 전류미러; 및
    상기 PMOS 전류미러와 이중 캐스코드 형태로 연결되어 상기 바이어스 전압을 생성하기 위한 제1 및 제2NMOS 전류미러를 구비하는 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  3. 제2항에 있어서,
    상기 CMOS 바이어스 회로는,
    상기 제1NMOS 전류미러의 출력단을 통해 상기 바이어스 전압이 상기 연산증폭기로 전달되는 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  4. 제2항에 있어서,
    상기 CMOS 바이어스 회로는,
    상기 제2NMOS 전류미러의 출력단을 통해 상기 미러링 트랜지스터와 상기 바이어스 전류가 미러링되는 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  5. 제2항에 있어서,
    상기 PMOS 전류미러는,
    전원전압을 소스로 입력받고, 드레인으로 상기 제1바이어스 전류를 출력하는 제1PMOS 트랜지스터; 및
    전원전압을 소스로 입력받고, 상기 제1PMOS 트랜지스터의 게이트단에 게이트 및 드레인이 공통 접속되며, 드레인으로 상기 제2바이어스 전류를 출력하는 제2PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  6. 제5항에 있어서,
    상기 제1PMOS 트랜지스터와 상기 제2PMOS 트랜지스터의 사이즈 비율은 1 대 4인 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  7. 제5항에 있어서,
    상기 제1NMOS 전류미러는,
    상기 제2바이어스 전류를 드레인으로 입력받아 소스로 출력하는 제1NMOS 트랜지스터; 및
    상기 제1바이어스 전류를 드레인으로 입력받아 소스로 출력하고, 상기 제1NMOS 트랜지스터의 게이트단에 게이트 및 드레인이 공통 접속되며, 드레인단을 통해 상기 바이어스 전압이 상기 연산증폭기로 전달되는 제2NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  8. 제7항에 있어서,
    상기 제2NMOS 전류미러는,
    상기 제2바이어스 전류를 드레인으로 입력받아 소스로 출력하는 제3NMOS 트랜지스터; 및
    상기 제1바이어스 전류를 드레인으로 입력받아 소스로 출력하고, 상기 제3NMOS 트랜지스터의 게이트단에 게이트 및 드레인이 공통 접속되며, 드레인단을 통해 상기 미러링 트랜지스터와 상기 바이어스 전류를 미러링하는 제4NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  9. 제8항에 있어서,
    상기 제1 내지 제4NMOS 트랜지스터는 모두 같은 사이즈를 갖는 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  10. 제8항에 있어서,
    상기 미러링 트랜지스터는,
    피드백 전압단과 드레인접속되고, 접지전압단과 소스접속되며, 상기 제4NMOS 트랜지스터의 게이트단과 게이트접속 되는 제5NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  11. 제10항에 있어서,
    상기 제4NMOS 트랜지스터와 상기 제5NMOS 트랜지스터의 사이즈 비율은 1 대 M인 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  12. 제11항에 있어서,
    상기 M은 0보다 큰 실수인 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  13. 제11항에 있어서,
    상기 피드백 저항은,
    상기 전압출력단과 상기 피드백 전압단 사이에서 예정된 저항값을 갖는 저항을 구비하는 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
  14. 제1항에 있어서,
    상기 구동 트랜지스터는,
    게이트로 입력받은 상기 연산증폭기의 출력신호에 응답하여 드레인 입력되는 전원전압으로 소스접속된 상기 출력전압단을 구동하는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 소자의 전압 레귤레이터.
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