JP4259941B2 - 基準電圧発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、基準電圧、電圧比較器の温度補償回路、温度検出回路や温度計などに利用可能な基準電圧発生回路に関する。
【0002】
【従来の技術】
特許文献1に記載されているゲートの仕事関数差の原理を用いた基準電圧発生回路は、正の温度係数を有する電圧Vptatと負の温度係数を有する電圧Vpnを加算して基準電圧Vrefを発生させている。
【0003】
この特許文献1の基準電圧発生回路の回路図を図8に示す。この回路は、n型チャンネル電界効果トランジスタ(以下単に、n型トランジスタと記す)M1、M2、M3、M4、M5と抵抗R1、R2から構成されている。
n型トランジスタM1、M2、M3、M4は、基板やチャネルドープの不純物濃度は等しく、n型基板のpウェル内に形成され、各n型トランジスタの基板電位はソース電位と等しい。
【0004】
また、n型トランジスタM1は高濃度n型ゲートを持ち、n型トランジスタM2は高濃度p型ゲートを持ち、M1とM2のチャネル幅Wとチャネル長Lの比S=W/Lが互いに等しい。
【0005】
また、n型トランジスタM3は、高濃度n型ゲートを持ち、n型トランジスタM4は低濃度n型ゲートを持ち、M3とM4のチャネル幅Wとチャネル長Lの比S=W/Lが互いに等しい。
【0006】
n型トランジスタM5と抵抗R1、R2は、ソースフォロア回路で、ノードV1でn型トランジスタM2のゲートと、ノードV2でn型トランジスタM3のゲートと結線している。
【0007】
n型トランジスタM1は、ソース−ゲート結線をして定電流源となり、n型トランジスタM1とM2を直列に接続しているので、これらの異種導電型を持つn型トランジスタM1とM2に同一の電流が流れるため、n型トランジスタM2のソース−ゲート間電圧がVpnとなる。よって、
V1=Vpn
V2=(R2/(R1+R2))*Vpn
となる。
【0008】
またn型トランジスタM4は、ソース−ゲート結線をして定電流源となり、n型トランジスタM3とM4を直列に接続しているので、これらの同一の導電型で不純物濃度のみ異なるゲートを持つn型トランジスタM3とM4に、同一の電流が流れるため、n型トランジスタM3のソース−ゲート間電圧は−Vptatとなる。
n型トランジスタM3のゲートにはV2が入力しているので、n型トランジスタM3のソース電位V3は、
V3=V2−(−Vptat)
=(R2/(R1+R2))*Vpn+Vptat(=Vref)
となる。
【0009】
図9に、n型トランジスタM1、M2、M3、M4のソース−ゲート間電圧対ドレイン電流(Vgs−Id)特性を示す。n型トランジスタM1は、ソース−ゲート結線されているので、ドレイン電流Id1が流れる。n型トランジスタM2は、n型トランジスタM1と直列に接続されているので、同様にドレイン電流Id1が流れ、そのときのソース−ゲート間電圧Vgsの差がVpnとなる。また、n型トランジスタM4は、ソース−ゲート結線されているので、ドレイン電流Id4が流れる。n型トランジスタM3は、n型トランジスタM4と直列に接続されているので、同様にドレイン電流Id4が流れ、そのときのVgsの差がVptatとなり、これらのVpnとVptatの和がVrefとなる。
【0010】
したがって、プロセスの変動により、基板やチャネルドープの不純物濃度がばらついても、すべてのn型トランジスタの各濃度も同様にばらつくので、n型トランジスタM1〜M4のVgs−Id特性が図9の関係を保ったまま、左右にずれるだけであり、VpnやVptatの絶対値にはほとんど影響を与えずに、安定したVrefを発生させることができる。
【0011】
【特許文献1】
特開2001−284464号公報
【0012】
【発明が解決しようとする課題】
一方、上述の場合の各n型トランジスタのドレイン−ソース電圧Vdsは、n型トランジスタM5のソース−ゲート間電圧をVgs5とすると、n型トランジスタM1とM2の間の電位が(V1+Vgs5)、n型トランジスタM3とM4の間の電位がV3となるので、
Vds1=Vcc−(V1+Vgs5)=Vcc−(Vpn+Vgs5)
Vds2=V1+Vgs5=Vpn+Vgs5
Vds3=Vcc−V3=Vcc−Vref
Vds4=V3=Vfef
となる。
【0013】
VpnあるいはVrefは、前記の理由で安定して発生し、回路が正常動作していれば、Vgs5も安定しているので、Vds2とVds4は安定している。しかし、電源電圧Vccが変動すると、Vds1とVds3はVccに伴って変動してしまう。
【0014】
図10に、Vccが高くなった場合のVgs−Id特性を示す。図10に示すようにn型トランジスタM1、M3のVgs−Id曲線がずれてしまい、本来のVpn、Vptatからそれぞれ、ΔVpn、ΔVptat分大きくなるので、Vref自体が大きくなってしまう欠点があった。
【0015】
本発明は、上述の実情を考慮してなされたものであって、プロセス変動はもとより、電源電圧変動に対しても、安定した基準電圧発生回路を提供することを目的とする。
【0016】
【課題を解決するための手段】
上記の課題を解決すために、本発明の請求項1の発明は、入力された電圧から負の温度係数を有する電圧Vpnを生成して出力する第2の電圧源回路と、入力された電圧から正の温度係数を有する電圧Vptatを生成し、前記電圧Vpnの負の温度係数を前記電圧Vptatの正の温度係数で打ち消すように、前記電圧Vpnに前記電圧Vptatを加算して基準電圧を生成し出力する第3の電圧源回路とを備えた基準電圧発生回路において、電源電圧を所定の電圧VA及びVBで一定になるようにそれぞれ調整し、該電圧VAを前記第2の電圧源回路の前記入力電圧として出力すると共に、該電圧VBを前記第3の電圧源回路部の前記入力電圧として出力する第1の電源電圧調整回路を備え、前記第1の電源電圧調整回路は、デプレッション型のnチャネル型電界効果トランジスタからなる第1(M6)及び第2(M7)の各電界効果トランジスタで構成され、該第1の電界効果トランジスタ(M6)は、ドレインが前記電源電圧に、サブストレートゲートが接地電圧にそれぞれ接続され、ソースとドレインが接続され該接続部から電圧VAを供給し、前記第2の電界効果トランジスタ(M7)は、ドレインが前記電源電圧に、サブストレートゲートが接地電圧にそれぞれ接続され、ソースとドレインが接続されて該接続部から電圧VBを供給することを特徴とする。
さらに、請求項2の発明は、請求項1記載の発明において、前記第2の電圧源回路は、生成した電圧Vpnに比例した電圧V2を生成して出力し、前記第3の電圧源回路は、第2の電圧源回路からの該電圧V2に生成した前記電圧Vptatを加算して前記基準電圧を生成することを特徴とする。
さらに、請求項3の発明は、請求項2記載の発明において、前記第2の電圧源回路は、前記電圧VAと接地電圧との間に直列に接続され、サブストレートゲートがソースにそれぞれ接続された異種導電型のゲートを持つ第3(M1)及び第4(M2)の各電界効果トランジスタと、サブストレートゲートがソースに接続され、電源電圧と前記第4の電界効果トランジスタ(M2)のゲートとの間に接続された第5の電界効果トランジスタ(M5)と、前記第4の電界効果トランジスタ(M2)のゲート電圧を分圧して前記電圧V2を生成して出力する分圧回路と、を備え、前記電圧VA側に接続された第3の電界効果トランジスタ(M1)は、ソースとゲートが接続されて定電流源をなし、前記第5の電界効果トランジスタ(M5)は、ゲートが第3の電界効果トランジスタ(M1)のゲートに接続されることを特徴とする。
さらに、請求項4の発明は、請求項2又は3記載の発明において、前記第3の電圧源回路は、前記電圧VBと接地電圧との間に直列に接続され、サブストレートゲートがソースにそれぞれ接続された異種導電型のゲートを持つ第6(M3)及び第7(M4)の各電界効果トランジスタと、を備え、前記電圧VB側に接続された第6の電界効果トランジスタ(M3)は、サブストレートゲートがソースに接続され、ゲートに前記電圧V2が入力され、前記第7の電界効果トランジスタ(M4)は、ゲート及びサブストレートゲートがそれぞれソースに接続されて定電流源をなし、第6(M3)及び第7(M4)の各電界効果トランジスタの接続部から前記基準電圧が出力されることを特徴とする。
【0020】
また、本発明の請求項5は、入力された電圧から負の温度係数を有する電圧Vpnを生成して出力する第2の電圧源回路と、入力された電圧から正の温度係数を有する電圧Vptatを生成し、前記電圧Vpnの負の温度係数を前記電圧Vptatの正の温度係数で打ち消すように、前記電圧Vpnに前記電圧Vptatを加算して基準電圧を生成し出力する第3の電圧源回路とを備えた基準電圧発生回路において、電源電圧を所定の電圧VAで一定になるように調整し、該電圧VAを前記第2及び第3の各電圧源回路の前記入力電圧として出力する第1の電源電圧調整回路を備え、前記第1の電源電圧調整回路は、デプレッション型のnチャネル型電界効果トランジスタからなる第1の電界効果トランジスタ(M6)で構成され、該第1の電界効果トランジスタ(M6)は、ドレインが前記電源電圧に、サブストレートゲートが接地電圧にそれぞれ接続され、ソースとドレインが接続され該接続部から電圧VAを供給することを特徴とする。
さらに、請求項6の発明は、請求項5記載の発明において、前記第2の電圧源回路は、生成した電圧Vpnに比例した電圧V2を生成して出力し、前記第3の電圧源回路は、前記第2の電圧源回路からの該電圧V2に、生成した前記電圧Vptatを加算して前記基準電圧を生成することを特徴とする。
さらに、請求項7の発明は、請求項6記載の発明において、前記第2の電圧源回路は、前記電圧VAと接地電圧との間に直列に接続され、サブストレートゲートがソースにそれぞれ接続された異種導電型のゲートを持つ第3(M1)及び第4(M2)の各電界効果トランジスタと、サブストレートゲートがソースに接続され、前記電圧VAと前記第4の電界効果トランジスタ(M2)のゲートとの間に接続された第5の電界効果トランジスタ(M5)と、前記第4の電界効果トランジスタ(M2)のゲート電圧を分圧して前記電圧V2を生成して出力する分圧回路と、を備え、前記電圧VA側に接続された第3の電界効果トランジスタ(M1)は、ソースとゲートが接続されて定電流源をなし、前記第5の電界効果トランジスタ(M5)は、ゲートが第3の電界効果トランジスタ(M1)のゲートに接続されることを特徴とする。
さらに、請求項8の発明は、請求項6又は7記載の発明において、前記第3の電圧源回路は、前記電圧VAと接地電圧との間に直列に接続され、サブストレートゲートがソースにそれぞれ接続された異種導電型のゲートを持つ第6(M3)及び第7(M4)の各電界効果トランジスタと、を備え、前記電圧VA側に接続された第6の電界効果トランジスタ(M3)は、サブストレートゲートがソースに接続され、ゲートに前記電圧V2が入力され、前記第7の電界効果トランジスタ(M4)は、ゲート及びサブストレートゲートがそれぞれソースに接続されて定電流源をなし、第6(M3)及び第7(M4)の各電界効果トランジスタの接続部から前記基準電圧が出力されることを特徴とする。
【0021】
【発明の実施の形態】
以上、図面を参照して本発明の基準電圧発生回路に係る好適な実施形態について説明する。
図1は、本発明の基準電圧発生回路のブロック図である。図1に示すように、基準電圧発生回路は、第1の電源電圧調整回路10と、第2の電圧源回路20と、第3の電圧源回路30とで構成している。
第1の電源電圧調整回路10は、外部からの電源電圧Vccを一定の電圧に調整し、第2および第3の電圧源回路(20,30)に供給する。
第2の電圧源回路20は、負の温度係数を有する電圧Vpnを発生する。
第3の電圧源回路30は、正の温度係数を有する電圧Vptatを発生し、前記Vpnと加算して、温度係数を持たない基準電圧Vrefを発生する。
【0022】
図2は、図1の基準電圧発生回路の詳細な回路図である。
本基準電圧発生回路は、n型基板上に構築しており、n型チャンネル電界効果トランジスタ(以下、n型トランジスタと記す)M1〜M7と抵抗R1、R2から構成されている。また、電圧源回路には、特許文献1に記載されたゲートの仕事関数差の原理を応用した電圧源回路を使用する。
【0023】
まず、第1の電源電圧調整回路10は、n型トランジスタM6、M7で構成されている。n型トランジスタM6、M7は、n型基板のpウェル内に形成されたデプレッション型のn型トランジスタであり、それぞれのゲートとソースは結線しており、基板電位はGNDに接地されている。
また、n型トランジスタM6のソースは、第2の電圧源回路20のn型トランジスタM1のドレインと、n型トランジスタM7のソースは、第3の電圧源回路30のn型トランジスタM3のドレインと接続している。
【0024】
次に、第2の電圧源回路20は、n型トランジスタM1、M2、M5と抵抗R1、R2で構成されている。n型トランジスタM1、M2は、基板やチャネルドープの不純物濃度が等しく、n型基板のpウェル内に形成され、各トランジスタの基板電位がソース電位と等しい。
また、n型トランジスタM1は、高濃度n型ゲートを持ち、n型トランジスタM2は高濃度p型ゲートを持ち、これらのチャネル幅Wとチャネル長Lの比S=W/Lが互いに等しい。
【0025】
このゲートの導電型のみ異なるn型トランジスタM1とM2は、直列に接続され、n型トランジスタM1は、ゲートとソースを結線して定電流源となり、n型トランジスタM2は、n型トランジスタM5と抵抗R1と抵抗R2からなるソースフォロア回路によりゲート電位が与えられる。
【0026】
最後に、第3の電圧源回路30は、n型トランジスタM3、M4で構成されている。n型トランジスタM3、M4は、基板やチャネルドープの不純物濃度は等しく、n型基板のpウェル内に形成され、各トランジスタの基板電位はソース電位と等しい。
また、n型トランジスタM3は、高濃度n型ゲートを持ち、n型トランジスタM4は、低濃度n型ゲートを持ち、これらのチャネル幅Wとチャネル長Lの比S=W/Lが互いに等しい。
【0027】
このゲートの不純物濃度のみ異なるn型トランジスタM3とM4は、直列に接続され、n型トランジスタM4は、ゲートとソースを結線して定電流源となり、n型トランジスタM3は、n型トランジスタM5と抵抗R1と抵抗R2の接続点からゲート電位が与えられる。
【0028】
次に、図2に示した基準電圧発生回路の動作について説明する。
n型トランジスタM1は、ソース−ゲート結線をして定電流源となり、n型トランジスタM1とM2を直列に接続しているので、これらの異種導電型を持つn型トランジスタM1とM2に同一の電流が流れるため、n型トランジスタM2のソース−ゲート間電圧がVpnとなる。
よって、
V1=Vpn
V2=(R2/(R1+R2))*Vpn
となる。
【0029】
また、n型トランジスタM4は、ソース−ゲート結線をして定電流源となり、n型トランジスタM3とM4を直列に接続しているので、これらの同一の導電型で不純物濃度のみ異なるゲートを持つn型トランジスタM3とM4に、同一の電流が流れるため、n型トランジスタM3のソース−ゲート間電圧は−Vptatとなる。n型トランジスタM3のゲートにはV2が入力しているので、n型トランジスタM3のソース電位V3は、
V3=V2−(−Vptat)
=(R2/(R1+R2))*Vpn+Vptat(=Vref)
となる。
【0030】
次に、図3にn型トランジスタM6のゲート電位対ドレイン電流(VA−Id)特性を示す。
図3は、電源電圧VccをVccA、VccB、VccCと高くして変化させ、n型トランジスタM6のゲート電位VAを上昇させたときのM6に流れるドレイン電流を示したものである。例えば、Vcc=VccAのときは、VAがVccAに近づくとドレイン電流Idが急激に減少し、VA=VccAでドレイン電流Idは0となる。
【0031】
図9より、定電流源のn型トランジスタM1には電流Id1が流れるので、同じ電流パス上にあるn型トランジスタM6にも同じ電流Id1が流れる。
よって、M6のゲート電位VAは、電源電圧Vccに関係なくVcc1に固定される。但し、図3では、Id1が小さすぎて、Id1′になったときのVAの電位は、Vcc1′である。一方、Vcc=VccB、VccCであるときのVAの電位は、それぞれ高々VccB、VccCであり、且つ、Vcc1′<VccB、VccCなので、VAの電位はVcc1′に固定される。
【0032】
しかし、図3では、Vcc=VccAのとき、Vcc1′>VccAとなっているが、このときのVAの電位は高々VccAにしかならないはずである。
図4は、この様子を示し、電源電圧Vcc対M6のゲート電圧VAにおけるドレイン電流Idの変化を示す図である。ドレイン電流がId1のときは、Vcc=VccAでもVAの電位は、一定電圧Vcc1になるが、ドレイン電流がId1′のときは、VccはVccBより大きくならないと一定電圧Vcc1′にならない。
【0033】
回路の最低電圧がVccBでよい場合には問題がないが、VccAの電圧が必要なときには、n型トランジスタM6のW/Lを調整する必要がある。
図11にM6のW/Lを変えたときのVA−Id特性を示した。同図において、曲線A(W/L=a)のときは、図3と同じ状態で、ドレイン電流がId1′で、Vcc=VccAのとき、VAの電位は一定電圧Vcc1′にならず、高々VccAにしかならない。
しかし、W/L=b(b<a)とすると、曲線Bとなり、このbの値を調整することによって、ドレイン電流がId1′になっても、例えば、VAの電位を一定電圧Vcc1にすることができる。
したがって、ドレイン電流がId1で、Vcc=VccAのときでも、VAの電位を一定電圧Vcc1にすることができる。
【0034】
次に、図5にn型トランジスタM7のゲート電位対ドレイン電流(VB−Id)特性を示す。図5は、電源電圧VccをVccA、VccB、VccCと高くして変化させ、n型トランジスタM7のゲート電位VBを上昇させたときのM7に流れるドレイン電流を示したものである。例えば、Vcc=VccAのときは、VBがVccAに近づくとドレイン電流Idが急激に減少し、VB=VccAでドレイン電流Idは0となる。
【0035】
図9より、定電流源のn型トランジスタM4には電流Id4が流れるので、同じ電流パス上にあるn型トランジスタM7にも同じ電流Id4が流れる。
よって、M7のゲート電位VBは、電源電圧Vccに関係なくVcc4に固定される。但し、図5では、Id4が小さすぎて、Id4′になったときのVBの電位はVcc4′になる。一方、Vcc=VccB、VccCであるときのVBの電位は、それぞれ高々VccB、VccCであり、且つ、Vcc4′<VccB、VccCなので、VBの電位はVcc4′に固定される。
【0036】
しかし、図5では、Vcc=VccAのとき、Vcc4′>VccAとなっているが、このときのVBの電位は高々VccAにしかならないはずである。
図6は、この様子を示し、電源電圧Vcc対M7のゲート電圧VBにおけるドレイン電流Idの変化を示す図である。ドレイン電流がId4のときは、Vcc=VccAでもVBの電位は、一定電圧Vcc4になるが、ドレイン電流がId4′のときは、VccはVccBより大きくならないと一定電圧Vcc4′にならない。
【0037】
回路の最低電圧がVccBでよい場合には問題がないが、VccAの電圧が必要なときには、n型トランジスタM7のW/Lを調整する必要がある。
図12にM7のW/Lを変えたときのVB−Id特性を示した。同図において、曲線A(W/L=a)のときは、図5と同じ状態で、ドレイン電流がId4′で、Vcc=VccAのとき、VBの電位は一定電圧Vcc4′にならず、高々VccAにしかならない。
しかし、W/L=b(b<a)とすると、曲線Bとなり、このbの値を調整することによって、ドレイン電流がId4′になっても、例えば、VBの電位を一定電圧Vcc4にすることができる。
したがって、ドレイン電流がId4で、Vcc=VccAのときでも、VBの電位を一定電圧Vcc4にすることができる。
【0038】
以上のように、n型トランジスタM6、M7を設けることにより、電源電圧Vccが変動しても、M6とM7のそれぞれのゲート電位VAとVBはそれぞれ一定電圧Vcc1とVcc4に固定される。
【0039】
したがって、各トランジスタのVds(ドレイン−ソース電圧)は、n型トランジスタM5のソース−ゲート間電圧をVgs5とすると、n型トランジスタM1とM2の間の電位が(V1+Vgs5)、n型トランジスタM3とM4の間の電位がV3となるので、
Vds1=VA−(V1+Vgs5)=Vcc1−(Vpn+Vgs5)
Vds2=V1+Vgs5=Vpn+Vgs5
Vds3=VB−V3=Vcc4−Vref
Vds4=V3=Vfef
となる。
【0040】
Vpn、Vref、Vgs5は、安定して発生し、Vcc1、Vcc4もVcc変動が起こっても一定電圧なので、Vds1〜Vds4は、電源電圧Vcc変動に無関係になり、常に一定のVdsとなる。
【0041】
したがって、図10に示した電源電圧Vccの変動によるVgs−Id特性のずれは生じなくなり、Vrefの変動は起こらない。また、ゲートの仕事関数差の原理を応用しているので、プロセス変動に対してもVrefの変動は起こらない。
【0042】
図7は、本発明の基準電圧発生回路の他の実施形態を示す回路図である。この基準電圧発生回路では、第1の電源電圧調整回路10がn型トランジスタM6のみで構成され、ゲートとソースは結線しており、基板電位はGNDに接地されている。
また、第1の電源電圧調整回路10のソースは、第2の電圧源回路20のn型トランジスタM1のドレインとn型トランジスタM5のドレイン、および第3の電圧源回路30のn型トランジスタM3のドレインと接続している。
動作自体は、上述した実施形態とまったく同じであるので、説明は省略する。
【0043】
【発明の効果】
以上説明したように本発明によれば、プロセス変動はもとより、電源電圧変動に対しても、安定した基準電圧発生回路を得ることができる。
【図面の簡単な説明】
【図1】 本発明の基準電圧発生回路の構成を示すブロック図である。
【図2】 図1の基準電圧発生回路の詳細な回路図である。
【図3】 n型トランジスタM6のVA−Id特性を示す図である。
【図4】 電源電圧対M6のゲート電圧におけるドレイン電流の変化を示す図である。
【図5】 n型トランジスタM7のVB−Id特性を示す図である。
【図6】 電源電圧対M7のゲート電圧におけるドレイン電流の変化を示す図である。
【図7】 本発明の基準電圧発生回路の他の実施形態を示す回路図である。
【図8】 従来技術における基準電圧発生回路の回路図である。
【図9】 n型トランジスタM1、M2、M3、M4のVgs−Id特性を示す図である。
【図10】 図9に対して、電源電圧が高くなった場合のVgs−Id特性を示す図である。
【図11】 n型トランジスタM6のW/Lを変えたときのVA−Id特性を示す図である。
【図12】 n型トランジスタM7のW/Lを変えたときのVB−Id特性を示す図である。
【符号の説明】
10…第1の電源電圧調整回路、20…第2の電圧源回路、30…第3の電圧源回路、M1…高濃度n型ゲートを持つn型チャンネル電界効果トランジスタ、M2…高濃度p型ゲートを持つn型チャンネル電界効果トランジスタ、M3…高濃度n型ゲートを持つn型チャンネル電界効果トランジスタ、M4…低濃度n型ゲートを持つn型チャンネル電界効果トランジスタ、M5…n型チャンネル電界効果トランジスタ、M6,M7…デプレッション型のn型チャンネル電界効果トランジスタ、R1,R2…抵抗、Vcc…電源電圧、Vref…基準電圧、Vgs…ソース−ゲート間電圧、Vds…ドレイン電流−ソース電圧、Vpn…負の温度係数を有する電圧、Vptat…正の温度係数を有する電圧、Vgs5…M5のソース−ゲート間電圧。
Claims (8)
- 入力された電圧から負の温度係数を有する電圧Vpnを生成して出力する第2の電圧源回路と、入力された電圧から正の温度係数を有する電圧Vptatを生成し、前記電圧Vpnの負の温度係数を前記電圧Vptatの正の温度係数で打ち消すように、前記電圧Vpnに前記電圧Vptatを加算して基準電圧を生成し出力する第3の電圧源回路とを備えた基準電圧発生回路において、電源電圧を所定の電圧VA及びVBで一定になるようにそれぞれ調整し、該電圧VAを前記第2の電圧源回路の前記入力電圧として出力すると共に、該電圧VBを前記第3の電圧源回路部の前記入力電圧として出力する第1の電源電圧調整回路を備え、前記第1の電源電圧調整回路は、デプレッション型のnチャネル型電界効果トランジスタからなる第1(M6)及び第2(M7)の各電界効果トランジスタで構成され、該第1の電界効果トランジスタ(M6)は、ドレインが前記電源電圧に、サブストレートゲートが接地電圧にそれぞれ接続され、ソースとドレインが接続され該接続部から電圧VAを供給し、前記第2の電界効果トランジスタ(M7)は、ドレインが前記電源電圧に、サブストレートゲートが接地電圧にそれぞれ接続され、ソースとドレインが接続されて該接続部から電圧VBを供給することを特徴とする基準電圧発生回路。
- 前記第2の電圧源回路は、生成した電圧Vpnに比例した電圧V2を生成して出力し、前記第3の電圧源回路は、前記第2の電圧源回路からの該電圧V2に生成した前記電圧Vptatを加算して前記基準電圧を生成することを特徴とする請求項1記載の基準電圧発生回路。
- 前記第2の電圧源回路は、前記電圧VAと接地電圧との間に直列に接続され、サブストレートゲートがソースにそれぞれ接続された異種導電型のゲートを持つ第3(M1)及び第4(M2)の各電界効果トランジスタと、サブストレートゲートがソースに接続され、電源電圧と前記第4の電界効果トランジスタ(M2)のゲートとの間に接続された第5の電界効果トランジスタ(M5)と、前記第4の電界効果トランジスタ( M 2)のゲート電圧を分圧して前記電圧V2を生成して出力する分圧回路と、を備え、電圧VA側に接続された第3の電界効果トランジスタ(M1)は、ソースとゲートが接続されて定電流源をなし、前記第5の電界効果トランジスタ(M5)は、ゲートが第3の電界効果トランジスタ( M 1)のゲートに接続されることを特徴とする請求項2記載の基準電圧発生回路。
- 前記第3の電圧源回路は、前記電圧VBと接地電圧との間に直列に接続され、サブストレートゲートがソースにそれぞれ接続された異種導電型のゲートを持つ第6(M3)及び第7(M4)の各電界効果トランジスタと、を備え、前記電圧VB側に接続された第6の電界効果トランジスタ(M3)は、サブストレートゲートがソースに接続され、ゲートに前記電圧V2が入力され、前記第7の電界効果トランジスタ(M4)は、ゲート及びサブストレートゲートがそれぞれソースに接続されて定電流源をなし、第6(M3)及び第7(M4)の各電界効果トランジスタの接続部から前記基準電圧が出力されることを特徴とする請求項2又は3記載の基準電圧発生回路。
- 入力された電圧から負の温度係数を有する電圧Vpnを生成して出力する第2の電圧源回路と、入力された電圧から正の温度係数を有する電圧Vptatを生成し、前記電圧Vpnの負の温度係数を前記電圧Vptatの正の温度係数で打ち消すように、前記電圧Vpnに前記電圧Vptatを加算して基準電圧を生成し出力する第3の電圧源回路とを備えた基準電圧発生回路において、電源電圧を所定の電圧VAで一定になるように調整し、該電圧VAを前記第2及び第3の各電圧源回路の前記入力電圧として出力する第1の電源電圧調整回路を備え、前記第1の電源電圧調整回路は、デプレッション型のnチャネル型電界効果トランジスタからなる第1の電界効果トランジスタ(M6)で構成され、該第1の電界効果トランジスタ(M6)は、ドレインが前記電源電圧に、サブストレートゲートが接地電圧にそれぞれ接続され、ソースとドレインが接続され該接続部から電圧VAを供給することを特徴とする基準電圧発生回路。
- 前記第2の電圧源回路は、生成した電圧Vpnに比例した電圧V2を 生成して出力し、前記第3の電圧源回路は、前記第2の電圧源回路からの該電圧V2に、生成した前記電圧Vptatを加算して前記基準電圧を生成することを特徴とする請求項5記載の基準電圧発生回路。
- 前記第2の電圧源回路は、前記電圧VAと接地電圧との間に直列に接続され、サブストレートゲートがソースにそれぞれ接続された異種導電型のゲートを持つ第3(M1)及び第4(M2)の各電界効果トランジスタと、サブストレートゲートがソースに接続され、前記電圧VAと前記第4の電界効果トランジスタ(M2)のゲートとの間に接続された第5の電界効果トランジスタ(M5)と、前記第4の電界効果トランジスタ( M 2)のゲート電圧を分圧して前記電圧V2を生成して出力する分圧回路と、を備え、前記電圧VA側に接続された第3の電界効果トランジスタ(M1)は、ソースとゲートが接続されて定電流源をなし、前記第5の電界効果トランジスタ(M5)は、ゲートが第3の電界効果トランジスタ(M1)のゲートに接続されることを特徴とする請求項6記載の基準電圧発生回路。
- 前記第3の電圧源回路は、前記電圧VAと接地電圧との間に直列に接続され、サブストレートゲートがソースにそれぞれ接続された異種導電型のゲートを持つ第6(M3)及び第7(M4)の各電界効果トランジスタと、を備え、前記電圧VA側に接続された第6の電界効果トランジスタ(M3)は、サブストレートゲートがソースに接続され、ゲートに前記電圧V2が入力され、前記第7の電界効果トランジスタ(M4)は、ゲート及びサブストレートゲートがそれぞれソースに接続されて定電流源をなし、第6(M3)及び第7(M4)の各電界効果トランジスタの接続部から前記基準電圧が出力されることを特徴とする請求項6又は7記載の基準電圧発生回路。
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JP4222766B2 (ja) * | 2002-03-22 | 2009-02-12 | 株式会社リコー | 温度検出回路 |
JP2004030041A (ja) * | 2002-06-24 | 2004-01-29 | Sony Corp | 電流源回路 |
JP2004318235A (ja) * | 2003-04-11 | 2004-11-11 | Renesas Technology Corp | 基準電圧発生回路 |
-
2003
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8174319B2 (en) | 2010-01-12 | 2012-05-08 | Ricoh Company, Ltd. | Amplifier |
KR20180062331A (ko) * | 2016-11-30 | 2018-06-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 온도 보상 회로 |
US10163899B2 (en) | 2016-11-30 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Temperature compensation circuits |
KR102008572B1 (ko) * | 2016-11-30 | 2019-10-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 온도 보상 회로 |
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