KR20180062331A - 온도 보상 회로 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 114
- 230000003247 decreasing effect Effects 0.000 claims abstract description 4
- 229910052751 metal Inorganic materials 0.000 claims description 82
- 239000002184 metal Substances 0.000 claims description 82
- 239000000463 material Substances 0.000 claims description 52
- 230000005669 field effect Effects 0.000 claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 27
- 238000000151 deposition Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 18
- 230000002829 reductive effect Effects 0.000 claims description 4
- 230000008569 process Effects 0.000 abstract description 63
- 239000010410 layer Substances 0.000 description 193
- 230000006870 function Effects 0.000 description 152
- 238000011960 computer-aided design Methods 0.000 description 56
- 238000013461 design Methods 0.000 description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 229920005591 polysilicon Polymers 0.000 description 25
- 238000000231 atomic layer deposition Methods 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 18
- 230000009977 dual effect Effects 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 15
- 238000005240 physical vapour deposition Methods 0.000 description 15
- 230000000873 masking effect Effects 0.000 description 14
- 239000003989 dielectric material Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 13
- 125000006850 spacer group Chemical group 0.000 description 11
- 230000000670 limiting effect Effects 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000008901 benefit Effects 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- -1 contacts Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 229910052726 zirconium Inorganic materials 0.000 description 6
- 229910052731 fluorine Inorganic materials 0.000 description 5
- 239000011737 fluorine Substances 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910004200 TaSiN Inorganic materials 0.000 description 4
- 229910010037 TiAlN Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 4
- 229910052748 manganese Inorganic materials 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 229910016006 MoSi Inorganic materials 0.000 description 3
- 229910005881 NiSi 2 Inorganic materials 0.000 description 3
- 229910004490 TaAl Inorganic materials 0.000 description 3
- 229910004166 TaN Inorganic materials 0.000 description 3
- 229910006249 ZrSi Inorganic materials 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910052684 Cerium Inorganic materials 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910052691 Erbium Inorganic materials 0.000 description 2
- 229910052693 Europium Inorganic materials 0.000 description 2
- 229910052688 Gadolinium Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 229910052689 Holmium Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910052765 Lutetium Inorganic materials 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052777 Praseodymium Inorganic materials 0.000 description 2
- 229910052772 Samarium Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910052775 Thulium Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- 229910052769 Ytterbium Inorganic materials 0.000 description 2
- 229910006501 ZrSiO Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052790 beryllium Inorganic materials 0.000 description 2
- 229910052791 calcium Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 229910052744 lithium Inorganic materials 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052706 scandium Inorganic materials 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910052712 strontium Inorganic materials 0.000 description 2
- 229910052727 yttrium Inorganic materials 0.000 description 2
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910010041 TiAlC Inorganic materials 0.000 description 1
- 229910034327 TiC Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910003468 tantalcarbide Inorganic materials 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 235000001892 vitamin D2 Nutrition 0.000 description 1
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Abstract
본 발명개시는 일반적으로 집적 회로에 관한 것이며, 보다 구체적으로는 로우 바이어스(low-bias) 전압 레퍼런스 회로에 관한 것이다. 전압 레퍼런스 회로들은 고도로 정확하고 온도에 둔감한 출력들을 제공할 수 있다. 구체적으로, 본 발명개시는 낮은 공정 변동과 튜닝가능한 온도 계수를 갖는 절대 온도 상보적(complementary-to-absolute-temperature) 회로를 제공한다.
Description
본 발명개시에 따른 다양한 실시예들은 일반적으로 집적 회로에 관한 것이며, 보다 구체적으로는, 저전압 응용들을 위한 공정 불변적이고 온도 독립적인 전압 레퍼런스 회로를 위한 회로 및 디바이스를 생성하는 회로 설계 및 제조 공정들을 제공한다.
전압 레퍼런스(voltage reference)는 데이터 컨버터, 위상 동기 루프(phase lock-loop; PLL), 오실레이터, 전력 관리 회로, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM), 플래시 메모리, 및 기타 등등과 같은 혼합 모드 및 아날로그 집적 회로(IC)에서의 기능 블록으로서 일반적으로 이용되는 회로이다. 전압 레퍼런스는 온도, 전원 공급, 및 부하 변동과는 공칭적으로 독립적일 것이 바람직하다.
하나의 실시예에서, 전압 레퍼런스 회로는 적어도 제1 회로와 제2 회로를 포함한다. 제1 회로는 온도의 증가에 따라 크기가 증가하는 제1 출력 전압을 생성하도록 구성되며, 제2 회로는 상이한 문턱 전압을 각각 갖는 적어도 2개의 트랜지스터들을 포함하고, 온도의 증가에 따라 크기가 감소하는 제2 출력 전압을 생성하도록 구성된다. 적어도 2개의 트랜지스터들 중 제1 트랜지스터는 제1 일함수 물질을 갖는 제1 게이트 스택을 포함하고, 적어도 2개의 트랜지스터들 중 제2 트랜지스터는 제1 일함수 물질과는 상이한 제2 일함수 물질을 갖는 제2 게이트 스택을 포함한다.
다른 실시예에서, 회로는 제1 문턱 전압을 갖는 제1 전계 효과 트랜지스터 - 상기 제1 전계 효과 트랜지스터는 제1 도전형의 제1 일함수 물질을 갖는 제1 게이트 전극을 포함함 -; 및 제1 전계 효과 트랜지스터에 결합되며, 제1 문턱 전압과는 상이한 제2 문턱 전압을 갖는 제2 전계 효과 트랜지스터를 포함한다. 제2 전계 효과 트랜지스터는 제1 도전형과는 반대인 제2 도전형의 제2 일함수 물질을 갖는 제2 게이트 전극을 포함하고, 제1 및 제2 전계 효과 트랜지스터들은 동일 채널 유형 디바이스들이다.
다른 실시예에서, 반도체 구조물을 형성하는 방법은 기판 상에 복수의 핀들을 형성하는 단계를 포함하며, 복수의 핀들의 각각의 핀은 동일한 도전형을 갖는다. 폴리실리콘 게이트 구조물이 복수의 핀들의 각각의 핀 위에 형성되고, 적어도 하나의 폴리실리콘 게이트 구조물이 금속 게이트 구조물로 대체된다. 적어도 하나의 폴리실리콘 게이트 구조물이 제거되고, 제1 일함수층이 동일한 도전형을 갖는 복수의 핀들의 각각의 핀 위에 퇴적된다. 제1 일함수층은 동일한 도전형을 갖는 복수의 핀들 중 적어도 하나의 핀으로부터 제거되고, 제2 일함수층이 배치된다. 그런 후, 금속층이 제2 일함수층 위에 퇴적된다.
본 발명개시에 따른 예시적인 회로는 FET 게이트 스택들의 문턱 전압을 설정하기 위해 FET 게이트 스택들 내에 이중 일함수층들을 통합시킨다. 이중 일함수층들을 통합하는 것의 한 가지 이점은 그러한 FET로 만들어진 전압 레퍼런스 회로가 넓은 전류 범위에서 고도로 정확하고 온도 독립적인 출력 전압들을 생성할 수 있다는 것이다. 본 발명개시에 따른 전압 레퍼런스 회로의 이점은 전압 레퍼런스 회로가, 비제한적인 예시로서, 0.5V 미만 바이어스 전압 회로 또는 열 센서와 같은, 저전압 응용들에서 사용될 수 있다는 것이다. 또한, 전압 레퍼런스 회로에서 사용되는 FET 내에 이중 일함수층들을 통합시키는 것은 비용 효율적이며, 이러한 회로는 제조 공정 변동에 대한 감소된 민감도를 보여준다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 일반적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명 및 논의의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 예시적인 전압 레퍼런스 회로의 블록도이다.
도 2는 일부 실시예들에 따른 예시적인 CTAT 회로의 개략 회로도이다.
도 3은 일부 실시예들에 따른 FinFET 디바이스 구조물들을 포함하는 반도체 디바이스 구조물의 사시도이다.
도 4는 일부 실시예들에 따른 온도와 함께 도식화된 예시적인 CTAT 셀 출력 전압(VC)의 그래프이다.
도 5a 내지 도 5c는 본 발명개시에 따른 예시적인 CTAT 셀들의 다양한 실시예들을 도시한다.
도 6은 일부 실시예들에 따른 CTAT 셀 레이아웃 설계를 생성하기 위한 예시적인 방법의 흐름도이다.
도 7은 기판 상에 형성된 부분적으로 제조된 FinFET들의 그룹의 사시도이다.
도 8a 내지 도 8f는 예시적인 이중 일함수층 게이트 대체 공정의 다양한 단계들을 도시한다.
도 9는 이중 일함수층을 갖는 CTAT 셀을 생성하기 위한 예시적인 방법의 흐름도이다.
도 10은 예시적인 이중 일함수층 게이트 대체 구조물의 대안적인 실시예의 단면도이다.
도 11은 예시적인 이중 일함수층 게이트 대체 구조물의 추가의 대안적인 실시예의 단면도이다.
도 1은 일부 실시예들에 따른 예시적인 전압 레퍼런스 회로의 블록도이다.
도 2는 일부 실시예들에 따른 예시적인 CTAT 회로의 개략 회로도이다.
도 3은 일부 실시예들에 따른 FinFET 디바이스 구조물들을 포함하는 반도체 디바이스 구조물의 사시도이다.
도 4는 일부 실시예들에 따른 온도와 함께 도식화된 예시적인 CTAT 셀 출력 전압(VC)의 그래프이다.
도 5a 내지 도 5c는 본 발명개시에 따른 예시적인 CTAT 셀들의 다양한 실시예들을 도시한다.
도 6은 일부 실시예들에 따른 CTAT 셀 레이아웃 설계를 생성하기 위한 예시적인 방법의 흐름도이다.
도 7은 기판 상에 형성된 부분적으로 제조된 FinFET들의 그룹의 사시도이다.
도 8a 내지 도 8f는 예시적인 이중 일함수층 게이트 대체 공정의 다양한 단계들을 도시한다.
도 9는 이중 일함수층을 갖는 CTAT 셀을 생성하기 위한 예시적인 방법의 흐름도이다.
도 10은 예시적인 이중 일함수층 게이트 대체 구조물의 대안적인 실시예의 단면도이다.
도 11은 예시적인 이중 일함수층 게이트 대체 구조물의 추가의 대안적인 실시예의 단면도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 배치되는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복 그 자체는 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
본 명세서에서 사용되는 "FET"이라는 약어는 전계 효과 트랜지스터(field effect transistor)를 가리킨다. 매우 일반적인 유형의 FET를 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)라고 부른다. 역사적으로, MOSFET은 반도체 웨이퍼와 같은 기판의 평면 내와 그 위에 매립된 평면 구조물들이였다. 그러나 반도체 제조에서의 최근의 발전으로 인해 MOSFET을 수직 구조물로서 사용하게 되었다.
용어 "FinFET"은 웨이퍼의 평면에 대해 수직으로 배향된 핀 위에 형성되는 FET를 가리킨다.
S/D는 FET의 4개의 단자들 중 2개의 단자를 형성하는 소스 및/또는 드레인 접합을 가리킨다.
본 명세서에서 사용된 "공칭"이라는 용어는 제품 또는 공정의 설계 단계 동안에 설정되는, 컴포넌트 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 값 또는 타겟 값을 가리키며, 이와 함께, 이 원하는 값 위 및/또는 아래의 값들의 범위를 갖는다. 이러한 값들의 범위는 일반적으로 제조 공정들 또는 허용오차들에서의 약간의 변동들에 기인한다.
본 발명개시에 따른 다양한 실시예들은 일반적으로 IC(집적 회로) 디바이스에 관한 것이며, 보다 구체적으로는, 저전압 응용들에서의 공정 불변적이고 온도 독립적인 전압 레퍼런스 회로를 위한 회로 및 그 생성 방법을 제공한다. 고온은 일반적으로 IC 디바이스들의 동작 속도 및 신뢰성에 악영향을 미치는 방식으로 IC 디바이스들의 특성을 변경시키므로, 특히 오늘날의 휴대용 및 사물 인터넷(Internet-of-things; IoT) 디바이스들의 경우, 저가의 온도 독립적 디바이스들이 요망된다. IoT 디바이스들은 일반적으로 구속됨이 없으며 저전력 소모를 갖는 컴포넌트들을 필요로 한다. 압력, 온도, 또는 습도 센서와 같은 IoT 응용들을 위한 감지 디바이스는 온도 독립적이며 낮은 바이어스 전압 하에서 동작하는 ADC(analog-to-digital converter; 아날로그 디지털 컨버터) 및 DAC(digital-to-analog converter; 디지털 아날로그 컨버터) 컴포넌트들을 사용한다. 본 발명개시에 따른 전압 레퍼런스 회로는 저 전압강하(low dropout; LDO) 레귤레이터와 같은, 상술한 저전력 IoT 응용들, 또는 전력 공급 시스템을 위한 필수적이고 중요한 부품이다.
본 발명개시에 따른 예시적인 온도 보상 회로는 FET 게이트 스택들의 문턱 전압(threshold voltage)을 조정하기 위해 FET 게이트 스택들 내에 이중 일함수층들을 통합시킨다. 이중 일함수층들을 통합시키는 것의 한 가지 이점은 그러한 FET로 만들어진 전압 레퍼런스 회로가 넓은 전류 범위에서 고도로 정확하고 온도 독립적인 출력 전압들을 생성할 수 있다는 것이다. 본 발명개시에 따른 전압 레퍼런스 회로의 이점은 전압 레퍼런스 회로가, 비제한적인 예시로서, 0.5V 미만 바이어스 전압 회로 또는 열 센서와 같은, 저전압 응용들에서 사용될 수 있다는 것이다. 또한, 전압 레퍼런스 회로에서 사용되는 FET 내에 이중 일함수층들을 통합시키는 것은 비용 효율적이며, 이러한 회로는 제조 공정 변동에 대한 감소된 민감도를 보여준다.
전압 레퍼런스 회로와 관련된 예시적인 실시예들을 설명하기 전에, 집적 회로 설계 관리의 예시를 제공한다. 인쇄 회로 보드로부터의 기능들 및 응용들을 단일 칩에 통합시키려는 요구가 점점 강해짐에 따라, IC의 규모와 설계는 점점 복잡해지고 시간 소모적이 되가고 있다. CAD(Computer-Aided Design; 컴퓨터 지원 설계)는 IC 설계를 가속화시키고 그 품질을 높이는데 필요한 툴이 되었다. 주문형 집적 회로(application specific integrated circuit; ASIC)를 설계하는 모든 단계들 중에서, 물리적 레이아웃은 설계 사이클의 주요 부분을 차지한다.
ASIC의 물리적 레이아웃을 생성할 때, 컴퓨터 레이아웃이 제일먼저 생성될 수 있다. 일반적으로, 컴퓨터 레이아웃은 지정된 회로도(schematic)에 기초하여 복수의 개별 블록들 또는 "논리 셀들"을 배열함으로써 생성될 수 있다. 개별 논리 셀들의 기능 및 설계는 미리결정되어 표준화된 셀 설계로서 컴퓨터 시스템 상에 저장될 수 있다. 이러한 셀 설계 기술은 IC 설계자가 집적 회로 내에서 각각의 개별 게이트 및 트랜지스터를 더 이상 맞춤 설계할 필요가 없기 때문에 설계 사이클에서 시간을 절약할 수 있다. 오히려, 회로 또는 디바이스 설계자는 새로운 회로 또는 디바이스 설계를 복수의 알려진(또는 새로운) 셀 설계들로 분해하고, 그런 다음 이러한 셀들을 적절하게 결합하여 원하는 기능을 수행하는 회로 또는 디바이스를 생성한다. 논리 셀들 또는 디바이스들 각각은 IC 내에서의 다른 셀들과의 상호연결을 위한 단자들을 복수개 포함한다.
레이아웃을 반도체 처리시 사용하기 위한 마스크 제조로 방출하기 위해, 레이아웃 데이터는 마스크 샵으로 전송될 수 있다. 이것을 테이프 아웃(tape-out)이라고 부른다. 테이프 아웃은 IC용 설계 레이아웃 데이터베이스가 마스크 제조 작업으로 전송될 준비가 되어 있는 단계를 나타낸다. 테이프 아웃을 위한 레이아웃 데이터베이스를 준비하기 위해, 상업용 배치 및 라우팅(place-and-route) CAD 툴이 사용된다. 보다 구체적으로, 배치 및 라우팅 CAD 프로그램은, 1) 논리 셀들과 기타 엘리먼트들의 상호연결 및 IC의 총 크기를 최적화하도록 이 논리 셀들과 기타 엘리먼트들을 배열하고, 2) 라우팅 영역을 정의하고 논리 셀들과 엘리먼트들을 연결할 채널들을 선택하는데 사용된다. 배치 및 라우팅 CAD 툴은 위에서 언급한 작업을 이행하기 위해 미리 결정된 개수의 미리 정의된 논리 셀 유형들(예컨대, 인버터, NAND, NOR, XOR, 멀티플렉서, 플립 플롭, 디캡(Decap) 등)을 입력으로서 필요로 한다. 이에 응답하여, 배치 및 라우팅 CAD 툴은 레이아웃 데이터베이스를 출력한다.
레이아웃 데이터베이스를 포토리소그래피 마스크를 위한 청사진으로서 사용하여, 반도체 공정, 즉, 퇴적, 마스킹, 및 에칭의 조합을 통해, IC의 엘리먼트들 및 상호연결부를 정의하는 복수의 기본 트랜지스터층들, 콘택트, 및 금속층들이 기판에서 생성된다. 이들 층들은, 결합되면, IC를 형성하고 원하는 기능을 물리적으로 구현한다. IC의 엘리먼트들 및 상호연결부들의 예시들로는, 비제한적인 예시로서, FinFET, 평면형 FET, 및 다층 상호연결부(multi-layer interconnect; MLI)가 있다. ASIC의 복잡도에 따라, 각각의 회로는 다중 기본층들, 다중 콘택트들, 및 다중 금속층들을 포함할 수 있다. 이 레이아웃 데이터베이스 방출 프로시저는 테이프 아웃으로서 널리 알려져 있다.
도 1은 예시적인 전압 레퍼런스 회로의 블록도이다. 본 발명개시에 따른 전압 레퍼런스 회로는 온도 변화에 의해 유도된 출력 변동을 상쇄(offset)시킴으로써 공칭적으로 온도 독립적인 전압 출력을 생성한다. 전압 레퍼런스 회로(100)는 제1 전압원(101), 제2 전압원(103), 및 전압 출력 서브회로(105)를 포함할 수 있다. 전압 레퍼런스 회로(100)는 추가적인 트랜지스터, 바이폴라 접합 트랜지스터, 저항기, 캐패시터, 다이오드, 퓨즈 등과 같은, 다양한 다른 디바이스들 및 피처들을 포함할 수 있지만, 이는 본 발명개시의 보다 나은 이해를 위해 단순화된 것이다.
전압 레퍼런스 회로(100)는, 제1 전압원(101)의 포지티브(positive) 온도 의존성이 제2 전압원(103)의 네거티브(negative) 온도 의존성에 의해 상쇄되어, 레퍼런스 온도에서 안정된 출력 전압(VREF)을 가져오게 하는 공칭적으로 온도 독립적인 전압 레퍼런스 회로이다. 이 실시예에서, 제1 전압원(101)은 포지티브 온도 의존성을 갖는 절대 온도 비례적(proportional-to-absolute-temperature; PTAT) 회로이다. PTAT 회로에서, PTAT의 출력 전압 변동은 온도에 비례하는데, 즉, 온도가 증가하고 감소함에 따라 각각 전압이 증가하고 감소한다. 이 실시예에서, 제2 전압원(103)은 네거티브 온도 의존성을 갖는 절대 온도 상보적(complementary-to-absolute-temperature; CTAT) 회로이다. CTAT 회로에서, CTAT의 출력 전압 변동은 온도에 상보적인데, 즉, 온도가 증가하고 감소함에 따라 각각 전압이 감소하고 증가한다. 동작시, PTAT 회로는 출력 전압(VP) 및 전류(IP)를 생성하고, CTAT 회로는 출력 전압(VC) 및 전류(IC)를 생성한다. CTAT 및 PTAT 회로들에 의해 생성된 출력 전류들은 전압 출력 모듈(105)에 의해 합산되어 레퍼런스 전압(VREF)이 생성된다. 회로 토폴로지에 따라, CTAT 및 PTAT 회로들에 의해 생성된 출력 전압들은 전압 출력 모듈(105)에 의해 이와 달리 합산되어 레퍼런스 전압(VREF)이 생성된다. 레퍼런스 전압(VREF)은 온도 또는 전력 공급 변화에 대해 공칭적으로 둔감하다.
도 2는 CTAT 회로의 예시적인 실시예의 개략도이다. 예시적인 CTAT 회로는 도 2에서 도시된 바와 같이 연결된 단자들을 갖는 2개의 NMOS 트랜지스터들(M1, M2)을 포함하는 CTAT 셀(200)이다. 각각의 트랜지스터는 적어도 3개의 단자들, 즉 소스, 드레인, 및 게이트를 포함한다. 도 2에서 도시된 바와 같이, 제1 트랜지스터(M1)의 드레인 단자는 입력 전류원(IIN)에 결합되고, 또한 트랜지스터들(M1, M2) 둘 다의 게이트 단자들에 결합된다. 트랜지스터(M1)의 소스 단자는 트랜지스터(M2)의 드레인 단자에 결합되어 출력 전압(VC)을 제공한다. 트랜지스터(M2)의 소스 단자는 접지에 결합된다. CTAT 셀(200)은 추가적인 트랜지스터, 바이폴라 접합 트랜지스터, 저항기, 캐패시터, 다이오드, 퓨즈 등과 같은, 다양한 다른 디바이스들 및 피처들을 포함할 수 있지만, 이는 본 발명개시의 보다 나은 이해를 위해 단순화된 것이다. 따라서, CTAT 셀(200)은 상호연결된 복수의 디바이스들을 포함할 수 있다.
이 예시적인 실시예에서, 트랜지스터들(M1, M2)은 금속 게이트 n채널 트랜지스터들이다. CTAT 셀(200)은 회로 성능 사양에 의해 필요한 바에 따라, 복수의 트랜지스터들(M1) 및 복수의 트랜지스터들(M2)을 포함할 수 있다. 금속 게이트를 구현하는 하나의 공정을 "게이트 라스트(gate last)" 또는 "대체 게이트"라고 칭한다. 이러한 공정은 희생 폴리실리콘 게이트를 형성하는 단계, 반도체 디바이스와 관련된 다양한 공정들을 수행하는 단계, 및 이어서 희생 게이트를 제거하고 이를 금속 게이트로 대체하는 단계를 포함한다. 금속 게이트를 위한 일함수 물질의 선택은 트랜지스터 문턱 전압(VTH)에 영향을 미친다. 일함수 값은 일함수층의 물질 조성과 관련이 있으며, 이에 따라, 일함수를 튜닝하여 원하는 공칭 문턱 전압(VTH)이 달성되도록 일함수층의 물질이 선택된다. 일함수 금속은 p형 또는 n형일 수 있다. 예를 들어, NFET는 p형뿐만이 아니라 n형 일함수 금속 둘 다와, 하나보다 많은 일함수층을 포함할 수 있거나, 또는 NFET는 하나의 유형의 일함수 금속을 포함할 수 있다. 예시적인 p형 일함수 물질들은, 비제한적인 예시로서, TiN, TaN, Ru, Mo, WN, ZrSi2, MoSi2, TaSi2, NiSi2을 포함한다. 예시적인 n형 일함수 금속들은, 비제한적인 예시로서, Ti, Ag, Al, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr을 포함한다. 일함수층은 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD) 및/또는 다른 적절한 공정에 의해 퇴적될 수 있다.
예시적인 CTAT 셀(200)에서, NMOS 트랜지스터들(M1, M2)은 상이한 문턱 전압들을 달성하기 위해 상이한 일함수층들을 포함한다. 예를 들어, 트랜지스터(M1)의 구조는 n형 일함수층을 포함하지만, 트랜지스터(M2)는 p형 일함수층을 포함한다. 트랜지스터 문턱 전압들은 여러 요인들에 의해 결정되며, 한가지 요인은 게이트와 반도체 물질의 일함수 간의 차이이다. 상이한 일함수 물질들은 상이한 온도 기울기를 갖는다. NMOS 트랜지스터들(M1, M2)은 둘 다 n채널 디바이스들이기 때문에, n형 및 p형 일함수층들을 통합시키면 게이트 및 반도체 물질들의 상이한 조합을 야기시킨다. 따라서, n형 및 p형 일함수층들의 일함수들 간의 차이는 NMOS 트랜지스터들(M1, M2)의 상이한 문턱 전압들을 초래시킨다. 예시적인 CTAT 셀(200)에서, NMOS 트랜지스터(M1)의 문턱 전압은 NMOS 트랜지스터(M2)의 문턱 전압보다 낮게 구성된다. 마찬가지로, M1 및 M2가 PMOS 트랜지스터들인 경우, n형 및 p형 일함수층들의 일함수들 간의 차이는 상이한 문턱 전압들을 초래시킨다.
전술한 바와 같이, 다양한 일함수층들이 미리결정되어 CAD 기능 블록들로서 저장될 수 있으므로, n형 일함수 금속 CAD 블록을 레이아웃 설계에 배치함으로써 n형 일함수층이 트랜지스터(M1) 레이아웃 설계 내에 통합될 수 있다. 디바이스 설계의 게이트, 소스 및 드레인과 같은 다른 기능층들이 마찬가지 방식으로 CAD 기능 블록들로서 레이아웃 내에 통합될 수 있다.
p형 일함수층은, 트랜지스터(M1) 레이아웃 설계를 사용하고, 특히, 성능 사양 및 회로 설계 규칙으로 인해 트랜지스터들(M1, M2)에 대한 레이아웃들이 디바이스 설계에 있어서 충분한 유사성을 가질 때, n형 일함수 금속 CAD 블록을 p형 일함수 금속 CAD 블록으로 대체함으로써 트랜지스터(M2) 레이아웃 설계 내에 통합된다. 이를 달성하기 위해, 트랜지스터(M1) 레이아웃 및 대응하는 디바이스층들이 "가상" 뷰로서 트랜지스터(M2)의 CAD 블록 라이브러리를 위해 사용될 CAD 블록 라이브러리 내로 불러오기될 수 있다. 가상 뷰는 또한 풋프린트(footprint)(예컨대, 게이트, 소스 및 드레인 영역, 상호연결부, 격리 영역, 일함수 블록 등의 위치들과 사양들을 포함하는 회로의 물리적 정보) 및 제1 디바이스의 연결들에 대한 정보(예컨대, 핀 레이아웃)를 포함할 수 있다. 트랜지스터(M2) 레이아웃들을 생성하기 위해 필요한 CAD 블록들은 CAD 블록 라이브러리로부터 추출되어 성능 사양 및 회로 설계 규칙에 따라 배치되고 서로에 또는 다른 회로 컴포넌트들에 연결된다. 성능 사양들의 예시들로는, 비제한적인 예시로서, 공칭 온도 계수, 특정 바이어스 또는 출력 전압, 특정 바이어스 또는 출력 전류, 물리적 제한 등이 있다.
대안적으로, 복수의 트랜지스터(M1) 레이아웃들이 먼저 생성될 수 있으며, 여기서는 트랜지스터들(M1, M2) 둘 다가 배치되도록 설계된다. 그런 후, 트랜지스터(M1) 레이아웃들에서의 하나 이상의 CAD 기능 블록들이 하나 이상의 삭제(block-out) CAD 블록들을 사용하여 삭제된다. 삭제 CAD 블록은 기능 CAD 블록들과 그 풋프린트를 삭제하는데 사용되는 CAD 라이브러리로부터의 비어 있는 CAD 블록이다. 그런 후, 삭제된 CAD 기능 블록들을 성능 사양에 의해 필요한 바에 따라, 라이브러리로부터의 CAD 기능 블록들로 대체한다. 예를 들어, 트랜지스터(M1) 레이아웃 설계들에서의 n형 일함수 금속 CAD 블록은 제거되어 p형 일함수 금속 CAD 블록들로 대체될 수 있어서, p형 일함수층들을 갖는 트랜지스터(M2) 레이아웃들이 생성된다. n형 및 p형 일함수 금속 CAD 블록들 둘 다는 미리결정될 수 있기 때문에, 새로운 층들 또는 블록들은 필요하지 않다. 비제한적인 예시로서, 표준 문턱 전압(standard threshold voltage; SVT) 층, 극저 문턱 전압(ultra-low threshold voltage; uLVT) 층, 저 문턱 전압(low threshold voltage; LVT) 층, 또는 고 문턱 전압(high threshold voltage; HVT) 층과 같이, 전압 레퍼런스 회로에서 공칭 문턱 전압을 제공하기 위한 임의의 적절한 디바이스들이 사용될 수 있다.
대안적인 공정에서, n형 및 p형 일함수층들은 전술한 공정과 비교하여 상이한 방식으로 트랜지스터 레이아웃 설계 내에 통합될 수 있다. p형 일함수 금속 CAD 블록이 트랜지스터(M2)를 위한 레이아웃 설계 내에 먼저 배치된다. 그런 후, n형 일함수 금속 CAD 블록을 트랜지스터(M1)를 위한 레이아웃 설계 내에 통합하기 위해, 트랜지스터(M2) 레이아웃에서 p형 일함수 금속 CAD 블록이 n형 일함수 금속 CAD 블록으로 대체된다.
다른 대안적인 공정에서, p형 일함수 금속 CAD 블록들을 갖는 복수의 트랜지스터(M2) 레이아웃들이 먼저 생성될 수 있으며, 여기서는 트랜지스터들(M1, M2) 둘 다가 배치되도록 설계된다. 트랜지스터(M2) 레이아웃 설계들에서의 p형 일함수 금속 CAD 블록들은 제거되어 n형 일함수 금속 CAD 블록들로 대체될 수 있어서, n형 일함수층들을 갖는 트랜지스터(M1) 레이아웃들이 생성된다. n형 및 p형 일함수 금속 CAD 블록들 둘 다는 미리결정될 수 있기 때문에, 새로운 층들 또는 블록들은 필요하지 않다.
위에서 언급된 공정들은, 추가적인 또는 새로운 디바이스/공정층들이 필요하지 않기 때문에, CTAT 셀이 제조 공정 변동에 둔감하다는 이점을 제공한다.
CTAT 셀(200)의 출력 전압(VC)은 아래의 수학식 1을 따르며:
[수학식 1]
여기서, Vgs M1 및 Vgs M2 는 트랜지스터들(M1, M2)의 각각의 게이트와 소스간 전압들이고, Vth M1 및 Vth M2 는 트랜지스터들(M1, M2)의 각각의 문턱 전압들이다. Vth M1 은 Vth M2 보다 크도록 구성된다. 일함수층들은, 전압 레퍼런스 회로가 0.5V 미만, 예를 들어, 0.3V의 바이어스 전압들 하에서 기능할 수 있도록 선택된다.
본 발명개시에 따른 방법은 튜닝가능한 선형 온도 계수들을 갖는 전압 레퍼런스 회로를 제공한다. 트랜지스터들(M1, M2)의 유효 게이트 폭 및 길이를 조정함으로써, 온도에 대한 선형 전압 출력을 제공하는 공칭 온도 계수가 달성될 수 있다. 이하의 예시적인 디바이스들은 유효 게이트 폭 및 길이를 수정하는 것으로서 예시되어 있지만, 반도체 디바이스의 게이트 구조들 또는 특징들의 다른 양태들, 예컨대, 게이트 높이가 마찬가지로 수정될 수 있다.
본 발명개시에 따른 방법은 CMOS 디바이스들의 유효 게이트 폭 및 길이를 조정하도록 구현될 수 있다. 그러나, 비제한적인 예시로서 평면형 FET 및 FinFET과 같은, 다른 반도체 디바이스 유형들이 본 방법으로부터 이익을 얻을 수 있음을 인식할 수 있다. 게이트 폭, 길이, 또는 높이와 같은, 반도체 디바이스들의 다양한 구조들 및 특징들을 보다 잘 예시하기 위해, 예시적인 반도체 디바이스 구조(300)가 도 3에 도시되어 있다.
도 3은 FinFET 디바이스 구조물들을 포함하는 반도체 디바이스 구조물(300)의 사시도이다. 도 3은 단지 예시에 불과하며 제한성을 갖는 것은 아니라는 것을 이해해야 한다.
반도체 디바이스 구조물(300)은 기판(302), 복수의 핀들(304), 복수의 격리 구조물들(306), 및 각각의 핀들(304)의 측벽들과 최상면 위에 배치된 게이트 구조물(308)을 포함한다. 게이트 구조물(308)은 게이트 유전체층(315) 및 게이트 전극층(317)을 포함한다. 대안적인 실시예들에서, 하나 이상의 추가적인 층들이 게이트 구조물(308) 내에 포함될 수 있다. 도 3은 게이트 전극층(317)의 최상면 상에 배치된 하드 마스크(320)를 도시한다. 하드 마스크(320)는 게이트 구조물(308)을 에칭하는 것과 같이, 패터닝하는데 사용된다. 일부 실시예들에서, 하드 마스크(320)는 실리콘 산화물과 같은 유전체 물질로 제조된다. 도 3의 사시도는 게이트 구조물(308)의 패터닝 공정(예를 들어, 에칭) 후에 취해진 것이다. 도 3은 단하나의 게이트 구조물(308)만을 도시한다. 본 업계의 당업자는 전형적인 집적 회로들이 복수의 이러한 게이트 구조물(들) 및 이와 유사한 게이트 구조물(들)을 포함한다는 것을 이해할 것이다.
도 3에서 도시된 복수의 핀들(304) 각각은 한 쌍의 S/D 단자들을 포함한다. 설명의 용이화를 위해, 한 쌍의 S/D 단자들 중 제1 단자를 소스 영역(310S)이라고 칭하고, 한 쌍의 S/D 단자들 중 제2 단자를 드레인 영역(310D)이라고 칭하며, S/D 단자들은 핀(304) 내에, 핀(304) 위에, 및/또는 핀(304)을 둘러싸면서 형성된다. 핀(304)의 채널 영역(312)은 게이트 구조물(308) 밑에 위치한다. 게이트 구조물(308)은, 도 3에서 도시된 바와 같이, 게이트 길이(L) 및 유효 게이트 폭(WE = 2 x HF + W)을 갖는다. 일부 실시예들에서, 게이트 길이(L)는 약 10㎚ 내지 약 30㎚의 범위 내에 있다. 일부 다른 실시예들에서, 게이트 길이(L)는 약 3㎚ 내지 약 10㎚의 범위 내에 있다. 일부 실시예들에서, 제1 폭(W)은 약 10㎚ 내지 약 20㎚의 범위 내에 있다. 일부 다른 실시예들에서, 제1 폭(W)은 약 3㎚ 내지 약 10㎚의 범위 내에 있다. 일부 실시예들에서, 핀(304)의 최상부로부터 게이트 구조물(308)의 최상부까지 측정된 것인, 게이트 구조물(308)의 게이트 높이(HG)는 약 50㎚ 내지 약 80㎚의 범위 내에 있다. 일부 실시예들에서, 격리 구조물(306)의 표면으로부터 게이트 핀(304)의 최상부까지 측정된 것인, 핀(304)의 핀 높이(HF)는 약 25㎚ 내지 약 35㎚의 범위 내에 있다.
기판(302)은 실리콘 기판일 수 있다. 대안적으로, 기판(302)은 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 실시예에서, 기판(302)은 반도체 온 절연체(semiconductor on insulator; SOI)이다.
격리 구조물들(306)은 유전체 물질로 제조되며, 이는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 로우 k 유전체 물질, 및/또는 다른 적절한 절연 물질로 형성될 수 있다. 격리 구조물들(306)은 얕은 트렌치 격리(shallow trench isolation; STI) 구조물들일 수 있다. 실시예에서, 격리 구조물은 STI 구조물들이며, 이것은 기판(302)에서 트렌치를 에칭함으로써 형성된다. 그 후, 트렌치는 절연 물질로 채워질 수 있고, 이어서 화학적 기계적 폴리싱(chemical mechanical polish; CMP)이 뒤따를 수 있다. 격리 구조물들(306) 및/또는 핀(304)을 위한 다른 제조 기술들이 가능하다. 격리 구조물들(306)은, 예컨대, 하나 이상의 라이너 층들을 갖는, 다층 구조물을 포함할 수 있다.
핀들(304)은 하나 이상의 트랜지스터들이 형성되는 활성 영역들이다. 핀(304)은 실리콘 또는 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 핀들(304)은 포토리소그래피 및 에칭 공정들을 비롯한 적절한 공정들을 이용하여 제조될 수 있다. 포토리소그래피 공정은 기판 위에(예컨대, 실리콘층 상에) 포토레지스트층(레지스트)을 형성하는 단계, 레지스트를 패턴에 대해 노광시키는 단계, 노광후 베이킹 공정들을 수행하는 단계, 및 레지스트를 현상시켜서 레지스트를 포함하는 마스킹 엘리먼트를 형성하는 단계를 포함한다. 그런 후, 마스킹 엘리먼트가 기판의 영역들을 보호하기 위해 이용되면서, 에칭 공정이 격리 구조물들(306) 내에 리세스들을 형성함으로써, 돌출된 핀들(104)이 남겨질 수 있다. 리세스들은 반응성 이온 에칭(reactive ion etch; RIE) 및/또는 다른 적절한 공정들을 이용하여 에칭될 수 있다. 기판(302) 상에서 핀들(304)을 형성하기 위한 수많은 다른 방법들이 적합할 수 있다.
게이트 구조물(308)은 게이트 유전체층(315), 게이트 전극층(317), 스페이서층(316), 및/또는 하나 이상의 추가적인 층들을 포함할 수 있다. 설명의 용이화를 위해, 스페이서층(316)은 도 3에서는 도시되지 않는다. 실시예에서, 게이트 구조물(308)은 폴리실리콘을 게이트 전극층(317)으로서 사용한다. 도 3에서는 또한 게이트 전극층(317)의 최상면 상에 배치된 하드 마스크(320)가 도시된다. 하드 마스크(320)는 게이트 구조물(308)을 에칭하는 것과 같이, 패터닝하는데 사용된다. 일부 실시예들에서, 하드 마스크(320)는 실리콘 산화물과 같은 유전체 물질로 제조된다.
도 3의 사시도는 폴리실리콘을 게이트 전극층(317)으로서 사용하는 게이트 구조물(308)을 도시하지만, 게이트 구조물(308)이 금속 게이트 구조물을 형성하기 위해 사용되는 대체 게이트 공정에서 형성된 것과 같은 희생 게이트 구조물일 수 있음을 당 업계의 당업자는 이해할 것이다. 대체 게이트 공정 및 많은 다른 단계들이 수행될 수 있고, 이들 도면들에서는 도시되지 않을 수 있다. 금속 게이트 구조물은 계면층(들), 게이트 유전체층(들), 일함수층(들), 충전 금속층(들) 및/또는 금속 게이트 구조물을 위한 다른 적절한 물질들을 포함할 수 있다. 다른 실시예들에서, 금속 게이트 구조물은 캡핑층들, 에칭 저지층들, 및/또는 다른 적절한 물질들을 더 포함할 수 있다. 계면층은 실리콘 산화물층(SiO2) 또는 실리콘 산화질화물(SiON)과 같은 유전체 물질을 포함할 수 있다. 계면 유전체층은 화학적 산화, 열 산화, ALD, CVD, PVD 및/또는 다른 적절한 형성 공정에 의해 형성될 수 있다.
전술한 바와 같이, 금속 게이트 구조물 내에 포함될 수 있는 예시적인 p형 일함수 금속들은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, 다른 적절한 p형 일함수 물질들, 또는 이들의 조합들을 포함한다. 금속 게이트 구조물 내에 포함될 수 있는 예시적인 n형 일함수 금속들은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n형 일함수 물질들, 또는 이들의 조합들을 포함한다. 일함수층(들)은 CVD, PVD, 및/또는 다른 적절한 공정에 의해 퇴적될 수 있다.
충전 금속층은 Al, W 또는 Cu 및/또는 다른 적절한 물질들을 포함할 수 있다. 충전 금속은 CVD, PVD, 도금 및/또는 다른 적절한 공정들에 의해 형성될 수 있다. 충전 금속은 일함수층(들) 위에 퇴적될 수 있고, 이에 따라 희생 게이트 구조물의 제거에 의해 형성된 트렌치 또는 개구의 남아있는 부분을 채운다.
전술한 바와 같이, 트랜지스터들(M1, M2)의 유효 게이트 폭(WE) 및 길이(L)을 조정함으로써, 온도에 대한 선형 출력 전압 변화를 갖는 공칭 온도 계수가 달성될 수 있다. 더 나은 설명을 위해, 디바이스 치수비가 WE와 L 간의 비율로서 정의되며, 이에 따라 트랜지스터들(M1, M2)에 대한 디바이스 치수비는 각각 및 로서 정의된다. 치수비 조정의 영향으로, CTAT 셀(200)의 출력 전압(VC)을 반영하도록 수학식 1에 새로운 항이 추가된다:
[수학식 2]
여기서, 는 열 전압이고, k는 볼츠만 상수이고, T는 절대 온도이며, q는 전자 전하(1.6 x 10-19 쿨롱)이다. 는 문턱 미만 기울기이며, 일반적으로 상수이다. 전압 레퍼런스 회로의 온도 계수는 온도(T)에 대해 도식화된 VC의 기울기로서 정의된다. 수학식 2에서 도시되고 도 4와 관련하여 더 논의되는 바와 같이, 온도 계수는 M1 및 M2의 치수비(P/Q)에 의해 조정될 수 있다. P와 Q가 같도록 설계된 상황 하에서 수학식 1과 수학식 2는 동일하다. CTAT 셀(200)이 넓은 범위의 전류, 예를 들어, 10㎁ 내지 50㎂를 제공할 수 있도록 트랜지스터들의 크기 및 유형이 선택될 수 있다.
도 4는 CTAT 셀(200)의 출력 전압(VC)의 예시적인 그래프를 온도의 함수로서 나타낸 것이다. 도 4에서 도시된 바와 같이, 여기서는 여러 개의 도표들 중에서, 2, 1, 0.5 및 0.25의 치수비(P/Q) 각각의 경우에서의 온도에 대한 VC를 도표화한 곡선들(401, 403, 405, 407)이 도시되도록 선택된다. 이들 출력 전압, 치수비, 및 결과 곡선들은 예시들로서 선택되었을 뿐이며 제한성을 갖는 것으로서 간주되어서는 안된다는 것을 유념한다. 곡선들(401, 403, 405, 407)을 예시들로서 사용하면, 치수비(P/Q)의 변동은 곡선의 기울기를 그에 따라 변화시키고, 곡선(401)은 가장 낮은 절대값을 갖는 네거티브 온도 계수 또는 기울기를 나타내고, 곡선(407)은 가장 큰 절대값을 갖는 네거티브 온도 계수 또는 기울기를 나타낸다. 결과적으로, 특정 치수비를 선택함으로써 공칭 네거티브 온도 계수를 획득할 수 있다. 예를 들어, 온도 계수를 각각 증가시키거나 감소시키기 위해 P/Q는 1보다 작거나 크도록 조정될 수 있다. 또한, 곡선들(401, 403, 405, 407)이 VC와 광범위한 온도 사이의 선형 관계를 나타내기 때문에, 특정 온도에서 공칭 VC를 신뢰성있게 결정하고 설정하는 것이 가능하다.
도 5a 내지 도 5c는 본 발명개시에 따른 다양한 예시적인 실시예들인 CTAT 셀(200)을 도시한다. 이들 실시예들에서, 트랜지스터들(M1, M2)은 상이한 문턱 전압들을 달성하기 위해 상이한 일함수층들을 이용한다. 그리고, 공칭 네거티브 온도 계수를 달성하도록 치수비가 선택될 수 있다. 도 5a 내지 도 5c와 관련하여 개시된 다양한 실시예들은 도 3과 관련하여 위에서 개시된 CTAT 셀 회로의 변형예들이며, 트랜지스터(M1)는 n형 일함수층을 이용하는 반면에 트랜지스터(M2)는 p형 일함수층을 이용한다.
마찬가지로, 다양한 일함수층들이 미리결정되어 CAD 블록들로서 저장될 수 있으므로, n형 일함수 금속 CAD 블록을 레이아웃 설계에 배치함으로써 n형 일함수층이 트랜지스터(M1) 레이아웃 설계 내에 통합될 수 있다. p형 일함수층은, 트랜지스터(M1) 레이아웃 설계를 사용하고, n형 일함수 금속 CAD 블록을 p형 일함수 금속 CAD 블록으로 대체함으로써 트랜지스터(M2) 레이아웃 설계 내에 통합될 수 있다. CTAT 셀(200)의 출력 전압(VC)은 상기 수학식 1과 수학식 2를 따른다. 도 5a 및 도 5c와 관련한 다양한 실시예들에서 도시된 바와 같이, 트랜지스터들(M1, M2)은 p채널 트랜지스터들일 수 있다.
도 6은 CTAT 셀 레이아웃들을 생성하기 위한 예시적인 방법(600)의 흐름도이다. 다른 동작들이 방법(600)의 다양한 동작들 사이에서 수행될 수 있다.
방법(600)은 성능 사양이 CTAT 셀 레이아웃에 대해 결정되고, 기본 트랜지스터 치수가 성능 사양에 기초하여 결정되는 동작(602)으로 시작한다. 예를 들어, CTAT 셀 사양은 특정 전류 또는 전압 출력 요건에 기초하여 결정된다. CTAT 셀은 복수의 트랜지스터들, 예를 들어, 제1 FET 및 제2 FET를 포함할 수 있다. 제1 및 제2 FET의 유효 게이트 폭(WE) 및 길이(L)와 같은 기본 트랜지스터 치수를 조정함으로써, 온도에 대한 선형 출력 전압 변화를 갖는 공칭 온도 계수가 달성될 수 있다.
방법(600)은 제1 및 제2 FET에 대한 치수비들(P, Q)이 각각 공칭 네거티브 온도 계수를 달성하도록 조정되는 동작(604)으로 이어진다. 예를 들어, 온도 계수를 각각 증가시키거나 감소시키기 위해 P/Q는 1보다 작거나 크도록 조정될 수 있다. 따라서, CTAT 셀 레이아웃 내에 포함될 제1 및 제2 FET에 대해 CTAT 셀들에 대한 온도 계수에 관한 성능 사양이 제공될 수 있다. 성능 사양을, 예를 들어, 넷리스트(netlist)에서 제공되는 특정 회로 구조로 변환하기 위해 자동화된 소프트웨어 툴이 사용된다. 제1 및 제2 FET의 치수비를 조정함으로써, 온도에 대한 선형 출력 전압 변화를 갖는 공칭 온도 계수가 달성될 수 있다.
방법(600)은 CTAT 셀들에 대한 레이아웃들이 생성되는 동작(606)으로 이어진다. 툴(CAD 툴)은 넷리스트를 FET의 레이아웃으로 변환하는데 사용된다. 레이아웃은 GDS Ⅱ 포맷 또는 당 업계에 공지된 다른 레이아웃 포맷으로 제공될 수 있다. 실시예에서, 미리 결정된 n형 일함수층을 구현하는, 제1 FET에 대한 레이아웃이, 예를 들어, 미리 결정된 넷리스트 또는 라이브러리로부터 생성될 수 있다. 그러나, 종래의 방법들과는 달리, 제2 FET에 대한 레이아웃은 제1 FET의 레이아웃을 고려하여 수행된다.
방법(600)은 제1 및 제2 FET의 레이아웃들 내의 하나 이상의 CAD 기능 블록들이 삭제 CAD 블록들을 사용하여 삭제되는 동작(608)으로 이어진다. 예를 들어, 제1 및 제2 FET의 레이아웃들에서의 일함수 금속 CAD 블록들은 삭제 CAD 블록들을 사용하여 삭제된다. 대안적으로, 일함수 금속 CAD 블록들은 선택된 디바이스 레이아웃들에 대해서만 삭제된다.
방법(600)은 일함수 금속 CAD 블록들이 선택된 디바이스들에 대해 구현되는 동작(610)으로 이어진다. 선택된 디바이스들의 특정층의 레이아웃은 라이브러리로부터 불러오기될 수 있다. 예를 들어, 제2 FET의 일함수 금속 CAD 블록은, 가상 뷰에서의 n형 일함수 금속 CAD 블록을 p형 일함수 금속 CAD 블록으로 대체함으로써 형성된다. 이 동작은 먼저, 가상 뷰로부터 n형 일함수 금속 CAD 블록을 제거하고, 그런 후, 제거된 n형 일함수 금속 CAD 블록의 자리에 넷리스트 또는 라이브러리로부터의 p형 일함수 금속 CAD 블록을 불러오기하여 제2 FET의 레이아웃을 생성함으로써 행해진다. 대안적으로, 복수의 제1 디바이스 레이아웃들이 먼저 생성될 수 있으며, 여기서는 제1 및 제2 디바이스 둘 다가 배치되도록 설계된다. 그런 후, 제1 디바이스 레이아웃들에서의 하나 이상의 CAD 기능 블록들이 삭제 CAD 블록을 사용하여 삭제된다. 성능 사양에 의해 필요에 따라, 다른 CAD 기능 블록들이 라이브러리로부터 추출되고 삭제된 CAD 기능 블록들의 위치에 배치된다. CAD 기능 블록들은 미리결정될 수 있기 때문에, 새로운 층들 또는 블록들은 필요하지 않다. 비제한적인 예시로서, 표준 문턱 전압(standard threshold voltage; SVT) 층, 극저 문턱 전압(ultra-low threshold voltage; uLVT) 층, 저 문턱 전압(low threshold voltage; LVT) 층, 또는 고 문턱 전압(high threshold voltage; HVT) 층과 같이, 일함수 금속층들을 위한 임의의 적절한 일함수 금속 CAD 블록들이 사용될 수 있다. 이들 공정들은, 추가적인 또는 새로운 디바이스/공정층들이 필요하지 않기 때문에, CTAT 셀이 제조 공정 변동에 둔감하다는 이점을 제공한다.
도 7 내지 도 8f는 전형적인 금속 게이트 대체 FinFET 공정에서의 CTAT 셀의 예시적인 제조 공정 흐름 및 구조물들을 나타낸다. 오직 예시적인 목적을 위해, 도 7 내지 도 8f에서 예시된 제조된 구조물들은 특정 응용들에 따라 상이한 순서로 제조되거나 또는 제조되지 않을 수 있다. 부분적으로 제조된 FinFET(700)은 완성된 CTAT 셀을 나타내지 않는다는 것을 유념해야 한다. FinFET(700)을 위한 다른 제조 구조물들이 포함되거나 생략될 수 있으며, 이것들은 단지 명확성을 위해 여기에 설명되지 않는다.
도 7은 n채널 FinFET(701 내지 703)을 포함하여, 기판(302) 상에 형성된 부분적으로 제조된 FinFET(700)의 그룹의 사시도이다. FinFET(700)은 또한 p채널 FinFET을 포함할 수 있다. FinFET(700)은 도 3을 참조하여 상술한 반도체 디바이스 구조물(300)의 변형예들이다. 패터닝된 폴리실리콘 구조물(650) 및 스페이서(120)가 핀(304.1 내지 304.3) 상에 형성된다. 패터닝된 폴리실리콘 구조물(650) 및 스페이서(120)는 STI 영역들(306) 위에 있는 핀 구조물의 부분들을 감싸도록 형성된다. 핀(304.1 내지 304.3)의 채널 영역들은 폴리실리콘 구조물(650) 밑에 위치한다. 폴리실리콘 게이트 구조물(650)은, 도 7에서 도시된 바와 같이, 게이트 길이(L) 및 유효 게이트 폭(WE = 2 x HF + W)을 갖는다. 패터닝된 폴리실리콘 구조물(650)은 임의의 적합한 공정 또는 공정들에 의해 형성된다. 예를 들어, 패터닝된 폴리실리콘 구조물(650)은 퇴적, 포토리소그래피 패터닝, 및 에칭 공정들을 비롯한 프로시저에 의해 형성될 수 있다. 퇴적 공정들은 CVD, PVD, ALD, 다른 적절한 방법들, 및/또는 이들의 조합들을 포함한다. 포토리소그래피 패터닝 공정들은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린징, 드라잉(예컨대, 하드 베이킹), 다른 적절한 공정들 및/또는 이들의 조합을 포함한다. 에칭 공정들은 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법들(예컨대, 반응 이온 에칭)을 포함한다. 스페이서(120)는 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적절한 물질과 같은 유전체 물질을 포함할 수 있다. 스페이서(120)는 단일층 또는 다중층 구조물을 포함할 수 있다. 패터닝된 폴리실리콘 구조물(650)의 양측 상에 스페이서(120)를 형성하기 위해 유전체 물질의 블랭킷(blanket) 층이 CVD, PVD, ALD 또는 다른 적절한 기술 및, 그 뒤를 이어서, 유전체 물질에 대한 이방성 에칭에 의해 패터닝된 폴리실리콘 구조물(650) 위에 형성될 수 있다.
도 8a는 도 7에서의 부분적으로 제조된 FinFET(700)의 그룹의 A-A 라인을 따른 단면도이다. 패터닝된 폴리실리콘 구조물(650)은, 도 8a에서 도시된 바와 같이, STI 영역들(306)의 최상면들 상에 배치되고, STI 영역들(306) 위로 돌출하는 핀들(304.1 내지 304.3)의 일부분들 주위를 감싼다. 핀들은, 도 8a에서 도시된 바와 같이, 유효 게이트 폭(WE = 2 x HF + W)을 갖는다.
도 8b 내지 도 8f는 FinFET(700)의 그룹에 대한 예시적인 이중 일함수 게이트 대체 공정의 다양한 단계들을 도시한다. 도 8b는 일부 실시예들에 따라, 패터닝된 폴리실리콘 구조물(650)의 일부분의 제거 및 이어서 유전체층(116)의 퇴적 이후의 A-A 라인을 따른 FinFET(700)의 단면도를 도시한다. 패터닝된 폴리실리콘 구조물(650)은 반응성 이온 에칭(RIE)과 같은 건식 에칭 공정에 의해 제거될 수 있다. 폴리실리콘(650)의 에칭에 사용되는 가스 에천트는 염소, 불소, 브롬, 및/또는 이들의 조합을 포함할 수 있다. 도 8b는 유전체층(116)이 STI 영역들(306)의 최상면들 상에 배치되고, 핀들(304.1 내지 304.3)의 상위 부분들 주위를 감싼것을 나타낸다. 유전체층(116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 또는 이들의 조합과 같은 하이 k 유전체 물질들의 하나 이상의 층들을 포함할 수 있다. 유전체층(116)은 PVD, CVD, ALD, e빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 대안적으로, 하이 k 유전체 물질은 금속 산화물을 포함할 수 있다. 하이 k 유전체용으로 이용되는 금속 산화물들의 예시들에는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu의 산화물들 및/또는 이들의 혼합물이 포함된다. 하이 k 유전체층은 ALD 및/또는 다른 적절한 방법들에 의해 형성될 수 있다.
도 8c는 p형 게이트 일함수층(222p)의 퇴적 이후의 도 8b의 구조물의 단면도를 도시한다. p형 게이트 일함수층(222p)은 핀들(304.1 내지 304.3)에 걸쳐 유전체층(116) 상에 배치된다. 예시적인 p형 일함수 물질들은, 비제한적인 예시로서, TiN, TaN, Ru, Mo, WN, ZrSi2, MoSi2, TaSi2, NiSi2을 포함한다. 게이트 일함수층(222p) 내에 포함된 하나 이상의 물질들은 CVD, PVD, ALD, 도금 또는 이들의 조합과 같은 적절한 공정을 이용하여 형성될 수 있다.
도 8d는 p형 게이트 일함수층(222p)의 일부분의 제거 이후의 도 8c의 구조물의 단면도를 도시한다. 에칭 공정 동안 FinFET(701, 702) 위에 배치된 p형 게이트 일함수층(222p)의 일부분이 마스킹 엘리먼트에 의해 보호되는 반면에, FinFET(703) 위의 p형 게이트 일함수층(222p)의 일부분은 노출되도록, p형 게이트 일함수층(222p)이 마스킹 엘리먼트(도면들에서는 도시되지 않음)를 사용하여 패터닝된다.
마스킹 엘리먼트는 포토레지스트, 하드 마스크, 및/또는 다른 적절한 물질들을 포함할 수 있다. 예시적인 하드 마스크 물질은 스핀 온 글래스(spin-on glass; SOG)이다. 실시예들에서, 마스킹 엘리먼트는 세라믹, 스핀 온 또는 화학적/물리적 퇴적 폴리머, 저 융점 세라믹을 포함할 수 있다. 마스킹 엘리먼트는 포토레지스트의 퇴적(예컨대, 스핀 온), 및 노광, 베이킹, 현상, 및 추가적인 베이킹 및 세정 공정들을 비롯하여, 퇴적된 포토레지스트를 패터닝하기 위한 포토리소그래피 공정들에 의해 형성될 수 있다.
p형 게이트 일함수층(222p)은 건식 에칭 및/또는 습식 에칭 공정들에 의해 제거될 수 있다. 예시적인 에칭들은 불소/염소계 건식 에칭, HCl 습식 에칭, NH4OH 용액 습식 에칭, 및/또는 다른 적절한 에천트들을 포함한다.
그런 후, 마스킹 엘리먼트는 일함수층의 에칭 후에 적절한 공정들에 의해 제거될 수 있다. 제거 공정들은 습식 에칭, 건식 에칭, 스트립핑, 및/또는 다른 적절한 공정들을 포함한다.
도 8e는 n형 게이트 일함수층(222n)의 퇴적 이후의 도 8d에서의 구조물의 단면도를 도시한다. n형 게이트 일함수층(222n)은 FinFET(703)에 걸쳐 유전체층(116) 상에 배치되고, 또한 남아있는 p형 게이트 일함수층(222p) 상에 배치된다. 대안적으로, n형 게이트 일함수층(222n)은 노출된 유전체층 상에서만 형성될 수 있고, 남아있는 p형 게이트 일함수층(222p) 상에서는 형성되지 않을 수 있다. 전술한 바와 같이, 예시적인 n형 일함수 금속들은, 비제한적인 예시로서, Ti, Ag, Al, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr을 포함한다. 게이트 일함수층(222n) 내에 포함된 하나 이상의 물질들은 CVD, PVD, ALD, 도금 또는 이들의 조합과 같은 적절한 공정을 이용하여 형성될 수 있다.
도 8f는 게이트 금속 충전층(224)의 퇴적 이후의 도 8e에서의 구조물의 단면도를 도시한다. 게이트 금속 충전층(224)은 n형 게이트 일함수층(222n) 상에 배치되고, 단일 금속층 또는 금속층들의 스택을 포함할 수 있다. 금속층들의 스택은 서로 상이한 금속들을 포함할 수 있다. 일부 실시예들에서, 게이트 금속 충전층(224)은 하이 k/금속 게이트 스택(320)의 금속층은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, 금속 합금, 및/또는 이들의 조합과 같은 임의의 적절한 도전성 물질을 포함한다. 게이트 금속 충전층(224)은 ALD, PVD, CVD, 또는 다른 적절한 도전성 물질 퇴적 공정에 의해 형성될 수 있다. 실시예에서, 게이트 금속 충전층(224)은 ALD 또는 CVD에 의해 형성된 W 막을 포함한다. W 막은 W 막 퇴적 공정 동안에 사용되는 불소계 전구체(예컨대, 육불화 텅스텐(WF6))로부터 도입된 불소 이온의 형태의 불소를 포함할 수 있다. 다른 실시예에서, 게이트 금속 충전층(224)은 ALD 또는 CVD에 의해 형성된 Al 또는 Co 막을 포함한다. 그런 후, 게이트 금속 충전층(224)은 화학적 기계적 폴리싱(CMP)에 의해 평탄화될 수 있다.
도 9는 이중 일함수층들을 갖는 CTAT 셀을 생성하기 위한 예시로서 FinFET 구조물들을 사용하는, 예시적인 방법(900)의 흐름도이다. 오직 예시적인 목적을 위해, 도 9에서 예시된 동작들은 도 7 내지 도 8f에서 예시된 예시적인 제조 구조물들을 참조하여 설명될 것이다. 동작들은 특정 응용들에 따라 다른 순서로 수행되거나 또는 수행되지 않을 수 있다. 방법(900)은 완성된 CTAT 셀을 생성하지 않는다는 것을 유념해야 한다. 방법(900)의 다양한 단계들 사이에서 다른 제조 단계들이 수행되거나 또는 생략될 수 있으며, 이러한 다른 제조 단계들은 명료화를 위해 여기에 설명되지는 않는다.
방법(900)은, 핀을 형성하기 반도체 기판을 패터닝하고, 희생 게이트 전극을 형성하고, 측벽 스페이서들을 형성하는 동작(902)으로 시작한다. 핀은 수직하며, 즉 기판의 표면에 대해 공칭적으로 수직하며, 직사각형 또는 사다리꼴 형상일 수 있다. 핀은 반응성 이온 에칭 또는 유도 결합 플라즈마 에칭과 같은 다양한 건식 에칭 기술을 이용하여 형성될 수 있다.
희생 게이트 전극은 핀 상에 형성되고, 희생 게이트 전극은 폴리실리콘일 수 있다. 희생 게이트 전극을 형성하는 동작은 패터닝된 폴리실리콘 구조물이 지정된 핀 표면들 위에서 형성되도록, 포토리소그래피 공정들을 통해 폴리실리콘 구조물을 퇴적하고 패터닝하는 동작을 포함한다. 게이트 전극은 또한 다양한 금속 또는 금속 합금층들의 스택을 포함할 수 있다.
측벽 스페이서들은 게이트 스택의 양 측벽들에 인접하여 형성된다. 측벽 스페이서들은 전형적으로 에치 백(etch-back) 공정에 의해 동시에 형성된다. 대안적인 실시예들에서, 측벽 스페이서들은 2개 이상의 물질층들로 형성될 수 있다.
방법(900)은 패터닝된 폴리실리콘 구조물의 일부분을 제거하고, 패터닝된 폴리실리콘 구조물의 일부분, 즉 희생 게이트 전극이 제거되는 영역들의 적어도 일부분에서 유전체층을 배치하는 동작(904)으로 이어진다. 핀의 상위 부분들은 패터닝된 폴리실리콘 구조물이 제거되는 위치들에서 노출될 것이다. 노출된 핀들의 치수는 이후에 형성되는 FinFET에서 채널 영역들의 유효 게이트 폭(WE)을 결정한다. 전술한 바와 같이, 트랜지스터 치수를 선택함으로써, 온도에 대한 선형 출력 전압 변화를 갖는 공칭 온도 계수가 달성될 수 있다.
유전체층이 STI 영역들의 최상면들 상에 그리고 핀의 돌출 상위 부분들 상에 배치된다. 유전체층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 또는 이들의 조합과 같은 하이 k 유전체 물질들의 하나 이상의 층들을 포함할 수 있다. 유전체층(116)은 PVD, CVD, ALD, e빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 대안적으로, 하이 k 유전체 물질은 금속 산화물을 포함할 수 있다. 하이 k 유전체용으로 이용되는 금속 산화물들의 예시들에는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu의 산화물들 및/또는 이들의 혼합물이 포함된다. 하이 k 유전체층은 ALD 및/또는 다른 적절한 방법들에 의해 형성될 수 있다.
방법(900)은 유전체층 위에 제1 게이트 일함수층을 퇴적하는 동작(906)으로 이어진다. 제1 게이트 일함수층 내에 포함된 하나 이상의 물질들은 CVD, PVD, ALD, 도금 또는 이들의 조합과 같은 적절한 공정을 이용하여 형성될 수 있다.
방법(900)은 제1 게이트 일함수층의 일부분을 제거하는 동작(908)으로 이어진다. 제1 게이트 일함수층의 일부분이 보호되고 나머지 부분이 노출되도록, 제1 게이트 일함수층은 마스킹 엘리먼트를 사용하여 패터닝된다. 제1 게이트 일함수층의 보호된 부분은 제1 문턱 전압을 갖는 FinFET의 구조적 부분이 되도록 선택된다. 마스킹 엘리먼트는 포토레지스트, 하드 마스크, 및/또는 다른 적절한 물질들을 포함할 수 있다. 마스킹 엘리먼트는 퇴적에 의해 형성될 수 있고, 노광, 베이킹, 현상, 및 추가적인 베이킹 및 세정 공정들을 비롯하여, 포토리소그래피 공정들을 이용하여 패터닝될 수 있다. 노출된 제1 게이트 일함수층은 건식 에칭 및/또는 습식 에칭 공정들에 의해 제거될 수 있다. 그런 후, 마스킹 엘리먼트는 일함수층의 에칭 후에 적절한 공정들에 의해 제거될 수 있다.
방법(900)은 유전체층 상에 그리고 남아있는 제1 게이트 일함수층 상에 제2 게이트 일함수층을 퇴적하는 동작(910)으로 이어진다. 대안적으로, 제2 게이트 일함수층은 노출된 유전체층 상에서만 형성될 수 있고, 남아있는 제1 게이트 일함수층 상에서는 형성되지 않을 수 있다. 이것은 포토리소그래피 및 에칭 공정들을 이용하여, 퇴적된 제2 게이트 일함수 금속을 처리함으로써 달성될 수 있다. 제1 및 제2 게이트 일함수층의 도전형은 서로 반대이고, 예를 들어, 제1 및 제2 게이트 일함수층의 도전형은 각각 n형과 p형이다. 제2 게이트 일함수층은 제2 문턱 전압을 갖는 FinFET의 구조적 부분이 되도록 선택된다. 제1 및 제2 문턱 전압은 서로 다르다. 게이트 일함수층들 내에 포함된 하나 이상의 물질들은 CVD, PVD, ALD, 도금 또는 이들의 조합과 같은 적절한 공정을 이용하여 형성될 수 있다.
방법(900)은 게이트 금속 충전층을 퇴적하고 평탄화하는 동작(912)으로 이어진다. 게이트 금속 충전층은 노출된 모든 게이트 일함수층들 상에 퇴적된다. 게이트 금속 충전층은, 동작(910)에서 제2 게이트 일함수층이 어디에 형성되는지에 따라, 제2 게이트 일함수층 상에만 형성될 수 있거나 또는 제1 및 제2 게이트 일함수층들 둘 다 상에 형성될 수 있다. 게이트 금속 충전층은 단일 금속층 또는 금속층들의 스택을 포함할 수 있고, ALD, PVD, CVD 또는 다른 적절한 도전성 물질 퇴적 공정에 의해 형성될 수 있다. 실시예에서, 게이트 금속 충전층은 ALD 또는 CVD에 의해 형성된 W 막을 포함한다. 그런 후, 게이트 금속 충전층은 화학적 기계적 폴리싱(CMP)에 의해 평탄화될 수 있다.
도 10 및 도 11은 예시적인 이중 일함수층 게이트 대체 구조물의 대안적인 실시예들의 단면도들이다.
도 10은 n형 게이트 일함수층(222n)이 노출된 유전체층(116) 상에서만 퇴적된 후의 도 8d에서의 구조물의 단면도를 도시한다. 도 8e를 참조하여 전술한 바와 같이, n형 게이트 일함수층(222n)은 노출된 유전체층 상에서만 형성될 수 있고, 남아있는 p형 게이트 일함수층(222p) 상에서는 형성되지 않을 수 있다. 남아있는 p형 게이트 일함수층(222p) 상에 형성된 n형 일함수층(222n)은 리소그래피 및 에치 백 공정들을 통해 제거될 수 있다.
도 11은 CTAT 셀들에 사용된 이중 일함수 FinFET의 다른 예시의 단면도이다. 도 8a 내지 도 8f를 참조하여 기술된 예시적인 이중 일함수 게이트 대체 공정과 유사한 공정을 사용하여, n형 및 p형 일함수층들(222n, 222p)이 FinFET(700)의 그룹 상에 퇴적된다. 그러나, 도 11에서 도시된 바와 같이, n형 일함수층(222n)이 먼저 퇴적되고, p형 일함수층(222p)은 노출된 유전체층(116) 상에 형성되고, 또한 남아있는 n형 일함수층(222n) 상에 형성된다. 결과적으로, FinFET들(701, 702)은 이중 일함수층들을 포함하는 반면에, FinFET(703)은 p형 일함수층을 포함하지만 n형 일함수층을 포함하지 않을 것이다.
본 발명개시의 간단한 설명 및 요약서 부분이 아닌 상세한 설명 부분이 청구범위를 해석하는데 사용되어야 할 것으로 의도되었음을 이해해야 한다. 본 발명개시의 간단한 설명 및 요약서는 구상가능한 모든 실시예들이 아닌 하나 이상의 실시예들을 설명할 수 있으며, 따라서 첨부된 청구항들을 제한하려는 의도는 없다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 전술된 발명개시는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알 것이다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 첨부된 청구범위의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각할 것이다.
실시예들
실시예 1. 전압 레퍼런스 회로에 있어서,
온도의 증가에 따라 크기가 증가하는 제1 출력 전압을 생성하도록 구성된 제1 회로; 및
상이한 문턱 전압을 각각 갖는 적어도 2개의 트랜지스터들을 포함하고, 온도의 증가에 따라 크기가 감소하는 제2 출력 전압을 생성하도록 구성된 제2 회로
를 포함하고,
상기 적어도 2개의 트랜지스터들 중 제1 트랜지스터는 제1 일함수 물질을 갖는 제1 게이트 스택을 포함하며, 상기 적어도 2개의 트랜지스터들 중 제2 트랜지스터는 상기 제1 일함수 물질과는 상이한 제2 일함수 물질을 갖는 제2 게이트 스택을 포함한 것인 전압 레퍼런스 회로.
실시예 2. 실시예 1에 있어서, 상기 제1 회로는 절대 온도 비례적(proportional-to-absolute-temperature) 회로인 것인 전압 레퍼런스 회로.
실시예 3. 실시예 1에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 동일한 채널 유형 디바이스들인 것인 전압 레퍼런스 회로.
실시예 4. 실시예 1에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 n채널 전계 효과 트랜지스터들이며, 상기 제1 일함수 물질과 상기 제2 일함수 물질은 각각 n형 및 p형 일함수 물질들인 것인 전압 레퍼런스 회로.
실시예 5. 실시예 1에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 p채널 전계 효과 트랜지스터들이며, 상기 제1 일함수 물질과 상기 제2 일함수 물질은 각각 n형 및 p형 일함수 물질들인 것인 전압 레퍼런스 회로.
실시예 6. 실시예 1에 있어서, 상기 제1 일함수 물질과 상기 제2 일함수 물질은, 상기 제2 출력 전압이 온도의 증가에 따라 공칭적으로 선형적 감소하도록 선택되는 것인 전압 레퍼런스 회로.
실시예 7. 실시예 1에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 각각 제1 문턱 전압과 제2 문턱 전압을 가지며, 상기 제1 문턱 전압은 상기 제2 문턱 전압보다 낮은 것인 전압 레퍼런스 회로.
실시예 8. 실시예 1에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 각각 제1 게이트 전극과 제2 게이트 전극을 포함하며, 상기 제1 게이트 전극과 상기 제2 게이트 전극 간의 치수비(dimension ratio)는 상기 제2 회로의 네거티브 온도 계수(negative temperature coefficient)를 제공하도록 구성된 것인 전압 레퍼런스 회로.
실시예 9. 실시예 8에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극 간의 상기 치수비는 상기 제1 게이트 전극과 상기 제2 게이트 전극 각각의 유효 폭 및 길이 간의 비율인 것인 전압 레퍼런스 회로.
실시예 10. 실시예 1에 있어서, 상기 제1 게이트 스택은 상기 제2 일함수 물질을 더 포함한 것인 전압 레퍼런스 회로.
실시예 11. 회로에 있어서,
제1 문턱 전압을 갖는 제1 전계 효과 트랜지스터 - 상기 제1 전계 효과 트랜지스터는 제1 도전형의 제1 일함수 물질을 갖는 제1 게이트 전극을 포함함 -; 및
상기 제1 전계 효과 트랜지스터에 결합되며, 상기 제1 문턱 전압과는 상이한 제2 문턱 전압을 갖는 제2 전계 효과 트랜지스터
를 포함하고, 상기 제2 전계 효과 트랜지스터는 상기 제1 도전형과는 반대인 제2 도전형의 제2 일함수 물질을 갖는 제2 게이트 전극을 포함하며, 상기 제1 전계 효과 트랜지스터와 상기 제2 전계 효과 트랜지스터는 동일한 채널 유형 디바이스들인 것인 회로.
실시예 12. 실시예 11에 있어서, 상기 제1 전계 효과 트랜지스터와 상기 제2 전계 효과 트랜지스터는 n채널 전계 효과 트랜지스터들이며, 상기 제1 일함수 물질과 상기 제2 일함수 물질은 각각 n형 및 p형 일함수 물질들인 것인 회로.
실시예 13. 실시예 11에 있어서, 상기 제1 전계 효과 트랜지스터와 상기 제2 전계 효과 트랜지스터는 p채널 전계 효과 트랜지스터들이며, 상기 제1 일함수 물질과 상기 제2 일함수 물질은 각각 n형 및 p형 일함수 물질들인 것인 회로.
실시예 14. 실시예 11에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 치수들은 상기 회로의 네거티브 온도 계수를 제공하도록 구성된 것인 회로.
실시예 15. 실시예 14에 있어서, 상기 치수들은 상기 제1 게이트 전극과 상기 제2 게이트 전극 각각의 유효 폭 및 길이인 것인 회로.
실시예 16. 반도체 구조물을 형성하는 방법에 있어서,
기판 상에 복수의 핀들 - 상기 복수의 핀들의 각각의 핀은 동일한 도전형을 가짐 - 을 형성하는 단계;
상기 동일한 도전형을 갖는 상기 복수의 핀들의 각각의 핀 위에 제1 일함수층을 퇴적하는 단계;
상기 동일한 도전형을 갖는 상기 복수의 핀들 중 적어도 하나의 핀으로부터 상기 제1 일함수층을 제거하는 단계;
제2 일함수층을 퇴적하는 단계; 및
상기 제2 일함수층 위에 금속층을 퇴적하는 단계
를 포함하는 반도체 구조물 형성 방법.
실시예 17. 실시예 16에 있어서, 상기 제2 일함수층의 적어도 일부분은 상기 제1 일함수층 위에 퇴적된 것인 반도체 구조물 형성 방법.
실시예 18. 실시예 16에 있어서, 상기 금속층은 상기 제2 일함수층 바로 위에 퇴적된 것인 반도체 구조물 형성 방법.
실시예 19. 실시예 16에 있어서, 상기 제1 일함수층과 상기 제2 일함수층은 상이한 도전형들을 갖는 것인 반도체 구조물 형성 방법.
실시예 20. 실시예 19에 있어서, 상기 제1 일함수층과 상기 제2 일함수층의 도전형들은 각각 n형과 p형인 것인 반도체 구조물 형성 방법.
Claims (10)
- 전압 레퍼런스 회로에 있어서,
온도의 증가에 따라 크기가 증가하는 제1 출력 전압을 생성하도록 구성된 제1 회로; 및
상이한 문턱 전압을 각각 갖는 적어도 2개의 트랜지스터들을 포함하고, 온도의 증가에 따라 크기가 감소하는 제2 출력 전압을 생성하도록 구성된 제2 회로
를 포함하고,
상기 적어도 2개의 트랜지스터들 중 제1 트랜지스터는 제1 일함수 물질을 갖는 제1 게이트 스택을 포함하며, 상기 적어도 2개의 트랜지스터들 중 제2 트랜지스터는 상기 제1 일함수 물질과는 상이한 제2 일함수 물질을 갖는 제2 게이트 스택을 포함한 것인 전압 레퍼런스 회로. - 제1항에 있어서,
상기 제1 회로는 절대 온도 비례적(proportional-to-absolute-temperature) 회로인 것인 전압 레퍼런스 회로. - 제1항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터는 동일한 채널 유형 디바이스들인 것인 전압 레퍼런스 회로. - 제1항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터는 n채널 전계 효과 트랜지스터들 또는 p채널 전계 효과 트랜지스터들이며, 상기 제1 일함수 물질과 상기 제2 일함수 물질은 각각 n형 및 p형 일함수 물질들인 것인 전압 레퍼런스 회로. - 제1항에 있어서,
상기 제1 일함수 물질과 상기 제2 일함수 물질은, 상기 제2 출력 전압이 온도의 증가에 따라 공칭적으로 선형적 감소하도록 선택되는 것인 전압 레퍼런스 회로. - 제1항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터는 각각 제1 문턱 전압과 제2 문턱 전압을 가지며, 상기 제1 문턱 전압은 상기 제2 문턱 전압보다 낮은 것인 전압 레퍼런스 회로. - 제1항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터는 각각 제1 게이트 전극과 제2 게이트 전극을 포함하며, 상기 제1 게이트 전극과 상기 제2 게이트 전극 간의 치수비(dimension ratio)는 상기 제2 회로의 네거티브 온도 계수(negative temperature coefficient)를 제공하도록 구성된 것인 전압 레퍼런스 회로. - 제7항에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극 간의 상기 치수비는 상기 제1 게이트 전극과 상기 제2 게이트 전극 각각의 유효 폭 및 길이 간의 비율인 것인 전압 레퍼런스 회로.
- 회로에 있어서,
제1 문턱 전압을 갖는 제1 전계 효과 트랜지스터 - 상기 제1 전계 효과 트랜지스터는 제1 도전형의 제1 일함수 물질을 갖는 제1 게이트 전극을 포함함 -; 및
상기 제1 전계 효과 트랜지스터에 결합되며, 상기 제1 문턱 전압과는 상이한 제2 문턱 전압을 갖는 제2 전계 효과 트랜지스터
를 포함하고,
상기 제2 전계 효과 트랜지스터는 상기 제1 도전형과는 반대인 제2 도전형의 제2 일함수 물질을 갖는 제2 게이트 전극을 포함하며, 상기 제1 전계 효과 트랜지스터와 상기 제2 전계 효과 트랜지스터는 동일한 채널 유형 디바이스들인 것인 회로. - 반도체 구조물을 형성하는 방법에 있어서,
기판 상에 복수의 핀들 - 상기 복수의 핀들의 각각의 핀은 동일한 도전형을 가짐 - 을 형성하는 단계;
상기 동일한 도전형을 갖는 상기 복수의 핀들의 각각의 핀 위에 제1 일함수층을 퇴적하는 단계;
상기 동일한 도전형을 갖는 상기 복수의 핀들 중 적어도 하나의 핀으로부터 상기 제1 일함수층을 제거하는 단계;
제2 일함수층을 퇴적하는 단계; 및
상기 제2 일함수층 위에 금속층을 퇴적하는 단계
를 포함하는 반도체 구조물 형성 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/365,469 | 2016-11-30 | ||
US15/365,469 US10163899B2 (en) | 2016-11-30 | 2016-11-30 | Temperature compensation circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20180062331A true KR20180062331A (ko) | 2018-06-08 |
KR102008572B1 KR102008572B1 (ko) | 2019-10-21 |
Family
ID=62117400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020170111718A KR102008572B1 (ko) | 2016-11-30 | 2017-09-01 | 온도 보상 회로 |
Country Status (5)
Country | Link |
---|---|
US (2) | US10163899B2 (ko) |
KR (1) | KR102008572B1 (ko) |
CN (2) | CN114783950A (ko) |
DE (1) | DE102017118558B4 (ko) |
TW (1) | TWI630701B (ko) |
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CN108122848A (zh) | 2018-06-05 |
US20180151562A1 (en) | 2018-05-31 |
CN114783950A (zh) | 2022-07-22 |
TWI630701B (zh) | 2018-07-21 |
KR102008572B1 (ko) | 2019-10-21 |
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A201 | Request for examination | ||
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