CN112086458A - 半导体装置 - Google Patents

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CN112086458A CN202010523488.1A CN202010523488A CN112086458A CN 112086458 A CN112086458 A CN 112086458A CN 202010523488 A CN202010523488 A CN 202010523488A CN 112086458 A CN112086458 A CN 112086458A
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杨智铨
杨昌达
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Abstract

一种半导体装置，包括具有分别沿着存储器宏码的第一边缘及第二边缘的第一井引脚区域及第二井引脚区域。第一井引脚区域及第二井引脚区域大致上沿着第一方向呈纵向指向。在每个第一井引脚区域及第二井引脚区域中，存储器宏码包括沿着第一方向交替排列的多个n型井及多个p型井，每个n型井与相邻的p型井之间具有井边界。存储器宏码还包括主动区、隔离结构、栅极结构、以及设置于每个井边界处的第一介电层。由俯视图来看，第一介电层大致上沿着垂直于第一方向的第二方向延伸，并穿过第一井引脚区域及第二井引脚区域中的所有栅极结构。

Description

半导体装置
技术领域
本公开涉及一种半导体装置及制造方法，特别涉及具有井隔离结构的半导体装置及制造方法。
背景技术
半导体集成电路(integrated circuit,IC)工业已经历了指数性的成长。IC的材料及设计在技术上的进步已经产生了好几世代的IC，其中每一代比起前一代，都具有更小、更复杂的电路。在IC发展的过程中，功能密度(functional density,例如：每单位芯片面积的互连装置的数量)通常会增加，而几何尺寸(例如：使用制造工艺所能产生的最小组件(或线路))则会缩小。这种微缩的过程通常会通过提高生产效率及降低相关成本来提供益处。这种微缩也增加了IC加工及制造的复杂性。
举例来说，对存储器装置(例如：静态随机存取存储器(static random-accessmemory)或SRAM)而言，由于掺杂物的扩散(diffusion)，在先进工艺节点中，相邻n型井(或N井)与p型井(或P井)之间的漏电(leakage)变得益发严重。这导致更高的N井及P井电阻(例如：在N井及P井引脚(pick-up)区域和带状(strap)区域中)以及更严重的闩锁(latch-up)问题。
发明内容
本公开实施例提供一种半导体装置。上述半导体装置包括存储器宏码。存储器宏码包括沿着存储器宏码的第一边缘的第一井引脚区域、沿着存储器宏码的第二边缘的第二井引脚区域、以及在上述第一井引脚区域与上述第二井引脚区域之间排列的多个存储器位元区域。第一井引脚区域及第二井引脚区域大致上沿着第一方向呈纵向指向。在每个第一井引脚区域及第二井引脚区域中，存储器宏码包括沿着上述第一方向交替排列的多个n型井及多个p型井，每个n型井与相邻的p型井之间具有一井边界；n型井及p型井上的多个主动区，主动区大致上沿着垂直于第一方向的第二方向呈纵向指向；n型井及p型井上的隔离结构，隔离结构横亘于主动区之间；隔离结构及上述主动区上的多个栅极结构，栅极结构大致上沿着第一方向呈纵向指向；以及设置于每个井边界处的第一介电层。以截面图来看，第一介电层垂直地延伸穿过栅极结构及隔离结构，并延伸至n型井与p型井之中。而以俯视图来看，第一介电层大致上沿着第二方向延伸，并穿过第一井引脚区域及第二井引脚区域中的所有栅极结构。
本公开实施例提供一种包括存储器宏码的半导体装置。存储器聚集包括沿着存储器宏码的第一边缘的第一井引脚区域；沿着存储器宏码的与第一边缘相对的第二边缘的第二井引脚区域；存储器宏码的中间部分中的带状区域；以及于排列于带状区域与每个第一井引脚区域及第二井引脚区域之间的多个存储器位元区域。第一井引脚区域及第二井引脚区域与带状区域大致上沿着第一方向呈纵向指向。在第一井引脚区域中，存储器宏码包括多个n型井及多个p型井，一者接着另一者沿着第一方向交替排列，每一对相邻的n型井与p型井之间具有井边界；n型井及p型井上的多个主动区，主动区大致上沿着与第一方向垂直的第二方向呈纵向指向；n型井及p型井上的隔离结构，隔离结构横亘于主动区之间；隔离结构及主动区上的多个栅极结构，栅极结构大致上沿着第一方向呈纵向指向；以及第一介电层。以截面图来看，第一介电层垂直地延伸穿过栅极结构及隔离结构，并延伸至n型井与p型井之中。以俯视图来看，第一介电层大致上沿着每个井边界延伸，并完全跨越第一井引脚区域。
本公开实施例提供一种存储器宏码的布局。上述布局包括第一井引脚区域、第二井引脚区域、以及排列于第一井引脚区域与第二井引脚区域之间的多个存储器位元区域。第一井引脚区域及第二井引脚区域大致上沿着第一方向呈纵向指向。在第一井引脚区域中，上述布局包括多个n型井及多个p型井，一者接在另一者之后沿着第一方向交替排列，每一对相邻的n型井与p型井之间具有井边界；n型井及p型井上的多个主动区，主动区大致上沿着与第一方向垂直的第二方向呈纵向指向；主动区上的多个栅极结构，栅极结构大致上沿着第一方向呈纵向指向；以及多个第一介电特征，第一介电特征大致上沿着第一方向及沿着每个井边界延伸，并完全跨越第一井引脚区域，第一介电特征分隔栅极结构。
附图说明
本公开可自下列详细说明及阅读附图而得到最佳的理解。应注意的是，根据产业的标准作法，各种特征并未依比例绘制，并仅用于说明的目的。事实上，各种特征的尺寸可能会任意增减以使说明清晰易懂。
图1是根据本公开多种实施方式所示，具有嵌入式存储器的集成电路(IC)的简化方框图。
图2是根据实施例所示，图1中的存储器宏码的存储器位元区域中的一部分的俯视图。
图3是根据实施例所示，图1中的存储器宏码的井引脚(well pick-up,WPU)区域中的一部分的俯视图。
图4是根据实施例所示，图1中的存储器宏码的一部分的截面图。
图5是根据实施例所示，图1中的存储器宏码的中间带状区域的一部分的俯视图。
图6是根据本公开多种实施方式所示，用于形成图1至图5所示的结构的方法的流程图。
图7至图11是根据实施例所示，根据图6的方法的制造工艺期间，半导体结构的截面图。
附图标记说明：
100：半导体装置
102：存储器宏码
104：边缘区域
106：存储器位元区域
108：中间带状区域
120：虚线框
204：P井
205：井边界
206：N井
210：主动区
220：栅极结构
230：井隔离结构
231：栅极隔离特征
240：接点特征
242：接点特征
130-1,130-2：列
A-A：线段
202：基板
222：栅极介电层
224：导电层
d：深度
130-3,130-4：列
300：方法
302～312：操作
270,272：硬遮罩层
273：开口
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”及类似词汇，以便于叙述附图中一个元件或特征与其他元件或特征间的关系。除了附图所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。再进一步来说，当一数字或一数字范围以“大约”、“大概”或类似的用语描述，除非另有说明，该用语旨在涵盖包括所述数字的+/-10％内的数字。举例来说，用语“约5纳米(nm)”所涵盖的尺寸范围自4.5nm至5.5nm。
本公开涉及半导体装置及制造方法，特别涉及使用金属栅极截断工艺(cut metalgate process)在存储器宏码(memory macro)的井引脚(WPU)区域(或边缘区域)及中间带状区域中制造井隔离结构。井引脚区域及中间带状区域在存储器宏码中提供井引脚结构(或栓塞(tap)结构)，例如井栓塞接点插塞(well tap contact plug)。井引脚结构提供对存储器宏码中位于晶体管下方的P井及N井的通道(access)。举例来说，测试器插脚(pin)可接触井引脚结构以在制造测试期间向井提供电压。举例来说，封装插脚或焊垫(pad)可连接至具有存储器宏码的最终IC中的井引脚结构。P井及N井(被相反地掺杂)被交替地排列于存储器宏码中(即每个P井紧邻着N井，N井又紧邻着另一个P井)，并具有个别的井引脚结构。
随着装置的持续微缩，相反掺杂的井之间的漏电流(leakage current)成为问题，因为它可能触发电路中的闩锁。本公开的一目的是通过提供井隔离特征来解决该问题，上述井隔离特征将相邻的相反掺杂的井分隔开来，特别是在存储器井引脚区域以及中间带状区域中。此外，井隔离特征被提供作为金属栅极截断工艺的一部分。
金属栅极截断工艺是指在金属栅极(例如：高k值金属栅极或HK MG)取代虚拟栅极结构(例如：多晶硅栅极)后的制造工艺，金属栅极被截断(例如：通过蚀刻工艺以形成金属栅极截断(CMG)沟槽)以将金属栅极分割为两个或更多个部分。每个部分被作为个别晶体管的金属栅极。隔离材料随后被填充到CMG沟槽中。在本公开中，不仅会在存储器位元区域中蚀刻CMG沟槽，亦会沿着井引脚区域及中间带状区域中的每个井边界(well boundary)蚀刻CMG沟槽。因此，沿着井引脚区域及中间带状区域中的每个井边界形成井隔离特征，并大幅减少那些区域中的相反掺杂的井之间的漏电。
图1显示具有存储器宏码102的半导体装置100。举例来说，半导体装置可为微处理器、特定应用集成电路(application specific integrated circuit,ASIC)、现场可程序闸阵列(field programmable gate array,FPGA)、以及数字信号处理器(digital signalprocessor,DSP)。半导体装置100的确实功能并不限于所提供的内容。存储器宏码102可为单端SRAM宏码、双端SRAM宏码、或其他类型的存储器宏码。存储器宏码102包括用于存储的多个存储器位元。半导体装置100亦包括相邻于存储器宏码102的周边逻辑电路(peripheral logic circuit,未图示)，用于执行各种功能，例如写入及/或读取位址解码器(address decoder)、字/位元选择器、数据驱动器(data driver)、存储器自我测式等。每个存储器位元及逻辑电路可被实施为各种PMOS和NMOS晶体管，例如平面晶体管(planartransistor)、鳍式场效晶体管(FinFET)、栅极全环(gate-all-around,GAA)纳米片晶体管、GAA纳米线晶体管、或其他类型的晶体管。此外，存储器宏码102及逻辑电路可包括各种接点特征(或接点)、通孔(via)以及金属线路，以用于连接晶体管的源极、漏极以及栅极电极(或端子)来形成集成电路。
仍旧参照图1，存储器宏码102包括两个边缘区域104。两个边缘区域104位于存储器宏码非常边缘的位置，并沿着方向X呈纵向指向(oriented lengthwise)。在本实施例中，两个边缘区域104并不包含存储器位元，且被用于履行井引脚结构。因此，它们亦被称为井引脚(WPU)区域104。存储器宏码102还包括两个井引脚区域104之间的存储器位元区域106。存储器位元区域106包括存储器宏码102的所有存储器位元(被实施为晶体管)。在本实施例中，存储器宏码102还包括存储器宏码102的中间部分中的带状区域108(或称中间带状区域108)。如上所述，井引脚区域104提供井引脚结构，用于向存储器宏码102中的N井及P井供应电压(或偏压)。对于大型存储器宏码，沿着井的电压降(voltage drop)可能会很大，这将导致用于存储器宏码的中间部分的井的偏压出现不足。为了解决这个问题，存储器宏码102包括中间带状区域108。与井引脚区域104相似，中间带状区域108并未包含存储器位元，且被用于履行井引脚结构。在各种实施例中，根据存储器宏码102的尺寸，存储器宏码102可包含一个以上的中间带状区域108。对于较小的存储器宏码102，中间带状区域108可被省略。井引脚区域104、存储器位元区域106、以及中间带状区域108的细节，将参照图2至图5作进一步的讨论。
参照图2，图2显示存储器位元区域106的一部分的俯视图(或布局)。存储器位元区域106包括P井204及N井206，两者沿着方向X交替排列。换句话说，每个P井204紧邻着一个N井206，该N井206又紧邻着另一个P井204，且此图案重复。任两个相反掺杂的井之间的边界，由虚线205所指示。在井之上，存储器位元区域106包括主动区210以及栅极结构220，主动区210大致上沿着垂直于方向X的方向Y呈纵向指向，而栅极结构则大致上沿着方向X呈纵向指向。主动区210被适当地掺杂以形成晶体管。举例来说，P井204上的主动区210可被掺杂用于形成NMOSFET的n型掺杂物，而N井206上的主动区210可被掺杂用于形成PMOSFET的p型掺杂物。在一个实施例中，主动区210可包括用于FinFET的鳍片或鳍片主动区，或者在另一个实施例中，主动区210可包括用于栅极全环(GAA)场效晶体管的垂直堆叠的多个纳米线或纳米片。主动区210可采用其他合适的形式或形状(例如：用于平面MOSFET的平面主动区)。在一个实施例中，栅极结构220可包括高k值金属栅极(HK/MG)结构(即在高k值栅极介电层上具有一或多层金属层)，且在各种实施例中，可包括各种其他材料及/或配置。栅极结构220接合(engage)主动区210以形成各种晶体管(未标明)，例如NMOS FinFET、PMOS FinFET、NMOSGAA FET、以及PMOS GAA FET。晶体管被适当地耦接以形成存储器位元。举例来说，虚线框120中的晶体管被耦接以形成一个存储器位元。存储器位元区域106还包括介电层230(或称介电特征230)，介电层230大致上沿着方向Y呈纵向指向。在本实施例中，介电层230被沿着井边界205(亦称为虚线205)的一些部分设置，以隔离相邻的井。因此，它也被称为井隔离结构230。然而，它并没有完全隔离存储器位元区域106中的相反掺杂的井。如图2所示，井204与井206彼此间仍有部分接触。介电层230亦分隔了一些栅极结构220。
参考图3，图3显示井引脚区域104的一部分的俯视图(或布局)。井引脚区域104包括沿着方向X交替排列的P井204及N井206。P井204与N井206之间的边界由虚线205所指示。在一个实施例中，井引脚区域104中的P井204及N井206可连续地延伸到存储器位元区域106之中。换句话说，在(一或多个)井引脚区域104中的P井204与存储器位元区域106中的P井204可以是相同的P井的一部分，而在(一或多个)井引脚区域104中的N井206与存储器位元区域106中的N井206可以是相同的N井的一部分。
井引脚区域104还包括在P井204及N井206上的主动区210。主动区210大致上沿着方向Y呈纵向指向。具体来说，井引脚区域104中的主动区210沿着方向Y对准存储器位元区域106中的主动区210。但它们彼此分隔。井引脚区域104中的主动区210沿着方向X排列于两个列中，列130-1及列130-2。在每个列中，每个N井206上至少有两个主动区210，而每个P井204上至少有四个主动区210。在本实施例中，两个列(列130-1及列130-2)在方向Y上被至少三个栅极间距分隔。此分隔被提供以有效地隔离P井204上的接点特征240与N井206上的接点特征242。
井引脚区域104中的主动区210，可具有与存储器位元区域106中的主动区210相同的形状以及配置。举例来说，P井204上的主动区210可被掺杂用于形成NMOSFET的n型掺杂物，而N井206上的主动区210可被掺杂用于形成PMOSFET的p型掺杂物。此外，井引脚区域104中的主动区210可包括鳍片或鳍片主动区、垂直堆叠的多个纳米线或纳米片、或是平面主动区。
井引脚区域104还包括大致上沿着方向X呈纵向指向的栅极结构220。井引脚区域104中的栅极结构220，可具有与存储器位元区域106中的栅极结构220相同的形状及配置。举例来说，在一个实施例中，栅极结构220可包括高k值金属栅极(HK/MG)结构，且在各种实施例中，可包括其他材料及/或配置。
井引脚区域104还包括井隔离结构230，井隔离结构230大致上沿着方向Y呈纵向指向，并沿着每个井边界205设置以隔离相邻的井。井隔离结构230被沿着每个井边界205设置以隔离相邻的井。此外，在本实施例中，井隔离结构230完全延伸跨越井引脚区域104。这有效地降低了相反掺杂的井204与井206之间的漏电、减少了井引脚结构的电阻、并降低了在半导体装置100中，特别是在井引脚区域104中的闩锁的可能性。井隔离结构230亦分隔了井引脚区域104中的栅极结构220。在一些情况下，与不存在井隔离结构230，或是井隔离结构230仅分隔了一些但并未分隔全部的栅极结构220(例如：仅分隔了列130-1中或仅分隔列130-2中的栅极结构220)的设计相比，观察到了井引脚结构的电阻降低了多达8倍。
仍旧参照图3，在井引脚区域104中，半导体装置100还包括栅极隔离特征231，栅极隔离特征231被设置在第二列130-2(或称为列130-2)中的P井204上。在本实施例中，栅极隔离特征231沿着方向Y对准接点特征240。栅极隔离特征231是可选用的，且在一些实施例中可被省略。
在井引脚区域104中，半导体装置100还包括接点特征240以及接点特征242，接点特征240被设置于P井204上并与P井204电性连接，而接点特征242被设置于N井206上并与N井206电性连接。接点特征240以及接点特征242为井引脚结构的一部分，经由接点特征240以及接点特征242，P井204及N井206接收来自测试设备或其他电路的电压(或偏压)。在本实施例中，接点特征240被设置于每个P井204的中间附近且位于第一列130-1(或称为列130-1)中的主动区210之间，而接点特征242被设置于每个N井206的中间附近且位于第二列130-2中的主动区210之间。因此，接点特征240与接点特征242沿着方向X(以中心到中心的井间距)以及方向Y(以至少3个栅极间距)彼此隔开，以在它们之间进行有效隔离。此外，每个井上的接点特征的数量被设计过，以在提供低井引脚电阻与低成本之间取得平衡。每个井上的接点特征数量影响对应的井上的井引脚结构的电阻。具有较大数量的接点特征能有利地降低井引脚结构的电阻。然而，这也占用了更多的芯片面积，这意味着更高的成本。在本实施例中，每个P井204上的接点特征240的数量被设计为处于2到10的范围内，以提供足够低的电阻但仍具有成本效益。基于相同的原因，每个N井206上的接点特征242的数量被设计为处于2到10的范围内。接点特征240排列在沿方向X的列中，以及沿方向Y的行中。列的数量处于2到10的范围内，而行的数量等于井引脚区域104中P井的数量。接点特征242排列在沿方向X的列中，以及沿方向Y的行中。列的数量处于2到10的范围内，而行的数量等于井引脚区域104中N井的数量。在每个P井204上，接点特征240的数量比栅极结构220的数量还少一个。在每个N井206上，接点特征242的数量比栅极结构220的数量还少一个。可沿着方向X重复图3中所示的结构，使得井引脚区域104与存储器位元区域106因为相同数量的井而匹配。
图4显示井引脚区域104中的半导体装置100沿着图3中的A-A线段的局部截面图。参照图4，半导体装置100包括基板202。P井204及N井206被形成在基板202之中及/或之上。在此实施例中，主动区210在基板202上被形成为鳍片。半导体装置100还包括隔离结构208，隔离结构208被设置于基板202上，并横亘于鳍片状的主动区210之间。栅极结构220被设置于隔离结构208及鳍片状的主动区210上。栅极结构220包括栅极介电层222及导电层224。井隔离结构230(以及可选用的栅极隔离结构231)贯穿栅极结构220及隔离结构208，并延伸至P井204及N井206之中。半导体装置100的各种元件在下文作进一步的描述。
在本实施例中，基板202为硅基板。替代性地，基板202可包括另一种元素半导体，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、以及锑化铟；合金半导体，包括硅锗、砷磷化镓(gallium arsenide phosphide)、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、以及砷磷化镓铟(gallium indium arsenide phosphide)；或其组合。
鳍片状的主动区210可包括与基板202相同的半导体材料。在一个实施例中，鳍片状的主动区210可包括两种不同半导体材料交替堆叠的薄层，例如交替堆叠的硅与硅锗的薄层。鳍片状的主动区210可包括诸如磷或砷的n型掺杂物，或诸如硼或铟的p型掺杂物。鳍片状的主动区210可使用一或多个光刻(photolithography)工艺来图案化，包括双重图案化(double-patterning)或多重图案化(multi-patterning)工艺。一般而言，双重图案化或多重图案化工艺结合了光刻与自我对准(elf-aligned)工艺，允许所创建的图案具有较小之间距，举例来说，小于另外使用单一、直接的光刻工艺所能获得之间距。举例来说，在一个实施例中，一层牺牲层被形成于基板上，并以光刻工艺将的图案化。使用自我对准工艺在图案化的牺牲层的旁边形成间隔物。牺牲层接着被移除，然后可使用剩余之间隔物(或心轴(mandrel))来通过蚀刻初始的外延半导体层以图案化鳍片状的主动210。蚀刻工艺可包括干式蚀刻、湿式蚀刻、反应式离子蚀刻(reactive ion etching,RIE)、及/或其他合适的工艺。举例来说，干式蚀刻工艺可实施含氧(oxygen-containing)气体、含氟气体(例如：CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯气体(例如：Cl2、CHCl3、CCl4、及/或BCl3)、含溴气体(例如：HBr及/或CHBR3)、含碘气体、其他合适的气体及/或等离子体、及/或其组合。举例来说，湿式蚀刻工艺可包括在稀氢氟酸(diluted hydrofluoric acid,DHF)、氢氧化钾(potassiumhydroxide,KOH)溶液、氨(ammonia)、含氢氟酸(hydrofluoric acid,HF)溶液、硝酸(nitricacid,HNO3)、及/或乙酸(acetic acid,CH3COOH)、或其他合适的湿式蚀刻剂中进行蚀刻。
隔离结构208可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluoride-doped silicate glass,FSG)、低k值介电材料、及/或其他合适的绝缘材料。隔离结构208可为浅沟槽隔离(shallow trench isolation,STI)特征。其他隔离结构，例如场氧化物(field oxide)、硅局部氧化(LOCal Oxidation of Silicon,LOCOS)、及/或其他合适的结构也是合适的。隔离结构208可包括多层结构，例如具有与鳍片状的主动区210相邻的一或多个热氧化衬垫层(liner layer)。
栅极介电层222可包括一或多种高k值介电材料(或一或多层高k介电材料)，例如氧化硅铪(hafnium silicon oxide,HfSiO)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、或其组合。可使用原子层沉积(atomic layer deposition,ALD)、化学气相沉积(chemical vapor deposition,CVD)、物理气相沉积(physical vapor deposition,PVD)、或其他沉积技术来形成栅极介电层222。
导电层224包括一或多个金属层，例如功函数金属层(work function metallayer)、导电阻挡层(conductive barrier layer)、以及金属填充层。根据装置的类型(PFET或NFET)，功函数金属层可为p型或n型功函数层。p型功函数层包括具有足够大的有效功函数的金属，该金属选自但不限于：氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)、或其组合。n型功函数层包括具有足够低的有效功函数的金属，该金属选自但不限于：钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮硅化钽(TaSiN)、氮硅化钛(TiSiN)、或其组合。金属填充层可包括铝(Al)、钨(W)、钴(Co)、及/或其他合适的材料。可通过ALD、CVD、PVD、电镀(plating)、或其他技术来形成导电层224。
井隔离结构230可包括一或多种介电材料，例如氮化硅、氧化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低k值介电材料、及/或其他合适的绝缘材料。具体来说，井隔离结构230与栅极结构220物理接触的部分，包括不会与栅极结构220的金属材料反应的介电材料。举例来说，在一个实施例中，井隔离结构230的该部分包括氮化硅。井隔离结构230以深度“d”延伸到P井204及N井206之中，深度d具有足够的深度以隔离相反掺杂的P井204与N井206。举例来说，井隔离结构230可在基板202的顶部表面下方延伸至少25nm(即d至少为25nm)，例如在基板202的顶部表面下方延伸约25nm至约75nm之间。因为P井204与N井206中的掺杂物倾向集中在该深度处或高于该深度，因此井隔离结构230通过在井边界205处以这种深度延伸到P井204与N井206之中，以有效地阻挡相邻的井之间的漏电路径。
参照图5，图5显示中间带状区域108的俯视图(或布局)。中间带状区域108具有与井引脚区域104相似的结构。因此，下文简要地描述。中间带状区域108包括沿着方向X交替排列的P井204及N井206。P井204与N井206之间的边界由虚线205所指示。在一个实施例中，中间带状区域108中的P井204与N井206可连续地延伸到存储器位元区域106中。中间带状区域108还包括在P井204及N井206上的主动区210。主动区210大致上沿着方向Y呈纵向指向。具体来说，中间带状区域108中的主动区210与存储器位元区域106中的主动区210沿着方向Y对准。中间带状区域108中的主动区210沿着方向X排列于两个列中，列130-3及列130-4。中间带状区域108还包括栅极结构220，栅极结构220大致上沿着方向X呈纵向指向。在中间带状区域108中，半导体装置100还包括接点特征240及接点特征242，接点特征240被设置于P井204上并与P井204电性接触，而接点特征242被设置于N井206上并与N井206电性接触。接点特征240及接点特征242为井引脚结构的一部分。在本实施例中，接点特征240被设置于每个P井204的中间附近且位于列130-4中的主动区210之间，而接点特征242被设置于每个N井206的中间附近且位于列130-3中的主动区210之间。在本实施例中，每个P井204上的接点特征240的数量被设计为处于2到10的范围内，而每个N井206上的接点特征242的数量被设计为处于2到10的范围内。中间带状区域108包括沿着每个井边界205设置的井隔离结构230，以隔离相邻的井。此外，在本实施例中，井隔离结构230完全延伸跨越中间带状区域108。井隔离结构230亦分隔中间带状区域108中的所有栅极结构220。半导体装置100还包括设置在列130-3中的P井204上的可选用的栅极隔离特征231。
图6根据一个实施例，显示用于形成半导体装置100的方法300的流程图。方法300仅为范例，并非旨于将本公开限制为超出权利要求中所明确记载的内容。可在方法300之前、之中、以及之后提供附加操作，且对于该方法的附加实施例，可替换、消除、或是移动所描述的一些操作。下文结合图7至图11来描述方法300，图7至图11显示在根据方法300的制造操作期间，半导体装置100的各种截面图(例如：沿着图3中的A-A线段)。
在操作302中，方法300(图6)提供或被提供半导体装置100，该半导体装置100具有基板202、位于基板202之中或之上的P井204及N井206、位于P井204及N井206上的主动区210、位于基板202上及主动区210之间的隔离结构208、以及具有栅极介电层222和导电层224的栅极结构220，如图7所示。用于上述元件的材料已在前文参照图4进行描述。具体来说，上述元件被提供于半导体装置100的存储器宏码(例如：存储器宏码102)的井引脚区域104及/或中间带状区域108中。半导体装置100可包括其他元件，例如源极/漏极特征以及层间介电(ILD)层。
在操作304中，方法300(图6)在半导体装置100上形成一或多个硬遮罩层，如图8所示。在此范例中示出了两个硬遮罩层，硬遮罩层270及硬遮罩层272。硬遮罩层270可包括氮化钛，而硬遮罩层272可包括氮化硅。在替代性实施例中，硬遮罩层270及硬遮罩层272可使用其他材料。可使用CVD、PVD、ALD、或其他合适的方法，以沉积硬遮罩层270及硬遮罩层272
在操作306中，方法300(图6)图案化一或多个硬遮罩层以形成图案化的硬遮罩，如图9所示。参照图9，硬遮罩层270及硬遮罩层272被图案化(例如：蚀刻)以提供曝露栅极结构220的开口273。在一个范例中，操作306可通过光刻胶涂布(photoresist coating)、曝光、曝后烤、以及显影，以在硬遮罩层270及硬遮罩层272上形成图案化的光刻胶。图案化的光刻胶对应于图2、图3以及图5中的井隔离结构230和可选用的栅极隔离结构231的图案。接着，操作306使用图案化的光刻胶作为蚀刻遮罩来蚀刻硬遮罩层270及硬遮罩层272，以形成开口273。蚀刻工艺可包括湿式蚀刻、干式蚀刻、反应式离子蚀刻、或其他合适的蚀刻方法。之后，图案化的光刻胶被移除，例如通过光刻胶剥离(resist stripping)进行移除。
在操作308中，方法300(图6)经由开口273蚀刻栅极结构220、隔离结构208、以及P井204和N井206。图案化的硬遮罩层270及硬遮罩层272自蚀刻工艺中保护剩余的半导体装置100。参照图10，操作308将开口273延伸穿过栅极结构220及隔离结构208，并以深度“d”延伸到P井204和N井206之中。在此阶段，开口273变为金属栅极截断(CMG)沟槽273。如同参照图4所讨论的，CMG沟槽273到P井204及N井206中的深度“d”够深，深到足以隔离相反掺杂的P井204及N井206。蚀刻工艺可使用一或多种蚀刻剂或蚀刻剂的混合物来蚀刻栅极结构220、隔离结构208、以及P井204和N井206中的各个薄层。举例来说，操作308可施加包括氯、氟、溴、氧、氢、碳、或其组合的蚀刻剂。
在操作310中，方法300(图6)以一或多种介电材料填充CMG沟槽273，以形成井隔离结构230以及可选用的栅极隔离结构231。井隔离结构230(或可选用的栅极隔离结构231)可包括在其外部部分的氮化硅以及在其内部部分的氧化硅。替代性地，井隔离结构230(或可选用的栅极隔离结构231)可包括一层均匀的氮化硅且不包括氧化物。可使用CVD、PVD、ALD、或其他合适的方法，以沉积井隔离结构230以及可选用的栅极隔离结构231。随后，操作310执行一或多个化学机械研磨(chemical mechanical planarization,CMP)工艺以移除硬遮罩层272及硬遮罩层270与任何过量的介电材料。所产生的结构如图11所示。在一些实施例中，操作310亦可将栅极结构220掘入(recess)至所期望的HK MG高度。在本实施例中，操作304、306、308、以及310同时执行于存储器宏码的一或多个井引脚区域、中间带状区域、以及存储器位元区域中。在存储器位元区域中，井隔离结构230不仅隔离相邻的相反掺杂的井，亦将栅极结构220分隔成单独的功能性单元。在井引脚区域以及中间带状区域中，井隔离结构230隔离相邻的相反掺杂的井，并降低井引脚电阻。
在操作312中，方法300(图6)执行进一步的操作以完成半导体装置100的制造。举例来说，方法300可形成电性连接S/D特征及栅极结构的接点和通孔，以及形成连接各种晶体管的金属互连(interconnect)，以形成存储器宏码102与半导体装置100的其他部分。
尽管并非旨于限制，但本公开一或多个实施例为半导体装置及其形成提供了诸多益处。举例来说，本公开提供沿着存储器宏码的井引脚(WPU)区域及中间带状区域中的每个井边界的井隔离结构。该井隔离结构有效地隔离了相邻的相反掺杂的井，并降低井引脚电阻。井隔离结构是通过同时对井引脚(WPU)区域、中间带状区域、以及存储器位元区域执行金属栅极截断工艺所形成的。因此，本公开的实施例可轻易地整合到现存的半导体制造工艺中。
在一个范例性实施方式中，本公开直指一种半导体装置。上述半导体装置包括存储器宏码。存储器宏码包括沿着存储器宏码的第一边缘的第一井引脚区域、沿着存储器宏码的第二边缘的第二井引脚区域、以及在上述第一井引脚区域与上述第二井引脚区域之间排列的多个存储器位元区域。第一井引脚区域及第二井引脚区域大致上沿着第一方向呈纵向指向。在每个第一井引脚区域及第二井引脚区域中，存储器宏码包括沿着上述第一方向交替排列的多个n型井及多个p型井，每个n型井与相邻的p型井之间具有一井边界；n型井及p型井上的多个主动区，主动区大致上沿着垂直于第一方向的第二方向呈纵向指向；n型井及p型井上的隔离结构，隔离结构横亘于主动区之间；隔离结构及上述主动区上的多个栅极结构，栅极结构大致上沿着第一方向呈纵向指向；以及设置于每个井边界处的第一介电层。以截面图来看，第一介电层垂直地延伸穿过栅极结构及隔离结构，并延伸至n型井与p型井之中。而以俯视图来看，第一介电层大致上沿着第二方向延伸，并穿过第一井引脚区域及第二井引脚区域中的所有栅极结构。
在一个上述半导体装置实施例中，第一井引脚区域中的主动区沿着第一方向排列于第一列及第二列中，第一列中的主动区对准第二列中的主动区，且两个或更多个的栅极结构排列于第一列与第二列之间。在进一步的实施例中，在第一井引脚区域中，存储器宏码还包括多个第一接点特征，第一接点特征被设置于每个p型井上，且被设置于第一列中的主动区之间；存储器宏码并包括多个第二接点特征，第二接点特征被设置于每个n型井上，且被设置于第二列中的主动区之间。在更进一步的实施例中，设置于每个p型井上的第一接点特征的数量，处于2至10的范围中，而设置于每个n型井上的第二接点特征的数量，处于2至10的范围中。
在一个上述半导体装置实施例中，第一介电层包括氮。在另一个实施例中，存储器宏码还包括带状区域，其中存储器位元区域排列于带状区域与每个第一井引脚区域及第二井引脚区域之间，其中n型井及p型井亦延伸跨越带状区域，且第一介电层亦被设置于带状区域中的每个井边界处，第一介电层并延伸跨越带状区域。在进一步的实施例中，在带状区域中，存储器宏码包括至少两列设置于p型井上的第一接点特征，以及包括至少两列设置于n型井上的第二接点特征，且其中第一接点特征与第二接点特征被设置于不同的列上。
在一个上述半导体装置实施例中，存储器宏码在每个n型井上包括至少两个主动区，且在每个p型井上包括至少四个主动区。在另一个实施例中，主动区包括多个鳍片主动区，而栅极结构包括多个高k值金属栅极。在又一个实施例中，第一介电层延伸完全跨越第一井引脚区域及第二井引脚区域。
在另一个范例性实施方式中，本公开直指一种包括存储器宏码的半导体装置。存储器聚集包括沿着存储器宏码的第一边缘的第一井引脚区域；沿着存储器宏码的与第一边缘相对的第二边缘的第二井引脚区域；存储器宏码的中间部分中的带状区域；以及于排列于带状区域与每个第一井引脚区域及第二井引脚区域之间的多个存储器位元区域。第一井引脚区域及第二井引脚区域与带状区域大致上沿着第一方向呈纵向指向。在第一井引脚区域中，存储器宏码包括多个n型井及多个p型井，一者接着另一者沿着第一方向交替排列，每一对相邻的n型井与p型井之间具有井边界；n型井及p型井上的多个主动区，主动区大致上沿着与第一方向垂直的第二方向呈纵向指向；n型井及p型井上的隔离结构，隔离结构横亘于主动区之间；隔离结构及主动区上的多个栅极结构，栅极结构大致上沿着第一方向呈纵向指向；以及第一介电层。以截面图来看，第一介电层垂直地延伸穿过栅极结构及隔离结构，并延伸至n型井与p型井之中。以俯视图来看，第一介电层大致上沿着每个井边界延伸，并完全跨越第一井引脚区域。
在一个上述半导体装置实施例中，n型井及p型井亦延伸到第二井引脚区域中，且第一介电层亦被设置于第二井引脚区域中的每个井边界处，并完全延伸跨越第二井引脚区域。在另一个实施例中，n型井及p型井亦延伸到带状区域中，且第一介电层亦被设置于带状区域中的每个井边界处，并完全延伸跨越带状区域。在又一个实施例中，n型井及p型井亦延伸到存储器位元区域中，且第一介电层的一部分被沿着存储器位元区域中的一个井边界设置。
在另一个上述半导体装置实施例中，在第一井引脚区域中，存储器宏码还包括多个第一接点特征，设置于p型井上；以及多个第二接点特征，设置于n型井上，其中第一接点特征及第二接点特征沿着第一方向被设置于不同的列上。在进一步的实施例中，每个p型井上的第一接点特征的数量，处于2至10的范围中，而每个n型井上的第二接点特征的数量，处于2至10的范围中。
在又一个范例性实施方式中，本公开直指一种存储器宏码的布局。上述布局包括第一井引脚区域、第二井引脚区域、以及排列于第一井引脚区域与第二井引脚区域之间的多个存储器位元区域。第一井引脚区域及第二井引脚区域大致上沿着第一方向呈纵向指向。在第一井引脚区域中，上述布局包括多个n型井及多个p型井，一者接在另一者之后沿着第一方向交替排列，每一对相邻的n型井与p型井之间具有井边界；n型井及p型井上的多个主动区，主动区大致上沿着与第一方向垂直的第二方向呈纵向指向；主动区上的多个栅极结构，栅极结构大致上沿着第一方向呈纵向指向；以及多个第一介电特征，第一介电特征大致上沿着第一方向及沿着每个井边界延伸，并完全跨越第一井引脚区域，第一介电特征分隔栅极结构。
在一个实施例中，在第一井引脚区域中，上述布局还包括至少两列的多个第一接点特征，设置于p型井上，以及包括至少两列的多个第二接点特征，设置于n型井上，其中第一接点特征及第二接点特征沿着第一方向被设置于不同的列上。
在另一个实施例中，上述布局还包括存储器宏码的中间部分中的带状区域。存储器位元区域排列于带状区域与每个第一井引脚区域及第二井引脚区域之间。n型井及p型井和井边界亦延伸跨越带状区域。在带状区域中，上述布局还包括n型井及p型井上的多个第二主动区，第二主动区大致上沿着第二方向呈纵向指向；第二主动区上的多个第二栅极结构，第二栅极结构大致上沿着第一方向呈纵向指向；以及多个第二介电特征，大致上沿着第二方向及沿着每个井边界延伸，并完全跨越带状区域，第二介电特征分隔第二栅极结构。
在进一步的实施例中，在带状区域中，上述布局还包括至少两列的多个第一接点特征，设置于p型井上，以及包括至少两列的多个第二接点特征，设置于n型井上，其中第一接点特征及第二接点特征沿着第一方向被设置于不同的列上。
前述内文概述多项实施例或范例的特征，如此可使于本技术领域中技术人员优选地了解本公开的实施方式。本技术领域中技术人员应当理解，他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中技术人员亦需理解，这些等效结构并未脱离本公开的构思及范围，且在不脱离本公开的构思及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims (1)

1.一种半导体装置，包括：
一存储器宏码，其中上述存储器宏码包括：
沿着上述存储器宏码的一第一边缘的一第一井引脚区域；
沿着上述存储器宏码的一第二边缘的一第二井引脚区域，上述第一井引脚区域及上述第二井引脚区域大致上沿一第一方向呈纵向指向；以及
在上述第一井引脚区域与上述第二井引脚区域之间排列的多个存储器位元区域；
其中，在每个上述第一井引脚区域及上述第二井引脚区域中，上述存储器宏码包括：
沿着上述第一方向交替排列的多个n型井及多个p型井，每个上述n型井与相邻的上述p型井之间具有一井边界；
上述n型井及上述p型井上的多个主动区，上述主动区大致上沿着垂直于上述第一方向的一第二方向呈纵向指向；
上述n型井及上述p型井上的一隔离结构，上述隔离结构横亘于上述主动区之间；
上述隔离结构及上述主动区上的多个栅极结构，上述栅极结构大致上沿着上述第一方向呈纵向指向；以及
设置于每个上述井边界的一第一介电层，其中上述第一介电层垂直地延伸穿过上述栅极结构及上述隔离结构，并延伸至上述n型井与上述p型井之中，而上述第一介电层大致上沿着上述第二方向延伸，并穿过上述第一井引脚区域及上述第二井引脚区域中的所有上述栅极结构。
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