KR102486220B1 - 절단 에피 프로세스 및 구조물들 - Google Patents

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Abstract

방법은, 2개의 소스/드레인 트렌치들을 형성하기 위해 기판 위의 2개의 소스/드레인 영역들을 에칭하는 단계; 2개의 소스/드레인 트렌치들 내에 각각 2개의 소스/드레인 피처들을 에피택셜방식으로 성장시키는 단계; 2개의 소스/드레인 피처들에 절단 프로세스를 수행하는 단계; 및 절단 프로세스 후, 2개의 소스/드레인 피처들 위에 접촉 에칭 정지층(contact etch stop layer; CESL)을 퇴적하는 단계를 포함한다.

Description

절단 에피 프로세스 및 구조물들{CUT EPI PROCESS AND STRUCTURES}
본 출원은, 본 개시에 참조에 의해 통합된, 발명의 명칭이 "절단 EPI 프로세스 및 구조물들(Cut EPI Process and Structures)"이고 2020년 2월 27일에 출원된 미국 가출원 제62/982412호의 이익 및 이에 대한 우선권을 주장한다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적 성장을 경험하고 있다. IC 재료와 설계의 기술적 발전으로 각 세대가 이전 세대보다 더 작고 복잡한 회로를 갖는 여러 세대의 IC를 생산하여 왔다. IC 진화 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스들의 개수)는 일반적으로 증가한 반면, 지오메트리(geometry) 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이러한 축소(scaling down) 프로세스는 생산 효율을 증가시키고 연관 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다. 이러한 축소는 또한 IC 프로세싱 및 제조의 복잡성을 증가시키고 있다.
예를 들어, 기능 밀도가 증가함에 따라, 소스/드레인(S/D) 피처를 에피택셜방식으로(epitaxially) 성장시키는 것이 더욱 어려워진다. 한편, 큰 에피택셜 S/D 피처를 갖는 것은 일반적으로 S/D 접촉부 저항을 감소시키기 위해 바람직하다. 반면에, 큰 에피택셜 S/D 피처를 갖는 것은 또한 디바이스들 사이의 간격 요건을 증가시켜, 바람직하지 않게 디바이스 통합을 감소시킨다. S/D 피처들(features) 사이의 간격이 충분하지 않으면 S/D 기능이 병합되어 단락 결함이 발생할 수 있다. 본 개시의 목적은 무엇보다도 이 문제를 해결하고자 한다.
본 개시는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처들이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 이용된다는 것이 강조된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a 및 도 1b는 본 개시의 다양한 양상에 따른 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 2a 및 2b는 도 1의 방법의 실시예에 따른 제조의 중간 단계에서 반도체 디바이스의 일부의 상면도 및 사시도를 도시한다. 도 2aa 및 2ab는 일 실시예에 따른 도 2a의 디바이스의 개략도를 도시한다.
도 2c는 일 실시예에 따른, 도 2a 및 2b의 A-A 라인을 따른 반도체 디바이스의 일부의 단면도를 예시한다. 도 2ca은 대안적 실시예에 따른, 도 2a 및 2b의 A-A 라인을 따른 반도체 디바이스의 일부의 단면도를 예시한다.
도 2d는 일 실시예에 따른, 도 2a 및 2b의 B-B 라인을 따른 반도체 디바이스의 일부의 단면도를 예시한다.
도 3, 4, 5a, 5b, 5c, 5ca, 5d, 6, 6-1, 7, 8a, 8b, 8c, 9, 10, 11, 12, 및 13은 일부 실시예에 따른, 도 1의 방법에 따른 반도체 디바이스를 형성하는 단면도를 도시한다.
도 5ba은 일 실시예에 따른, 도 1의 방법에 따라 반도체 디바이스를 형성하는 상면도를 예시한다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들(arrangements)의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 배향으로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 달리 명시되지 않는 한, 본 명세서에 개시된 특정 기술의 당업자의 지식에 따라 설명된 숫자의 특정 변화(+/- 15% 또는 기타 변화 등) 내에 있는 숫자를 포함한다. 예를 들어, 용어 "약 8 nm"는 6.8 nm 내지 9.2 nm의 치수 범위를 포함할 수 있다.
본 개시는 반도체 제조 프로세스 및 그 구조물에 관한 것으로, 보다 구체적으로는 EPI 성장 후 그리고 그 위에 접촉 에칭 정지층을 퇴적하기 전에 소스/드레인(S/D) 에피택셜(epitaxial; EPI) 피처를 절단하는 프로세스에 관한 것이다. 디바이스 스케일링(scaling)이 계속됨에 따라 EPI 병합 결함이 점점 더 문제가 된다. S/D EPI 공학에서는 일반적으로 전기 성능 고려를 위해 큰 EPI가 필요하다. 그러나 대형 EPI는 관련되지 않은 EPI가 우연히 서로 병합되거나 접촉하는 EPI 병합 결함이 발생하기 쉽다. 본 개시의 일반적인 목적은 S/D EPI에 절단 EPI(또는 절단-EPI) 프로세스를 적용하여 이들이 병합되는 것을 방지하는 것을 포함한다. 개시된 프로세스를 통해 핀이 더 가깝게(또는 더 조밀하게) 설계될 수 있고 S/D EP가 더 크게 성장될 수 있다. 그런 다음 절단-EPI 프로세스를 적용하여 최종 디바이스에서 분리되어야 하는 S/D EPI를 분리한다. 개시된 프로세스는 특히 고급 프로세스 노드의 경우 수율 창을 개선한다.
도 1a 및 도 1b는 본 개시의 각종 양상에 따른 반도체 디바이스를 제조하는 방법의 흐름도이다. 방법(10)은 아래에서 간략하게 설명된다. 동작(12)에서, 방법(10)은 기판, 기판 외측으로 돌출된 핀, 기판 위의 그리고 핀들 사이의 격리 구조물, 및 격리 구조물 및 핀 위의 희생 게이트를 포함하는 구조물을 제공하거나 이 구조물을 제공 받는다. 동작(14)에서, 방법(10)은 S/D 트렌치를 형성하기 위해 핀을 에칭한다. 동작(16)에서, 방법(10)은 S/D 트렌치에서 S/D 피처(또는 S/D EPI)를 에피택셜방식으로 성장시킨다. 일부 S/D 피처가 병합될 수 있다. 동작(18)에서, 방법(10)은 S/D 피처에 절단 프로세스(절단-EPI 프로세스)를 수행한다. 동작(18)의 실시예가 도 1c에 도시되어있다. 절단-EPI 프로세스는 S/D 피처의 일부를 제거한다. 절단-EPI 프로세스는, 동작(16)에서 병합된 S/D 피처를 분리하고, 그리고/또는 병합 여부에 관계없이 인접한 S/D 피처 간의 간격을 증가시킬 수 있다. 또한 절단-EPI 프로세스는 S/D 피처에 거의 수직인(almost vertical) 에칭(약 85 내지 90도)을 적용하며, 에칭 선택도를 조정하여 격리 구조물 및 희생 게이트 상의 하드 마스크의 손실을 최소화한다. 동작(20)에서, 방법(10)은 격리 구조물 및 S/D 피처의 표면 상에 접촉 에칭 정지층(contact etch stop layer; CSEL)을 형성한다. 동작(22)에서, 방법(10)은 CESL 위에 층간 유전체(inter-level dielectric; ILD)층을 형성한다. 동작(24)에서, 방법(10)은 희생 게이트를 하이-k 금속 게이트(high-k metal gate)로 대체한다. 동작(26)에서, 방법(10)은 S/D 피처를 노출시키기 위해 S/D 접촉 홀을 에칭한다. 동작(28)에서, 방법(10)은 S/D 피처의 노출된 부분 상에 규화물 피처를 형성한다. 동작(30)에서, 방법(10)은 규화물 피처 위에 S/D 접촉부부를 형성한다. 방법(10)은 제조를 완료하기 위해 동작(32)에서 추가 단계를 수행할 수 있다. 추가 프로세싱은 본 개시에 의해 고려된다. 추가적인 동작은 방법(10)의 이전, 동안 및 이후에 제공될 수 있고, 설명된 동작 중 일부는 방법(10)의 추가적인 실시예에서 이동, 교체, 또는 제거될 수 있다.
방법(10)의 실시예는 특히 EPI 병합 결함이 우려되는 SRAM 디바이스, 로직 디바이스 및 기타 디바이스에 적용될 수 있다. 절단 EPI 프로세스는 p형 S/D EPI를 서로 분리하고 그리고/또는 n형 S/D EPI를 서로 분리하는 데 적용될 수 있다. 방법(10)의 실시예는 S/D EPI 품질 및 프로세스 견고성을 개선하기 위해 기존 제조 흐름에 쉽게 통합될 수 있다.
방법(10)은 일부 실시예에 따라 방법(10)에 따른 다양한 제조 단계에서 반도체 디바이스(100)의 다양한 상면도, 사시도, 및 단면도를 예시하는 도 2a 내지 13과 관련하여 아래에서 추가로 설명된다. 일부 실시예에서, 디바이스(100)는 저항, 커패시터, 인덕터, 다이오드, p형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n형 전계 효과 트랜지스터(n-type field effect transistor; NFET), FinFET, 나노 시트 FET, 나노 와이어 FET, 기타 유형의 다중 게이트 FET, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 측방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩, 시스템 온 칩(system on chip; SoC) 또는 그 부분의 일부이다. 일부 실시예에서, 디바이스(100)는 비휘발성 랜덤 액세스 메모리(non-volatile random access memory; NVRAM), 플래시 메모리, 전기적으로 소거 가능한 프로그램가능 판독 전용 메모리(electrically erasable programmable read only memory; EEPROM), 전기적으로 프로그램 가능한 판독 전용 메모리(electrically programmable read-only memory; EPROM), 다른 적합한 메모리 유형 또는 이들의 조합과 같은 비휘발성 메모리에 포함된다. 도 2a 내지 13은 본 개시의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화되었다. 추가의 피처들이 디바이스(100)에 추가될 수 있고, 이하에서 설명되는 피처들 중의 일부는 디바이스(100)의 다른 실시예에서 교체, 수정 또는 제거될 수 있다.
동작(12)에서, 방법(10)(도 1a)은 디바이스(100)의 구조물을 제공하며, 그 실시예는 도 2a, 2b, 2c, 및 2d에 도시되어 있다. 특히, 도 2a 및 2b는 실시예에 따른 디바이스(100)의 일부의 상면도 및 사시도를 각각 도시한다; 도 2c는 일 실시예에 따른, 도 2a 및 2b의 A-A 라인을 따른 디바이스(100)의 일부의 단면도를 예시한다; 그리고 도 2d는 일 실시예에 따른, 도 2a 및 2b의 B-B 라인을 따른 디바이스(100)의 일부의 단면도를 도시한다. 도 2ca은 또 다른 실시예에 따른, 도 2a 및 2b의 A-A 라인을 따른 디바이스의 일부의 단면도를 예시한다.
도 2a를 참조하면, 디바이스(100)는 "x" 방향을 따라 길이 방향으로 배향된 활성 영역(103) 및 "x" 방향에 일반적으로 수직인 "y" 방향을 따라 길이 방향으로 배향된 게이트 스택(또는 게이트 구조물)(106)을 포함한다. 본 실시예에서, 활성 영역(103)은 반도체 핀이다. 이하, 활성 영역(103)은 반도체 핀(103) 또는 핀(103)이라고도 한다. 또한, 본 실시예에서, 게이트 스택(106)은 방법(100)의 이후 동작 동안 기능적 게이트 스택으로 대체될 희생(또는 더미) 게이트 스택이다. 본 실시예에서, 게이트 스택(106)을 대체하는 핀(103) 및 기능적 게이트 스택 중 일부는 SRAM 셀(또는 비트)의 일부를 형성한다. 예를 들어, 도 2a는 2개의 SRAM 셀(101 및 101')을 예시한다. 각각의 SRAM 셀(101 및 101')은 2개의 풀업(pullup; PU) 트랜지스터(PU-1 및 PU-2), 4개의 풀다운(pulldown; PD) 트랜지스터(2개의 PD-1 및 2개의 PD-2), 및 4개의 패스 게이트(pass gate; PG) 트랜지스터(2개의 PG-1 및 2개의 PG-2)를 포함한 10개의 트랜지스터를 갖는다. 도 2aa에서 볼 수 있듯이 PU-1 및 PD-1 트랜지스터는 결합되어 인버터(도 2ab의 인버터-1)를 형성하고, PU-2 및 PD-2 트랜지스터는 결합되어 또 다른 인버터(도 2ab의 인버터-2)를 형성한다. 인버터(인버터-1 및 인버터-2)는 교차 결합되어 SRAM 셀(101)의 저장 유닛을 형성한다. 도 2ab는 또한 SRAM 셀(101)의 저장 유닛에 액세스하기 위한 워드 라인(word line; WL), 비트 라인(bit line; BL) 및 비트 라인 바(bit line bar)(
Figure 112020091245917-pat00001
)를 도시한다. WL, BL 및
Figure 112020091245917-pat00002
는 도 2a에 도시되어 있지 않다. IC에서 더 많은 SRAM 셀에 대한 요구가 높았고, 예를 들어, 핀(103) 및/또는 게이트 스택(106)의 피치를 감소시킴으로써 SRAM 셀 밀도를 증가시키기 위한 노력이 취해졌다. 그러나, 조밀하게 패킹 된(packed) 핀(103) 상의 소스/드레인 에피택셜 성장에서 문제가 발생한다. 한편, 큰 에피택셜 S/D 피처를 갖는 것은 일반적으로 디바이스 성능을 증가시키기 위해 바람직하다. 반면, 큰 S/D 피처는 병합되어 단락 결함을 유발할 수 있다. 이 문제는 SRAM 회로에서 특히 두드러지지만 다른 회로에서도 존재한다. 본 개시의 실시예는 이 문제를 해결하고자 한다. 본 개시의 실시예는 SRAM 회로, 논리 회로, 및 다른 유형의 회로에 적용될 수 있다. 또한, 본 개시의 실시예는 도 2a에서 도시된 것과 같은 10-T SRAM 셀들뿐만 아니라 6-T SRAM, 8-T SRAM, 단일 포트 SRAM, 이중 포트 SRAM, 및 다른 메모리 구성과 같은 다른 유형의 SRAM 셀들에 적용될 수 있다.
도 2a 내지 2d를 집합적으로 참조하면, 디바이스(100)는 기판(102)을 포함하고, 그 위에 핀(103) 및 희생 게이트 스택(106)이 형성된다. 디바이스(100)는 또한 핀(103)들을 격리시키기 위한 격리 구조물(104)을 포함한다. 핀(103)은 기판(102)으로부터 그리고 격리 구조물(104) 위로 연장된다. 희생 게이트 스택(106)은 격리 구조물(104) 위에 그리고 모든 핀(103)의 3개의 측부 상에 배치된다. 각각의 희생 게이트 스택(106)은 희생 게이트 유전체층(120), 희생 게이트 유전체층(120) 위의 희생 전극층(122), 및 희생 전극층(122) 위의 하드 마스크층(126)을 포함한다. 디바이스(100)는 희생 게이트 스택(106)의 측벽 상에 그리고 핀(103)의 일부 측벽 상에 게이트 스페이서(124)를 더 포함한다. 도 2ca에 도시된 바와 같은 일부 실시예에서, 디바이스(100)는 핀(103)의 측벽 상에 그리고 격리 구조물(104) 위에 배치되는 핀 측벽 스페이서(124')를 더 포함한다. 핀 측벽 스페이서(124')는 게이트 스페이서(124)와 동일한 재료(들)를 포함할 수 있다. 디바이스(100)의 다양한 피처(또는 구성 요소)는 아래에서 더 설명된다.
기판(102)은 실리콘 웨이퍼와 같이, 본 실시예에서 실리콘(Si) 기판이다. 대안적인 실시예에서, 기판(102)은 게르마늄(Ge)과 같은 다른 원소 반도체; 실리콘 탄화물(SiC), 갈륨 비화물(GaAs), 인듐 비화물(InAs), 및 인듐 인화물(InP)과 같은 화합물 반도체; 또는 실리콘 게르마늄(SiGe), 실리콘 게르마늄 탄화물(SiGeC), 갈륨 비소 인화물(GaAsP), 및 갈륨 인듐 인화물(GaInP)과 같은 합금 반도체를 포함한다. 실시예에서, 기판(102)은 SOI(silicon on insulator) 기판을 포함할 수 있고, 성능 향상을 위해 변형 및/또는 응력을 받을 수 있으며, 에피택셜 영역, 도핑된 영역을 포함하고 그리고/또는 다른 적절한 피처 및 층을 포함할 수 있다.
핀(103)은 실리콘 또는 실리콘 게르마늄과 같은 반도체 재료의 하나 이상의 층을 포함할 수 있다. 핀(103)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들면, 핀(103)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 단일 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로(otherwise) 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 이후 희생층이 제거되고, 그런 다음, 핀(103)을 패터닝하기 위한 마스킹 요소로서 잔여 스페이서 또는 맨드렐(mandrels)이 사용될 수 있다. 예를 들어, 마스킹 요소는, 기판(102) 상에 핀(103)을 남겨두면서 기판(102) 위 또는 내부의 반도체층으로 리세스를 에칭하기 위해 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적당한 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는, 산소-함유 가스, 불소-함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-포함 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-포함 가스(예를 들어, HBr 및/또는 CHBr3), 요오드-함유 가스, 다른 적절한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 구현할 수 있다. 예를 들어, 습식 에칭 프로세스는 희석된 불화수소산(DHF); 수산화나트륨(KOH) 용액; 암모니아; 불화수소산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)을 함유하는 용액; 또는 다른 적합한 습식 에천트 내의 에칭을 포함할 수도 있다. 핀(103)을 형성하기 위한 많은 다른 방법 실시예들이 적당할 수 있다. 디바이스(100)가 나노 시트 디바이스 또는 나노 와이어 디바이스와 같은 게이트 올 어라운드 트랜지스터를 포함하는 일부 실시예에서, 핀(103)은 실리콘층 및 실리콘 게르마늄층이 교대로 적층된 것과 같이 ("z" 방향을 따라) 수직으로 교대로 적층되는 반도체 재료의 다중층을 포함한다.
격리 구조물(104)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 불소 도핑된 실리케이트 유리(fluorine-doped silicate glass: FSG), 로우-k 유전체 재료, 및/또는 다른 적합한 절연 재료를 포함할 수도 있다. 일 실시예에서, 격리 구조물(104)은, (예를 들어, 핀(103)을 형성하는 프로세스의 일부로서) 기판(102) 내부 또는 위에 트렌치를 에칭하고, 트렌치를 절연 재료로 채우며, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스 및/또는 절연 재료에 대한 에칭 백 프로세스를 수행하고, 나머지 절연 재료는 격리 구조물(104)로서 남김으로써 형성된다. 필드(field) 산화물 및 LOCOS(LOCal Oxidation of Silicon)와 같은 다른 유형의 격리 구조물도 적합할 수 있다. 격리 구조물(104)은 예를 들어, 기판(102) 및 핀(103)의 표면 상에 하나 이상의 라이너층(예를 들어, 실리콘 질화물)과 하나 이상의 라이너층 위에 주격리층(main isolating layer)(예를 들어, 실리콘 이산화물)을 갖는 다층 구조물을 포함할 수 있다.
희생 게이트 유전체층(120)은 실리콘 산화물(예를 들면, SiO2) 또는 실리콘 산 질화물(예를 들면, SiON)과 같은 유전체 재료를 포함할 수 있고, 화학적 산화, 열 산화, 원자 층 퇴적(atomic layer deposition; ALD), CVD, 및/또는 다른 적당한 방법에 의해 형성될 수 있다. 희생 게이트 전극층(122)은 다결정 실리콘(poly-Si) 또는 다른 재료(들)를 포함할 수 있고 저압 화학 증기 퇴적(low-pressure chemical vapor deposition; LPCVD) 및 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)와 같은 적절한 퇴적 프로세스에 의해 형성될 수 있다. 하드 마스크층(126)은 실리콘 산화물 및/또는 실리콘 질화물과 같은 유전체 재료의 하나 이상의 층을 포함할 수 있고 CVD 또는 다른 적절한 방법에 의해 형성될 수 있다. 다양한 층(120, 122 및 126)은 포토리소그래피 및 에칭 프로세스에 의해 패터닝될 수 있다. 게이트 스페이서(124)(및 선택적인 핀 측벽 스페이서(124'))는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 다른 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있고, 재료의 하나 또는 다수의 층을 포함할 수 있다. 게이트 스페이서(124)는 격리 구조물(104), 핀(103), 및 희생 게이트 스택(106) 위에 블랭킷으로서 스페이서 재료를 퇴적함으로써 형성될 수 있다. 그 다음, 스페이서 재료는 이방성 에칭 프로세스에 의해 에칭되어 격리 구조물(104), 하드 마스크층(126), 및 핀(103)의 상단 표면을 노출시킨다. 희생 게이트 스택(106)의 측벽 상의 스페이서 재료의 일부는 게이트 스페이서(124)가 된다. 인접한 게이트 스페이서(124)는 디바이스(100)의 S/D 영역에서 핀(103)의 일부를 노출시키는 개구부(107)를 제공한다.
동작(14)에서, 방법(10)(도 1a)은 핀(103)을 에칭하여 도 3에 도시된 바와 같이 S/D 트렌치(105)를 형성한다. 동작(14)은 하나 이상의 포토리소그래피 프로세스 및 에칭 프로세스를 포함할 수 있다. 예를 들어, 포토리소그래피 프로세스는 에칭되지 않을 디바이스(100)의 구역을 덮는 마스킹 요소를 형성할 수 있다. 마스킹 요소는 핀(103)이 에칭되는 개구부를 제공한다. 실시예에서, 이전에 논의된 바와 같이, 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적당한 프로세스를 포함할 수 있다. 또한, 에칭 프로세스는 핀(103)의 재료에 대해 선택적으로 조정되고, 게이트 스페이서(124), 하드 마스크층(126) 및 격리 구조물(104)에 대해 에칭하지 않는다(또는 최소한으로 에칭한다). 도 3에 도시된 실시예에서, 에칭 프로세스는 핀(103)의 상단 표면이 격리 구조물(104)의 상단 표면 아래로 떨어질 때까지 핀(103)을 리세스한다. 에칭 프로세스 후에, 후속 에피택셜 성장 프로세스를 위해 내부의 다양한 표면이 준비되도록 트렌치(105)를 세정 화학 재료로 세정하는 세정 프로세스가 수행될 수 있다. 세정 화학 재료는 플루오르화 수소산(HF) 용액, 희석된 HF 용액, 또는 기타 적절한 세정 용액 일 수 있다.
동작(16)에서, 방법(10)(도 1a)은 도 4에 도시된 바와 같이 S/D 트렌치(105) 내에 S/D 피처(108)를 에피택셜방식으로 성장시킨다. 에피택셜 S/D 피처(108)는 각각의 트렌치(105)를 채우고 트렌치(105)로부터 더 성장한다. 디바이스(100)가 핀 측벽 스페이서(124')를 포함하는 실시예에서, 핀 측벽 스페이서(124')의 높이는 임의의 측방향 성장 전에 에피택셜 피처(108)의 성장을 원하는 높이로 촉진하기 위해 사용될 수 있다. 트렌치(105)로부터(또는 핀 측벽 스페이서(124')로부터) 성장하면, S/D 피처(108)는 상이한 결정면(crystalline facets)의 상이한 성장 속도로 인해 수직 및 측방향으로 확장된다. 예를 들어, 결정질 실리콘의 성장 속도는 결정 방향(예를 들면, 실리콘 결정의 [100], [111], 및 [110] 방향)에 따라 다르다. 실리콘 게르마늄 결정의 성장 속도도 상이한 결정 방향에 따라 상이하다. 에피택셜 성장 프로세스는 실리콘 기반 전구체를 사용하는 LPCVD 프로세스, 선택적 에피택셜 성장(selective epitaxial growth; SEG) 프로세스, 또는 순환 퇴적 및 에칭(cyclic deposition and etching; CDE) 프로세스일 수 있다. 예를 들어, 실리콘 결정은 디클로로실란(SiH2Cl2)을 전구체로 사용하여 LPCVD로 성장될 수 있다. 또 다른 예를 들어, 실리콘 게르마늄 결정은 에칭 가스로서 HCl을 그리고 H2에 약 1% 내지 약 10%의 GeH4를 함유할 수 있는 퇴적 가스로서 GeH4 및 H2의 가스 혼합물을 사용하는 CDE 프로세스로 형성될 수 있다. 에피택셜 피처(108)는 융기된 S/D 피처를 형성하기에 적합한 반도체 재료를 포함한다. 일 실시예에서, 에피택셜 피처(108)는 붕소 또는 인듐과 같은 하나 이상의 p형 도펀트로 도핑된 실리콘 게르마늄(SiGe)을 포함한다. 또 다른 실시예에서, 에피택셜 피처(108)는 인 또는 비소와 같은 하나 이상의 n형 도펀트로 도핑된 실리콘 게르마늄을 포함한다. 도핑은 에피택셜 성장 프로세스와 함께 현장 또는 현장 외에서 수행될 수 있다. 또한, S/D 피처(108)는 상이한 도펀트 농도를 갖는 다중층으로 성장될 수 있다. 본 실시예에서, S/D 피처(108)는 3개의 층(108a, 108b 및 108c)을 포함한다. 층(108a)(외부층)은 층(108b)(내부층) 위에 있고, 층(108c)(상단층)은 층(108a 및 108b) 둘 다의 위에 있다. 일 실시예에서, 내부층(108b)은 외부층(108a) 및 상단층(108c)보다 높은 도펀트 농도로 도핑된다. 상단층(108c)은 S/D 접촉부를 위한 로딩 구역을 제공할 수 있다. p형 S/D 피처(108)에 대한 실시예에서, 내부층(108b)은 외부층(108a) 및 상단층(108c)보다 높은 Ge 함량(원자%) 및 더 높은 도펀트 농도를 포함한다.
일반적으로 S/D 피처(108)를 큰 부피로 성장시키는 것이 바람직하다. 예를 들어, 이것은 S/D 전극의 전도성을 증가시키고 S/D 접촉부 면적을 증가시킬 수 있다. 그러나, 디바이스 축소가 계속되고 이웃하는 핀(103) 사이의 간격이 축소됨에 따라, 이웃하는 S/D 피처(108)를 건드리지 않고 큰 S/D 피처(108)를 성장시키는 것이 점점 더 어려워진다. 예를 들어, 도 4에 도시된 실시예에서, 2개의 S/D 피처(108)는 에피택셜 성장 동안 서로 접촉(또는 병합)하기에 충분히 크다. 일부 예에서, 이러한 병합은 의도되고 유익한데, 예를 들어, 두 트랜지스터의 소스(또는 드레인) 전극은 디바이스(100)에서 공유 소스(또는 드레인)이다. 이러한 경우에, 2개의 S/D 피처(108)는 후속 제조 단계에서 병합된 채로 있을 수 있다. 그러나, 일부 다른 경우에, 이러한 병합은 의도되지 않은 것이며, 병합된 S/D 피처(108)를 최종 구조물에 남겨두면 단락 결함이 발생할 수 있다. 방법(10)의 실시예는 아래에서 추가로 논의되는 바와 같이, 디바이스(100)의 최종 구조물에서 분리된 상태로 유지되어야 하는 병합된 S/D 피처(108)를 분리하기 위한 절단-EPI 프로세스를 포함한다. 절단-EPI 프로세스는 또한 가깝지만 병합되지 않은 S/D 피처(108)를 부분적으로 제거하여 이들 사이의 간격을 증가시킨다. 이것은 S/D 접촉부 형성을 위한 프로세스 창(process window)을 증가시키고 그리고/또는 디바이스의 장기적인 신뢰도를 증가시킬 수 있다. 또한, 절단-EPI 프로세스를 적용함으로써, 절단-EPI 프로세스를 사용하지 않는 설계보다 핀(103)이 보다 조밀하게 배치될 수 있다. 앞서 논의된 바와 같이, 핀(103)을 더 조밀하게 패킹하면 회로 밀도가 높아져 오늘날의 IC 설계자와 제조업체에게 매우 바람직한다.
동작(18)에서, 방법(10)(도 1a)은 S/D 피처(108)에 절단-EPI 프로세스를 수행한다. 절단-EPI 프로세스는 퇴적, 포토리소그래피, 및 에칭과 같은 다양한 프로세스를 포함할 수 있다. 절단-EPI 프로세스의 실시예는 하위 동작(18a, 18b, 18c, 및 18d)을 포함하는 도 1c에 도시되어있다. 추가적인 하위 동작은 도 1c에 도시된 하위 동작 이전, 동안 및 이후에 제공될 수 있고, 설명된 하위 동작 중 일부는 동작(18)의 추가적인 실시예에 대해 이동, 교체, 또는 제거될 수 있다.
도 1c를 참조하면, 하위 동작(18a)은 도 5a에 도시된 바와 같이 디바이스(100) 위에 반사 방지 코팅(anti-reflective coating; ARC)층(110)을 형성한다. ARC층(110)은 격리 구조물(104) 및 S/D 피처(108) 위의 다양한 트렌치를 채우고 평평한 상부 표면을 제공한다. 하위 동작(18a)은 또한 ARC층(110) 위에 Si-풍부 하드 마스크층과 같은 중간층(111)을 형성한다. 하위 동작(18b)은 예를 들어, 스핀 코팅에 의해 중간층(111) 위에 레지스트층(112)을 형성하고, 레지스트층(112)에 대해 노광 전 베이킹 프로세스를 더 수행할 수 있다.
하위 동작(18c)(도 1c)은 마스크를 사용하여 레지스트층(112)에 대한 노광 프로세스를 수행한 후 노광 후 베이킹 프로세스 및 현상 프로세스를 수행한다. 노광 프로세스 중에, 레지스트층(112)은 방사선 에너지(예를 들면, UV 광, DUV 광 또는 EUV 광)에 노출되고, 이때 마스크는 마스크의 마스크 패턴 및/또는 마스크 유형에 따라 레지스트층(112)에 대하여 방사선을 차단, 투과, 및/또는 반사하고, 그래서 마스크 패턴과 대응하는 이미지가 레지스트층(112)에 투영된다. 레지스트층(112)이 방사선 에너지에 민감하기 때문에, 레지스트층(112)의 노출된 부분은 화학적으로 변화하고, 레지스트층(112)의 노출된(또는 노출되지 않은) 부분은 레지스트층(112)의 특성 및 현상 프로세스에서 사용하는 현상액의 특성에 따라 현상 프로세스 중에 용해된다. 현상 후, 패터닝된 레지스트층(112)은 마스크에 대응하는 레지스트 패턴(레지스트 패턴(112)으로 지칭됨)을 포함한다.
도 5b 및 도 5ba은 각각 실시예에 따른 ARC층(110), 중간층(111), 및 레지스트 패턴(112)을 갖는 디바이스(100)의 단면도 및 상면도를 도시한다. 도 5ba에 도시된 바와 같이, 레지스트 패턴(112)은 2개의 핀(103) 사이에 있고 상면도에서 2개의 핀(103)과 평행한 개구부(113)를 포함한다. 도 5b 및 5ba에 도시된 바와 같이, 개구부(113)는 병합된 S/D 피처(108) 바로 위의 구역에 대응한다. 레지스트 패턴(112)의 마스크 부분은 동작(18)에 의해 에칭되지 않을 디바이스(100)의 구역을 덮는다. 본 실시예에서, 개구부(113)는 SRAM 셀에서 PU-1 및 PU-2 트랜지스터에 대해 성장된 에피택셜 S/D 피처를 절단하도록 설계된다(SRAM 셀 실시예의 논의에 대해 도 2a, 2aa, 및 2ab를 참조함). 즉, 개구부(113)는 p형 에피택셜 S/D 피처를 분리하도록 설계된다. 동일한 유형(p형 또는 n형)의 S/D 피처가 동시에 성장되어 프로세스 효율성을 향상시킬 수 있다. 예를 들어, PU-1 및 PU-2 트랜지스터와 같은 p형 트랜지스터에 대한 S/D 피처는 동시에 성장될 수 있으며, PD-1, PD-2, PG-1, 및 PG-2 트랜지스터와 같은 n형 트랜지스터에 대한 S/D 피처는 동시에 성장될 수 있다. 따라서, 동일한 유형의 S/D 피처는 에피택셜 성장 프로세스 동안 병합될 수 있다. 도시된 실시예의 n형 트랜지스터의 경우, S/D 피처의 병합은 문제가 아니라 디바이스 성능을 높이기 위해 바람직하다. 예를 들어, SRAM 셀(101)(또는 SRAM 셀(101'))의 2개의 PG-1 트랜지스터는 그들의 S/D 피처가 병합되게 할 수 있다. 2개의 PG-1 트랜지스터, 2개의 PD-1 트랜지스터, 및 각각의 SRAM 셀(101 및 101')에 있는 2개의 PD-2 트랜지스터에 대해서도 동일하다. 도시된 실시예의 p형 트랜지스터(PU-1 및 PU-2)에 대해, 그것의 S/D 피처의 병합은 결함을 야기할 것이다. 따라서, 본 실시예는 PU-1 및 PU-2 트랜지스터 상의 S/D 피처를 분리하기 위해 절단-EPI 프로세스를 적용한다.
일부 실시예에서, ("y" 방향을 따른) 개구부(113)의 폭(w1)은 2개의 인접한 핀(103) 사이의 공간보다 작거나 동일하다. 폭(w1)이 2개의 인접한 핀(103) 사이의 공간보다 큰 경우, 절단-EPI 프로세스는 너무 많은 S/D 피처를 제거할 수 있다. 일부 실시예에서 폭(w1)이 2개의 인접한 핀(103) 사이의 공간보다 작을 때, 개구부(113)는 PU-1 및 PU-2 상의 S/D 피처가 매칭 성능을 제공할 수 있도록 2개의 인접한 핀(103)에 가능한 한 등거리에 가깝게 배치된다. 일부 실시예에서, PU-1 트랜지스터에 대한 개구부(113)의 에지와 핀(103)의 에지 사이의 거리(d1-1)와 PU-2 트랜지스터에 대한 개구부(113)의 에지와 핀(103)의 에지 사이의 거리(d1-2)는, 예를 들어, 서로에 대해 +/- 10% 차이 내에서 거의 동일할 수 있다. 절단될 S/D 피처들 간의 매칭 성능이 필요하지 않은 설계에서는 거리 d1-1과 d1-2 사이의 차이가 더 클 수 있다. 일부 실시예에서, 거리 d1-1 및 d1-2 각각은 에칭 프로세스를 위한 충분한 마진을 허용하기 위해 약 5 nm 내지 약 8 nm보다 크게 설계되고, 폭(w1)은 포토리소그래피를 위한 충분한 마진을 허용하기 위해 약 20nm보다 크게 설계되고, d1-1, d1-2 및 w1의 합계는 두 개의 인접한 핀(103) 사이의 공간과 동일하다. 본 개시는 개구부(113)에 추가하여 또는 그 대신에 다른 개구부를 갖는 레지스트 패턴(112)을 고려한다. 또한, 노광 프로세스는 무마스크(maskless) 리소그래피, 전자빔(e-beam) 기록, 이온빔 기록, 또는 이들의 조합과 같은 다른 방법에 의해 구현 또는 교체될 수 있다.
하위 동작(18d)(도 1c)은 레지스트 패턴(112)의 개구부(들)(113)를 통해 중간층(111), ARC층(110) 및 S/D 피처(108)를 에칭한다. 도 5c는 일 실시예의 결과 구조물을 도시한다. 본 실시예에서, 에칭 프로세스는 "z" 방향을 따라 이방성(수직 또는 준 수직(near-vertical))이다. 본 개시에서, "준 수직" 방향은 "z" 방향으로부터 +/- 10도 이내(예를 들면, +/- 5도 이내)에 있는 방향(즉, 기판(202)의 상단 표면에 대한 법선)이다. 이방성 에칭을 사용하면 S/D 피처(108)의 부피를 보존하는 데 도움이 된다. 일 실시예에 있어서, 에칭 프로세스는 이방성 건식 프로세스이다. 예를 들어, 건식 에칭 프로세스는, 산소-함유 가스, 불소-함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드-함유 가스, 다른 적절한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 구현할 수 있다. 에칭 프로세스는 S/D 피처(108), ARC층(110), 및 중간층(111)의 재료에 대해 선택적으로 조정되며, 게이트 스페이서(124), 하드 마스크층(126), 및 격리 구조물(104)에 대해 에칭하지 않는다(또는 최소한으로 에칭한다). 일부 실시예에서, 하위 동작(18d)은 상이한 에칭 화학을 사용하여 ARC층(110) 및 S/D 피처(108)를 에칭한다. 예를 들어, 하위 동작(18d)은 ARC층(110)의 재료(들)에 대해 선택적인 에칭 제를 사용하여 개구부(113) 내의 S/D 피처(108)를 노출시켜 ARC층(110)을 먼저 에칭할 수 있다. 그 후, 하위 동작(18d)은 S/D 피처(108)의 재료(들)에 선택적인 또 다른 에천트를 사용하여 개구부(113)를 통해 S/D 피처(108)를 에칭한다. 이방성 에칭의 결과로, 절단된 각각의 S/D 피처(108)에는 수직 또는 준 수직 표면(또는 측부)(114)이 제공된다(도 5c). 앞에서 개시된 바와 같이, "준 수직" 방향은 "z" 방향으로부터 +/- 10도 이내(예를 들면, +/- 5도 이내)에 있는 방향(즉, 기판(202)의 상단 표면에 대한 법선)이다. 따라서, 준 수직 표면(114)은 기판(102)의 상단 표면에 수직인 표면 또는 기판(102)의 상단 표면에 수직인 평면에 대해 +/- 5도 이내의 각도를 형성하는 표면이다. 특히, 2개의 인접한 S/D 피처(108) 상의 표면(114)은 "y" 방향을 따라 서로 대면한다(또는 대향한다). 도 5c에 도시된 바와 같이, S/D 피처(108)의 다른 표면(115)은 일반적으로 경사지고 수직 또는 준 수직이 아니다. 따라서, 표면(115)(EPI 재료의 자연 성장면(natural growth facets)으로 형성됨)은 표면(114)(절단-EPI 프로세스에 의해 형성됨)과는 다른 프로파일을 갖는다.
일부 실시예에서, 하위 동작(18d)은 또한 도 5ca에 도시된 바와 같이 격리 구조물(104)로 약간 에칭될 수 있다. 도 5ca을 참조하면, 2개의 S/D 피처(108) 사이의 격리 구조물(104)의 구역도 에칭되어 딥(104a)을 생성한다. 딥(104a)은 이 단면도에서 U자형 또는 곡선 형으로 나타날 수 있다. 딥(104a)은 "z" 방향을 따라 깊이 h2만큼 격리 구조물(104) 내로 연장된다. 일부 실시예에서, 깊이(h2)는 약 5 nm 내지 약 20 nm 범위 내이다. 딥(104a)을 갖는 것은 에피택셜 피처(108)가 충분히 절단되었다는 표시이다. 또한 도 5ca에 도시된 바와 같이, 에피택셜 피처(108)는 "z" 방향을 따라 높이(h1)를 갖는다. 일부 실시예에서, 높이(h1)는 약 45 nm 내지 약 65 nm 범위 내이다.
에칭이 완료된 후에, 하위 동작(18d)은 레지스트 패턴(112), 중간층(111) 및 ARC층(110)을 디바이스(100)로부터 제거하는데, 예를 들어, 레지스트 패턴(112), 중간층(111), 및 ARC층(110)에 선택적인 레지스트 스트립핑, 애싱, 또는 다른 적절한 프로세스를 사용한다. 도 5d는 일 실시예에 따른 동작(18)이 완료된 후의 디바이스(100)의 단면도를 도시한다. 도 5d에 도시된 바와 같이, 2개의 S/D 피처(108) 각각은 절단되고(그리고 부분적으로 제거됨) 수직 또는 준 수직 표면(114)이 제공된다. 각각의 S/D 피처(108)는 표면(114)보다 더 완만하게 경사진 다른 표면(115)을 더 포함한다. 표면(115)은 또한 경사진 표면(115)으로서 지칭된다. 경사진 표면(115) 및 표면(114) 중 일부는 각각의 소스/드레인 피처(108)가 성장되는 핀(103)의 서로 반대측에 있는 측부 상에 있다. 또한, 표면(114)은 표면(115)을 통해 S/D 피처(108)의 상단 지점 및 하단 표면에 접속된다. 2개의 S/D 피처(108) 상의 2개의 표면(114)은 "y" 방향을 따라 서로 마주보고 있으며, 도 5ba을 참조하여 위에서 논의된 개구부(113)의 폭(w1)과 대략 동일한 거리만큼 분리된다. 표면(114)과 핀(103)의 가장 가까운 에지 사이의 거리(d2)는 도 5ba을 참조하여 위에서 논의된 거리 d1-1 또는 d1-2와 대략 동일하다. 또한, 표면(114)과 핀(103)의 중앙선 사이에 거리(d3)가 있다. 다양한 실시예에서, d2 대 d3의 비는 약 1/2 내지 약 3/4, 예컨대, 약 5/7 내지 약 2/3의 범위 내이다. 더 큰 비율은 절단이 핀(103)의 에지에서 더 멀리 떨어져 있음을 나타낸다. 비율이 너무 작으면(예를 들어, 1/2 미만), 너무 많은 에피택셜 피처(108)가 불필요하게 제거되고 나머지 에피택셜 피처(108)는 좋은 성능을 제공하지 않을 수 있다. 비율이 너무 크면(예를 들면, 3/4 초과), 절단이 불충분했을 수 있고, 에피택셜 병합 결함이 여전히 존재할 수 있다. 일부 실시예에서, w1 및 2xd3의 합계는 핀(103)의 중앙선 대 중앙선 피치(p1)와 동일하다. 일부 실시예에서, 피치(p1)에 대한 핀의 폭(w2)의 비는 약 4 내지 약 6의 범위 내에 있다. 절단-EPI 프로세스로 인해 w2 대 p1의 비율은 절단-EPI 프로세스를 사용하지 않는 다른 설계보다 크다. 즉, 절단-EPI 프로세스를 사용하면 본 실시예에서 핀 밀도를 증가시킨다.
도 5d에 도시되고 도 4를 참조하여 앞서 논의된 바와 같이, 본 실시예의 에피택셜 피처(108)는 내부층(108b) 위에 외부층(108a) 및 층(108a 및 108b) 모두 위의 상부층(108c)으로 형성되고, 구체적으로 도시되지 않은 다른 층을 포함할 수 있다. 내부층(108b)은 외부층(108a)보다 높은 도펀트 농도를 포함한다. 상단층(108c)은 ("z" 방향을 따라) 에피택셜 피처(108)의 상단에서 두께(t1)를 갖는다. 외부층(108a)은 에피택셜층(108)의 경사진 측벽(115)에서 (y-z 평면에서 45°방향을 따라) 두께(t2)를 갖고, 에피택셜층(108)의 가장 넓은 부분에서 두께(t3)를 갖는다. 일 실시예에서, 두께(t1, t2, t3) 각각은 약 2nm 내지 약 4nm의 범위 내일 수 있다. 또한, 두께(t2)는 일부 실시예에서 두께 t1 및 t3 모두보다 클 수 있다. 내부층(108b)은 핀(103)의 중앙선과 정렬된 "z" 방향을 따른 높이(h3)를 갖는다. 일부 실시예에서, 높이(h3)는 약 30 nm 내지 약 40 nm 범위 내일 수 있다. 또한, 일부 실시예에서, t1 대 h3의 비는 약 1/15 내지 약 1/10의 범위 내이다. 비율이 너무 작으면(즉, 상단층(108c)이 너무 얇다면), 상단층(108c)은 S/D 접촉부를 형성할 때 후속 에칭 프로세스를 유지하기에 충분한 부피를 갖지 못할 수 있다. 이 비율이 너무 크면 일부 경우에서 총 S/D 저항이 너무 클 수 있는데, 상단층(108c)은 내부층(108b)보다 낮은 도펀트 농도를 갖고 또한 S/D 피처가 p형일 때 내부층(108b)보다 낮은 Ge 농도를 포함할 수 있기 때문이다. 내부층(108b)은 핀(103)의 중앙선으로부터 거리(d4)까지 수평으로 연장되고, 외부층(108a)은 핀(103)의 중앙선으로부터 거리(d5)까지 수평으로 연장된다. 일 실시예에서, d4 및 d5는 모두 절단-EPI 프로세스로 인해 d3보다 크다. 또한, 거리 d4 및 d5 각각은 전체적으로 큰 에피택셜 피처를 달성하기 위해 핀 피치(p1)의 절반보다 클 수 있다. 절단-EPI 프로세스로 인해 에피택셜 병합 결함을 유발할 위험이 없다.
동작(20)에서, 방법(10)(도 1a)은 격리 구조물(104), S/D 피처(108), 게이트 스페이서(124), 및 희생 게이트 스택(106)의 다양한 표면 위에 접촉 에칭 정지층(CESL)(116)을 형성한다. 도 6에 도시된 바와 같이(단순화를 위해 S/D 피처(108)의 다양한 층은 도시되지 않음), CESL(116)은 격리 구조물(104)의 상단 표면 및 S/D 피처(108)의 표면(114 및 115) 위에 형성된다. 절단-EPI 프로세스가 도 5ca에 도시된 것과 같이, 격리 구조물(104)의 상단 표면에 딥(104a)을 초래하는 대안적인 실시예에서, CESL(116)은 또한 도 6-1에 묘사되어 있는 것과 같이 딥(104a)의 상단 표면 위에 퇴적된다. CESL(116)은 실리콘 질화물, 실리콘 산질화물, 산소(O) 또는 탄소(C) 원소를 갖는 실리콘 질화물, 및/또는 다른 재료를 포함할 수 있으며, CVD, PVD, ALD, 또는 다른 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, CESL(116)은 위에서 논의된 다양한 표면을 따라 실질적으로 균일한 두께로 퇴적된다.
동작(22)에서, 방법(10)(도 1a)은 실시예에 따라 도 7에 도시된 바와 같이 CESL(116) 위에 층간 유전체(inter-level dielectric; ILD)층(118)을 형성한다. ILD층(118)은 TEOS(tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 또는 BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass) 및/또는 다른 적합한 유전체 재료와 같은 도핑된 실리콘 산화물을 포함할 수 있다. ILD층(118)은 PECVD(plasma enhanced CVD), FCVD(flowable CVD), 또는 다른 적절한 방법에 의해 형성될 수 있다. ILD층(118)은 희생 게이트 스택들(106) 사이 및 S/D 피처들(108) 사이의 다양한 트렌치를 채운다.
동작(24)에서, 방법(10)(도 1a)은 희생 게이트 스택(106)을 기능적 게이트 스택(130)으로 대체한다. 이를 게이트 대체 프로세스(또는 대체 게이트 프로세스)라고한다. 게이트 대체 프로세스의 일 실시예는 도 2a 및 2b의 B-B 라인을 따라 디바이스(100)를 예시하는 도 8a, 8b, 및 8c에 예시된다. 일 실시예에서, 동작(24)은 도 8a에 도시된 바와 같이 하드 마스크층(126)의 상단 표면을 노출시키기 위해 디바이스(100)에 대해 CMP 프로세스를 수행한다. 그 다음, 동작(24)은 하드 마스크층(126), 희생 게이트 전극층(122) 및 희생 게이트 유전체층(120)을 제거하기 위해 하나 이상의 에칭 프로세스를 수행한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 이들의 조합, 또는 다른 적당한 에칭 프로세스를 포함할 수 있다. 에칭 프로세스는 하드 마스크층(126), 희생 게이트 전극층(122), 및 희생 게이트 유전체층(120)의 재료에 대해 선택적으로 조정되며, ILD층(118), CESL(116) 및 핀(103)에 대해 에칭하지 않는다(또는 최소한으로 에칭한다). 도 8b에 도시된 바와 같이, 에칭 프로세스는 2개의 대향하는 게이트 스페이서(124) 사이에 게이트 트렌치(125)를 생성한다. 게이트 트렌치(125)는 핀(103)의 채널 영역을 노출시킨다. 디바이스(100)가 나노시트 디바이스 또는 나노와이어 디바이스와 같은 게이트 올 어라운드 디바이스를 포함하는 실시예들에서, 동작(24)은 게이트 트렌치들(125) 내에서 채널 릴리스(release) 프로세스를 더 수행하고, 여기서 핀들(103)의 일부 층들은 제거되고, 반도체 채널층들은 S/D 피처들(108) 사이에 부유되고(suspended) S/D 피처들(108)에 접속된다. 게이트 트렌치(125)가 형성된 후(선택적으로 반도체 채널층이 릴리스된 후), 동작(24)은 도 8c에 도시된 바와 같이 각각의 게이트 트렌치(125) 내에 기능 게이트 스택(130)을 퇴적한다. 일 실시예에서, 기능 게이트 스택(130)은 게이트 유전체층(131) 및 게이트 유전체층(131) 위의 게이트 전극층(132)을 포함한다. 게이트 유전체층(131)은 하프늄 산화물, 지르코늄 산화물, 란타늄 산화물, 티타늄 산화물, 이트륨 산화물, 및 스트론튬 티타네이트와 같은 하이-k 유전체 재료를 포함할 수 있다. 게이트 유전체층(131)은 화학적 산화, 열 산화, 원자층 퇴적(atomic layer deposition; ALD), 화학 증기 퇴적(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 기능 게이트 스택(130)은 게이트 유전체층(131)과 핀(103) 사이의 계면층을 더 포함한다. 계면층은 실리콘 이산화물, 실리콘 산질화물, 또는 다른 적절한 재료를 포함할 수 있다. 일부 실시예에서, 게이트 전극층(132)은 n-유형 또는 p-유형 일함수층 및 금속 충전층을 포함한다. 예를 들어, n형 일함수층은 티타늄, 알루미늄, 탄탈륨 탄화물, 탄탈륨 탄질화물, 탄탈륨 실리콘 질화물, 또는 이들의 조합과 같이 충분히 낮은 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, p형 일함수층은 티타늄 질화물, 탄탈륨 질화물, 루테늄, 몰리브덴, 텅스텐, 백금, 또는 이들의 조합과 같이 충분히 큰 유효 일함수를 갖는 금속을 포함할 수 있다. 예를 들어, 금속 충전층은 알루미늄, 텅스텐, 코발트, 구리 및/또는 다른 적절한 재료를 포함할 수 있다. 게이트 전극층(132)은 CVD, PVD, 도금, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 기능 게이트 스택(130)은 하이-k 유전체층 및 금속층(들)을 포함하기 때문에, 하이-k 금속 게이트라고도 한다.
동작(26)에서, 방법(10)(도 1b)은 ILD층(118) 및 CESL(116)을 에칭하여 도 9에 도시된 바와 같이 S/D 접촉 홀(140)을 형성한다. 도 9를 참조하면, 접촉 홀(140)은 S/D 피처(108)의 일부를 노출시킨다. 동작(26)은 포토리소그래피 프로세스 및 에칭 프로세스와 같은 다양한 프로세스를 포함할 수 있다. 예를 들어, 동작(26)은 포토리소그래피 프로세스를 사용하여 디바이스(100) 위에 패터닝된 마스크를 형성할 수 있다. 패터닝된 마스크는 에칭될 디바이스(100)의 구역에 대응하는 개구부를 제공한다. 그 다음, 동작(26)은 접촉 홀(140)을 형성하기 위해 패터닝된 마스크의 개구부를 통해 하나 이상의 에칭 프로세스를 수행한다. 하나 이상의 에칭 프로세스는 ILD층(118) 및 CESL(116)의 재료에 대해 선택적으로 조정되고 S/D 피처(108)에 대해 에칭하지 않는다(또는 거의 에칭하지 않는다). 동작(26)의 결과로, S/D 피처(108)의 일부가 접촉 홀(140)에서 노출된다. 특히, 접촉 홀(140)의 적어도 일부는 S/D 피처(108)의 경사진 표면(115)의 일부뿐만 아니라 수직 또는 준 수직 표면(114)을 노출시킨다. 도 9에 도시된 실시예에서, 좌측의 접촉 홀(140)은 표면(114)의 일부와 표면(115)의 일부를 노출시키고, CESL(116)은 표면(114)의 하부 및 표면(115)의 나머지 부분에 배치된다. 또한, S/D 피처(108)의 비대칭 형상으로 인해, 접촉 홀(140)은 경사진 표면(115)에 착지하는 반대쪽 측부 상에서보다 표면(114)을 따라 더 깊게 에칭된다. 더 깊은 접촉 홀은 S/D 접촉부를 만들기 위해 S/D 피처(108)의 더 많은 표면을 노출시켜, S/D 접촉 저항을 감소시킨다. 우측의 접촉 홀(140)은 CESL(116)에 의해 여전히 완전히 덮여 있는 표면(114)을 노출시키지 않는다. 본 개시는 다양한 실시예에서 접촉 홀(140)이 표면(114)을 노출시키거나 노출시키지 않을 수 있거나 표면(114)의 일부 또는 전체를 노출시킬 수 있음을 고려한다.
동작(28)에서, 방법(10)(도 1b)은 도 10에 도시된 바와 같이 S/D 피처(108)의 노출된 표면 위에 규화물 피처(142)를 형성한다. 도 10을 참조하면, 규화물 피처(142)는 접촉 홀(140)에 노출되는 S/D 피처(108)의 표면 상에 형성된다. 특히, 규화물 피처(142)의 일부는 표면(114)의 상단부와 같은 수직 또는 준 수직 표면(114) 상에 형성된다. 일 실시예에서, 동작(28)은, 하나 이상의 금속을 접촉 홀(140)에 퇴적하는 것, 하나 이상의 금속과 S/D 피처(108) 사이의 반응을 유발하여 규화물 피처(142)를 생성하도록 디바이스(100)에 대해 어닐링 프로세스를 수행하는 것, 및 하나 이상의 금속의 미반응 부분을 제거하고 규화물 피처(142)를 접촉 홀(140)에 노출된 채로 남겨두는 것을 포함한다. 하나 이상의 금속은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 백금(Pt), 이테르븀(Yb), 이리듐(Ir), 에르븀(Er), 코발트(Co) 또는 이들의 조합(예를 들어, 둘 이상의 금속 합금)을 포함할 수 있고, CVD, PVD, ALD, 또는 기타 적절한 방법을 사용하여 퇴적될 수 있다. 규화물 피처(142)는, 티타늄 규화물(TiSi), 니켈 규화물(NiSi), 텅스텐 규화물(WSi), 니켈-백금 규화물(NiPtSi), 니켈-백금-게르마늄 규화물(NiPtGeSi), 니켈-게르마늄 규화물(NiGeSi), 이터븀 규화물(YbSi), 백금 규화물(PtSi), 이리듐 규화물(IrSi), 에르븀 규화물(ErSi), 코발트 규화물(CoSi), 또는 기타 적합한 화합물을 포함할 수 있다.
동작(30)에서, 방법(10)(도 1b)은 도 11에 도시된 바와 같이 규화물 피처(142) 위에 S/D 접촉부(144)를 형성한다. 일 실시예에서, S/D 접촉부(144)는 접촉 홀(140)의 하단 및 측벽 상의 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 금속 충전층의 금속 재료가 ILD층(118)으로 확산되는 것을 방지하는 기능을 한다. 전도성 장벽층은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 기타 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 구리(Cu), 또는 기타 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금, 또는 기타 적절한 프로세스에 의해 형성될 수 있다. 도 11에 도시된 바와 같이, 접촉부(144)의 일부는 수직 또는 준 수직 표면(114)과 ILD층(118)의 측벽 사이에 ("y" 방향을 따라) 측방향으로 배치될 수 있다.
도 12는 격리 구조물(104)이 딥(104a)을 포함하는 동작(30) 이후의 디바이스(100)의 또 다른 실시예를 도시한다(도 5ca 및 6-1 참조). CESL(116)은 딥(104a)의 표면 위에 형성되고 ILD층(118)은 딥(104a)의 나머지 공간을 채운다. 도 13은 디바이스(100)가 핀 측벽 스페이서(124')를 포함하는 동작(30) 후 디바이스(100)의 또 다른 실시예를 도시한다(도 2ca 참조). S/D 피처(108)는 핀(103)으로부터 2개의 대향하는 핀 측벽 스페이서(124') 사이의 공간을 통해 연장된다. CESL(116)은 핀 측벽 스페이서(124')의 다양한 표면 위에 배치된다.
동작(32)에서, 방법(10)(도 1b)은 디바이스(100)의 제조를 완료하기 위한 추가적인 단계를 수행한다. 예를 들어, 이 방법은, 다양한 프로세스를 수행하여 게이트 스택(130)에 전기적으로 결합된 게이트 접촉부를 형성하고 S/D 접촉부(144)를 디바이스(100)의 다른 부분에 접속하는 금속 상호접속부를 형성하여 완전한 IC를 형성할 수 있다. 또한, 도 2a 내지 13에 도시된 실시예가 핀(103)을 포함하지만(따라서 FinFET에 적용 가능함), 본 개시는 이에 제한되지 않으며, 개시된 기술은 S/D EPI 프로세스를 개선하기 위해 평면 트랜지스터 또는 다른 유형의 다중 게이트 트랜지스터에 적용될 수 있다.
제한하고자 하는 것은 아니지만, 본 개시 내용의 실시예는 다음 이점 중 하나 이상을 제공한다. 첫째, 핀 규정을 위한 설계 창이 완화되는데, 즉, EPI 병합 결함에 대한 걱정 없이 핀이 더 가깝게 설계될 수 있다. 이를 통해 추가 축소가 가능하다. 둘째, EPI 병합 결함이 제거되어 제조 수율이 향상된다. 셋째, S/D EPI는 한 측부가 준 수직으로 형성되는 비대칭 프로파일을 가지고 있다. 이 측부는 접촉 에칭 중에 더 완만한 경사를 갖는 다른 측부보다 더 깊게 노출될 수 있다. 이것은 일반적으로 소스/드레인 접촉 구역을 확대하고 소스/드레인 접촉 저항을 감소시킨다.
하나의 예시적인 양상에서, 본 개시는 방법에 대한 것이고, 이 방법은, 2개의 소스/드레인 트렌치들을 형성하기 위해 기판 위의 2개의 소스/드레인 영역을 에칭하는 단계; 2개의 소스/드레인 트렌치들 내에 2개의 소스/드레인 피처들을 각각 에피택셜방식으로 성장시키는 단계; 2개의 소스/드레인 피처에 절단 프로세스를 수행하는 단계; 및 절단 프로세스 후, 2개의 소스/드레인 피처 위에 접촉 에칭 정지층(CESL)을 퇴적하는 단계를 포함한다.
일부 실시예에서, 본 방법은, CESL 위에 층간 유전체(inter-level dielectric; ILD)층을 퇴적하는 단계; 소스/드레인 피처를 노출시키기 위해 ILD층 및 CESL을 관통하여 접촉 홀들을 에칭하는 단계; 및 접촉 홀들 내에 접촉부들을 형성하는 단계를 더 포함한다. 추가적인 실시예에서, ILD층을 퇴적하는 단계 후에 그리고 접촉 홀을 에칭하는 단계 전에, 본 방법은 희생 게이트를 소스/드레인 피처들 중 적어도 하나에 인접한 하이-k 금속 게이트로 대체하는 단계를 더 포함한다.
방법의 실시예에서, 2개의 소스/드레인 트렌치들은 2개의 반도체 핀들 위에 각각 형성된다. 본 방법의 또 다른 실시예에서, 2개의 소스/드레인 피처들은 절단 프로세스가 수행되기 전에 병합되고 절단 프로세스에 의해 분리된다. 본 방법의 실시예에서, 절단 프로세스를 수행하는 단계는, 2개의 소스/드레인 피처들의 재료에 선택적인 이방성 에칭을 적용하는 단계를 포함한다.
2개의 소스/드레인 피처들은 상면도에서 일반적으로 서로 평행한 2개의 핀들 위에 형성되는 본 방법의 일부 실시예에서, 절단 프로세스를 수행하는 단계는, 상면도에서 2개의 핀들 사이에 있고 일반적으로 2개의 핀들과 평행한 개구부를 갖는 패터닝된 마스크를 형성하는 단계를 포함한다.
본 방법의 일부 실시예에서, 절단 프로세스는 또한 기판 위의 격리 구조물을 에칭하여, 격리 구조물 내에 그리고 2개의 소스/드레인 피처들 사이에 딥을 초래한다. 추가 실시예에서, CESL이 딥의 표면 상에 퇴적된다.
또 다른 예시적인 양상에서, 본 개시는 기판, 기판 위의 격리 구조물, 기판으로부터 그리고 격리 구조물 위로 연장된는 2개의 핀들, 및 격리 구조물 위에 있고 핀들과 맞물리는 희생 게이트드을 갖는 구조물을 제공하는 단계를 포함하는 방법에 대한 것이다. 본 방법은, 2개의 소스/드레인 트렌치들을 나란히 형성하기 위해 소스/드레인 영역들 내의 2개의 핀들을 에칭하는 단계; 2개의 소스/드레인 트렌치들 내에 2개의 소스/드레인 피처들을 에피택셜방식으로 성장시키는 단계; 2개의 소스/드레인 피처들에 절단 프로세스를 수행하는 단계; 절단 프로세스 후, 2개의 소스/드레인 피처들 위에 접촉 에칭 정지층(CESL)을 퇴적하는 단계; CESL 위에 층간 유전체(ILD)층을 퇴적하는 단계; 및 희생 게이트를 하이-k 금속 게이트로 대체하는 단계를 더 포함한다.
실시예에서, 희생 게이트를 대체하는 단계 후, 본 방법은, ILD층 및 CESL을 관통하고 2개의 소스/드레인 피처들을 노출시키는 접촉 홀들을 에칭하는 단계 및 접촉 홀들 내에 접촉부들을 형성하는 단계를 더 포함한다. 추가적인 실시예에서, 접촉부들을 형성하는 단계 전에, 본 방법은, 접촉 홀들 내에 노출된 2개의 소스/드레인 피처들 위에 규화물 피처를 형성하는 단계를 더 포함한다.
실시예에서, 절단 프로세스를 수행하는 단계는, 구조물 위에 반사 방지 코팅(anti-reflective coating; ARC)층을 형성하는 단계; ARC층 위에 포토레지스트층을 형성하는 단계; 상면도에서 2개의 핀들 사이에 있고 일반적으로 2개의 핀들과 평행한 개구부를 형성하기 위해 포토레지스트층을 패터닝하여 단계; 및 개구부를 통해 2개의 소스/드레인 피처들을 에칭하는 단계를 포함한다.
실시예에서, 절단 프로세스를 수행하는 단계는, 2개의 소스/드레인 피처들에 이방성 에칭 프로세스를 적용하는 단계를 포함한다. 실시예에서, 절단 프로세스를 수행하는 단계는, 에피택셜방식으로 성장시키는 동안 병합된 2개의 소스/드레인 피처들을 분리한다.
또 다른 예시적인 양상에서, 본 개시는 디바이스에 대한 것이고, 이 디바이스는, 기판; 기판 위의 격리 구조물; 기판으로부터 그리고 격리 구조물 위로 연장되는 2개의 핀들; 두 개의 핀 위에 각각 있고 상면도에서 2개의 핀들의 길이 방향에 일반적으로 수직인 제1 방향을 따라 나란히 있는 2개의 소스/드레인 피처들 - 2개의 소스/드레인 피처들 각각은 준 수직 측부를 가지며, 2개의 준 수직 측부들은 제1 방향을 따라 서로 마주봄 - ; 2개의 소스/드레인 피처들 각각의 준 수직 측부의 적어도 하부 상에 배치된 접촉 에칭 정지층(contact etch stop layer); 및 2개의 소스/드레인 피처들 위에 그리고 CESL 위에 배치된 접촉 피처들을 포함한다.
본 디바이스의 일부 실시예에서, 격리 구조물은 2개의 소스/드레인 피처들 사이의 딥을 포함하고, CESL이 또한 딥의 표면 상에 배치된다. 본 디바이스의 일부 실시예에서, 2개의 소스/드레인 피처들 각각은 경사진 측부들을 더 포함하고, 경사진 측부들 및 준 수직 측부는 각각의 소스/드레인 피처가 성장된 핀의 서로 반대측에 있는 측부들 상에 있다. 본 디바이스의 일부 실시예에서, CESL은 또한, 2개의 소스/드레인 피처들의 경사진 측부들 상에 배치된다.
실시예에서, 본 디바이스는, 2개의 소스/드레인 피처들 각각의 준 수직 측부의 적어도 상부에 배치된 규화물 피처들을 더 포함하고, 접촉 피처들이 규화물 피처들 상에 배치된다.
전술한 바는 본 기술분야의 숙련자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예들의 피처의 개요를 설명하였다. 본 분야의 당업자는 여기서 소개된 실시예들의 동일한 목적들을 수행하거나 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 또한, 본 분야의 숙련자라면 이런 등가의 구성이 본 개시의 정신 및 범위로부터 이탈하지 않으며 또한 이들은 본 개시의 정신 및 범위로부터의 이탈 없이 여기에서 다양한 변화, 치환, 및 변경이 이루어질 수 있음을 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
2개의 소스/드레인 트렌치들을 형성하기 위해 기판 위의 2개의 소스/드레인 영역들을 에칭하는 단계;
상기 2개의 소스/드레인 트렌치들 내에 2개의 소스/드레인 피처들을 각각 에피택셜방식으로(epitaxially) 성장시키는 단계;
상기 2개의 소스/드레인 피처들에 절단 프로세스를 수행하는 단계; 및
상기 절단 프로세스 후, 상기 2개의 소스/드레인 피처들 위에 접촉 에칭 정지층(contact etch stop layer; CESL)을 퇴적하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 CESL 위에 층간 유전체(inter-level dielectric; ILD)층을 퇴적하는 단계;
상기 소스/드레인 피처들을 노출시키기 위해 상기 ILD층 및 상기 CESL을 관통하여 접촉 홀들을 에칭하는 단계; 및
상기 접촉 홀들 내에 접촉부들을 형성하는 단계
를 더 포함하는, 방법.
실시예 3. 실시예 2에 있어서, 상기 ILD층을 퇴적하는 단계 후에 그리고 상기 접촉 홀들을 에칭하는 단계 전에,
희생 게이트를 상기 소스/드레인 피처들 중 적어도 하나에 인접한 하이-k 금속 게이트(high-k metal gate)로 대체하는 단계를 더 포함하는, 방법.
실시예 4. 실시예 1에 있어서, 상기 2개의 소스/드레인 트렌치들은 2개의 반도체 핀들 위에 각각 형성되는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 2개의 소스/드레인 피처들은 상기 절단 프로세스가 수행되기 전에 병합되고 상기 절단 프로세스에 의해 분리되는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 절단 프로세스를 수행하는 단계는, 상기 2개의 소스/드레인 피처들의 재료에 선택적인 이방성 에칭을 적용하는 단계를 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 2개의 소스/드레인 피처들은 상면도에서 서로 평행한 2개의 핀들 위에 형성되고, 상기 절단 프로세스를 수행하는 단계는, 상기 상면도에서 상기 2개의 핀들 사이에 있고 상기 2개의 핀들과 평행한 개구부를 갖는 패터닝된 마스크를 형성하는 단계를 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서, 상기 절단 프로세스는 또한 상기 기판 위의 격리 구조물을 에칭하여, 상기 격리 구조물 내에 그리고 상기 2개의 소스/드레인 피처들 사이에 딥(dip)을 초래하는 것인, 방법.
실시예 9. 실시예 8에 있어서, 상기 CESL이 상기 딥의 표면 상에 퇴적되는 것인, 방법.
실시예 10. 방법에 있어서,
기판, 상기 기판 위의 격리 구조물, 상기 기판으로부터 그리고 상기 격리 구조물 위로 연장되는 두 개의 핀들, 및 상기 격리 구조물 위에 있고 상기 핀들과 맞물리는(engaging) 희생 게이트들을 갖는 구조물을 제공하는 단계;
2개의 소스/드레인 트렌치들을 나란히 형성하기 위해 소스/드레인 영역들 내의 상기 2개의 핀들을 에칭하는 단계;
상기 2개의 소스/드레인 트렌치들 내에 2개의 소스/드레인 피처들을 에피택셜방식으로 성장시키는 단계;
상기 2개의 소스/드레인 피처들에 절단 프로세스를 수행하는 단계;
상기 절단 프로세스 후, 상기 2개의 소스/드레인 피처들 위에 접촉 에칭 정지층(CESL)을 퇴적하는 단계;
상기 CESL 위에 층간 유전체(ILD)층을 퇴적하는 단계; 및
상기 희생 게이트들을 하이-k 금속 게이트들로 대체하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서, 상기 희생 게이트들을 대체하는 단계 후,
상기 ILD층 및 상기 CESL을 관통하고 상기 2개의 소스/드레인 피처들을 노출시키는 접촉 홀들을 에칭하는 단계; 및
상기 접촉 홀들 내에 접촉부들을 형성하는 단계
를 더 포함하는, 방법.
실시예 12. 실시예 11에 있어서, 상기 접촉부들을 형성하는 단계 전에,
상기 접촉 홀들 내에 노출된 2개의 소스/드레인 피처들 위에 규화물 피처를 형성하는 단계를 더 포함하는, 방법.
실시예 13. 실시예 10에 있어서, 상기 절단 프로세스를 수행하는 단계는,
상기 구조물 위에 반사 방지 코팅(anti-reflective coating; ARC)층을 형성하는 단계;
상기 ARC층 위에 포토레지스트층을 형성하는 단계;
상면도에서 상기 2개의 핀들 사이에 있고 일반적으로 상기 2개의 핀들과 평행한 개구부를 형성하기 위해 상기 포토레지스트층을 패터닝하는 단계; 및
상기 개구부를 통해 상기 2개의 소스/드레인 피처들을 에칭하는 단계
를 포함하는 것인, 방법.
실시예 14. 실시예 10에 있어서, 상기 절단 프로세스를 수행하는 단계는, 상기 2개의 소스/드레인 피처들에 이방성 에칭 프로세스를 적용하는 단계를 포함하는 것인, 방법.
실시예 15. 실시예 10에 있어서, 상기 절단 프로세스를 수행하는 단계는, 상기 에피택셜방식으로 성장시키는 동안 병합된 상기 2개의 소스/드레인 피처들을 분리하는 것인, 방법.
실시예 16. 디바이스에 있어서,
기판;
상기 기판 위의 격리 구조물;
상기 기판으로부터 그리고 상기 격리 구조물 위로 연장되는 2개의 핀들;
상기 2개의 핀들 위에 각각 있고 상면도에서 상기 2개의 핀들의 길이 방향에 수직인 제1 방향을 따라 나란히 있는 2개의 소스/드레인 피처들 - 상기 2개의 소스/드레인 피처들 각각은 준 수직 측부(near-vertical side)를 갖고, 상기 2개의 준 수직 측부들은 상기 제1 방향을 따라 서로 마주봄 - ;
상기 2개의 소스/드레인 피처들 각각의 상기 준 수직 측부의 적어도 하부 상에 배치된 접촉 에칭 정지층(CESL); 및
상기 2개의 소스/드레인 피처들 위에 그리고 상기 CESL 위에 배치된 접촉 피처들
을 포함하는 디바이스.
실시예 17. 실시예 16에 있어서, 상기 격리 구조물은 상기 2개의 소스/드레인 피처들 사이의 딥을 포함하고, 상기 CESL이 또한 상기 딥의 표면 상에 배치되는 것인, 디바이스.
실시예 18. 실시예 16에 있어서, 상기 2개의 소스/드레인 피처들 각각은 경사진 측부들을 더 포함하고, 상기 경사진 측부들 및 상기 준 수직 측부는 상기 각각의 소스/드레인 피처가 성장된 핀의 서로 반대측에 있는 측부들 상에 있는 것인, 디바이스.
실시예 19. 실시예 18에 있어서, 상기 CESL은 또한, 상기 2개의 소스/드레인 피처들의 경사진 측부들 상에 배치되는 것인, 디바이스.
실시예 20. 실시예 16에 있어서,
상기 2개의 소스/드레인 피처들 각각의 준 수직 측부의 적어도 상부 상에 배치된 규화물 피처들을 더 포함하고, 상기 접촉 피처들이 상기 규화물 피처들 상에 배치되는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    2개의 소스/드레인 트렌치들을 형성하기 위해 기판 위의 2개의 소스/드레인 영역들을 에칭하는 단계;
    상기 2개의 소스/드레인 트렌치들 내에 2개의 소스/드레인 피처들을 각각 에피택셜방식으로(epitaxially) 성장시키는 단계;
    상기 2개의 소스/드레인 피처들에 절단 프로세스를 수행하는 단계 - 상기 소스/드레인 피처들의 각각은 상기 절단 프로세스에 의해 형성된 절단 표면과 상기 에피택셜방식의 성장에 의해 형성된 복수의 비절단 표면들을 가짐 - ; 및
    상기 절단 프로세스 후, 상기 절단 표면 및 비절단 표면들과 접촉하는 접촉 에칭 정지층(contact etch stop layer; CESL)을 상기 절단 표면 및 비절단 표면들 위에 컨포멀하게 퇴적하는 단계
    를 포함하고,
    상기 CESL은 상기 소스/드레인 피처들의 각각의 상기 복수의 비절단 표면들과 직접 접촉하는 것인, 방법.
  2. 제1항에 있어서,
    상기 CESL 위에 층간 유전체(inter-level dielectric; ILD)층을 퇴적하는 단계;
    상기 소스/드레인 피처들을 노출시키기 위해 상기 ILD층 및 상기 CESL을 관통하여 접촉 홀들을 에칭하는 단계; 및
    상기 접촉 홀들 내에 접촉부들을 형성하는 단계
    를 더 포함하는, 방법.
  3. 제1항에 있어서, 상기 2개의 소스/드레인 트렌치들은 2개의 반도체 핀들 위에 각각 형성되는 것인, 방법.
  4. 제1항에 있어서, 상기 2개의 소스/드레인 피처들은 상기 절단 프로세스가 수행되기 전에 병합되고 상기 절단 프로세스에 의해 분리되는 것인, 방법.
  5. 제1항에 있어서, 상기 절단 프로세스를 수행하는 단계는, 상기 2개의 소스/드레인 피처들의 재료에 선택적인 이방성 에칭을 적용하는 단계를 포함하는 것인, 방법.
  6. 제1항에 있어서, 상기 2개의 소스/드레인 피처들은 상면도에서 서로 평행한 2개의 핀들 위에 형성되고, 상기 절단 프로세스를 수행하는 단계는, 상기 상면도에서 상기 2개의 핀들 사이에 있고 상기 2개의 핀들과 평행한 개구부를 갖는 패터닝된 마스크를 형성하는 단계를 포함하는 것인, 방법.
  7. 방법에 있어서,
    기판, 상기 기판 위의 격리 구조물, 상기 기판으로부터 그리고 상기 격리 구조물 위로 연장되는 두 개의 핀들, 및 상기 격리 구조물 위에 있고 상기 핀들과 맞물리는(engaging) 희생 게이트들을 갖는 구조물을 제공하는 단계;
    2개의 소스/드레인 트렌치들을 나란히 형성하기 위해 소스/드레인 영역들 내의 상기 2개의 핀들을 에칭하는 단계;
    상기 2개의 소스/드레인 트렌치들 내에 2개의 소스/드레인 피처들을 에피택셜방식으로 성장시키는 단계;
    상기 2개의 소스/드레인 피처들을 분리하기 위해 절단 프로세스를 수행하는 단계 - 상기 소스/드레인 피처들의 각각은 제1 표면 및 제2 표면을 가지며, 상기 제1 표면은 상기 절단 프로세스에 의해 형성된 준 수직 표면(near-vertical surface)이고, 상기 제2 표면은 상기 에피택셜방식의 성장에 의해 형성된 경사진 표면(sloped surface)임 - ;
    상기 절단 프로세스 후, 상기 제1 표면 및 제2 표면과 접촉하는 접촉 에칭 정지층(CESL)을 상기 제1 표면 및 제2 표면 위에 컨포멀하게 퇴적하는 단계;
    상기 CESL 위에 층간 유전체(ILD)층을 퇴적하는 단계; 및
    상기 희생 게이트들을 하이-k 금속 게이트들로 대체하는 단계
    를 포함하고,
    상기 CESL은 상기 소스/드레인 피처들의 각각의 상기 제2 표면과 직접 접촉하는 것인, 방법.
  8. 디바이스에 있어서,
    기판;
    상기 기판 위의 격리 구조물;
    상기 기판으로부터 그리고 상기 격리 구조물 위로 연장되는 2개의 핀들;
    상기 2개의 핀들 위에 각각 있고 상면도에서 상기 2개의 핀들의 길이 방향에 수직인 제1 방향을 따라 나란히 있는 2개의 소스/드레인 피처들 - 상기 2개의 소스/드레인 피처들 각각은 준 수직 측부(near-vertical side) 및 경사진 측부(sloped side)를 갖고, 상기 2개의 준 수직 측부들은 상기 제1 방향을 따라 서로 마주보며, 상기 경사진 측부들 및 상기 준 수직 측부들은 상기 각각의 소스/드레인 피처가 성장된 핀의 서로 반대측에 있는 측부들 상에 있음 - ;
    상기 2개의 소스/드레인 피처들 각각의 상기 준 수직 측부의 적어도 하부 상에 배치된 접촉 에칭 정지층(CESL); 및
    상기 2개의 소스/드레인 피처들 위에 그리고 상기 CESL 위에 배치된 접촉 피처들
    을 포함하며,
    상기 접촉 피처들은 상기 2개의 소스/드레인 피처들 각각의 상기 경사진 측부에서보다 상기 준 수직 측부에서 더 아래쪽으로 연장되어 있는 것인, 디바이스.
  9. 제8항에 있어서, 상기 격리 구조물은 상기 2개의 소스/드레인 피처들 사이의 딥을 포함하고, 상기 CESL이 또한 상기 딥의 표면 상에 배치되는 것인, 디바이스.
  10. 제8항에 있어서, 상기 CESL은 또한, 상기 2개의 소스/드레인 피처들의 상기 경사진 측부들 상에 배치되는 것인, 디바이스.
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