KR102414182B1 - 반도체 소자 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 소자는, nFET 영역과 pFET 영역을 포함하는 기판 상에 배치되는 핀(fin) 구조, 핀 구조 상에 배치되는 게이트 구조, 및 게이트 구조에 인접하는 소스/드레인 구조를 포함하되, nFET 영역에 형성된 소스/드레인 구조는 n형 불순물을 1.8e21/㎤ 이상의 농도로 포함하는 에피택셜 층으로, 외곽 표면에는 실리콘(Si) 및 저머늄(Ge)을 포함하고, 내부에는 실리콘(Si)을 포함하되 저머늄(Ge)을 포함하지 않고, 최상면과 접하는 경사면이 핀 구조의 상면과 이루는 각도는 54.7°보다 작다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 더욱 상세하게는 핀 구조의 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 소자에 관한 것이다.
고용량 및 고집적의 소자 구현을 위하여, 반도체 소자의 크기는 점점 더 작아지고 있다. 단위 면적당 반도체 소자의 집적도를 늘리기 위하여, 반도체 소자 개개의 크기를 줄이고 반도체 소자들 간의 간격을 좁힘으로써, 반도체 소자의 밀도를 높이고 있다. 그러나 2차원 평면 구조의 반도체 소자는 반도체 소자의 크기가 줄어듦에 따라 수평 채널의 길이가 짧아지는 단채널 효과(Short Channel Effect)가 발생할 수 있다. 이러한 단채널 효과를 방지하기 위하여, 핀 구조의 전계 효과 트랜지스터(FinFET)가 채용되고 있다. 핀 구조의 전계 효과 트랜지스터는 그 구조적인 특징으로 인하여, 유효 채널 길이를 확보하여 단채널 효과를 방지할 수 있고 게이트 폭을 증가시켜 동작 전류의 크기를 증가시킬 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 우수한 전기적 특성 및 제조 효율을 갖는 반도체 소자를 구현하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 반도체 소자는, nFET 영역과 pFET 영역을 포함하는 기판 상에 배치되는 핀(fin) 구조; 상기 핀 구조 상에 배치되는 게이트 구조; 및 상기 게이트 구조에 인접하는 소스/드레인 구조;를 포함하되, 상기 nFET 영역에 형성된 상기 소스/드레인 구조는 n형 불순물을 1.8e21/㎤ 이상의 농도로 포함하는 에피택셜 층으로, 외곽 표면에는 실리콘(Si) 및 저머늄(Ge)을 포함하고, 내부에는 실리콘(Si)을 포함하되 저머늄(Ge)을 포함하지 않고, 최상면과 접하는 경사면이 상기 핀 구조의 상면과 이루는 각도는 54.7°보다 작다.
본 발명의 기술적 사상에 의한 반도체 소자는, 기판 상에 배치되는 핀(fin) 구조; 상기 핀 구조 상에 배치되는 게이트 구조; 및 상기 게이트 구조에 인접하는 소스/드레인 구조;를 포함하되, 상기 소스/드레인 구조는 인접하는 소스/드레인 구조와 (110) 결정면으로 결합된(merged) 소스/드레인 결합체를 형성하고, 상기 소스/드레인 결합체의 외곽 표면은 내부와 서로 다른 종류의 물질을 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자는, nFET 영역과 pFET 영역을 포함하는 기판 상에 배치되는 핀(fin) 구조; 상기 핀 구조 사이에 배치되는 소자 분리막; 상기 핀 구조 상에 배치되는 게이트 구조; 및 상기 게이트 구조에 인접하는 소스/드레인 구조;를 포함하되, 상기 nFET 영역에 형성된 상기 소스/드레인 구조는 상기 핀 구조가 상기 소자 분리막 위로 돌출되는 부분인 핀 구조의 상부 패턴; 및 상기 핀 구조의 상부 패턴의 상면 및 측면에 형성된 선택적 에피택셜 성장(selective epitaxial growth, SEG)을 포함하고, 상기 선택적 에피택셜 성장의 최상면과 접하는 경사면이 상기 핀 구조의 상부 패턴의 상면과 이루는 각도는 54.7°보다 작고, 상기 선택적 에피택셜 성장의 외곽 표면은 실리콘(Si) 및 저머늄(Ge)을 포함하고, 내부는 실리콘(Si)을 포함하되 저머늄(Ge)을 포함하지 않는다.
본 발명의 기술적 사상에 의한 반도체 소자는, 소스/드레인 구조의 결정면에 따른 에피택셜 층의 성장을 조절하여, 인접하는 소스/드레인 구조 사이의 접촉 영역을 크게함으로써, 우수한 전기적 특성을 가질 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 개념도이다.
도 2는 핀 구조의 전계 효과 트랜지스터에 대한 개략적인 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에 대한 개략적인 사시도이다.
도 4a 내지 도 4g는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 개념도이다.
도 1의 (a)를 참조하면, 일 실시예의 반도체 소자(1000)는 메모리 셀 어레이 영역(1010) 및 메모리 셀 어레이 영역(1010)의 주변으로 주변 회로 영역(1020)을 포함할 수 있다.
메모리 셀 어레이 영역(1010)에는 메모리 소자가 배치될 수 있다. 상기 메모리 소자는 예를 들어, SRAM(Static Random Access Memory), DRAM(Dynamic RAM), MRAM(Magnetic RAM), PRAM(Phase change RAM), RRAM(Resistive RAM), 플래시 메모리(Flash Memory) 등일 수 있으나, 이에 한정되는 것은 아니다.
주변 회로 영역(1020)에는 메모리 셀 어레이 영역(1010)에 배치된 메모리 소자를 구동하는데 필요한 회로 소자가 배치될 수 있다. 상기 회로 소자는 예를 들어, 읽기 회로(read circuit), 쓰기 회로(write circuit) 등일 수 있으나, 이에 한정되는 것은 아니다.
도 1의 (b)를 참조하면, 다른 실시예의 반도체 소자(1100)는 로직 영역(1110)과 SRAM 영역(1120)을 포함할 수 있다.
일부 실시예들에서, 로직 영역(1110)에는 후술하는 본 발명의 기술적 사상에 의한 반도체 소자(도 4f의 10, 도 5d의 20, 도 6d의 30, 도 7d의 40) 중 어느 하나가 배치될 수 있다. 다른 실시예들에서, 로직 영역(1110)에는 후술하는 본 발명의 기술적 사상에 의한 반도체 소자(10, 20, 30, 40) 중 어느 하나와 다른 하나가 서로 조합되어 배치될 수 있다.
예시적으로 로직 영역(1110)과 SRAM 영역(1120)을 도시하였으나 이에 한정되는 것은 아니고, 로직 영역(1110)과 다른 메모리 소자가 형성되는 영역, 예를 들어, DRAM, MRAM, PRAM, RRAM, 플래시 메모리 등이 형성되는 영역이 적용될 수 있다.
도 2는 핀 구조의 전계 효과 트랜지스터에 대한 개략적인 단면도이다.
도 2를 참조하면, 기판(101)에 형성된 핀 구조(110)의 상면에 에피택셜 층(Epitaxial Layer)으로 형성된 소스/드레인 구조(201) 및 게이트 구조체(120)를 포함하는 전계 효과 트랜지스터의 단면도를 개략적으로 도시한 것이다.
핀 구조의 전계 효과 트랜지스터는 2차원 평면 구조의 전계 효과 트랜지스터와는 달리, 소스/드레인 구조(201)의 영역이 소자 분리막(103)에 의하여 제한되지 않는 특징을 가진다. 구성하는 물질에 따른 에피택셜 층의 결정면의 성장률이 다르기 때문에, 소스/드레인 구조(201)의 프로파일은 마름모, 육각형, 또는 팔각형 등의 패싯(facet)을 형성할 수 있다. 소스/드레인 구조(201)는 에피택셜 층의 성장에 따라, 인접한 소스/드레인 구조(201)에서 성장되는 에피택셜 층과 접촉 영역 또는 결합된(merged) 영역(이하, 접촉 영역으로 칭함)을 형성할 수 있다.
로직 영역(1110, 도 1 참조)에 배치되는 반도체 소자의 성능 향상 요구에 대한 방안으로, 컨택 저항을 낮추기 위하여 고농도의 불순물을 포함하는 소스/드레인 구조(203)를 형성하는 추세이다. 이러한 고농도의 불순물은 에피택셜 층의 상방 및 측방을 구성하는 결정면, 예를 들어, (111) 결정면의 성장을 더욱 촉진하여, 인접한 고농도의 불순물을 포함하는 소스/드레인 구조(203) 사이의 접촉 영역이 줄어들 수 있다. 이러한 줄어든 접촉 영역으로 인하여 후속 공정에서 컨택 플러그 형성 시, 접촉 영역에 크랙이 발생하는 등의 결함이 발생할 수 있다. 결과적으로, 인접한 고농도의 불순물을 포함하는 소스/드레인 구조(203) 사이의 줄어든 접촉 영역은 반도체 소자의 전기적 특성 및 제조 효율에 영향을 미칠 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에 대한 개략적인 사시도이다.
도 3을 참조하면, 반도체 소자(10)는 기판(101) 상에 소스/드레인 결합체(240)를 포함하는 핀 구조의 전계 효과 트랜지스터를 포함할 수 있다.
구체적으로 설명하면, 반도체 소자(10)는 기판(101), 소자 분리막(103), 핀 구조들(110), 소스/드레인 결합체(240), 및 게이트 구조체(120)를 포함할 수 있다.
기판(101)은 실리콘(Si), 예를 들어, 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 물론, 기판(101)의 재질이 실리콘에 한정되는 것은 아니다. 일부 실시예들에서, 기판(101)은 저머늄(Ge) 등의 Ⅳ족 반도체, 실리콘저머늄(SiGe)이나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
기판(101)은 실리콘 벌크(Si bulk) 기판을 기반으로 할 수도 있고, 또는 SOI(Silicon On Insulator) 기판을 기반으로 할 수 있다. 반도체 소자(10)에서, 기판(101)은 실리콘 벌크 기판을 기반으로 할 수 있다. 또한, 기판(101)은 벌크나 SOI 기판에 한하지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(Polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 한 기판일 수도 있다.
도시하지는 않았지만, 기판(101)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 다양한 구조체들을 포함할 수 있다. 또한, 기판(101)은 도핑되는 불순물 이온의 종류에 따라 p형 기판 또는 n형 기판을 구성할 수 있다.
기판(101) 상에 형성되는 소자들의 종류에 따라 기판(101)은 다양한 영역으로 분류될 수 있다. 예를 들어, 기판(101)은 로직 소자 또는 연산 소자가 형성되는 로직 영역 및 메모리 소자가 형성되는 메모리 영역으로 분류될 수 있다. 물론, 기판(101)의 영역이 로직 영역 및 메모리 영역으로만 구별되는 것은 아니다. 예를 들어, 기판(101) 상에 형성되는 소자들의 종류에 따라, 3개 이상의 영역으로 나누어질 수도 있다.
소자 분리막(103)은 기판(101) 상에 소정의 높이를 가지고 배치되며, 절연 물질로 형성될 수 있다. 예를 들어, 소자 분리막(103)은 산화막, 질화막, 또는 산질화막 중 어느 하나를 포함할 수 있다. 상기 소자 분리막(103)은 핀 구조들(110)의 사이에 배치됨으로써, 핀 구조들(110) 각각을 전기적으로 분리하는 기능을 할 수 있다.
핀 구조들(110)은 제1 방향(X 방향)을 따라 복수로 배치되고, 상기 제1 방향(X 방향)과 수직하는 제2 방향(Y 방향)으로 상호 평행하게 연장하는 구조를 가질 수 있다. 핀 구조들(110)은 기판(101)으로부터 시작하여 상기 제1, 제2 방향(X, Y 방향)과 각각 수직하는 제3 방향(Z 방향)으로 연장된 구조를 가질 수 있다. 핀 구조들(110)은 기판(101)을 기반으로 형성될 수 있다. 따라서, 핀 구조들(110)은 기판(101)과 동일한 재질로 형성될 수 있다.
한편, 제2 방향(Y 방향)으로 게이트 구조체(120)의 양 측면의 핀 구조들(110)의 상면에 불순물 이온이 고농도로 도핑되어 소스/드레인 결합체(240)를 형성할 수 있다.
소스/드레인 결합체(240)는 고농도의 인(P)을 불순물로 포함하는 에피택셜 층으로, 외곽 표면에는 실리콘(Si) 및 저머늄(Ge)을 포함하고, 내부에는 실리콘(Si)을 포함하되 저머늄(Ge)을 포함하지 않도록 형성될 수 있다. 본 발명의 기술적 사상에 의한 반도체 소자(10)는 디자인 룰에 따른 소정의 수치를 만족시키는 폭을 가지면서도, 충분한 크기의 접촉 영역을 가지는 소스/드레인 결합체(240)를 포함할 수 있다. 상기 소스/드레인 결합체(240)에 대한 구체적인 내용은 후술하도록 한다.
게이트 구조체(120)는 핀 구조들(110)을 덮으면서 제1 방향(X 방향)으로 연장하는 구조로 소자 분리막(103) 상에 형성될 수 있다. 도면에는 게이트 구조체(120)가 하나 배치되어 있지만, 게이트 구조체(120)는 제2 방향(Y 방향)을 따라 복수로 형성될 수 있다.
구체적으로 설명하면, 게이트 구조체(120)는 게이트 절연막(130), 일함수 조절막(140), 게이트 전극(150), 및 스페이서(160)를 포함할 수 있다. 게이트 절연막(130)은 핀 구조들(110)의 양 측면과 상면을 덮으며, 균일한 두께를 가질 수 있다.
게이트 절연막(130)은 절연성 물질로 형성될 수 있다. 예를 들어, 게이트 절연막(130)은 실리콘옥사이드(SiO2)와 같은 산화물 또는 실리콘나이트라이드(SiNx)와 같은 질화물로 형성될 수 있다. 또는, 게이트 절연막(130)은 유전 상수 값이 큰(high-k) 유전 물질로 형성될 수도 있다. 게이트 절연막(130)은 소자 분리막(103) 상에도 형성될 수 있다. 다른 실시예들에서, 게이트 절연막(130)은 소자 분리막(103) 상에는 형성되지 않을 수도 있다.
일함수 조절막(140)은 게이트 절연막(130) 상에 형성될 수 있다. 일함수 조절막(140)은 트랜지스터의 일함수를 조절하는 역할을 할 수 있다. 다른 실시예들에서, 일함수 조절막(140)은 형성되지 않을 수 있다. 일함수 조절막(140)은 도시된 바와 같이, 게이트 절연막(130)의 상면 및 측면을 따라 상부로 연장될 수 있다. 일함수 조절막(140)은 금속으로 형성될 수도 있다. 예를 들어, 일함수 조절막(140)은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 티타늄카바이드(TiC), 또는 탄탈륨카바이드(TaC) 등으로 형성될 수 있다.
게이트 전극(150)은 게이트 절연막(130)을 개재하여 핀 구조의 양 측면과 상면을 덮을 수 있다. 게이트 전극(150)은 게이트 구조체(120)와 같이 제1 방향(X 방향)으로 연장될 수 있다. 게이트 전극(150)은 다결정 실리콘, 또는 다결정 실리콘에 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 금속 물질을 도핑한 도전 물질로 형성될 수 있다. 또한, 게이트 전극(150)은 금속으로 형성될 수 있다. 예를 들어, 게이트 전극(150)은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 티타늄카바이드(TiC), 또는 탄탈륨카바이드(TaC) 등으로 형성될 수 있다.
스페이서(160)는 게이트 전극(150)의 양 측면에 형성될 수 있다. 스페이서(160)는 절연성 물질로 형성될 수 있다. 예를 들어, 스페이서(160)는 산화막, 질화막, 또는 산질화막 중 어느 하나를 포함할 수 있다.
도 4a 내지 도 4g는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4f는 도 3의 A-A' 선의 단면에 대응하는 단면도들이다.
도 4a를 참조하면, 핀 구조(110)가 소자 분리막(103)의 상면보다 위로 돌출된 형태로 형성한다.
구체적으로 살펴보면, 기판(101) 상에 반도체 층(미도시)을 형성한다. 반도체 층은 기판(101)과 직접 접촉하여 형성된다. 반도체 층은 예를 들어, 에피택셜 성장 공정(epitaxial growth process)을 이용하여 형성할 수 있다.
반도체 층은 기판(101)과 서로 다른 격자 상수를 갖는 물질을 포함할 수 있다. 기판(101)이 실리콘 기판일 경우, 반도체 층은 실리콘보다 격자 상수가 큰 물질 또는 실리콘보다 격자 상수가 작은 물질을 포함할 수 있다.
반도체 층이 n형의 전계 효과 트랜지스터(nFET) 영역으로 사용될 경우, 반도체 층은 예를 들어, 실리콘카바이드(SiC)일 수 있다. 이와 달이, 반도체 층이 p형의 전계 효과 트랜지스터(pFET) 영역으로 사용될 경우, 반도체 층은 예를 들어, 실리콘저머늄(SiGe)일 수 있다.
기판(101) 상에 형성된 반도체 층은 완전히 스트레인된(fully strained) 상태일 수 있다. 즉, 반도체 층의 격자 상수는 기판(101)의 격자 상수와 동일한 상태를 가지고 있을 수 있다. 반도체 층이 완전히 스트레인된 상태이기 위해, 기판(101) 상에 형성되는 반도체 층의 두께는 임계 두께(critical thickness) 이하일 수 있다.
이어서, 반도체 층과 기판(101)의 일부를 패터닝하여, 기판(101) 상에 핀 구조(110)를 형성한다. 기판(101) 상에 제2 방향(Y 방향)을 따라 길게 연장되는 핀 구조(110)가 형성된다.
이어서, 기판(101) 상에 소자 분리막(103)을 형성한다. 소자 분리막(103)은 앞서 도 3에서 설명한 물질로 형성될 수 있다. 평탄화 공정을 통해, 핀 구조(110)의 상면 및 소자 분리막(103)의 상면이 동일 평면 상에 놓일 수 있다.
이어서, 소자 분리막(103)의 일부를 리세스한다. 이를 통해, 핀 구조(110)는 소자 분리막(103)의 상면보다 위로 돌출된다. 즉, 소자 분리막(103)은 핀 구조(110)의 측벽 일부에 접하도록 형성된다. 핀 구조(110)는 소자 분리막(103)에 의해 정의될 수 있다. 핀 구조(110) 중 소자 분리막(103) 위로 돌출된 부분을 핀 구조(110)의 상부 패턴(113)으로, 나머지 부분을 핀 구조(110)의 하부 패턴(111)으로 정의할 수 있다.
또한, 핀 구조(110)에 문턱 전압(threshold voltage) 조절용 불순물 도핑이 수행될 수 있다. 핀 구조(110)를 이용하여 pFET을 제조하는 경우, p형 불순물은 붕소(B)일 수 있다. 또는, 핀 구조(110)를 이용하여 nFET을 제조하는 경우, n형 불순물은 인(P) 또는 비소(As)일 수 있다. 즉, 트랜지스터의 채널 영역으로 사용되는 핀 구조(110)의 상부 패턴(113)에 문턱 전압 조절용 도핑이 수행될 수 있다.
도 4b를 참조하면, 핀 구조(110)와 교차하여 제1 방향(X 방향)으로 연장되는 게이트 구조체(120)를 형성하고, 게이트 구조체(120)의 양측에 노출된 핀 구조(110)의 상부 패턴(113)을 제거하여, 핀 구조(110)의 하부 패턴(111)을 남긴다.
이하에서 설명의 편의를 위하여, 핀 구조(110)의 상부 패턴(113) 및 게이트 구조체(120)와 같이 제2 방향(Y 방향)으로 후퇴하여 존재하는 구성 요소에 대하여는 점선으로 도시하였다.
구체적으로 살펴보면, 게이트 구조체(120)는 게이트 절연막과 게이트 전극을 포함할 수 있다. 일부 실시예들에서, 게이트 리플레이스먼트 공정을 통하여 게이트 구조체(120)를 형성할 수 있으나, 이에 한정되는 것은 아니다.
게이트 구조체(120)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 앞서 도 3에서 설명한 바와 동일하므로, 여기서는 자세한 설명을 생략한다.
이어서, 게이트 구조체(120)의 양 측면에 노출된 핀 구조(110)의 상부 패턴(113)을 제거하여, 핀 구조(110)의 하부 패턴(111)을 남긴다. 즉, 게이트 구조체(120)와 오버랩되지 않는 핀 구조(110)의 일부를 제거하여, 게이트 구조체(120)의 양 측면에 리세스를 형성한다. 상기 리세스를 통하여, 핀 구조(110)의 하부 패턴(111)의 상면(111T)은 소자 분리막(103)의 상면(103T)과 동일 평면에 위치할 수 있다.
도 4c를 참조하면, 핀 구조(110)의 하부 패턴(111) 상에 제1 소스/드레인 층(210)을 형성한다.
제1 소스/드레인 층(210)은 핀 구조(110)의 하부 패턴(111) 상에 일정한 높이로 서로 분리되어 성장될 수 있다. 일부 실시예들에서, 제1 소스/드레인 층(210)은 선택적 에피택셜 성장(selective epitaxial growth, SEG) 공정을 이용하여 핀 구조(110)의 하부 패턴(111)으로부터 성장된다. 또한, 제1 소스/드레인 층(210)은 예를 들어, p형 불순물인 붕소(B), n형 불순물인 인(P) 등을 도핑함으로써, 도핑된 화합물로 형성될 수 있다. 필요에 따라서, 에피택셜 성장 시 불순물을 인-시추(in-situ) 도핑할 수 있다.
여기서는 nFET 영역에서 n형 불순물인 인(P)을 도핑하여, 제1 소스/드레인 층(210)을 형성하는 공정에 대하여 설명하도록 한다. 일부 실시예들에서, 제1 소스/드레인 층(210)의 상기 인(P)의 도핑 농도는 1.8e21/㎤ 이상일 수 있다. 이와 같이, 제1 소스/드레인 층(210)에 불순물을 고농도로 도핑함으로써 컨택 저항을 낮출 수 있다.
도면에서와 같이, 제1 소스/드레인 층(210)은 핀 구조(110)의 하부 패턴(111) 상에 형성되는 이웃하는 3개의 소스/드레인 층(211, 213, 215)으로 구성되어 있으나, 이에 한정되는 것은 아니다.
불순물이 고농도로 도핑된 실리콘(Si)을 포함하는 선택적 에피택셜 성장은 상면 및 측면의 뾰족한 돌출부를 야기한다. 에피택셜 성장의 결정 구조는 상면 및 측면의 뾰족한 돌출부가 소정의 각도를 갖도록 형성된다. 그러나 결정 구조는 일정한 종횡비를 갖도록 성장하는 경향이 있으므로, 에피택셜 성장의 종횡비는 일정하게 유지될 수 있다. 제1 소스/드레인 층(210)이 성장할 때, 제1 소스/드레인 층(210)은 그 성장에 따라 차지하는 영역이 점차 크게 된다.
도 4d를 참조하면, 제2 소스/드레인 층(220)은 인접하는 각각의 소스/드레인 층(221, 223, 225)이 접촉 영역을 형성하도록 성장할 수 있다.
로직 영역(1110, 도 1 참조)에 배치되는 반도체 소자의 성능 향상 요구에 대한 방안으로, 컨택 저항을 낮추기 위하여 고농도의 불순물을 포함하는 소스/드레인 구조를 형성하는 추세이다. 이러한 고농도의 불순물이 에피택셜 층의 상면 및 측면을 구성하는 결정면, 예를 들어 (111) 결정면의 성장을 더욱 촉진하여, 인접한 고농도의 불순물을 포함하는 소스/드레인 구조 사이의 접촉 영역이 줄어들 수 있다.
즉, 제2 소스/드레인 층(220)의 전체 폭(220W)은 반도체 소자의 디자인 룰에 따라 소정의 수치로 한정될 수 있다. 이러한 소정의 수치를 만족시키기 위하여 제2 소스/드레인 층(220)을 형성하는 경우, 접촉 영역(220MH)은 불순물의 농도가 저농도, 예를 들어, 1.4e21/㎤ 이하인 경우와 비교하여 감소하게 된다.
이러한 줄어든 접촉 영역(220MH)으로 인하여 후속 공정에서 컨택 플러그 형성 시, 접촉 영역(220MH)에 크랙이 발생하는 등의 결함이 발생할 수 있다. 결과적으로, 인접한 고농도의 불순물을 포함하는 제2 소스/드레인 층(220)의 줄어든 접촉 영역(220MH)은 반도체 소자의 전기적 특성 및 제조 효율에 영향을 미칠 수 있다.
도 4e를 참조하면, 제3 소스/드레인 층(230)은 인접하는 각각의 소스/드레인 층(231, 233, 235)이 접촉 영역을 더 크게 형성할 수 있도록 과성장할 수 있다.
제3 소스/드레인 층(230)은 불순물의 농도가 저농도일 때와 유사한 정도로 접촉 영역(230MH)을 형성할 수 있도록 과성장될 수 있다. 이 경우, 접촉 영역(230MH)은 반도체 소자의 구조적 성능을 만족시킬 수 있으나, 제3 소스/드레인 층(230)의 폭(230W)은 반도체 소자의 디자인 룰에 따른 소정의 수치를 벗어나게 된다.
구체적으로 설명하면, 제3 소스/드레인 층(230)의 서로 다른 결정면에서의 상이한 성장률 때문에 패싯이 형성될 수 있다. 예를 들면, (111) 결정면에서의 성장률은 (110) 및 (100) 결정면에서의 성장률보다 낮다. 따라서, 서로 다른 결정면의 성장률 차이로 패싯이 형성된다. 제3 소스/드레인 층(230)이 자유로이 성장된다면, 결과적으로 패싯은 (111) 결정면을 갖게 될 것이다. 다시 말하면, 패싯은 (111) 결정면으로 존재할 것이다. 제3 소스/드레인 층(230)의 성장 초기 단계에서는 패싯이 충분히 구축되지 않을 수 있다. 그러나 에피택셜 성장이 진행함에 따라 성장률의 차이 때문에 패싯이 점차 나타난다. 따라서, 제3 소스/드레인 층(230)의 측면의 결정면은 (111) 결정면으로 구성되고, 폭(230W)은 반도체 소자의 디자인 룰에 따른 소정의 수치를 벗어나게 된다.
도 4f를 참조하면, 인접하는 각각의 소스/드레인 층(241, 243, 245)의 성장을 정지하고 식각 공정을 수행하여, 소스/드레인 결합체(240)를 포함하는 반도체 소자(10)를 형성한다.
제3 소스/드레인 층(230, 도 4e 참조)의 형성 후, 에피택셜 성장을 정지하고 식각 공정을 수행한다. 예를 들어, 식각 공정은 GeH4과 같은 식각 가스를 에피택셜 층이 형성되는 공정 챔버와 동일한 공정 챔버로 주입시킴으로써 수행될 수 있다. 일부 실시예들에서, 에피택셜 성장과 식각 공정이 인-시추 방식으로 수행된다. 즉, 에피택셜 성장과 식각 공정 사이에 진공 단절(vacuum break) 없이 동일한 공정 챔버 내에서 수행될 수 있다.
식각 공정이 수행되는 동안, 식각 가스인 GeH4에서 발생한 저머늄(Ge)이 소스/드레인 결합체(240)의 외곽 표면(240F)에 결합될 수 있다. 즉, nFET 영역에 형성된 상기 소스/드레인 결합체(240)는 인(P)을 불순물로 1.8e21/㎤ 이상의 농도로 포함하는 에피택셜 층으로, 외곽 표면(240F)에는 실리콘(Si) 및 저머늄(Ge)을 포함하고, 내부에는 실리콘(Si)을 포함하되 저머늄(Ge)을 포함하지 않도록 형성될 수 있다.
결과적으로, 반도체 소자(10)의 디자인 룰에 따른 소정의 수치를 만족시키는 폭(240W)을 가지면서도, 저농도의 불순물을 포함하는 에피택셜 성장에서의 접촉 영역과 실질적으로 동일한 크기의 접촉 영역(240MH)을 가지는 소스/드레인 결합체(240)를 형성할 수 있다.
식각 공정 동안에 소스/드레인 결합체(240)의 상면 및 측면의 뾰족한 돌출부가 편평한 부분보다 더 많이 제거될 수 있다. 도면에서와 같이, 소스/드레인 결합체(240)를 게이트 구조체(120)와 평행한 방향으로 절단한 단면도에서 소스/드레인 결합체(240)의 최상면의 길이(240TW)는 측면의 길이(240SH)보다 작도록 식각될 수 있다. 이는 각각의 뾰족한 돌출부를 구성하는 결정면에 따른 식각 속도의 차이에 기인하는 것일 수 있다.
즉, 본 발명의 기술적 사상에 의한 반도체 소자(10)는 소스/드레인 결합체(240)의 결정면에 따른 에피택셜 성장을 조절하여, 인접하는 각각의 소스/드레인 층(241, 243, 245) 사이의 접촉 영역(240MH)을 크게함으로써, 우수한 전기적 특성을 가질 수 있다.
도 4g를 참조하면, 소스/드레인 결합체(240)의 각각의 결정면 및 이들이 이루는 각도를 나타낸다.
소스/드레인 결합체(240)는 에피택셜 성장 및 식각 공정에 따른 서로 다른 결정면을 포함할 수 있다. (111) 결정면의 성장률은 (110) 결정면의 성장률보다 낮고, (110) 결정면의 성장률은 (100) 결정면의 성장률보다 낮다. 이는 결정 표면의 본딩 결합(surface bonding)에 성장률이 의존하는 특성을 보이기 때문이다. 따라서, 서로 다른 결정면의 성장률 차이로 패싯이 형성된다.
이와는 달리, (111) 결정면의 식각률은 (100) 결정면의 식각률보다 낮고, (100) 결정면의 식각률은 (110) 결정면의 식각률보다 낮다. 이는 결정 표면의 본딩 결합(surface bonding) 및 면간 본딩 결합(in plane bonding)에 식각률이 의존하는 특성을 보이기 때문이다. 따라서, 서로 다른 결정면의 식각률 차이로 소스/드레인 결합체(240)는 서로 다른 결정면을 포함할 수 있다.
구체적으로 살펴보면, 소스/드레인 결합체(240)의 접촉 영역(240M)은 (110) 결정면일 수 있고, 최상면(240T)은 (111) 결정면일 수 있고, 상기 최상면(240T)과 상기 접촉 영역(240M)을 연결하는 경사면(240C)은 (311) 결정면일 수 있다. 즉, 소스/드레인 결합체(240)의 상면은 V자형 홈(240V)을 가지고, 상기 V자형 홈(240V)을 이루는 면 중 적어도 하나는 (311) 결정면일 수 있다.
도면에서와 같이, 소스/드레인 결합체(240)를 게이트 구조체(120)와 평행한 방향으로 절단한 단면도에서 핀 구조의 상면(111T)과 상기 경사면(240C)이 이루는 각도(θ)는 54.7°보다 작을 수 있다. 여기서 54.7°는 저농도의 불순물을 포함하는 에피택셜 성장의 핀 구조의 상면과 경사면인 (110) 결정면이 이루는 각도를 의미한다. 식각 공정을 통하여 바람직하게, 상기 각도(θ)는 45°보다 작을 수 있다. 즉, 소스/드레인 결합체(240)의 상기 각도(θ)는 에피택셜 성장 및 식각 공정을 모두 진행함으로써 소스/드레인 결합체(240)에 나타나는 결과일 수 있다.
도 5a 내지 도 5d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a를 참조하면, 핀 구조(110)의 하부 패턴(111) 상에 제1 소스/드레인 층(310)을 형성한다.
제1 소스/드레인 층(310)은 핀 구조(110)의 하부 패턴(111) 상에 일정한 높이로 서로 분리되어 성장될 수 있다. 여기서는 nFET 영역에서 인(P)을 불순물로 도핑하여, 제1 소스/드레인 층(310)을 형성하는 공정에 대하여 설명하도록 한다. 또한, 상기 인(P)의 도핑 농도는 1.8e21/㎤ 이상일 수 있다. 이와 같이, 불순물을 고농도로 도핑함으로써 컨택 저항을 낮출 수 있다.
도면에서와 같이, 제1 소스/드레인 층(310)은 핀 구조(110)의 하부 패턴(111) 상에 형성되는 3개의 소스/드레인 층(311, 313, 315)으로 구성되어 있으나, 이에 한정되는 것은 아니다.
도 5b 및 도 5c를 참조하면, 제2 소스/드레인 층(320)은 이웃하는 각각의 소스/드레인 층(321, 323, 325)이 서로 분리하여 성장할 수 있다. 이 후, 식각 공정을 통해 상면 및 측면의 뾰족한 돌출부가 편평해진 제3 소스/드레인 층(330)을 형성한다.
고농도의 불순물이 에피택셜 층의 상면 및 측면을 구성하는 결정면, 예를 들어 (111) 결정면의 성장을 더욱 촉진하여, 인접한 고농도의 불순물을 포함하는 소스/드레인 구조 사이의 접촉 영역이 줄어들 수 있다.
따라서, 접촉 영역을 크게 형성하기 위하여, 이웃하는 각각의 소스/드레인 층(331, 333, 335)이 서로 분리될 수 있도록, 제2 소스/드레인 층(320)을 소정의 크기까지만 성장시킨 후, 상면 및 측면의 뾰족한 돌출부가 편평하도록 식각 공정을 수행하여 제3 소스/드레인 층(330)을 형성할 수 있다.
성장 공정 및 식각 공정이 조합된 것을 성장/식각 사이클로 지칭할 수 있다. 일부 실시예들에서, 제3 소스/드레인 층(330)의 형성은 오직 1회의 성장/식각 사이클을 포함할 수 있다. 다른 실시예들에서, 2회 내지 5회의 성장/식각 사이클을 통하여 제3 소스/드레인 층(330)을 형성할 수 있다. 도시하지는 않았지만, 2회 내지 5회의 성장/식각 사이클로부터 얻어지는 구조도 제3 소스/드레인 층(330)과 유사할 수 있다.
에피택셜 성장은 식각된 에피택셜 층의 남아있는 부분 상에서 수행된다. 일부 실시예들에서, 식각된 에피택셜 층 및 새롭게 성장된 에피택셜 층은 동일한 물질로 형성될 수 있다. 다른 실시예들에서, 식각된 에피택셜 층 및 새롭게 성장된 에피택셜 층은 서로 다른 반도체 물질로 형성될 수도 있다. 에피택셜 층의 영역을 더욱 증가시키기 위하여 복수의 성장/식각 사이클이 반복될 수 있다. 성장/식각 사이클 사이에 진공 단절 없이 모두 인-시추 방식으로 수행될 수 있다. 예를 들어, 식각 공정은 HCl과 같은 식각 가스를 에피택셜 층이 형성되는 공정 챔버와 동일한 공정 챔버로 주입시킴으로써 수행될 수 있다. 성장/식각 사이클 공정에서는 GeH4과 같은 식각 가스를 사용하지 않으므로, 제3 소스/드레인 층(330)의 외곽 표면에 저머늄(Ge)이 형성될 수는 없다.
성장/식각 사이클이 반복될수록, 제3 소스/드레인 층(330)의 프로파일은 더욱 등각화될 수 있다.
도 5d를 참조하면, 인접하는 각각의 소스/드레인 층(341, 343, 345)의 성장을 정지하고 최종 식각 공정을 수행하여, 소스/드레인 결합체(340)를 포함하는 반도체 소자(20)를 형성한다.
제2 소스/드레인 층(320, 도 5b 참조)이 인접하는 제2 소스/드레인 층(320)과 소정의 접촉 영역을 갖도록 1회 이상의 성장/식각 사이클 공정을 수행 후, 에피택셜 성장을 정지하고 최종 식각 공정을 수행한다. 예를 들어, 최종 식각 공정은 GeH4과 같은 식각 가스를 에피택셜 층이 형성되는 공정 챔버와 동일한 공정 챔버로 주입시킴으로써 수행될 수 있다.
최종 식각 공정이 수행되는 동안, 식각 가스인 GeH4에서 발생한 저머늄(Ge)이 소스/드레인 결합체(340)의 외곽 표면(340F)에 결합될 수 있다. 즉, nFET 영역에 형성된 상기 소스/드레인 구조는 인(P)을 불순물로 1.8e21/㎤ 이상의 농도로 포함하는 에피택셜 층으로, 외곽 표면(340F)에는 실리콘(Si) 및 저머늄(Ge)을 포함하고, 내부에는 실리콘(Si)을 포함하되 저머늄(Ge)을 포함하지 않도록 형성될 수 있다.
결과적으로, 반도체 소자(20)의 디자인 룰에 따른 소정의 수치를 만족시키는 폭을 가지면서도, 접촉 영역 또한 저농도의 불순물이 에피택셜 성장과 실질적으로 동일한 수치를 가지는 소스/드레인 결합체(340)를 형성할 수 있다.
도 6a 내지 도 6d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a를 참조하면, 핀 구조(110)의 하부 패턴(111) 상에 제1 소스/드레인 층(410)을 형성한다.
제1 소스/드레인 층(410)은 핀 구조(110)의 하부 패턴(111) 상에 일정한 높이로 서로 분리되어 성장될 수 있다. 여기서는 nFET 영역에서 인(P)을 불순물로 도핑하여, 제1 소스/드레인 층(410)을 형성하는 공정에 대하여 설명하도록 한다. 또한, 상기 인(P)의 도핑 농도는 1.8e21/㎤ 이상일 수 있다. 이와 같이, 불순물을 고농도로 도핑함으로써 컨택 저항을 낮출 수 있다.
도면에서와 같이, 제1 소스/드레인 층(410)은 핀 구조(110)의 하부 패턴(111) 상에 형성되는 3개의 소스/드레인 층(411, 413, 415)으로 구성되어 있으나, 이에 한정되는 것은 아니다.
도 6b 및 도 6c를 참조하면, 제2 소스/드레인 층(420)은 이웃하는 각각의 소스/드레인 층(421, 423, 425)이 서로 분리하여 성장할 수 있다. 이 후, 식각 공정을 통해 상면 및 측면의 뾰족한 돌출부가 편평해진 제3 소스/드레인 층(430)을 형성한다.
성장 공정 및 식각 공정이 조합된 것을 성장/식각 사이클로 지칭할 수 있다. 일부 실시예들에서, 제3 소스/드레인 층(430)의 형성은 오직 1회의 성장/식각 사이클을 포함할 수 있다. 다른 실시예들에서, 2회 내지 5회의 성장/식각 사이클을 통하여 제3 소스/드레인 층(430)을 형성할 수 있다. 도시하지는 않았지만, 2회 내지 5회의 성장/식각 사이클로부터 얻어지는 구조도 제3 소스/드레인 층(430)과 유사할 수 있다.
에피택셜 성장은 식각된 에피택셜 층의 남아있는 부분 상에서 수행된다. 일부 실시예들에서, 식각된 에피택셜 층 및 새롭게 성장된 에피택셜 층은 동일한 물질로 형성될 수 있다. 다른 실시예들에서, 식각된 에피택셜 층 및 새롭게 성장된 에피택셜 층은 서로 다른 반도체 물질로 형성될 수도 있다. 에피택셜 층의 영역을 더욱 증가시키기 위하여 복수의 성장/식각 사이클이 반복될 수 있다. 성장/식각 사이클 사이에 진공 단절 없이 모두 인-시추 방식으로 수행될 수 있다. 예를 들어, 식각 공정은 HCl과 같은 식각 가스를 에피택셜 층이 형성되는 공정 챔버와 동일한 공정 챔버로 주입시킴으로써 수행될 수 있다. 성장/식각 사이클 공정에서는 GeH4과 같은 식각 가스를 사용하지 않으므로, 제3 소스/드레인 층(430)의 외곽 표면에 저머늄(Ge)이 형성될 수는 없다.
성장/식각 사이클이 반복될수록, 제3 소스/드레인 층(430)의 프로파일은 더욱 등각화될 수 있다.
도 6d를 참조하면, 이웃하는 각각의 소스/드레인 층(441, 443, 445)의 성장을 정지하고 최종 식각 공정을 수행하여, 서로 이격하여 형성되는 소스/드레인 구조(440)를 포함하는 반도체 소자(30)를 형성한다.
제3 소스/드레인 층(430, 도 6c 참조)의 형성 후, 에피택셜 성장을 정지하고 최종 식각 공정을 수행한다. 예를 들어, 식각 공정은 GeH4과 같은 식각 가스를 에피택셜 층이 형성되는 공정 챔버와 동일한 공정 챔버로 주입시킴으로써 수행될 수 있다.
식각 공정이 수행되는 동안, 식각 가스인 GeH4에서 발생한 저머늄(Ge)이 소스/드레인 구조(440)의 외곽 표면(440F)에 결합되어 형성될 수 있다. 즉, nFET 영역에 형성된 상기 소스/드레인 구조는 인(P)을 불순물로 1.8e21/㎤ 이상의 농도로 포함하는 에피택셜 층으로, 외곽 표면(440F)에는 실리콘(Si) 및 저머늄(Ge)을 포함하고, 내부에는 실리콘(Si)을 포함하되 저머늄(Ge)을 포함하지 않도록 형성될 수 있다.
식각 공정 동안에 소스/드레인 구조(440)의 뾰족한 돌출부가 편평한 부분보다 더 많이 제거되어 소스/드레인 구조(440)를 구성하는 각각의 소스/드레인 층(441, 443, 445)의 프로파일이 팔각형으로 형성될 수 있다.
이와 같은 반도체 소자(30)는 소스/드레인 층(441, 443, 445)에 컨택 플러그들이 각각 형성되도록 제조될 수 있다. 또는, 반도체 소자(30)는 컨택 플러그 형성 전의 공정단계에서 컨택 플러그가 소자 분리막(103)에 형성되지 않을 수 있는 구성 요소를 더 포함하도록 제조될 수 있다.
도 7a 내지 도 7d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a를 참조하면, 소스/드레인 영역을 구성하는 핀 구조(110)의 상부 패턴(113) 및 핀 구조(110)의 상부 패턴(113)에서 에피택셜 성장된 제1 소스/드레인 층(510)을 포함한다.
다른 결정면보다 (111) 결정면에서 에피택셜 성장이 낮을 수 있기 때문에, 제1 소스/드레인 층(510)의 외곽은 최초의 핀 구조(110)의 상부 패턴(113)의 프로파일과 같은 프로파일을 갖지 않을 수 있다. 대신, 제1 소스/드레인 층(510)의 외곽은 상면 및 측면으로 연장되어 패싯을 형성할 수 있다. 이는 이웃하는 핀 구조(110)에서 성장하는 소스/드레인 층(511, 513, 515) 사이의 간격을 감소시킬 수 있다.
도 7b를 참조하면, 제2 소스/드레인 층(520)은 인접하는 각각의 소스/드레인 층(521, 523, 525)이 접촉 영역을 형성하도록 성장할 수 있다.
고농도의 불순물이 에피택셜 층의 상면 및 측면을 구성하는 결정면, 예를 들어 (111) 결정면의 성장을 더욱 촉진하여, 인접한 고농도의 불순물을 포함하는 소스/드레인 구조 사이의 접촉 영역이 줄어들 수 있다.
즉, 제2 소스/드레인 층(520)의 전체 폭은 반도체 소자의 디자인 룰에 따라 소정의 수치로 한정될 수 있다. 이러한 소정의 수치를 만족시키기 위하여 제2 소스/드레인 층(520)을 형성하는 경우, 접촉 영역은 불순물의 농도가 저농도일 때와 비교하여 감소하게 된다.
도 7c를 참조하면, 제3 소스/드레인 층(530)은 인접하는 각각의 소스/드레인 층(531, 533, 535)이 접촉 영역을 더 크게 형성할 수 있도록 과성장할 수 있다.
제3 소스/드레인 층(530)은 불순물의 농도가 저농도일 때와 유사한 정도로 접촉 영역을 형성할 수 있도록 과성장될 수 있다. 이 경우, 접촉 영역은 반도체 소자의 구조적 성능을 만족시킬 수 있으나, 제3 소스/드레인 층(530)의 폭은 반도체 소자의 디자인 룰에 따른 소정의 수치를 벗어날 수 있다.
도 7d를 참조하면, 인접하는 각각의 소스/드레인 층(541, 543, 545)의 성장을 정지하고 식각 공정을 수행하여, 소스/드레인 결합체(540)를 포함하는 반도체 소자(40)를 형성한다.
제3 소스/드레인 층(530, 도 7c 참조)의 형성 후, 에피택셜 성장을 정지하고 식각 공정을 수행한다. 예를 들어, 식각 공정은 GeH4과 같은 식각 가스를 에피택셜 층이 형성되는 공정 챔버와 동일한 공정 챔버로 주입시킴으로써 수행될 수 있다. 일부 실시예들에서, 에피택셜 성장과 식각 공정이 인-시추 방식으로 수행된다. 즉, 에피택셜 성장과 식각 공정 사이에 진공 단절 없이 동일한 공정 챔버 내에서 수행된다.
식각 공정이 수행되는 동안, 식각 가스인 GeH4에서 발생한 저머늄(Ge)이 소스/드레인 결합체(540)의 외곽 표면(540F)에 결합되어 형성될 수 있다. 즉, nFET 영역에 형성된 상기 소스/드레인 구조는 인(P)을 불순물로 1.8e21/㎤ 이상의 농도로 포함하는 에피택셜 층으로, 외곽 표면(540F)에는 실리콘(Si) 및 저머늄(Ge)을 포함하고, 내부에는 실리콘(Si)을 포함하되 저머늄(Ge)을 포함하지 않도록 형성될 수 있다.
결과적으로, 반도체 소자(40)의 디자인 룰에 따른 소정의 수치를 만족시키는 폭을 가지면서도, 접촉 영역 또한 저농도의 불순물이 에피택셜 성장과 실질적으로 동일한 수치를 가지는 소스/드레인 결합체(540)를 형성할 수 있다.
즉, 본 발명의 기술적 사상에 의한 반도체 소자(40)는 소스/드레인 결합체(540)의 결정면에 따른 에피택셜 성장을 조절하여, 인접하는 각각의 소스/드레인 층(541, 543, 545) 사이의 접촉 영역을 크게함으로써, 우수한 전기적 특성을 가질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40: 반도체 소자
101: 기판 103: 소자 분리막
110: 핀 구조 120: 게이트 구조체
240, 340, 440, 540: 소스/드레인 구조(결합체)

Claims (10)

  1. nFET 영역과 pFET 영역을 포함하는 기판 상에 배치되는 핀(fin) 구조;
    상기 핀 구조 상에 배치되는 게이트 구조; 및
    상기 게이트 구조에 인접하는 소스/드레인 구조;를 포함하되,
    상기 nFET 영역에 형성된 상기 소스/드레인 구조는 n형 불순물을 1.8e21/㎤ 이상의 농도로 포함하는 에피택셜 층으로,
    상기 소스/드레인 구조의 외곽 표면 영역은 실리콘(Si) 및 저머늄(Ge)을 포함하고,
    상기 소스/드레인 구조의 내부 영역은 실리콘(Si)을 포함하고,
    상기 내부 영역의 저머늄(Ge)의 농도는 상기 외곽 표면 영역의 저머늄(Ge)의 농도보다 낮고,
    최상면과 접하는 경사면이 상기 핀 구조의 상면과 이루는 각도는 45°보다 작은 반도체 소자.
  2. 제1항에 있어서,
    상기 소스/드레인 구조는 인접하는 소스/드레인 구조와 서로 접촉된 면을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 접촉된 면은 (110) 결정면인 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 소스/드레인 구조의 최상면은 (111) 결정면인 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 소스/드레인 구조를 상기 게이트 구조와 평행한 방향으로 절단한 단면도에서,
    상기 최상면의 길이는 상기 접촉된 면의 길이보다 큰 것을 특징으로 하는 반도체 소자.
  6. 삭제
  7. 제1항에 있어서,
    상기 경사면은 (311) 결정면인 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 소스/드레인 구조는 이웃하는 소스/드레인 구조와 서로 이격된 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 소스/드레인 구조를 상기 게이트 구조와 평행한 방향으로 절단한 단면도에서,
    상기 소스/드레인 구조는 팔각형 프로파일을 갖는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 n형 불순물은 인(P)인 것을 특징으로 하는 반도체 소자.
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