CN109216460A - 具有鳍结构的半导体器件 - Google Patents

Abstract

提供了一种半导体器件，包括：在包括负沟道场效应晶体管(nFET)区域和正沟道场效应晶体管(pFET)区域的衬底上的鳍结构；在鳍结构上的栅极结构；以及与栅极结构相邻的源极/漏极结构，其中形成在nFET区域中的源极/漏极结构是包括浓度为大约1.8×10²¹/cm³或更高的n型杂质的外延层，在源极/漏极结构的外部分中包括硅(Si)和锗(Ge)，并且在源极/漏极结构的内部分中包括Si但不包括Ge，其中源极/漏极结构的与最上表面接触的倾斜表面与鳍结构的顶表面形成约54.7°的角度。

Description

具有鳍结构的半导体器件

技术领域

本公开涉及半导体器件，更具体地，涉及包括鳍型场效应晶体管(FinFET)的半导体器件。

背景技术

为了实现高容量和高度集成的器件，半导体器件已经不断缩小。半导体器件的包括最小特征尺寸在内的临界尺寸已经减小，以增加半导体器件的密度。然而，在具有二维(2D)平面结构的半导体器件中，短沟道效应会限制半导体器件的缩小，因为随着半导体器件的尺寸减小，水平沟道的长度可能缩短。为了解决这种短沟道效应，已经引入了具有鳍结构的鳍型场效应晶体管(FinFET)。FinFET的结构特性可以通过确保有效的沟道长度来防止短沟道效应，并通过增加沟道宽度来增加操作电流的大小。

发明内容

根据示例性实施方式的本发明构思的一个方面提供了具有优异的电特性和制造效率的半导体器件的实现。

本发明构思的各方面不应该受到以上描述的限制，并且本领域普通技术人员将从这里描述的示例实施方式清楚地理解其他未提及的方面。

根据本发明构思的一个方面，提供了一种半导体器件，包括：在包括负沟道场效应晶体管(nFET)区域的衬底上的鳍结构；形成在鳍结构上的栅极结构；以及邻近于栅极结构形成的源极/漏极结构，所述源极/漏极结构由包括n型杂质的外延层形成，该n型杂质的浓度为大约1.8×10²¹/cm³或更高，并且源极/漏极结构的外部分包括硅(Si)和锗(Ge)，并且源极/漏极结构的内部分包括Si但不包括Ge，并且其中源极/漏极的顶表面的倾斜表面部分与鳍结构的顶表面形成小于约54.7°的角度。

根据本发明构思的另一方面，提供了一种半导体器件，包括：设置在衬底上的鳍结构；在鳍结构上的栅极结构；以及邻近于栅极结构的源极/漏极结构，其中源极/漏极结构形成源极/漏极组件，其中相邻的源极/漏极结构通过(110)晶面彼此合并，并且源极/漏极组件包括在源极/漏极组件的外部分上的不包括在源极/漏极组件的内部分中的不同材料。

根据本发明构思的另一方面，提供了一种半导体器件，所述半导体器件包括：在包括nFET区域和pFET区域的衬底上的鳍结构；在鳍结构之间的元件隔离层；在鳍结构上的栅极结构；以及邻近于栅极结构的源极/漏极结构，其中形成在nFET区域中的源极/漏极结构包括：鳍结构的顶部图案，该鳍结构的顶部图案是鳍结构的在元件隔离层上方突出的部分；以及形成在鳍结构的顶部图案的顶表面和侧表面上的选择性外延生长(SEG)部分，其中SEG部分的顶表面的倾斜表面部分与鳍结构的顶部图案的顶表面之间的角度小于约54.7°，并且SEG部分在SEG部分的外部分上包括Si和Ge，并且在SEG部分的内部分中包括Si但不包括Ge。

附图说明

根据以下结合附图的详细描述，将更清楚地理解本发明构思的实施方式，在附图中：

图1A和图1B是分别示出半导体器件1000、1100的概念图的框图；

图2是根据示例性实施方式的鳍型场效应晶体管(FinFET)的示意性截面图；

图3是根据本发明构思的示例性实施方式的半导体器件的示意性透视图；

图4A至图4G是根据工艺顺序示出的截面图，以描述根据本发明构思的示例性实施方式的制造半导体器件的方法；

图5A至图5D是根据工艺顺序示出的截面图，以描述根据本发明构思的示例性实施方式的制造半导体器件的方法；

图6A至图6D是根据工艺顺序示出的截面图，以描述根据本发明构思的示例性实施方式的制造半导体器件的方法；

图7A至图7D是根据工艺顺序示出的截面图，以描述根据本发明构思的示例性实施方式的制造半导体器件的方法；和

图8是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的流程图。

具体实施方式

在下文中，将参考附图详细描述本发明构思的实施方式。

图1A和图1B是分别示出半导体器件1000、1100的概念图的框图。

参考图1A，半导体器件1000可以包括存储单元阵列区域1010和设置在存储单元阵列区域1010周围的外围电路区域1020。

存储元件可以被布置在存储单元阵列区域1010中。存储元件可以是静态随机存取存储器(RAM)(SRAM)、动态RAM(DRAM)、磁性RAM(MRAM)、相变RAM(PRAM)和电阻式RAM(RRAM)，但是本公开不限于此。

用于驱动布置在存储单元阵列区域1010中的存储元件的电路元件可以布置在外围电路区域1020中。电路元件可以包括读取电路、写入电路和其他控制电路，但是本公开不限于此。

参考图1B，半导体器件1100可以包括逻辑区域1110和SRAM区域1120。

逻辑区域1110可以包括各种电路和/或与电路组合的存储元件。

逻辑区域1110和SRAM区域1120作为例子被示出，但是实施方式不限于此。可以使用诸如DRAM，MRAM，PRAM，RRAM和闪存的另一存储元件。

图2是根据示例性实施方式的鳍型场效应晶体管(FinFET)的示意性截面图。

参考图2，示意性地示出了包括形成在鳍结构110的顶表面上的第一源极/漏极结构201和栅极结构120的FinFET的截面图。FinFET结构可以由生长在衬底101上的外延层形成。

与二维(2D)平面FET不同，FinFET可以包括不受元件隔离层103限制的第一源极/漏极结构201的区域。第一源极/漏极结构201的轮廓可以是小晶面(facet)的形式。由于取决于构成材料的外延层的晶面的不同生长速率，可以形成菱形、六边形或八边形。第一源极/漏极结构201可以与邻近于第一源极/漏极结构201生长的外延层形成接触区域或合并区域(在下文中，称为接触区域)。例如，第一源极/漏极结构201可以形成其中相邻的源极/漏极结构经由(110)晶面彼此合并的源极/漏极组件。

作为用于提高逻辑区域1110(参考图1B)中的半导体器件的性能的措施，存在形成包括高浓度杂质以减小接触电阻的第二源极/漏极结构203的趋势。杂质的高浓度可以进一步促进构成可以是(111)晶面的外延层的顶侧表面和横侧表面的晶面的生长，并且因此在包括高浓度杂质的相邻的第二源极/漏极结构203之间的接触区域可以减小。由于减小的接触区域，接触区域中的诸如裂纹的缺陷可能导致形成接触插塞的后续工艺。结果，包括高浓度杂质的相邻第二源极/漏极结构203之间的减小的接触区域可能影响半导体器件的电特性和制造效率。

图3是根据本发明构思的示例性实施方式的半导体器件10的示意性透视图。

参考图3，半导体器件10可以包括在衬底101上包括源极/漏极组件240的FinFET。

半导体器件10可以包括衬底101、元件隔离层103、鳍结构110、源极/漏极组件240和栅极结构120。

在一些实施方式中，衬底101可以是半导体晶体材料(例如，晶体硅晶片或晶体SiGe晶片)。例如，衬底101可以包括硅(Si)，如单晶Si、多晶硅Si或非晶Si。然而，衬底101的材料不限于Si。在一些实施方式中，衬底101可以包括IV族半导体诸如锗(Ge)、IV-IV族化合物半导体诸如Si锗(SiGe)和碳化Si(SiC)、或者III-V族化合物半导体诸如砷化镓(GaAs)，砷化铟(InAs)和磷化铟(InP)。

衬底101可以基于Si体衬底或绝缘体上硅(SOI)衬底。在半导体器件10中，衬底101可以基于Si体衬底。另外，衬底101不限于体衬底或SOI衬底，并且可以是基于外延晶片、抛光晶片或退火晶片的衬底。

虽然未示出，但衬底101可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的各种结构。另外，取决于掺杂剂离子的种类，衬底101可以形成p型衬底或n型衬底。

取决于在其上形成的元件的类型，衬底101可以被分为各种区域。例如，衬底101可以分为形成逻辑元件或计算元件的逻辑区域和形成存储元件的存储区域。然而，衬底101的区域可以不被仅分为逻辑区域和存储区域。

元件隔离层103可以以一定高度布置在衬底101上并且可以由绝缘材料形成。例如，元件隔离层103可以包括氧化物层、氮化物层和氮氧化物层中的任何一个。元件隔离层103可以布置在鳍结构110之间以电隔离每个鳍结构110。

鳍结构110可以具有这样的结构，其中多个鳍结构110在第一方向(X方向)上排列并且在垂直于第一方向(X方向)的第二方向(Y方向)上彼此平行地延伸。鳍结构110可以具有开始于衬底101并且在垂直于第一和第二方向(X和Y方向)的第三方向(Z方向)上延伸的结构。鳍结构110可以形成在衬底101上作为基底。因此，鳍结构110可以包括与衬底101相同的材料。

杂质离子可以被重掺杂在鳍结构110的在第二方向(Y方向)上位于栅极结构120的两侧的顶表面上以形成源极/漏极组件240。

源极/漏极组件240可以是包含高浓度的磷(P)作为杂质的外延层。源极/漏极组件240可以包括外部分240F和内部分240I。源极/漏极组件240的外部分240F可以包括外表面240Fa和内表面240Fb。除了源极/漏极组件240的最下部分240B之外，内表面240Fb保形地接触源极/漏极组件240的内部分240I。根据示例性实施方式，源极/漏极组件240的包括外表面240Fa和内表面240Fb的外部分240F可以包括Si和Ge，并且源极/漏极组件240的内部分240I可以包括Si但不包括Ge。根据示例性实施方式，源极/漏极组件240的接触鳍结构110的顶表面的最下部分240B可以包括Si但不包括Ge。例如，最下部分240B，作为源极/漏极组件240的接触鳍结构110的顶表面的内部分240I的最下部分，包括Si但不包括Ge。在该示例性实施方式中，源极/漏极组件240的最下部分240B(内部分240I的最下部分)、鳍结构110的顶表面和元件隔离层103的顶表面共面。根据本发明构思的示例性实施方式，半导体器件10可以包括源极/漏极组件240，该源极/漏极组件240包括一接触区域，该接触区域具有足够的尺寸同时具有满足根据设计规则的一定值的宽度。栅极结构120可以形成在元件隔离层103上，作为沿第一方向(X方向)延伸的结构，同时覆盖鳍结构110。尽管在图3中仅示出了一个栅极结构120，但多个栅极结构120可以形成在第二方向(Y方向)上。当元件在此被称为“接触”另一元件或“与另一元件接触”时，不存在中间元件。

栅极结构120可以包括栅极绝缘层130、功函数控制层140、栅电极150和间隔物160。栅极绝缘层130可以覆盖鳍结构110的两个侧表面和顶表面并且可以具有均匀的厚度。

栅极绝缘层130可以包括绝缘材料。栅极绝缘层130可以包括诸如硅氧化物(SiOx)的氧化物或诸如硅氮化物(SiNx)的氮化物。或者，栅极绝缘层130可以包括高k电介质材料。栅极绝缘层130也可以形成在元件隔离层103上。在其他实施方式中，栅极绝缘层130可以不形成在元件隔离层103上。

功函数控制层140可以形成在栅极绝缘层130上。功函数控制层140可以调节晶体管的功函数。在其他实施方式中，可以不形成功函数控制层140。如图所示，功函数控制层140可以沿着栅极绝缘层130的内部侧表面在与衬底101的上表面垂直的方向(Z方向)上向上延伸。功函数控制层140可以包括金属化合物。例如，功函数控制层140可以包括氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)或碳化钽(TaC)。

栅电极150可以经由栅极绝缘层130覆盖鳍结构110的两个侧表面和顶表面。栅电极150可以像栅结构120一样在第一方向(X方向)上延伸。栅电极150可以包括多晶Si或用诸如铝(Al)、镍(Ni)、钨(W)、钛(Ti)和钽(Ta)的金属材料在多晶Si上掺杂的导电材料。另外，栅电极150可以包括诸如TiN、TaN、TiC或TaC的金属化合物。

间隔物160可以形成在栅电极150的两个侧表面上方。间隔物160可以包括绝缘材料。例如，间隔物160可以包括氧化物层、氮化物层和氮氧化物层中的任何一个。

图4A至图4G是示出工艺顺序的截面图，以描述根据本发明构思的实施方式的制造半导体器件的方法。

图4A至4F是对应于沿图3中的线A-A'截取的截面的截面图。

参考图4A，鳍结构110可以突出到器件隔离层103的顶表面之上。

可以在衬底101上形成半导体层(未示出)。半导体层可以直接形成在衬底101上并且可以接触衬底101。半导体层可以通过外延生长工艺形成。

半导体层可以包括具有与衬底101不同的晶格常数的材料。当衬底101是Si衬底时，半导体层可以包括具有比Si更大的晶格常数的材料或具有比Si更小的晶格常数的材料。

当半导体层被用作nFET区域时，半导体层可以包括例如SiC。或者，当半导体层被用作pFET区域时，半导体层可以包括例如SiGe。

形成在衬底101上的半导体层可以处于完全应变状态。例如，半导体层的晶格常数可以与衬底101的晶格常数相同。形成在衬底101上的半导体层的厚度可以等于或小于临界厚度，使得半导体层处于完全应变状态。例如，当半导体层包括SiGe时(例如，当半导体层用作pFET区域时)，完全应变状态可以意味着SiGe层的面内晶格常数(其大于Si衬底的面内晶格常数)被压缩以使其与Si衬底的面内晶格常数相匹配。

接下来，衬底101的一部分和半导体层可以被图案化以在衬底101上形成鳍结构110。鳍结构110可以形成在衬底101上以在第二方向(Y方向)上延伸。

接下来，可以在衬底101上形成元件隔离层103。元件隔离层103可以包括上面参考图3描述的材料。鳍结构110的顶表面和元件隔离层103的顶表面可以通过平坦化工艺布置在同一平面上。

接下来，元件隔离层103的一部分可以被凹入。以这种方式，鳍结构110可以突出到元件隔离层103的顶表面之上。例如，元件隔离层103可以形成为接触鳍结构110的侧壁的一部分。鳍结构110可以由元件隔离层103限定。突出在元件隔离层103之上的鳍结构110的一部分可以被限定为鳍结构110的顶部图案113，剩余部分可以被限定为鳍结构110的底部图案111。

另外，可以对鳍结构110执行用于调节阈值电压的杂质掺杂。当通过使用鳍结构110制造pFET时，p型杂质可以是硼(B)。或者，当通过使用鳍结构110制造nFET时，n型杂质可以是P或As。例如，可以对用作晶体管的沟道区的鳍结构110的顶部图案113执行用于调节阈值电压的掺杂。

参考图4B，可以形成与鳍结构110交叉并且在第一方向(X方向)上延伸的栅极结构120，并且可以通过去除暴露在栅极结构120的两侧的鳍结构110的顶部图案113来形成鳍结构110的底部图案111。

提供图中的虚线，用于描述凹陷后存在的元件。

栅极结构120可以包括栅极绝缘层130和栅极电极150。在一些实施方式中，栅极结构120可以经由栅极替换工艺形成，但是不限于此。

接下来，可移除暴露于栅极结构120两侧的鳍结构110的顶部图案113以形成鳍结构110的底部图案111。例如，鳍结构110的不交叠栅极结构120的部分可以被去除以在栅极结构120的两个侧表面上形成凹陷。鳍结构110的底部图案111的顶表面111T可以通过凹陷布置在与元件隔离层103的顶表面103T相同的平面上。

参考图4C，第一源极/漏极层210可以形成在鳍结构110的底部图案111上。

第一源极/漏极层210的各个源极/漏极层211、213和215可以以均匀的高度在鳍结构110的底部图案111上彼此分开地生长。在一些实施方式中，第一源极/漏极层210可以经由选择性外延生长(SEG)工艺从鳍结构110的底部图案111生长。此外，第一源极/漏极层210可以包括掺杂化合物，诸如作为p型杂质的硼(B)和作为n型杂质的磷(P)。可以在单独的工艺中掺杂杂质，或者可以在外延生长期间原位掺杂杂质。

这里，将描述通过掺杂作为n型杂质的P而在nFET区域中形成第一源极/漏极层210的工艺。在一些实施方式中，在第一源极/漏极层210中的P的掺杂浓度可以是大约1.8×10²¹/cm³或更多。如上所述，通过用高浓度的杂质掺杂第一源极/漏极层210可以降低接触电阻。

如图4C所示，第一源极/漏极层210可以包括在鳍结构110的底部图案111上的三个相邻的源极/漏极层211、213和215，但是不限于此。

包含Si并掺杂有高浓度杂质的SEG可以对其顶表面和侧表面产生尖锐的突起。通过外延生长形成的晶体结构可以形成为使得从顶表面和侧表面形成的尖锐突起具有一定的角度。然而，由于晶体结构通常趋于生长为具有恒定的高宽比，所以外延生长的高宽比可以保持恒定。随着第一源极/漏极层210生长，第一源极/漏极层210占据的面积可以逐渐增加。

参考图4D，第二源极/漏极层220可以生长，使得各个相邻的源极/漏极层221、223和225在它们之间形成接触区域。

为了提高布置在逻辑区域1110(参考图1)中的半导体器件的性能，在相邻的源极/漏极层221、223和225之间形成低接触电阻是至关重要的。这种低电阻接触可以通过在源极/漏极结构中添加高浓度杂质来形成。高浓度杂质可以进一步促进构成外延层的顶表面和侧表面的晶面(其可以是(111)晶面)的生长。由于包括高浓度杂质的源极/漏极层的增加的生长速率，所以可以减小相邻源极/漏极结构之间的接触区域。

因为根据半导体器件的设计规则，第二源/漏极层220在平行于衬底101的上表面的方向(X方向)上的整个宽度220W可以被限制到一定值，第二源极/漏极层220也形成为在设计规则内具有受限制的结构。与杂质浓度相对较低的情况相比，接触区域220MH的面积可以减小。低浓度的杂质可以是大约1.4e21/cm³或更低。

当在后续工艺中形成接触插塞时，接触区220MH中的这种面积减小可能导致接触区220MH中的诸如裂纹的缺陷。结果，含有高浓度杂质的第二源/漏极层220的减小的接触区域220MH可能影响半导体器件的电特性和制造效率。

参考图4E，第三源极/漏极层230可以过度生长，使得相邻的源极/漏极层231、233和235可以形成更大的接触区域。

第三源极/漏极层230可以过度生长以形成接触区域230MH，其程度与杂质浓度低时的程度相似。在这种情况下，接触区域230MH可以满足半导体器件的结构性能，但是第三源/漏极层230的宽度230W可以长于半导体器件的设计规则所允许的宽度。

上述问题的主要原因是小晶面可以形成在与其他晶面相比具有不同生长速率的特定晶面上。例如，(111)晶面上的生长速率可能低于(110)晶面和(100)表面上的生长速率。当第三源极/漏极层230自由生长时，该小晶面最终可以具有(111)晶面。例如，小晶面可以作为(111)晶面存在。在第三源极/漏极层230的初始生长阶段中，小晶面可能不会被充分形成。然而，随着外延生长的进行，由于生长速率的差异，小晶面可能逐渐出现。因此，第三源极/漏极层230的侧表面上的晶面可以包括(111)晶面，并且源极/漏极结构的生长速率可能过高，导致违反与宽度230W相关的设计规则。

参考图4F，可以通过停止每个相邻的源极/漏极层241、243和245的生长并且执行蚀刻工艺来形成包括源极/漏极组件240的半导体器件10。

在形成第三源极/漏极层230(参考图4E)之后，可以停止外延生长并且可以执行蚀刻工艺。蚀刻工艺可以例如通过将诸如锗烷(GeH₄)的蚀刻气体注入到与其中形成外延层的工艺室相同的工艺室中来执行。在一些实施方式中，外延生长工艺和蚀刻工艺可以以原位方式执行。例如，外延生长工艺和蚀刻工艺可以在相同的工艺室中执行，而在其间没有真空中断(vacuum break)。

在蚀刻工艺期间，包含在蚀刻气体GeH₄中的Ge元素可以被结合到源极/漏极组件240的外部分240F上。例如，形成在nFET区域中的源极/漏极组件240可以是包含P作为杂质的Si外延层，并且P杂质的浓度可以为大约1.8×10²¹/cm³或更高。源极/漏极组件240可以包括上面参考图3描述的材料成分和结构，因此这里不再重复。源极/漏极组件240的外部分240F可以在其中包括Si和Ge，并且源极/漏极组件240的内部分240I(参见图3)可以在其中包括Si但不包括Ge。

因为源极/漏极组件上的Ge元素可以改变晶面的杂质浓度，所以可以形成包括接触区域240MH的源极/漏极组件240，其上外延生长速率保持在低浓度杂质外延层的外延生长速率。因此，源极/漏极层的过度生长可以被限制为与低杂质浓度的接触区域尺寸的情况相同，而宽度240W满足半导体器件10的设计规则。

在蚀刻工艺期间，源极/漏极组件240的顶表面和侧表面上的尖锐突起可以比其平坦部分被更多地移除。如图4F所示，在沿着平行于栅极结构120的方向截取的源极/漏极组件240的截面图中，源极/漏极层241、243和245中的每一个可以使源极/漏极组件240的最上表面在平行于衬底101的上表面的方向(X方向)上的长度240TW被蚀刻成小于源极/漏极组件240的侧表面的在垂直于衬底101的上表面的方向(Z方向)上的长度240SH。

例如，根据示例性实施方式，根据本发明构思的半导体器件10可以由于控制沿源极/漏极组件240的晶面的外延生长并且通过增加相邻的源极/漏极层241、243和245之间的接触区域240MH而具有改善的电特性。

参考图4G，示出了源极/漏极组件240的相应晶面和它们之间的角度。

取决于外延生长和蚀刻工艺，源极/漏极组件240可以包括不同的晶面。(111)晶面的生长速率可以小于(110)晶面的生长速率，并且(110)晶面的生长速率可以小于(100)晶面的生长速率。这可能是因为生长速度取决于晶面的表面结合。因此，可能由于不同晶面的生长速率的差异而形成小晶面。

与生长速率不同，(111)晶面的蚀刻速率可以小于(100)晶面的蚀刻速率，并且(100)晶面的蚀刻速率可以小于(110)晶面的蚀刻速率。这可能是由于这样的特性，即蚀刻速率取决于晶面的表面结合和面内结合。因此，由于不同晶面的不同蚀刻速率，源极/漏极组件240可包括不同的晶面。

在源极/漏极组件240中，接触区域240M可以是(110)晶面，最上表面240T可以是(111)晶面，并且连接最上表面240T和接触区域240M的倾斜表面240C可以是(311)晶面。例如，源极/漏极组件240的顶表面可以具有V形凹槽240V，并且形成V形凹槽240V的表面中的至少一个可以是(311)晶面。

如图4G所示，在沿着平行于栅极结构120的方向截取的源极/漏极组件240的截面图中，由鳍结构110的顶表面111T与倾斜表面240C形成的角度θ可小于约54.7°。这里，约54.7°的角度可以是由包括低浓度杂质的外延生长的鳍结构110的顶表面111T与(311)晶面(例如，倾斜表面240C)形成的角度。通过蚀刻工艺，角度θ可以优选小于约45°。例如，源极/漏极组件240的角度θ可以是执行外延生长和蚀刻工艺两者的结果。

图5A至5D是示出工艺顺序的截面图，以描述根据本发明构思的实施方式的制造半导体器件20的方法。

参考图5A，第一源极/漏极层310可以形成在鳍结构110的底部图案111上。

第一源极/漏极层310的各个源极/漏极层311、313和315可以以均匀高度在鳍结构110的底部图案111上彼此分开地生长。这里，将描述通过在nFET区域中掺杂P作为杂质来形成第一源极/漏极层310的工艺。另外，P的掺杂浓度可以为约1.8×10²¹/cm³或更高。以这种方式，通过掺杂高浓度的杂质可以降低接触电阻。

如图5A所示，第一源极/漏极层310可以包括形成在鳍结构110的底部图案111上的三个源极/漏极层311、313和315，但是不限于此。

参考图5B和5C，第二源/漏极层320可以包括相邻的源极/漏极层321、323和325。接下来，可以形成第三源极/漏极层330，其中其顶表面和侧表面在蚀刻过程中被平坦化。

杂质的高浓度可以进一步促进构成外延层(例如，(111)晶面)的顶表面和侧表面的晶面的生长，使得在包括高浓度杂质的相邻的源极/漏极结构之间的接触区域减小。

因此，为了形成大的接触区域，可以将第二源极/漏极层320生长到一定尺寸，使得相邻的源极/漏极层331、333和335彼此分离，然后可以通过执行蚀刻工艺来形成第三源极/漏极层330，使得其顶表面和侧表面上的尖锐突起是平坦的。

生长过程和蚀刻过程的组合可以被称为生长/蚀刻循环。在一些实施方式中，形成第三源极/漏极层330可以仅包括一个生长/蚀刻循环。在其他实施方式中，第三源极/漏极层330可以经由两至五个生长/蚀刻循环形成。尽管未示出，但经由两至五个生长/蚀刻循环获得的结构可以与第三源极/漏极层330的结构类似。

可以在蚀刻的外延层的其余部分上执行外延生长。在一些实施方式中，蚀刻的外延层和新生长的外延层可以由相同的材料(例如，相同的材料组分)组成。在其他实施方式中，蚀刻的外延层和新生长的外延层可以包括不同的材料(例如，不同的材料组分)。可以重复多个生长/蚀刻循环以进一步增加外延层的区域。生长/蚀刻循环可以以原位方式进行，而在其间没有真空中断。例如，可以通过将蚀刻气体例如氯化氢(HCl)注入到与其中形成外延层的工艺室相同的工艺室中来执行蚀刻工艺。在生长/蚀刻循环过程中，由于可能不使用诸如GeH₄的蚀刻气体，所以Ge可能不会形成在第三源极/漏极层330的外表面上。

随着生长/蚀刻循环被重复，第三源极/漏极层330的轮廓可变得更保形。

参考图5D，可以停止每个相邻源极/漏极层341、343和345的生长工艺，并且可以执行最终蚀刻工艺以形成包括第四源极/漏极组件340的半导体器件20。

在对第二源极/漏极层(参考图5B中的320)执行一个或多个生长/蚀刻循环过程使得各个源极/漏极层311、313和315具有与彼此的一定接触区域之后，外延生长可以停止并且可以执行最终的蚀刻工艺。例如，可以通过将诸如GeH₄的蚀刻气体注入到与其中形成外延层的工艺室相同的工艺室中来执行最终蚀刻工艺。

在最终蚀刻工艺期间，在蚀刻气体GeH₄中产生的Ge可以结合到源极/漏极组件340的外部分340F。例如，形成在nFET区域中的源极/漏极组件340可以是包含约1.8×10²¹/cm³或更高的浓度的P作为杂质的外延层，可以在其外部分340F上包括Si和Ge，并且可以在源极/漏极组件340的内部分包括Si但不包括Ge。结果，根据半导体器件20的设计规则，源/漏组件340可以被形成为具有满足一定值的宽度，而接触区域的低浓度杂质的值也基本上与外延生长的相同。

图6A至图6D是示出工艺顺序的截面图，以描述根据本发明构思的实施方式的制造半导体器件30的方法。

参考图6A，可以在鳍结构110的底部图案111上形成第一源极/漏极层410。

第一源极/漏极层410的源极/漏极层411、413和415可以以均匀的高度生长在鳍结构110的底部图案111上。这里，将描述通过在nFET区域中掺杂P作为杂质来形成第一源极/漏极层410的工艺。P的掺杂浓度可以为约1.8×10²¹/cm³或更高。如上所述，通过掺杂高浓度的杂质可以降低接触电阻。

如图6A所示，第一源极/漏极层410可以包括形成在鳍结构110的底部图案111上的三个源极/漏极层411、413和415，但是不限于此。

参考图6B和图6C，第二源极/漏极层420可以包括相邻的源极/漏极层421、423和425，其中每一个分别生长。接下来，可以形成第三源极/漏极层430，其中第二源极/漏极层420的顶表面和侧表面上的尖锐突起通过蚀刻工艺被平坦化。

生长工艺和蚀刻工艺的组合可以被称为生长/蚀刻循环。在一些实施方式中，形成第三源极/漏极层430可以仅包括一个生长/蚀刻循环。在其他实施方式中，第三源极/漏极层430可以经由两至五个生长/蚀刻循环来形成。尽管未示出，但经由两至五个生长/蚀刻循环获得的结构可以与第三源极/漏极层430的结构类似。

可以在蚀刻的外延层的剩余部分上执行外延生长。在一些实施方式中，蚀刻的外延层和新生长的外延层可以包括相同的材料(例如，相同的材料组分)。在其他实施方式中，蚀刻的外延层和新生长的外延层可以包括不同的半导体材料(例如，不同的材料组分)。可以重复多个生长/蚀刻循环以进一步增加外延层的区域。生长/蚀刻循环可以以原位方式进行，而在其间没有真空中断。例如，蚀刻工艺可以通过将蚀刻气体例如氯化氢(HCl)注入到与其中形成外延层的工艺室相同的工艺室中来执行。在生长/蚀刻循环过程中，因为可能不会使用诸如GeH₄的蚀刻气体，可能不会在第三源极/漏极层430的外表面上形成Ge。

随着生长/蚀刻循环被重复，第三源极/漏极层430的轮廓可变得更加保形。

参考图6D，可以停止各个相邻源极/漏极层441、443和445的生长工艺，并且可以执行最终蚀刻工艺以形成包括源极/漏极结构440的半导体器件30。

在形成第三源极/漏极层430(参考图6C)之后，停止外延生长并且执行最终蚀刻工艺。例如，可以通过将蚀刻气体如GeH₄注入到与其中形成外延层的工艺室相同的工艺室中来执行蚀刻工艺。

在蚀刻工艺期间，在蚀刻气体GeH₄中产生的Ge可以结合到源极/漏极结构440的外部分440F。源极/漏极结构可以包括在源极/漏极结构440F的外部分中的杂质(例如，n型杂质或p型杂质)，并且杂质不包括在源极/漏极结构440的内部分中。例如，形成在nFET区中的源极/漏极结构440可以是包含约1.8×10²¹/cm³或更高浓度的P作为杂质的外延层，可以在其外部分440F上包括Si和Ge，并且可以在源极/漏极结构440的内部分中包括Si但不包括Ge。

源极/漏极结构440的尖锐突起可以在蚀刻工艺期间移除得比其平坦部分更多，使得构成源极/漏极结构440的源极/漏极层441、443和445的每个轮廓形成为八边形。

半导体器件30可以被制造成使得接触插塞分别形成在源极/漏极层441、443和445上。或者，半导体器件30可以被制造为进一步包括在形成接触插塞之前执行的工艺中可以不形成在元件隔离层103中的元件。

图7A至图7D是示出工艺顺序的截面图，以描述根据本发明构思的实施方式的制造半导体器件40的方法。

参考图7A，半导体器件40可以包括鳍结构110的顶部图案113，构成在鳍结构110的顶部图案113上外延生长的第一源极/漏极层510。

由于(111)晶面上的外延生长可以小于其他晶面上的外延生长，所以第一源极/漏极层510的外围可以不具有与鳍结构110的顶部图案113的初始轮廓相同的轮廓。相反，第一源极/漏极层510的外围可以延伸到鳍结构110的顶表面和侧表面并且可以形成小晶面。此移动可减少在相邻鳍结构110上生长的源极/漏极层511、513和515之间的空间。

参考图7B，第二源极/漏极层520可以生长，使得在源极/漏极层521、523和525中相邻成对的源极/漏极层之间形成接触区域。

高浓度的杂质可进一步促进构成外延层的顶表面和侧表面的晶面(例如(111)晶面)的生长，使得相邻的源极/漏极结构之间的包括高浓度的杂质的接触区域减小。

例如，根据半导体器件的设计规则，第二源极/漏极层520的整个宽度可以被限制为一定值。当第二源/漏极层520形成为满足一定值时，与杂质浓度低的情况相比，接触区域可以减小。

参考图7C，第三源极/漏极层530可以过度生长，使得相邻的源极/漏极层531、533和535可以形成更大的接触区域。

第三源极/漏极层530可以过度生长以形成接触区域至与杂质浓度低的情况类似的程度。在该示例性实施方式中，接触区域可以满足半导体器件的结构性能，但是根据半导体器件的设计规则，第三源/漏极层530的宽度可以不在一定值内。

参考图7D，可以通过停止每个相邻源极/漏极层541、543和545的生长并执行蚀刻工艺来形成包括源极/漏极组件540的半导体器件40。

在形成第三源极/漏极层530(参考图7C)之后，停止外延生长并且执行蚀刻工艺。例如，可以通过将诸如GeH₄的蚀刻气体注入到与其中形成外延层的工艺室相同的工艺室中来执行蚀刻工艺。在一些实施方式中，外延生长工艺和蚀刻工艺可以以原位方式执行。例如，外延生长和蚀刻工艺可以在相同的工艺室中执行，而在其间没有真空中断。

在蚀刻工艺期间，从蚀刻气体GeH₄产生的Ge可以结合到源极/漏极组件540的外部分540F。例如，形成在nFET区域中的源极/漏极组件540可以是包括浓度为约1.8×10²¹/cm³或更高的P作为杂质的外延层，可以在其外部分540F上包括Si和Ge，并且可以在源极/漏极组件540的内部分包括Si但不包括Ge。

结果，根据半导体元件40的设计规则，可以形成具有满足一定值的宽度的源极/漏极组件540，同时接触区域的低浓度杂质的值也基本上与外延生长的相同。

例如，根据本发明构思的半导体器件40可以通过控制沿着源极/漏极组件540的晶面的外延生长并且增加相邻的源极/漏极层541、543和545之间的接触区域而具有优异的电特性。

图8是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的流程图。

在步骤S801中，在包括负沟道场效应晶体管(nFET)区域和正沟道场效应晶体管(pFET)区域的衬底(例如，半导体晶片W)上提供鳍结构。根据如上所公开的示例性实施方式，鳍结构可以是鳍结构110并且衬底可以是衬底101。鳍结构110可以形成在衬底101上以在第二方向(Y方向)上延伸。

在步骤S803中，在相邻的鳍结构之间形成元件隔离层。元件隔离层可以是根据上面公开的示例性实施方式的元件隔离层103。元件隔离层103可以包括上面参考图3描述的材料。鳍结构110的顶表面和元件隔离层103的顶表面可以通过平坦化工艺布置在同一平面上。

在步骤S805中，在鳍结构110上形成栅极结构。根据以上所公开的示例性实施方式，栅极结构可以是栅极结构120。栅极结构120可以包括栅极绝缘层130和栅极电极150。在一些实施方式中，栅极结构120可以经由栅极替换工艺形成，但是不限于此。

在步骤S807中，形成与栅极结构120相邻的源极/漏极结构。源极/漏极结构可以是根据以上公开的示例性实施方式的第一源极/漏极结构201(或源极/漏极组件240、340、540或源极/漏极结构440)。在一些实施方式中，形成在nFET区域中的源极/漏极结构201可以包括：鳍结构110的顶部图案113，其是在元件隔离层103上方突出的鳍结构110的一部分；以及形成在鳍结构110的顶部图案113的顶表面和侧表面上的选择性外延生长(SEG)部分。

在一些实施方式中，SEG部分的最上表面的倾斜表面部分与鳍结构110的顶部图案113的顶表面之间的角度小于约54.7°，并且SEG在SEG部分的外部分上包括Si和Ge，并且在SEG部分的内部分中包括Si而不包括Ge。

半导体芯片(其中形成有集成电路)可以从晶片W切割并形成半导体器件封装的元件。

虽然已经参考本发明的示例性实施方式具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

本申请要求享有于2017年6月29日在韩国知识产权局提交的韩国专利申请第10-2017-0082910号的优先权，其公开内容通过引用全部合并在此。

Claims (20)

1.一种半导体器件，包括：

在包括负沟道场效应晶体管(nFET)区域的衬底上的鳍结构；

形成在所述鳍结构上的栅极结构；和

邻近于所述栅极结构形成的源极/漏极结构，所述源极/漏极结构由包括所述n型杂质的外延层形成，所述n型杂质的浓度为大约1.8×10²¹/cm³或更高，并且所述源极/漏极结构的外部分包括硅(Si)和锗(Ge)，并且所述源极/漏极结构的内部分包括Si但不包括Ge，

其中所述源极/漏极结构的顶表面的倾斜表面部分与所述鳍结构的顶表面形成小于约54.7°的角度。

2.根据权利要求1所述的半导体器件，其中所述源极/漏极结构包括接触相邻的源极/漏极结构的表面。

3.根据权利要求2所述的半导体器件，其中，接触所述相邻的源极/漏极结构的所述表面是(110)晶面。

4.根据权利要求3所述的半导体器件，其中所述源极/漏极结构的所述顶表面中的最上表面是(111)晶面。

5.根据权利要求4所述的半导体器件，其中在沿着平行于所述栅极结构的方向截取的所述源极/漏极结构的截面中，所述源极/漏极结构的所述最上表面的长度小于接触所述相邻的源极/漏极结构的所述表面的长度。

6.根据权利要求1所述的半导体器件，其中由所述倾斜表面部分与所述鳍结构的所述顶表面形成的角度小于约45°。

7.根据权利要求1所述的半导体器件，其中所述倾斜表面部分是(311)晶面。

8.根据权利要求1所述的半导体器件，其中所述源极/漏极结构与相邻的源极/漏极结构分离。

9.根据权利要求8所述的半导体器件，其中，在沿着平行于所述栅极结构的方向上截取的所述源极/漏极结构的截面中，所述源极/漏极结构具有八边形轮廓。

10.根据权利要求1所述的半导体器件，其中所述n型杂质是磷(P)。

11.一种半导体器件，包括：

衬底上的鳍结构；

所述鳍结构上的栅极结构；和

邻近于所述栅极结构的源极/漏极结构，

其中所述源极/漏极结构形成其中相邻的源极/漏极结构经由(110)晶面彼此合并的源极/漏极组件，并且所述源极/漏极组件包括在所述源极/漏极组件的外部分上的不包括在所述源极/漏极组件的内部分中的不同材料。

12.根据权利要求11所述的半导体器件，其中所述源极/漏极组件包括包含三个源极/漏极结构的结构。

13.根据权利要求11所述的半导体器件，其中，所述源极/漏极组件包括浓度约为1.8×10²¹/cm³或更高的P作为杂质。

14.根据权利要求11所述的半导体器件，其中所述源极/漏极组件包括在所述源极/漏极组件的所述外部分上的硅(Si)和锗(Ge)，并且在所述源极/漏极组件的内部分中包括Si但不包括Ge。

15.根据权利要求11所述的半导体器件，其中所述源极/漏极组件的顶表面包括V形凹槽，并且形成所述V形凹槽的表面中的至少一个是(311)晶面。

16.一种半导体器件，包括：

在包括nFET区域和pFET区域的衬底上的鳍结构；

在所述鳍结构之间的元件隔离层；

在所述鳍结构上的栅极结构；和

邻近于所述栅极结构的源极/漏极结构，

其中形成在所述nFET区域中的所述源极/漏极结构包括：所述鳍结构的顶部图案，所述鳍结构的所述顶部图案是所述鳍结构的在所述元件隔离层上方突出的部分；以及形成在所述鳍结构的所述顶部图案的顶表面和侧表面上的选择性外延生长(SEG)部分，

其中所述选择性外延生长部分的顶表面的倾斜表面部分与所述鳍结构的所述顶部图案的所述顶表面之间的角度小于约54.7°，并且所述选择性外延生长部分在所述选择性外延生长部分的外部分上包括Si和Ge并且在所述选择性外延生长部分的内部分中包括Si但不包括Ge。

17.根据权利要求16所述的半导体器件，其中所述衬底和所述鳍结构包括单晶硅。

18.根据权利要求17所述的半导体器件，其中所述鳍结构的所述顶部图案和所述选择性外延生长部分的所述内部分包括相同的材料组分。

19.根据权利要求16所述的半导体器件，其中在沿着平行于所述栅极结构的方向截取的所述源极/漏极结构的截面中，所述倾斜表面部分与所述鳍结构的所述顶部图案的所述顶表面之间的角度小于约45°，并且所述源极/漏极结构包括八边形轮廓。

20.根据权利要求16所述的半导体器件，其中所述选择性外延生长部分包括浓度约为1.8×10²¹/cm³或更高的P作为杂质。