TW202036917A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202036917A
TW202036917A TW108139569A TW108139569A TW202036917A TW 202036917 A TW202036917 A TW 202036917A TW 108139569 A TW108139569 A TW 108139569A TW 108139569 A TW108139569 A TW 108139569A TW 202036917 A TW202036917 A TW 202036917A
Authority
TW
Taiwan
Prior art keywords
semiconductor
source
layer
buffer layer
strip
Prior art date
Application number
TW108139569A
Other languages
English (en)
Inventor
鄒亞叡
羅宗祐
顏智洋
黃文宏
劉致為
Original Assignee
台灣積體電路製造股份有限公司
國立臺灣大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司, 國立臺灣大學 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202036917A publication Critical patent/TW202036917A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本揭示內容描述了用於為一裝置個別地選擇通道條的數量的技術。藉由定義包括表面主動區和深度/高度的三維主動區域來選擇通道條。在主動區域中的半導體條被選擇做為通道條。被包含在主動區域中的半導體條將配置為通道條。不被包括在主動區域中的半導體條未被選擇做為通道條並且藉由輔助緩衝層與源極/汲極結構分隔。

Description

半導體裝置
本揭示內容係關於具有奈米線堆疊環繞式閘極(Nanowire stack GAA device)的半導體裝置。
互補金屬氧化物半導體(Complementary metal oxide semiconductor；CMOS)電晶體是積體電路的構建模塊。更快的CMOS開關速度需要更高的驅動電流，此會縮短CMOS電晶體的閘極長度。較短的閘極長度導致不理想的「短通道效應」，其中閘極的電流控制功能受到損害。已經開發鰭式場效電晶體(FinFET)用來克服短通道效應等。作為改善通道的靜電控制的進一步步驟，已經開發了具有環繞閘極的電晶體，其中閘極部分可從半導體通道或通道條的上表面和側壁圍繞半導體通道或通道條。
本揭示內容之一態樣提供了一種半導體裝置，包括：基板、第一半導體層和第二半導體層、閘極結構、源極/汲極結構、以及第一緩衝層。第一半導體層和第二半導體層在基板上方，第一半導體層在第一方向上位於第二半導 體層上方。閘極結構圍繞第一半導體層和第二半導體層。源極/汲極結構從不同於第一方向的第二方向連接到第一半導體層。第一緩衝層將源極/汲極結構與第二半導體層分隔。
100‧‧‧裝置
110‧‧‧基板
111‧‧‧下部
112‧‧‧半導體條
112(1)‧‧‧半導體條
112(2)‧‧‧半導體條
112(3)‧‧‧半導體條
112(4)‧‧‧半導體條
120‧‧‧源極/汲極結構
130‧‧‧輔助緩衝層
140‧‧‧閘極結構
142‧‧‧閘極電極
144‧‧‧閘極介電層
150‧‧‧緩衝層
152‧‧‧緩衝層
160‧‧‧輔助緩衝層
162‧‧‧邊緣
164‧‧‧上表面
170‧‧‧輔助緩衝層
180‧‧‧輔助緩衝層
200‧‧‧製造流程
210‧‧‧操作
220‧‧‧操作
230‧‧‧操作
240‧‧‧操作
250‧‧‧操作
260‧‧‧操作
270‧‧‧操作
280‧‧‧操作
290‧‧‧操作
300‧‧‧晶圓
312‧‧‧磊晶層(奈米層片)
314‧‧‧磊晶層(奈米層片)
402‧‧‧鰭片結構
410‧‧‧上部鰭片部分(上部、奈米線堆疊)
412‧‧‧奈米線條(矽條、緩衝條、緩衝層)
412(1)‧‧‧緩衝條(緩衝層)
412(2)‧‧‧緩衝條(緩衝層)
412(3)‧‧‧緩衝條(緩衝層)
412(4)‧‧‧緩衝條(緩衝層)
414‧‧‧奈米線條(矽條、半導體條)
414(1)‧‧‧通道條(矽條、半導體條)
414(2)‧‧‧通道條(矽條、半導體條)
414(3)‧‧‧通道條(矽條、半導體條)
420‧‧‧蝕刻停止層
460‧‧‧絕緣層
520‧‧‧圖案化的遮罩層
530‧‧‧頂表面
540‧‧‧側壁
620‧‧‧主動區域
622‧‧‧主動區
624‧‧‧深度/高度
625‧‧‧凹槽
626‧‧‧蝕刻端面
627‧‧‧一部分
628‧‧‧界面
720‧‧‧輔助緩衝層
722‧‧‧厚度
724‧‧‧上表面
730‧‧‧間隙
820‧‧‧源極/汲極結構
822‧‧‧厚度
830‧‧‧內部間隔物結構
920‧‧‧空隙
922‧‧‧底切區域
924‧‧‧圖案化的遮罩層
1010‧‧‧閘極結構
1012‧‧‧閘極電極
1014‧‧‧閘極介電層
1100‧‧‧流程
1110‧‧‧操作
1120‧‧‧操作
1130‧‧‧操作
1140‧‧‧操作
1150‧‧‧操作
1160‧‧‧操作
1170‧‧‧操作
1180‧‧‧操作
1200‧‧‧晶圓
1210‧‧‧第一主動區域
1212‧‧‧遮罩層
1214‧‧‧第一主動區
1216‧‧‧第一深度/高度
1220‧‧‧第一凹槽
1230‧‧‧其餘部分
1310‧‧‧第二主動區域
1312‧‧‧遮罩層
1314‧‧‧第二主動區
1316‧‧‧第二深度/高度
1318‧‧‧端點
1320‧‧‧第二凹槽
1322‧‧‧底表面
1324‧‧‧間隙
1410‧‧‧輔助緩衝層
1412‧‧‧厚度
1420‧‧‧上表面
1610‧‧‧源極/汲極結構
1610A‧‧‧第一源極/汲極結構
1612‧‧‧上表面
1620‧‧‧第二源極/汲極結構
1620A‧‧‧第二源極/汲極結構
1620B‧‧‧第二源極/汲極結構
1622‧‧‧上表面
1630‧‧‧端部
1632‧‧‧端部
1710‧‧‧第一空隙
1720‧‧‧第二空隙
1810‧‧‧第一閘極結構
1812‧‧‧閘極電極
1814‧‧‧閘極介電層
1820‧‧‧第二閘極結構
1822‧‧‧閘極電極
1824‧‧‧閘極介電層
1840‧‧‧第一裝置
1842‧‧‧第二裝置
1900‧‧‧流程
1910‧‧‧操作
1920‧‧‧操作
1930‧‧‧操作
1940‧‧‧操作
1950‧‧‧操作
1960‧‧‧操作
1970‧‧‧操作
1980‧‧‧操作
1990‧‧‧操作
1995‧‧‧操作
2010‧‧‧溝槽
2012‧‧‧圖案化的遮罩層
2020‧‧‧第一部分
2030‧‧‧第二部分
2110‧‧‧介電體
2210‧‧‧第一主動區域
2212‧‧‧圖案化的遮罩層
2214‧‧‧第一主動區
2216‧‧‧第一深度/高度
2220‧‧‧第一凹槽
2310‧‧‧第二主動區域
2312‧‧‧遮罩層
2314‧‧‧第二主動區
2316‧‧‧第二深度/高度
2318‧‧‧端點
2320‧‧‧第二凹槽
2322‧‧‧底表面
2324‧‧‧間隙
2410‧‧‧輔助緩衝層
2412‧‧‧厚度
2510‧‧‧第二源極/汲極結構
2610‧‧‧第一源極/汲極結構
2612‧‧‧第三遮罩
2710‧‧‧第一空隙
2720‧‧‧第二空隙
2810‧‧‧第一閘極結構
2812‧‧‧閘極電極
2814‧‧‧閘極介電層
2820‧‧‧第二閘極結構
2822‧‧‧閘極電極
2824‧‧‧閘極介電層
2840‧‧‧第一裝置
2850‧‧‧第二裝置
T1‧‧‧厚度
T2‧‧‧厚度
本揭示內容之態樣在結合附圖閱讀以下詳細說明時得以最清晰地理解。在附圖中，相同的參考編號標識相似的元件或操作，除非上下文另有指示。附圖中元件的尺寸和相對位置不一定按比例繪製。事實上，各種特徵的尺寸可任意增大或減小，以便於論述明晰。
第1A圖至第1D圖示出根據本揭示內容的示例性實施方式的裝置的實施方式。
第2圖是根據本揭示內容的示例性實施方式的示例性製程。
第3A圖至第10圖示出在第2圖的示例性製程下處於不同製造階段的晶圓的視圖。
第11圖是根據本揭示內容的示例性實施方式的另一示例性製程。
第12圖至第18圖示出在第11圖的示例性製程下處於不同製造階段的晶圓的視圖。
第19圖是根據本揭示內容的示例性實施方式的另一示例性製程。
第20圖至第28圖示出在第19圖的示例性製程下處於不同製造階段的晶圓的視圖。
本揭示內容描述了用於在不改變裝置或相鄰裝置的結構完整性的情況下個別選擇裝置的奈米層片或奈米線通道條的數量的技術。對於裝置，藉由定義包括表面主動區和深度/高度的三維的主動區域來選擇通道條。主動區域包括被選擇做為裝置通道條的半導體奈米層片或奈米線條。亦即，對於每個裝置，主動區域從半導體奈米層片或奈米線堆疊的頂表面向下延伸，直到達到某個深度。包含在主動區域中的半導體奈米層片或奈米線條將配置為通道條。不包括在主動區域中(例如位於主動區域下方)的半導體奈米層片或奈米線條不被選擇做為裝置的通道條，並且被稱為「未選擇的半導體條」。例如，在主動區域旁邊形成溝槽，溝槽的深度大於主動區域的深度/高度。輔助緩衝層形成在凹槽的底表面上方，以覆蓋在凹槽中未選擇的半導體條。輔助緩衝層或未選擇的半導體條中的一或更多者經摻雜以具有與裝置的源極/汲極不同的摻雜類型，即N型或P型。例如，若裝置被設計為N型裝置，則裝置的源極/汲極被摻雜為N型，輔助緩衝層或未選擇的半導體條被摻雜為P型。裝置的源極/汲極結構形成在凹槽中，以接觸包括在主動區域中的通道條。在凹槽中的源極/汲極結構藉由輔助緩衝層與未選擇的半導體條分隔。輔助緩衝層的額外電阻和源極/汲極結構與輔助緩衝層之間的PN接面的耗盡效應防止漏電流流經未選擇的半導體條。閘極結構圍繞在主動區域中的通道 條而形成。使用所揭示的技術，選擇裝置的通道條的數量，而不蝕刻掉一個半導體條。因此，通道選擇不會犧牲裝置的結構完整性。
以下揭示內容提供眾多不同實施方式或實施例以用於實施所描述的主題的不同特徵。下文描述部件和配置的特定實施例以簡化本文描述。當然，此僅係實施例，並非意欲限制。例如，下文描述中第一特徵於第二特徵上方或之上的形成可包括第一特徵與第二特徵直接接觸而形成的實施方式，亦及可包括第一特徵與第二特徵之間可能形成額外的特徵，以使得第一特徵與第二特徵不可直接接觸的實施方式。此外，本揭示內容可在各種實施例中重複參考編號和/或字母。此重複係以簡化與明晰為目的，且其自身不規定本文論述的各種實施方式和/或配置之間的關係。
而且，本案可能使用諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等等空間相對術語以便於描述，以描述一個元件或特徵與另一(或更多個)元件或特徵的關係，如圖式中所示。除圖式中繪示的定向之外，空間相對術語意欲包括元件在使用或操作中的不同定向。設備可能以其他方式定向(旋轉90度或其他定向)，且可由此同樣理解本案所使用的空間相對描述詞。
在以下描述中，闡述了某些特定細節，以便提供對本揭示內容的各種實施方式的透徹理解。然而，熟習此項技術者將理解，沒有此等具體細節亦可實施本揭示內容。在其他情況下，沒有詳細描述與電子部件和製造技術相關聯 的眾所熟知的結構，以避免不必要地模糊本揭示內容的實施方式的描述。
除非上下文另有要求，否則在隨後的說明書和專利申請範圍中，詞語「包括(comprise)」和其變體，如「包括(comprises)」和「包括(comprising)」，應理解為開放的、包含性的意思，即「包括但不限於」。
序數的使用，如第一、第二、和第三，並不一定意味著排序的次序含義，而是可能只區分一個操作或結構的多個情況。
在整個說明書中，對「一個實施方式」或「實施方式」的引用意味著結合此實施方式描述的特定特徵、結構或特性被包括在至少一個實施方式中。因此，在整個說明書中，短語「在一個實施方式中」或「在實施方式中」在不同地方的出現不一定都指相同的實施方式。此外，特定特徵、結構或特性可在一或更多個實施方式中以任何合適的方式組合。
如在本說明書和所附專利申請範圍中使用的，單數形式「一(a)」、「一(an)」和「此(the)」包括複數代表物，除非內容另有明確規定。亦應該注意的是，術語「或」大體以其包括「和/或」的意義使用，除非內容明確地另有規定。
環繞式閘極(gate all around；GAA)電晶體結構可藉由任何合適的方法來圖案化。例如，結構可藉由使用一或更多個光微影(photolithography)製程而圖案化，製 程包括雙重圖案化(double-patterning)或多重圖案化(multi-patterining)製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，允許產生某種圖案，此等圖案具有例如間距，此等間距小於使用單次直接光微影製程而獲取的間距。例如，在一個實施方式中，緩衝層形成在基板上方，且藉由使用光微影製程而圖案化。間隔物藉由使用自對準製程沿著圖案化的緩衝層側邊而形成。隨後移除緩衝層，且剩餘間隔物可能隨後用以圖案化環繞式閘極(GAA)結構。
第1A圖至第1D圖示出裝置100的四個實施方式(1)、(2)、(3)和(4)的橫截面視圖。參照實施方式(1)(第1A圖)，裝置100包括基板110，例如矽基板或其他元素半導體基板或化合物半導體基板或其他合適的基板。裝置100包括複數個半導體奈米層片或奈米線條(「半導體條」)112(1)、112(2)、112(3)的垂直堆疊。在一個實施方式中，奈米線具有直徑範圍介在約2奈米與約15奈米之間的基本圓形的橫截面形狀。奈米層片具有矩形橫截面形狀，其高度範圍介在約2奈米至約10奈米之間，而寬度範圍介在約4奈米至約50奈米之間。在本文的描述中，半導體條大致上用於指稱分離的半導體層，例如片層(sheet)或線(wire)，此分離的半導體層與垂直地或橫向地鄰近的其他半導體層相互分隔。裝置100的通道區域可包括在橫向方向上的多個半導體條112和/或在垂直方向上的多個半導體條的排列。第1A圖示出了在垂直取向的半導體條112，此並不一定意味 著裝置100僅包括一個垂直的半導體條112的堆疊。在一個實施方式中，半導體條112(1)、112(2)、112(3)是矽、矽鍺、鍺、鍺錫或適合用作裝置100的通道區域的其他半導體材料。
源極/汲極結構120接觸上部兩個半導體條112(1)、112(2)，並且藉由輔助緩衝層130與下部半導體條112(3)分隔。輔助緩衝層130或者是不同於半導體條112(3)的半導體材料的半導體材料，或者是介電材料。在一個實施方式中，輔助緩衝層130或半導體條112(3)中的一或更多個摻雜有與源極/汲極結構120不同的摻雜類型。例如，在源極/汲極結構120摻雜為P型的情況下，一或更多個輔助緩衝層130摻雜為N型。如此，源極/汲極結構120和輔助緩衝層130之間的PN接面將形成耗盡區，此耗盡區防止電荷載流子進一步流動穿過。在一個實施方式中，輔助緩衝層130的厚度T1可被選擇為足夠大的厚度以阻擋電流，而與半導體條112(3)的厚度T2無關。
在一個實施方式中，通道條112(1)、112(2)沒有摻雜，例如包括本質半導體材料。在另一個實施方式中，通道條112(1)、112(2)摻雜有與源極/汲極結構120不同的類型，以形成反轉模式裝置(inversion-mode device)。在另一實施方式中，通道條112(1)、112(2)摻雜有與源極/汲極結構120相同的摻雜類型，以形成無接面元件。其他摻雜配置亦是可能的，並且包括在本揭示內容中。
閘極結構140鄰近連接到源極/汲極結構120的 半導體條112(1)、112(2)而形成。在一個實施方式中，閘極結構環繞每個半導體條112(1)、112(2)。閘極結構包括金屬閘極電極142和高介電常數閘介電層144。在一個實施方式中，閘極結構140亦與半導體條112(3)相鄰，儘管由於輔助緩衝層130帶來的電阻增加和/或由於PN接面的耗盡效應，輔助緩衝層130防止電流流經半導體條112(3)。
如此，半導體條112(1)、112(2)配置為裝置100的通道條，並且半導體條112(3)未被選擇做為通道條。在實施方式(1)中，未選擇的半導體條112(3)在源極/汲極結構120下方延伸，並且比通道條112(1)或112(2)長。亦即，未選擇的半導體條112(3)在垂直方向上與源極/汲極結構120重疊。
在一個實施方式中，緩衝層150位在介於最低的半導體條(此為112(3))和基板110之間。緩衝層150包括對半導體條112具有蝕刻選擇性的半導體材料。例如，在半導體條112是矽的情況下，緩衝層150是矽鍺。
在另一個實施方式(2)中(第1B圖)，未選擇的半導體條112(3)亦類似於通道條112(1)、112(2)是縮退的(receded)，並且不在源極/汲極結構120下方延伸。輔助緩衝層160形成在源極/汲極結構120下方，並且橫向地鄰近未選擇的半導體條112(3)。具體而言，輔助緩衝層160橫向地覆蓋未選擇的半導體條112(3)的邊緣162。相對於基板110，輔助緩衝層160的上表面164高於未選擇的半導體條112(3)。輔助緩衝層160是不同於緩衝層150的介電材料或 半導體材料。
在另一個實施方式(3)中(第1C圖)，兩個上部半導體條112(1)、112(2)連接到源極/汲極結構120，並且配置為通道條，並且兩個下部半導體條112(3)和112(4)沒有被選擇做為通道條，並且藉由輔助緩衝層170與源極/汲極結構120分隔。兩個未選擇的半導體條112(3)、112(4)中的一個上半導體條112(3)是縮退的並被輔助緩衝層從橫向方向覆蓋。兩個未選擇的半導體條112(3)、112(4)中的一個下半導體條112(4)不是縮退的，並且至少從垂直取向被輔助緩衝層覆蓋。
在另一實施方式(4)中(第1D圖)，源極/汲極結構120藉由一個以上的緩衝層與未選擇的半導體條112(3)分隔，此處是輔助緩衝層180和另一緩衝層152。緩衝層152可具有與緩衝層150相同的材料。輔助緩衝層180包括不同於緩衝層152的介電材料或半導體材料。
第1A圖、第1B圖、第1D圖示出了一個未選擇的半導體條112(3)，此並不限制本揭示內容的範疇。裝置100可能在垂直方向上包括多於一個未選擇的半導體條。輔助緩衝層130、160、180可形成在最上面的未選擇的半導體條的上方。多個未選擇的半導體條可包括在一或更多個未縮退的半導體條上方的一或更多個縮退的半導體條。第1C圖的輔助緩衝層170可能橫向地覆蓋縮退的未選擇的半導體條，並且覆蓋未被選擇做為通道條的最上面的未縮退的半導體條，類似於第1C圖所示。
第1A圖至第1D圖的實施方式示出了閘極結構140與源極/汲極結構120基本上處於同一位準，此不是限制性的。閘極結構140可能向上延伸高於源極/汲極結構120。
為了簡化起見，第1A圖至第1D圖沒有示出介在閘極結構140與源極/汲極結構120之間的內部空間結構。應當理解，根據裝置設計，可能包括內部間隔物結構(inner spacer structure)，此包括在本揭示內容中。
基板110可能包括晶體結構的矽基板和/或諸如鍺的其他元素半導體。可選地或額外地，基板110可包括化合物半導體，如碳化矽、砷化鎵、砷化銦、和/或磷化銦。此外，基板110亦可包括絕緣體上矽(silicon-on-insulator；SOI)結構。基板110可包括磊晶層和/或可經應變以提高效能。基板110亦可包括取決於設計要求的各種摻雜配置，諸如P型基板和/或N型基板，和各種摻雜區域，諸如P阱和/或N阱。
閘極結構140是高介電常數金屬閘極或其他合適的閘極結構。以下描述列出了用於包括閘極電極142和閘極介電層144的閘極結構140的材料的實施例，這些實施例不是限制性的。閘極電極142包括導電材料，例如金屬或金屬化合物。閘極電極142的合適金屬材料包括釕、鈀、鉑、鎢、鈷、鎳、和/或導電金屬氧化物。在一些實施例中，閘極電極142包括功函數調整層，此功函數調整層被調諧為具有適當的功函數，用於增強場效應電晶體裝置的效能。例如，合適的N型功函數調整金屬包括Ta、TiAl、TiAlN、 TaCN、其他N型功函數金屬、或其組合，而合適的P型功函數調整金屬材料包括TiN、TaN、其他P型功函數金屬、或其組合。在一些實施例中，在功函數調整層上方形成導電層，諸如鋁層、銅層、鈷層、或鎢層，使得閘極電極142包括設置在閘極介電層144上方的功函數調整層和設置在功函數層上方和閘極蓋下方的導電層(為簡化起見未示出)。在一個實施例中，閘極電極142具有範圍從約5奈米到約100奈米的厚度，此取決於設計要求。
在示例性實施方式中，閘極介電層144包括界面的氧化矽層(為簡化起見未單獨示出)，例如厚度範圍為約5埃(Å)至約10埃的熱氧化物或化學氧化物。在示例性實施方式中，閘極介電層144進一步包括高介電常數(高K)介電材料，其選自氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鋯(HfZrO)、其組合、和/或其他合適的材料中的一或更多種。在一些應用中，高介電常數材料包括大於6的介電常數(K)值。根據設計要求，使用介電常數(K)值為7或更高的介電材料。高介電常數介電層可藉由原子層沉積(atomic layer deposition；ALD)或其他合適的技術形成。根據本文所述的實施方式，閘極介電層144的高介電常數介電層包括約10埃至約30埃的厚度或其他合適的厚度。
第2圖是示例性製造流程200，其可用於製造第1A圖至第1D圖所示的示例性裝置100和其他裝置。第3A圖至第10圖示出了在製造示例性裝置100的流程中晶圓300 的各個階段。在每個階段，示出了晶圓300的三個視圖中的一或更多者，亦即用字母「A」表示的透視圖、用字母「B」表示且亦被稱為「B」平面(X-Z平面)的切割線B-B的剖視圖、和用字母「C」表示且亦被稱為「C」平面的切割線C-C的剖視圖。在一些階段，僅示出晶圓300的一個視圖，並且為了簡化起見，將省去相應的視圖的參考字母。在一些圖中，為了簡化起見，平面俯視圖用於代替透視圖，字母「A」亦用於表示平面俯視圖。
在此處的描述中，出於描述的目的，z軸方向亦稱為垂直方向，x-y平面方向亦稱為橫向方向。
參看第2圖，亦參看第3A圖至第3C圖，在示例性操作210中，接收晶圓300。第3A圖至第3C圖繪示晶圓300。
晶圓300包括基板110，例如矽、矽鍺、和/或其他合適的半導體材料的基板。例如，基板110可包括化合物半導體，如碳化矽、砷化鎵、砷化銦、和/或磷化銦。此外，基板110亦可包括絕緣體上矽(silicon-on-insulator；SOI)結構。
具有不同材料的磊晶層312、314垂直堆疊形成在基板110上方，並且以交替的順序堆疊，亦即每個磊晶層312、314與磊晶層314、312中不同的一者直接垂直地鄰近。作為說明性實施例，第3A圖至第3C圖示出總共四個磊晶層312和三個磊晶層314堆疊在基板110上方，此不是限制性的。其他數量的磊晶層312、314亦是可能的，並且包 括在本揭示內容中。在一個實施方式中，晶圓300包括與磊晶層314相同數量的磊晶層312。在另一個實施方式中，晶圓300包括與磊晶層314不同數量的磊晶層312。
磊晶層312由第一半導體材料形成，而磊晶層314由不同於第一半導體材料的第二半導體材料形成。在一個實施方式中，對於一些蝕刻劑，第一半導體材料和第二半導體材料具有不同的蝕刻速率，亦即具有蝕刻選擇性，使得可進行選擇性蝕刻以移除磊晶層312、314中的一者，而保留另一者。在一個實施方式中，磊晶層312是SixGe1-x的矽鍺，x大於0且小於1，並且在一些實施方式中在約0.4至約0.9之間。例如，在一個實施方式中，x=0.8，磊晶層312是Si0.8G0.2。在一個實施方式中，磊晶層314是矽。
磊晶層312、314各自可用各種摻雜劑/雜質以各種方法摻雜，摻雜劑/雜質如砷、磷、硼、鎵、銦、銻、氧、氮、或其各種組合。
在一個實施方式中，磊晶層312、314分別是奈米線矽鍺片或奈米線矽片，並且被稱為奈米層片312、314。奈米層片312、314中的每一個可具有約4奈米至約20奈米之間的厚度。在一些實施方式中，奈米層片312、314各自可具有介於約5奈米至約8奈米之間的厚度。
磊晶層312、314亦可為其他半導體材料。
磊晶層312、314可使用氣-液-固(vapor-liquid-solid，VLS)技術或其他合適的生長流程來形成。在本文的描述中，具有一維(1-D)的奈米線矽或矽鍺 的奈米層片314、312分別用作本揭示內容描述中的說明性實施例。
奈米層片312、314可全域地(globally)形成在基板110上方，或者可局部地(locally)形成在基板110上方。在局部形成的方式中，奈米層片312、314形成在由淺溝槽絕緣(shallow trench insulation，STI)區域界定的區之內和/或形成在摻雜基板區域(例如，P阱或N阱)上方。
再次參看第2圖，亦參看第4A圖至第4C圖，在示例性操作220中，藉由圖案化晶圓300來形成鰭片結構402。可使用任何合適的圖案化方式，並且所有此些方式都包括在本揭示內容中。鰭片結構402包括兩個部分，上部410和下部111。下部111藉由圖案化基板110(例如矽的基板)而形成，並且亦成為基板110的一部分，並且根據情況被稱為「基板」或「下部鰭片部分」或鰭片的「下部」。上部410由圖案化堆疊磊晶層312、314形成。在磊晶層312、314是奈米層片的示例性情況下，上部鰭片部分410包括以交替方式垂直堆疊的奈米線矽鍺條412與奈米線矽條414。包括奈米線條412、414堆疊的上部鰭片部分410亦被稱為奈米線堆疊410。應注意，奈米線堆疊410不同於第1A圖至第1C圖所示的裝置100的奈米線堆疊112，因為一組奈米線條412、414將作為緩衝條被移除，如本文所述。
在以下製造階段，奈米線條412或奈米線條414將從奈米線堆疊410中移除，並被稱為「緩衝條」。保留在奈米線堆疊410上的奈米線條412、414被稱為「半導體奈 米線條」。作為說明性實施例，矽鍺奈米線條412作為緩衝條被移除，並且矽奈米線條414保留，以最終成為裝置100的奈米線堆疊112的奈米線結構122。
絕緣層460形成在基板110上方並鄰近鰭片結構402，如第4A圖(在第4A圖，出於說明的目的省略了絕緣層460的一部分)和第4C圖所示。在一個實施方式中，絕緣層460是矽氧化物或其他合適的介電材料。在一些實施方式中，蝕刻停止層420形成在介於絕緣層460與包括鰭片結構402的下部111的基板110之間。蝕刻停止層420是不同於絕緣層460的介電材料。在一個實施方式中，蝕刻停止層420是矽氮化物或其他合適的介電材料。在一個實施方式中，絕緣層460和蝕刻停止層420僅與下部111相鄰，並且上部鰭片部分410從絕緣層460和蝕刻停止層420暴露。
在示例性操作230中，亦參看第5A圖至第5C圖，在鰭片結構402上方形成圖案化的遮罩層520並對其進行圖案化。在一個實施方式中，圖案化的遮罩層520與上部鰭片部分410的頂表面530、鰭片結構402的側壁540、和絕緣層460(若有)或基板110的一部分重疊。圖案化的遮罩層520是矽氧化物、矽氮化物、或其他合適的介電質材料或導電材料。
在示例性操作240中，亦參看第6A圖至第6B(ii)圖，藉由各向異性蝕刻(anisotropic etching)而圖案化上部鰭片部分410來形成主動區域620。在一個實施方式中，主動區域620被固定或定義為一個三維的區域。具體 而言，主動區域620被定義為具有主動區622和深度/高度624。深度/高度624可被稱為相對於向下取向的深度，並且可被稱為相對於向上取向的高度。主動區622是被圖案化的遮罩層520覆蓋的上部鰭片部分410的二維頂表面區622。在一個實施方式中，深度/高度624是基於要在主動區域620上方形成的裝置的通道條的數量來選擇的。例如，如第6B圖所示，在裝置設計規定兩個通道條的情況下，將深度/高度624決定為從主動區622(表面區)向下延伸超過從上部鰭片部分410的頂部開始計數的兩個矽條414，此處是414(1)、414(2)，並且在第二矽條414(2)和第三緩衝條412(3)之間的界面628處或下方終止。亦即，裝置的通道數量的選擇從主動區域620的頂表面開始。在本文的描述中，被選擇用作通道的半導體條414被稱為「選定的通道條」414，未被選擇用作通道的半導體條被稱為「未選擇的半導體條」414。選定的通道條414和未選擇的半導體條包括相同的半導體材料。緩衝條412包括與選定的通道條和未選擇的半導體條不同的材料。
各向異性蝕刻形成凹槽625，並終止於蝕刻端面626，在一些實施方式中，蝕刻端面626是由各向異性蝕刻形成的凹槽的底表面。蝕刻端面626被控制為低於主動區域的深度624。在一些實施方式中，蝕刻端面626被控制為比深度624低一個臨限值深度。基於將在蝕刻端面626上方形成的輔助緩衝層來決定臨限值深度。
第6B圖示出了各向異性蝕刻到達作為第三矽 條414(3)的一部分的蝕刻端面626。亦即，第三緩衝條412(3)被完全地圖案化，並且不橫向地延伸超過主動區622。第6B(i)圖示出了各向異性蝕刻到達作為第三緩衝條414(3)的一部分的蝕刻端面626。亦即，第三緩衝條412(3)被部分地圖案化，並且部分地圖案化的第三緩衝條412(3)的一部分627延伸超過主動區622。亦即，蝕刻不暴露第三矽條414(3)。
在又一些實施方式中，蝕刻可有意或無意地向下延伸超過第三緩衝條412(3)。例如，如第6B(ii)圖所示，各向異性蝕刻一直到達第四緩衝條412(4)並圖案化第三矽層414(3)。亦即，蝕刻端面626是第四緩衝層412(4)的一部分。
在示例性操作250中，亦參看第7A圖至第7C圖，在蝕刻端面626上方形成輔助緩衝層720。在一個實施方式中，輔助緩衝層720用於提供額外的緩衝以重疊未選擇的半導體條414(3)。在一個實施方式中，輔助緩衝層720具有大於臨限值的厚度722，使得在未選擇的半導體條414(3)被凹槽625橫向地暴露的情況下(如第6B(ii)圖所示)，輔助緩衝層720橫向地覆蓋未選擇的半導體條414(3)。第7B(i)圖示出了輔助緩衝層720(例如氧化矽或低k介電材料)被形成為橫向地覆蓋從凹槽625暴露的未選擇的半導體條414(3)的情況。例如，輔助緩衝層720具有範圍從約10奈米到約100奈米的厚度722。在一個實施方式中，厚度722為約5奈米至約20奈米。
在一個實施方式中，輔助緩衝層720的上表面724低於主動區域620的界面628(下端)或者基本上處於與主動區域620的界面628(下端)相同的位準。在一個實施方式中，保持主動區域620的上表面724與界面628(下端)之間的間隙730，以避免漏電流，此將在本文中進一步描述。
輔助緩衝層720可為類似於緩衝條414的半導體材料，例如Si0.8Ge0.2，不同於緩衝條414或矽條412的第三半導體材料，例如碳化矽，或者可為介電材料，例如低介電常數(低k)介電材料。半導體材料的輔助緩衝層720可藉由磊晶製程或其他合適的沉積製程而形成。介電材料的輔助緩衝層720可藉由化學氣相沉積(chemical vapor deposition；CVD)製程或其他合適的沉積製程而形成。
在替代性的實施方式中，在第三緩衝層412(3)的一部分保留在未選擇的半導體條414(3)上方的情況下，亦即，未選擇的半導體條414(3)沒有藉由操作240的各向異性蝕刻而暴露，輔助緩衝層720可不形成。
在本文的描述中，在未選擇的半導體條，即在第三矽條414(3)上方形成的Si0.8Ge0.2的輔助緩衝層720被用作說明性實施例。
在第7B圖的實施例中，只有一個矽條，亦即第三矽條414(3)，未被選擇做為通道條。在其他情況下，可有一個以上半導體條414未被選擇做為通道條。輔助緩衝層720形成在最高位準的未選擇的半導體條414上方，或具有足夠大的厚度以覆蓋最高位準的未選擇的半導體條414。 「最高」位準是指相對於基板110。
在示例性操作260中，以第一類型的摻雜劑來摻雜輔助緩衝層720和未選擇的半導體條414(3)。在一個實施方式中，輔助緩衝層720和未選擇的半導體條414(3)的摻雜類型不同於裝置的源極/汲極結構。例如，對於P型裝置，源極/汲極結構將包括P型材料，而輔助緩衝層720和未選擇的半導體條414(3)則摻雜有N型摻雜劑。對於N型裝置，源極/汲極結構將包括N型材料，而輔助緩衝層720和未選擇的半導體條414(3)則摻雜有P型摻雜劑。P型摻雜劑可包括硼B、鎵Ga、鋁Al、銦In或其他合適的P型摻雜劑。N型摻雜劑可包括磷P、砷As、銻Sb或其他合適的N型摻雜劑。離子佈植的能量可在介於約0.1keV至約10MeV的範圍內。離子佈植的劑量率可在介於約1×1011個離子cm-2至1×1017個離子cm-2之間的範圍內。
在替代的實施方式中，輔助緩衝層720和未選擇的半導體條414(3)未摻雜或非有意地摻雜。
第8圖至第10圖示出了晶圓300在不同製造階段的B平面圖。
在示例性操作270中，源極/汲極結構鄰接於主動區域620而形成。第8圖示出了形成具有源極/汲極結構820的晶圓300的B平面圖。如第8圖所示，源極/汲極結構820形成在輔助緩衝層720的上表面724上方。如此，輔助緩衝層720將源極/汲極結構820與未選擇的半導體條414(3)分隔。與選定的通道條414(1)和414(2)相比，輔助 緩衝層720提供了防止電荷載流子流經未選擇的半導體條414(3)的額外阻力。此外，在輔助緩衝層720摻雜有與源極/汲極結構820的摻雜不同類型的情況下，在介於輔助緩衝層720與源極/汲極結構820之間的界面處藉由PN接面形成耗盡區。PN接面界面處的耗盡區進一步防止電荷載流子經由輔助緩衝層720流經未選擇的半導體條414(3)。
基於裝置類型，例如，P型或N型，並且基於通道材料來選擇源極/汲極結構820的材料。在示例性實施方式中，選定的通道條414(1)、414(2)是矽，源極/汲極結構820是碳化矽SiC、碳磷化矽SiCP、磷化矽SiP、或用於N型裝置的其他合適的半導體材料。對於P型裝置，源極/汲極結構820是矽鍺SiGe、矽鍺硼SiGeB或其他合適的半導體材料。選定的矽通道條414(1)、414(2)被用作說明性實施例，其不限制本揭示內容的範疇。例如，對於P型裝置，SiGe可用作選定的通道條。
半導體區域可用各種方法摻雜各種N型或P型摻雜劑/雜質，如砷、磷、硼、鎵、銦、銻、氧、氮或其各種組合。在一個實施方式中，在源極/汲極結構820的形成期間，源極/汲極結構820被原位(in-situ)摻雜。原位摻雜的示例性前驅物分別地包括用於N型摻雜劑P或As的PH3或AsH3，和用於P型摻雜劑B或Ga的B2H6或GaCl3。
源極/汲極結構820可藉由磊晶製程形成，例如物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)、或原子層 沉積(atomic layer deposition；ALD)、或其他合適的沉積製程。
在一個實施方式中，源極/汲極結構820被形成為具有厚度822，使得源極/汲極結構820從輔助緩衝層720的上表面724向上延伸超過選定的通道條(此處是選定的通道條414(1))的最高位準或頂部。保持此厚度822以確保源極/汲極結構820接觸每個選定的通道條414(1)、414(2)。
如第8(i)圖所示，在一些實施方式中，在形成源極/汲極結構820之前，內部間隔物結構830可形成在緩衝條412(1)、412(2)、412(3)的外部，與選定的通道條414(1)、414(2)相鄰。內部間隔物結構830可在移除緩衝條412(1)、412(2)、412(3)之後在介於源極/汲極結構820與將要形成的閘極結構之間提供絕緣。例如，可選擇性地蝕刻緩衝條412(1)、412(2)、412(3)，以產生其中形成內部間隔物結構830的凹槽區域。
在示例性操作280中，亦參看第9圖，藉由移除與選定的通道條414(1)、414(2)相鄰的緩衝條412來解離(release)選定的通道條414(1)、414(2)。例如，選擇性乾式蝕刻或濕式蝕刻可用於移除緩衝條412。例如，氣體CF4、HCl可用於選擇性地蝕刻掉緩衝層412，並形成圍繞解離的通道條414(1)、414(2)的空隙920。在一個實施方式中，選擇性蝕刻亦可部分地解離未選擇的半導體條414(3)，如第9圖所示。此外，因為蝕刻對選定的通道條414(1)、414(2)和源極/汲極結構820的矽是有選擇性的，並且可為等向性 的(isotropic)，因此選擇性蝕刻可有意或無意地在源極/汲極結構820下方形成底切區域922。視情況，可形成圖案化的遮罩層924，以控制等向性選擇性蝕刻的劑量，使得輔助緩衝層720不被完全地移除。
在示例性操作290中，亦參看第10圖，閘極結構1010相鄰於選定的通道條414(1)、414(2)而形成，並且在空隙920內形成。閘極結構1010包括閘極電極1012和閘極介電層1014。閘極電極1012包括導電材料，例如金屬或金屬化合物。用於閘極電極142的合適的金屬材料包括釕、鈀、鉑、鎢、鈷、鎳、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、鋁化物、和/或導電金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、和碳化鋁)，和其他合適的導電材料。在一些實施例中，閘極電極1012可包括功函數調整層，此功函數調整層被調諧為具有適當的功函數，用於增強場效應電晶體裝置的效能。例如，合適的N型功函數調整金屬包括Ta、TiAl、TiAlN、TaCN、其他N型功函數金屬或其組合，合適的P型功函數調整金屬材料包括TiN、TaN、其他P型功函數金屬或其組合。在一個實施例中，閘極電極142具有從約5奈米到約40奈米的厚度，此取決於設計要求。
在示例性實施方式中，閘極介電層1014包括界面的氧化矽層(為簡化起見未個別地示出)，例如厚度範圍為約5埃至約10埃的熱氧化物或化學氧化物。在示例性實施方式中，閘極介電層1014進一步包括高介電常數(高K)介電材料，其選自氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿 矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鋯(HfZrO)、其組合、和/或其他合適的材料中的一或更多種。在一些應用中，高介電常數材料包括大於6的介電常數(K)值。根據設計要求，使用介電常數(K)值為7或更高的介電材料。高介電常數介電層可藉由原子層沉積(atomic layer deposition；ALD)或其他合適的技術形成。根據本文所述的實施方式，閘極介電層1014的高介電常數介電層包括約10埃至約30埃的厚度或其他合適的厚度。
在一個實施方式中，閘極結構1010環繞選定的通道條414(1)、414(2)。
第11圖示出了另一示例性流程1100。第12圖至第18圖示出了在示例性流程1100下處於不同製造階段的晶圓1200的B平面橫截面視圖。在初始階段，晶圓1200可類似於晶圓300，晶圓300具有形成在基板110上的鰭片結構402，如第4A圖至第4C圖所示。
參看第11圖，在示例性操作1110中，亦參看第12圖，為第一裝置定義第一主動區域1210。例如，利用第一圖案化的遮罩層1212藉由各向異性蝕刻形成第一主動區域1210。第一主動區域1210是由上部鰭片部分410的頂表面530處的第一主動區1214和第一深度/高度1216界定的三維區域。第一主動區域包括被選擇做為通道條的三個矽條414(1)、414(2)、和414(3)。
在定義第一主動區域1210時，形成第一凹槽1220，將第一主動區域1210與鰭片結構402的其餘部分 1230分隔。具體而言，第一凹槽1220將第一主動區域1210的三個選定的通道條414(1)、414(2)和414(3)與鰭片結構402的其餘部分1230分隔。作為說明性實施例，第12圖示出了第一凹槽1220向下延伸至基板110，此不是限制性的。第一凹槽1220可向下延伸，直到第三選定的通道條414(3)與基板110之間的點。在一個實施方式中，第一凹槽1220延伸至與第一主動區域1210的第一深度/高度1216等深或更深。
在示例性操作1120中，亦參看第13圖，為第二裝置定義第二主動區域1310。例如，利用第二圖案化的遮罩層1312藉由各向異性蝕刻形成第二主動區域1310。第二主動區域1310是由第二主動區1314與第二深度/高度1316界定的三維區域。第二主動區域1310包括從頂表面530開始計數的被選擇做為通道條的兩個矽條414(1)、414(2)。第二深度1316小於第一深度1216。第二主動區域1310從頂表面530垂直延伸到端點1318，向下超過最低的選定的通道條(此處是414(2))和最高的未選擇的半導體條(此處是414(3))。
在界定第二主動區域1310時，第二凹槽1320緊鄰第一凹槽1220形成。第二凹槽1320的蝕刻停止表面或底表面1322低於第二主動區域1310的端點1318。介在第二凹槽1320的底表面1322與第二主動區域1310的端點1318之間的間隙1324基本等於或大於要在底表面1322上方形成的輔助緩衝層的厚度。
在第二主動區域1310中的通道層414(1)、414(2)中的每一個都與第一主動區域1210中的通道層414(1)、414(2)橫向對準，因為此些通道層分別地由如第4A圖至第4C圖的相同的半導體條414(1)、414(2)的部分(例如縮退的部分)形成。類似地，在第二主動區域1310中的未選擇的半導體條414(3)與在第一主動區域1210中的選定的通道條414(3)橫向對準。
在示例性操作1130中，亦參看第14圖，輔助緩衝層1410形成在第二凹槽1320的底表面1322上方。具體而言，輔助緩衝層1410為最高/頂部的未選擇的半導體條414(3)提供額外的覆蓋，此半導體條414(3)未被選擇做為要在第二主動區域1310上形成的第二裝置的通道條。輔助緩衝層1410具有足夠大的厚度1412，以橫向地覆蓋最高/頂部的未選擇的半導體條414(3)。在一個實施方式中，輔助緩衝層1410的厚度1412大於最高/頂部的未選擇的半導體條414(3)的厚度。在一個實施方式中，輔助緩衝層1410不向上延伸超過第二主動區域1310的高度/深度1316的端點1318(較低的點)。
在示例性操作1140中，輔助緩衝層1410和未選擇的半導體條414(3)被摻雜，以與將在第二凹槽1320內形成的源極/汲極結構形成PN接面。例如，對於形成在第二主動區域1310上方的N型第二裝置，輔助緩衝層1410和未選擇的半導體條414(3)摻雜有P型摻雜劑。
在一個實施方式中，鄰近未選擇的半導體條 414(3)的第四緩衝條412(4)亦摻雜有與輔助緩衝層1410和未選擇的半導體條414(3)相同的摻雜劑。
在示例性操作1150中，亦參看第15圖，移除第二遮罩層1312。在一個實施方式中，第二遮罩層1312相對於第一遮罩層1212具有蝕刻選擇性，使得選擇性蝕刻可移除第二遮罩層1312，同時保留第一遮罩層1212。例如，第一遮罩層1212或第二遮罩層1312分別是矽氧化物或矽氮化物。
當輔助緩衝層1410以垂直或橫向方式中一或更多者覆蓋未被選擇做為第二裝置的通道條的第三矽條414(3)時，輔助緩衝層1410的上表面1420相對於基板110高於第三矽條414(3)。第一凹槽1220比第三矽條414(3)更深，第三矽條414(3)被選擇做為第一裝置的選定的通道條。因此，輔助緩衝層1410的上表面1420高於第一凹槽1220的底表面，如第12圖所示，第一凹槽1220是基板110的上表面。
在示例性操作1160中，亦參看第16圖，第一源極/汲極結構1610和第二源極/汲極結構1620分別地鄰近第一主動區域1210或第二主動區域1310而形成。在一個實施方式中，第一裝置和第二裝置是相同類型的裝置，並且源極/汲極結構1610、1620包括相同的材料且在同一沉積製程中形成。第一源極/汲極結構1610形成在第一凹槽1220中。第二源極/汲極結構1620形成在第二凹槽1320中和在輔助緩衝層1410上方。
第一源極/汲極結構1610形成為具有足夠大的厚度，以接觸第一裝置的第一主動區域1210的所有三個選定的通道條414(1)、414(2)、414(3)。如此，第一源極/汲極結構1610向上延伸，直至高於頂部/最高的選定的通道條414(1)的點。亦即，第一源極/汲極結構1610的上表面1612處於比頂部/最高的選定的通道條414(1)更高的位準。藉由相同的沉積製程形成的第二源極/汲極結構1620的上表面1622高於第一源極/汲極結構的上表面1612。如此，第二源極/汲極結構1620亦接觸第二裝置的第二主動區域的所有選定的通道條414(1)、414(2)。由於輔助緩衝層1410的上表面1420高於第一凹槽1220的底表面，因此第二源極/汲極結構1620的上表面1622高於第一源極/汲極結構1610的上表面1612。
第一源極/汲極結構1610和第二源極/汲極結構1620以合適的摻雜劑摻雜。
由於第一凹槽1220和第二凹槽1320在第一主動區域1210與第二主動區域1310之間彼此相鄰，因此第一源極/汲極結構1610A形成為接觸第二源極/汲極結構1620A。在一個實施方式中，相鄰的第一源極/汲極結構1610A和第二源極/汲極結構1620A配置為相同類型的源極/汲極端子，例如，兩者都是源極端子或者都是汲極端子。
在示例性操作1170中，亦參看第17圖，藉由選擇性蝕刻解離在第一主動區域1210和第二主動區域1310中的選定的通道條。對於未選擇的半導體條414(3)，亦解 離第二裝置。然而，由於輔助緩衝層1410，電荷載流子從第二源極/汲極結構1620流經輔助緩衝層1410和未選擇的半導體條414(3)的阻力增大。例如，輔助緩衝層1410可為介電材料或與未選擇的半導體條414(3)不同的半導體材料。此外，輔助緩衝層1410、未選擇的半導體條414(3)、和/或第四緩衝層412(4)摻雜有與第一源極/汲極結構1610和第二源極/汲極結構1620不同類型的摻雜劑。各個界面處的PN接面進一步防止電荷載流子流經未選擇的半導體條414(3)。
第一源極/汲極結構1610A藉由一端部1630接觸未選擇的半導體條414(3)。然而，電荷載流子流仍然被鄰近第二源極/汲極結構1620B的未選擇的半導體條414(3)的另一端部1632的輔助緩衝層1410緩衝。此外，在一些實施方式中，採取措施將未選擇的半導體條414(3)的端部1630與第一源極/汲極結構1610A分隔。例如，第7B(i)圖的示例性結構可用於第二主動區域1310。第7B(i)圖的輔助緩衝層720將未選擇的半導體條414(3)與第一源極/汲極結構1610A分隔。
通道解離操作形成了鄰近第一源極/汲極結構1610的第一空隙1710和鄰近第二源極/汲極結構1620的第二空隙1720。
在示例性操作1180中，亦參看第18圖，第一閘極結構1810和第二閘極結構1820分別地形成在第一空隙1710及第二空隙1720之內。第一閘極結構1810包括閘極電 極1812和閘極介電層1814。第二閘極結構1820包括閘極電極1822和閘極介電層1824。第一閘極結構1810鄰近於，例如，環繞第一主動區域1210中的三個選定的通道條414(1)、414(2)、和414(3)。第二閘極結構1820鄰近於，例如，環繞第二主動區域1310中的兩個選定的通道條414(1)和414(2)。
第一裝置1840包括在基板110上方的第一主動區域1210中的三個通道條414(1)、414(2)和414(3)、第一閘極結構1810、和第一源極/汲極結構1610。第二裝置1842包括在基板110上方的第二主動區域1310中的兩個通道條414(1)和414(2)、第二閘極結構1820、和第二源極/汲極結構1620。相對於第二裝置1842，未選擇的半導體條414(3)位於選定的通道條414(1)和414(2)下方，並且至少藉由輔助緩衝層1410與第二源極/汲極結構1620分隔。儘管第二閘極結構1820亦可環繞在未選擇的半導體條414(3)周圍，但是輔助緩衝層1410有助於防止電荷載流子流經未選擇的半導體條414(3)。
在一個實施方式中，第一裝置1840和第二裝置1842是相同類型的裝置，例如兩個皆為N型或兩個P型，並且彼此並聯耦合。具體而言，第一裝置1840的第一源極/汲極結構1610A和第二裝置1842的第二源極/汲極結構1620A彼此電性連接，並且都被用作各自裝置的源極端子或者都被用作汲極端子。
第19圖示出另一示例性流程1900。第20圖至第 28圖在B平面的橫截面視圖中示出在示例性流程1900下處於不同製造階段的晶圓300。在初始階段，晶圓2000可類似於晶圓300，晶圓300具有形成在基板110上方的鰭片結構402，如第4A圖至第4C圖所示。
參看第19圖，在示例性操作1910中，亦參看第20圖，經由圖案化的遮罩層2012形成溝槽2010。溝槽2010將鰭片結構402的上部410的第一部分2020和第二部分2030分隔。在一個實施方式中，溝槽2010向下延伸至基板110。
在示例性操作1920中，亦參看第21圖，介電體2110形成在溝槽2010之內。介電體2110用作分隔第一部分2020與第二部分2030的絕緣層。介電體2110是矽氧化物或其他合適的介電材料。
在示例性操作1930中，亦參看第22圖，為第一裝置定義第一主動區域2210。例如，利用第一圖案化的遮罩層2212藉由各向異性蝕刻形成第一主動區域2210。第一主動區域2210是由上部鰭片部分410的頂表面530處的第一主動區2214和第一深度/高度2216界定的三維區域。第一主動區域2210包括三個矽條414(1)、414(2)、和414(3)，此些矽條被選擇做為第一裝置的通道條。
在界定第一主動區域2210時，形成第一凹槽2220。第一凹槽2220位在介於第一主動區域2210與介電體2110之間。第一凹槽2220可向下延伸，直到第三選定的通道條414(3)與基板110之間的點。在一個實施方式中，第一 凹槽2220延伸至與第一主動區域1210的第一深度/高度2216等深或更深。
在示例性操作1940中，亦參看第23圖，為第二裝置定義第二主動區域2310。例如，利用第二圖案化的遮罩層2312藉由各向異性蝕刻形成第二主動區域2310。第二主動區域2310是由第二主動區2314和第二深度/高度2316界定的三維區域。第二主動區域2310包括從頂表面530開始計數的兩個選定的通道條矽條414(1)、414(2)。第二深度2316小於第一深度2216。第二主動區域2310從頂表面530垂直延伸到端點2318，向下超過最低的選定的通道條(此處是414(2))，和最高的未選擇的半導體條(此處是414(3))。
在形成第二主動區域2310時，第二凹槽2320直接形成在介於第二主動區域2310與介電體2110之間。第二凹槽2320的蝕刻停止表面或底表面2322低於第二主動區域2310的端點2318。介在第二凹槽2320的底表面2322與第二主動區域2310的端點2318之間的間隙2324基本等於或大於要在底表面2322上方形成的輔助緩衝層的厚度。
在示例性操作1950中，亦參看第24圖，輔助緩衝層2410形成在第二凹槽2320的底表面2322上方。具體而言，輔助緩衝層2410為最高/頂部的未選擇的半導體條414(3)提供額外的覆蓋，此未選擇的半導體條414(3)用作第二裝置的通道條。輔助緩衝層2410具有足夠大的厚度2412，以橫向地覆蓋最高/頂部的未選擇的半導體條414(3)，例如，如第7B(i)圖所示。在一個實施方式中，輔 助緩衝層1410的厚度2412大於最高/頂部的未選擇的半導體條414(3)的厚度。在一個實施方式中，輔助緩衝層2410不向上延伸超過第二主動區域1310的高度/深度1316的端點2318(較低的點)。
在示例性操作1960中，輔助緩衝層2410和未選擇的半導體條414(3)被摻雜，以與將在第二凹槽2320內形成的源極/汲極結構形成PN接面。例如，對於形成在第二主動區域2310上方的N型第二裝置，輔助緩衝層2410和未選擇的半導體條414(3)摻雜有P型摻雜劑。
在一個實施方式中，鄰近未選擇的半導體條414(3)的第四緩衝條412(4)亦摻雜有與輔助緩衝層2410和未選擇的半導體條414(3)相同的摻雜劑。
在示例性操作1970中，亦參看第25圖，以第二遮罩層2312包封第一凹槽2220，在鄰近第二主動區域2310形成第二源極/汲極結構2510。更具體而言，第二源極/汲極結構2510形成在第二凹槽2320之內和在輔助緩衝層2410上方。輔助緩衝層2410將第二源極/汲極結構2510與第二裝置的未選擇的半導體條414(3)分隔。第二源極/汲極結構2510接觸第二裝置的兩個選定的通道條414(1)、414(2)。
在示例性操作1980中，亦參看第26圖，移除第二遮罩層2312，並且在鄰近第一主動區域2210形成第一源極/汲極結構2610，第二源極/汲極結構2510被第三遮罩2612覆蓋。第一源極/汲極結構2610形成在第一凹槽2220 之內，並接觸第一裝置的三個選定的通道條414(1)、414(2)、和414(3)。
由於第一源極/汲極結構2610和第二源極/汲極結構2510藉由兩個單獨的流程形成，因此第一源極/汲極結構2610和第二源極/汲極結構2510可包括不同的材料。此外，第一裝置和第二裝置可被用作不同類型的裝置，例如，N型或P型裝置。例如，第一源極/汲極結構2610和第二源極/汲極結構2510摻雜有不同類型的合適摻雜劑。
在示例性操作1990中，亦參看第27圖，解離第一主動區域2210和第二主動區域2310中的通道條。通道解離操作形成了鄰近第一源極/汲極結構2610的第一空隙2710和鄰近第二源極/汲極結構2510的第二空隙2720。
在示例性操作1995中，亦參看第28圖，第一閘極結構2810和第二閘極結構2820分別地形成在第一空隙2710和第二空隙2720之內。第一閘極結構2810包括閘極電極2812和閘極介電層2814。第二閘極結構2820包括閘極電極2822和閘極介電層2824。第一閘極結構2810鄰近於，例如，環繞第一主動區域2210中的三個選定的通道條414(1)、414(2)、和414(3)。第二閘極結構2820鄰近於，例如，環繞第二主動區域2310中的兩個選定的通道條414(1)和414(2)。
第一裝置2840包括在基板110上方的第一主動區域2210中的三個通道條414(1)、414(2)和414(3)、第一閘極結構2810、和第一源極/汲極結構2610。第二裝置2850 包括在基板110上方的第二主動區域2310中的兩個通道條414(1)和414(2)、第二閘極結構2820、和第二源極/汲極結構2510。相對於第二裝置2850，未選擇的半導體條414(3)位於選定的通道條414(1)和414(2)下方，並且至少藉由輔助緩衝層2410與第二源極/汲極結構2510分隔。儘管第二閘極結構2820亦可環繞在未選擇的半導體條414(3)周圍，但是輔助緩衝層2410有助於防止電荷載流子流經未選擇的半導體條414(3)。
第一裝置2840和第二裝置2850藉由介電體2110彼此絕緣。如此，第一裝置2840和第二裝置2850可分開地配置和設計。例如，第一裝置2840和第二裝置2850可為相同類型的裝置或不同類型的裝置，例如，N型或P型。輔助緩衝層2410的使用，使得能夠為第一裝置2840或第二裝置2850個別地選擇通道條的數量。此外，在第一裝置2840和第二裝置2850之間沒有半導體條被完全移除，使得兩個裝置2840和2850之間的壓縮應變保留。
對於示例性流程1900、1100和200，通道解離和閘極結構形成在源極/汲極結構之後進行，此不是限制性的。在另一個實施方式中，可進行替換閘極製程。在替換閘製程中，通道解離和例如多晶矽的虛擬閘極的形成可在源極/汲極結構之前進行。可移除虛擬閘極，並且可在源極/汲極形成之後形成替換金屬閘極。
其他變型亦是可能的，並且包括在本揭示內容中。此外，實施方式和其部件可以各種方式組合，此些方式 亦包括在本揭示內容中。
藉由以下實施方式的描述，可進一步理解本揭示內容：
在一裝置實施方式中，裝置包括基板和在基板上方的第一半導體層和第二半導體層。第一半導體層在第一方向上位於第二半導體層上方。閘極結構位在鄰近第一半導體層和第二半導體層。源極/汲極結構從不同於第一方向的第二方向連接到第一半導體層。第一緩衝層將源極/汲極結構與第二半導體層分隔。
在另一個實施方式中，半導體結構包括基板和在基板上方的第一裝置和第二裝置。第一裝置包括第一半導體條、與第一半導體條分隔並定位在低於第一半導體條之處的第二半導體條、環繞第一半導體條和第二半導體條的第一閘極結構、以及接觸第一半導體條和第二半導體條的第一源極/汲極結構。第二裝置包括與第一半導體條橫向對準的第三半導體條、與第二半導體條橫向對準的第四半導體條其與第三半導體條分隔並且定位在低於第三半導體條的位置、環繞第三半導體條的第二閘極結構、接觸第三半導體條的第二源極/汲極結構、以及將第二源極/汲極結構與第四半導體分隔的緩衝層。
在一方法實施方式中，接收晶圓。晶圓包括在基板上方的磊晶層的堆疊。磊晶層的堆疊包括以交替順序堆疊的複數個半導體磊晶層和複數個緩衝磊晶層。藉由圖案化晶圓而形成鰭片結構。鰭片結構包括以交替順序堆疊的複數 個半導體條和複數個緩衝條的堆疊。這些複數個半導體條包括第一半導體條和堆疊在第一半導體條下方的第二半導體條。形成凹槽。凹槽使第一半導體條縮退。凹槽的底表面向下延伸到第一半導體條下方。輔助緩衝層形成在凹槽的底表面上方。輔助緩衝層在凹槽中向上延伸高於第二半導體。源極/汲極結構至少部分地形成在凹槽內。藉由移除鄰近第一半導體條的緩衝條來解離第一半導體條。在鄰近第一半導體條形成閘極結構。
本揭示內容之一些實施方式提供了一種半導體裝置，包括：基板、第一半導體層和第二半導體層、閘極結構、源極/汲極結構、以及第一緩衝層。第一半導體層和第二半導體層在基板上方，第一半導體層在第一方向上位於第二半導體層上方。閘極結構圍繞第一半導體層和第二半導體層。源極/汲極結構從不同於第一方向的第二方向連接到第一半導體層。第一緩衝層將源極/汲極結構與第二半導體層分隔。
在一些實施方式中，在半導體裝置中，第一緩衝層是不同於第二半導體層的半導體材料。
在一些實施方式中，在半導體裝置中，第一緩衝層是介電材料。
在一些實施方式中，在半導體裝置中，第二半導體層在第一方向上至少部分地位在介於源極/汲極結構與基板之間。
在一些實施方式中，在半導體裝置中，第一緩 衝層在第一方向上至少部分地位在介於源極/汲極結構與基板之間，並且在第二方向上與第二半導體層相鄰。
在一些實施方式中，半導體裝置更包括在第一方向上位在介於第一緩衝層與基板之間的第二緩衝層，第二緩衝層在第一方向上具有比第一緩衝層更大的厚度。
在一些實施方式中，半導體裝置更包括位於第一緩衝層下方的第二緩衝層，第二緩衝層具有與第一緩衝層不同的材料。
在一些實施方式中，在半導體裝置中，第一緩衝層在第一方向上的厚度大於第二半導體層的厚度。
在一些實施方式中，在半導體裝置中，第一緩衝層具有與源極/汲極結構不同的摻雜類型。
在一些實施方式中，在半導體裝置中，第一半導體層是未摻雜的。
本揭示內容的一些實施方式提供了一種半導體結構，包括：基板、第一裝置、以及第二裝置。第一裝置在基板上方，第一裝置包括：一第一半導體條、第二半導體條、第一閘極結構、和第一源極/汲極結構。第二半導體條與第一半導體條分隔並且位在介於第一半導體條與基板之間。第一閘極結構環繞第一半導體條和第二半導體條。第一源極/汲極結構接觸第一半導體條和第二半導體條。第二裝置在基板上方，第二裝置包括：第三半導體條、第四半導體條、第二閘極結構、第二源極/汲極結構、和緩衝層。第三半導體條與第一半導體條橫向對準。第四半導體條與第二半導體條 橫向對準，第四半導體條與第三半導體條分隔，並位在介於第三半導體條與基板之間。第二閘極結構環繞第三半導體條。第二源極/汲極結構接觸第三半導體條。緩衝層將第二源極/汲極結構與第四半導體條分隔。
在一些實施方式中，半導體結構更包括將第一裝置與第二裝置分隔的介電體。
在一些實施方式中，在半導體結構中，第四半導體條至少部分地位在介於第二源極/汲極結構與基板之間。
在一些實施方式中，在半導體結構中，緩衝層在垂直方向上位在介於第二源極/汲極結構與第四半導體條之間。
在一些實施方式中，在半導體結構中，第二源極/汲極結構的上表面高於第一源極/汲極結構的上表面。
在一些實施方式中，在半導體結構中，緩衝層在與第二源極/汲極結構的界面處形成PN接面。
本揭示內容的一些實施方式提供了一種製造半導體裝置的方法，包括以下步驟：接收一晶圓，晶圓包括在一基板上方的磊晶層的堆疊，磊晶層的堆疊包括以一交替順序堆疊的複數個半導體磊晶層和複數個緩衝磊晶層；藉由圖案化晶圓形成一鰭片結構，鰭片結構包括以一交替順序堆疊的複數個半導體條和複數個緩衝條的一堆疊，這些複數個半導體條包括堆疊介在第一半導體條與基板之間的一第一半導體條和一第二半導體條；形成使第一半導體條縮退的一凹 槽，凹槽的一底表面在第一半導體條下方向下延伸；在凹槽的底表面上方形成一輔助緩衝層，輔助緩衝層向上延伸超過凹槽中的第二半導體條；至少部分地在凹槽之內形成一源極/汲極結構；藉由移除鄰近第一半導體條的一緩衝條來解離第一半導體條；以及形成圍繞第一半導體條的一閘極結構。
在一些實施方式中，製造半導體裝置的方法更包括用與源極/汲極結構不同的摻雜類型來摻雜輔助緩衝層。
在一些實施方式中，在製造半導體裝置的方法中，形成凹槽暴露第二半導體條。
在一些實施方式中，在製造半導體裝置的方法中，形成凹槽的步驟使第二半導體條縮退，以形成縮退的第二半導體條；以及其中輔助緩衝層被形成為橫向地覆蓋縮退的第二半導體條。
前述內容介紹數個實施方式之特徵，以使得熟習此技術者可理解本揭示內容之態樣。彼等熟習此技術者應理解，其可將本揭示內容用作設計或修飾其他製程與結構的基礎，以實現與本案介紹的實施方式相同的目的和/或獲得相同的優點。彼等熟習此技術者亦應認識到，此種同等構成不解離本揭示內容的精神與範疇，且此等構成可在本案中進行各種變更、替換，和改動，而不解離本揭示內容的精神和範疇。
100‧‧‧裝置
110‧‧‧基板
112‧‧‧半導體條、通道條、奈米線堆疊
112(1)‧‧‧半導體條、通道條
112(2)‧‧‧半導體條、通道條
112(3)‧‧‧半導體條、通道條
120‧‧‧源極/汲極結構
130‧‧‧輔助緩衝層
140‧‧‧閘極結構
142‧‧‧金屬閘極電極
144‧‧‧閘極介電層
150‧‧‧緩衝層
T1‧‧‧厚度
T2‧‧‧厚度

Claims (1)

  1. 一種半導體裝置，包括：
    一基板；
    一第一半導體層和一第二半導體層，該第一半導體層和該第二半導體層在該基板上方，該第一半導體層在一第一方向上位於該第二半導體層上方；
    一閘極結構，該閘極結構圍繞該第一半導體層和該第二半導體層；
    一源極/汲極結構，該源極/汲極結構從不同於該第一方向的一第二方向連接到該第一半導體層；以及
    一第一緩衝層，該第一緩衝層將該源極/汲極結構與該第二半導體層分隔。
TW108139569A 2018-10-31 2019-10-31 半導體裝置 TW202036917A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862753748P 2018-10-31 2018-10-31
US62/753,748 2018-10-31
US16/590,156 2019-10-01
US16/590,156 US11411082B2 (en) 2018-10-31 2019-10-01 Nanowire stack GAA device with selectable numbers of channel strips

Publications (1)

Publication Number Publication Date
TW202036917A true TW202036917A (zh) 2020-10-01

Family

ID=70459096

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108139569A TW202036917A (zh) 2018-10-31 2019-10-31 半導體裝置

Country Status (3)

Country Link
US (3) US11411082B2 (zh)
CN (1) CN111129149A (zh)
TW (1) TW202036917A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI829082B (zh) * 2021-01-28 2024-01-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11411082B2 (en) * 2018-10-31 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with selectable numbers of channel strips
US11107886B2 (en) * 2020-01-10 2021-08-31 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of fabricating the memory device
US11735669B2 (en) * 2020-07-30 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically-oriented complementary transistor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823102B2 (en) * 2012-11-16 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a strained Fin
US10032627B2 (en) * 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9748404B1 (en) * 2016-02-29 2017-08-29 International Business Machines Corporation Method for fabricating a semiconductor device including gate-to-bulk substrate isolation
US10069015B2 (en) * 2016-09-26 2018-09-04 International Business Machines Corporation Width adjustment of stacked nanowires
US10170378B2 (en) * 2016-11-29 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all-around semiconductor device and manufacturing method thereof
US10497624B2 (en) * 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10546925B2 (en) * 2017-11-02 2020-01-28 International Business Machines Corporation Vertically stacked nFET and pFET with dual work function
US10872825B2 (en) * 2018-07-02 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10861750B2 (en) * 2018-07-02 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11411082B2 (en) * 2018-10-31 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with selectable numbers of channel strips
US11296226B2 (en) * 2019-10-16 2022-04-05 International Business Machines Corporation Transistor having wrap-around source/drain contacts and under-contact spacers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI829082B (zh) * 2021-01-28 2024-01-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
CN111129149A (zh) 2020-05-08
US20230015775A1 (en) 2023-01-19
US20200144367A1 (en) 2020-05-07
US11411082B2 (en) 2022-08-09
US20230369407A1 (en) 2023-11-16
US11742388B2 (en) 2023-08-29

Similar Documents

Publication Publication Date Title
US11742405B2 (en) Separate epitaxy layers for nanowire stack GAA device
US11776852B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
TWI726365B (zh) 半導體元件及其製造方法
US11715802B2 (en) Nanowire stack GAA device with inner spacer and methods for producing the same
US9991388B2 (en) FINFETs with wrap-around silicide and method forming the same
TWI705504B (zh) 具有高ｋ間隔件及自對準觸點覆蓋層之ｆｉｎｆｅｔ
US11929425B2 (en) Nanowire stack GAA device with inner spacer
US11742388B2 (en) Nanowire stack GAA device with selectable numbers of channel strips
US20210328020A1 (en) PMOSFET Source Drain
US11862634B2 (en) Nanostructure with various widths
TW202243254A (zh) 積體電路
US20220344333A1 (en) Field effect transistor and method
US20230014998A1 (en) Field effect transistor with gate isolation structure and method
US11916122B2 (en) Gate all around transistor with dual inner spacers
US20220359652A1 (en) Semiconductor device with wrap around silicide layer
US20220416036A1 (en) Semiconductor device with wrap around silicide and hybrid fin
US20230268403A1 (en) Semiconductor device having front side and back side source/drain contacts
US20220320280A1 (en) Field effect transistor with inactive fin and method
US20240128321A1 (en) Semiconductor device including blocking layer and source/drain structure
US20220344465A1 (en) Transistor including dielectric barrier and manufacturing method thereof
TW202324511A (zh) 半導體裝置及其形成方法
TW202333381A (zh) 半導體元件及其製造方法