TW201926427A - 製造半導體裝置之方法 - Google Patents

製造半導體裝置之方法 Download PDF

Info

Publication number
TW201926427A
TW201926427A TW107127300A TW107127300A TW201926427A TW 201926427 A TW201926427 A TW 201926427A TW 107127300 A TW107127300 A TW 107127300A TW 107127300 A TW107127300 A TW 107127300A TW 201926427 A TW201926427 A TW 201926427A
Authority
TW
Taiwan
Prior art keywords
semiconductor
epitaxial layer
crystal
trench
patterned
Prior art date
Application number
TW107127300A
Other languages
English (en)
Inventor
喬治凡利亞尼提斯
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201926427A publication Critical patent/TW201926427A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Abstract

一種製造半導體裝置的方法，其包括在半導體基板上形成隔離區域。在隔離區域內，形成在<xyz>晶向的溝槽。在溝槽內成長磊晶層。將磊晶層圖案化以形成半導體鰭片，其方向沿著<x’y’z’>晶向，而<x’y’z’>不等於<xyz>。

Description

製造半導體裝置之方法
本揭示內容大致上關於半導體裝置及其製造方法，特別是在一些實施方式中，關於減少半導體裝置之螺紋狀差排缺陷。
對於形成在半導體結構上之各種半導體裝置而言，將不同族的半導體材料組合在半導體結構中，將提供一系列性能上的益處。然而，各種半導體材料分層時會產生問題，特別是介於III/V族和IV族的材料之間。半導體是具有晶格結構的晶體材料。不同族的半導體和同族內的半導體可能具有不同的晶格常數。當在具有第一晶格常數的半導體材料之上，以具有第二晶格常數的半導體材料進行磊晶成長，缺陷可能會發生。一些缺陷可能是螺紋狀差排。由於大的晶格不匹配引起的高的螺紋狀差排密度，可能導致半導體裝置不堪用。螺紋狀差排可能發生在當一晶體結構生長在另一個具有不同晶格常數之晶體結構之上時。它們是晶體結構內本身的缺陷。
一種製造半導體之方法，包含：在半導體基板上形成隔離區域；在隔離區域內形成在半導體基板的<xyz>晶向之溝槽；在溝槽中成長磊晶層；以及圖案化磊晶層以形成半導體鰭片，其方向沿著半導體基板的<x’y’z’>晶向，而<x’y’z’>不等於<xyz>。
100‧‧‧方法
110、120、130、140、150、160‧‧‧操作
310‧‧‧基板
312‧‧‧半導體柱
314‧‧‧隔離區域
316‧‧‧溝槽
317e‧‧‧端壁
317s‧‧‧側壁
318‧‧‧磊晶層
318’‧‧‧磊晶層
318t‧‧‧頂表面
319a‧‧‧源極/汲極區域
319b‧‧‧通道區域
320‧‧‧硬罩
320’‧‧‧硬罩
322‧‧‧空洞
390‧‧‧螺紋狀差排
40‧‧‧反相器
422‧‧‧鰭片
424‧‧‧鰭片
432‧‧‧鰭片
434‧‧‧鰭片
452‧‧‧閘極結構
454‧‧‧閘極結構
456‧‧‧接觸栓塞
458‧‧‧接觸栓塞
462‧‧‧源極和汲極區域
464‧‧‧源極和汲極區域
472‧‧‧源極和汲極區域
474‧‧‧源極和汲極區域
50‧‧‧反及閘
522‧‧‧鰭片
524‧‧‧鰭片
532‧‧‧鰭片
534‧‧‧鰭片
562‧‧‧源極和汲極區域
564‧‧‧源極和汲極區域
572‧‧‧源極和汲極區域
574‧‧‧源極和汲極區域
652a‧‧‧閘極結構
652b‧‧‧閘極結構
654a‧‧‧閘極結構
654b‧‧‧閘極結構
a‧‧‧銳角內角
b‧‧‧鈍角內角
D1‧‧‧第一晶向
D2‧‧‧第二晶向
E‧‧‧錐形端
H‧‧‧高度
H1‧‧‧高度
L‧‧‧長度
I-I‧‧‧線
nFET‧‧‧n型場效電晶體區域
pFET‧‧‧p型場效電晶體區域
W‧‧‧寬度
本揭示內容的各方面，可由以下的詳細描述，並與所附圖式一起閱讀，而得到最佳的理解。值得注意的是，根據業界的標準慣例，各個特徵並未按比例繪製。事實上，為了清楚地討論起見，各個特徵可能任意地增加或減小。
第1A圖至第1C圖為示意圖，顯示矽的三種結晶方向。
第2圖為根據本揭示內容的一些實施方式，繪示半導體裝置之製造方法的流程圖。
第3至12圖繪示在形成半導體鰭片之各個中間階段之示意性立體圖。
第13圖繪示半導體晶圓和溝槽的示意圖。
第14圖繪示沿著第8圖中的I-I線的截面示意圖。
第15圖繪示第12圖之半導體鰭片的局部俯視圖。
第16A圖至第16C圖繪示半導體裝置的示意性簡化的結構。
第17A圖至第17C圖繪示半導體裝置之示意性的簡化結構。
之後的揭示內容提供了許多不同的實施方式或實施例，以實現所提供的標的之不同的特徵。以下描述組件和配置的具體實施例，以簡化本揭示內容。當然，這些僅是實施例，並不旨在限制本揭示內容。例如，在隨後的描述中，形成第一特徵高於第二特徵或在第二特徵上方，可能包括第一和第二特徵以直接接觸形成的實施方式，且也可能包括附加的特徵形成於第一和第二特徵之間，因此第一和第二特徵可能不是直接接觸的實施方式。此外，本揭示內容可在各個實施例中重複標示數字和/或字母。這樣的重複，是為了是簡化和清楚起見，並不是意指所討論的各個實施方式和/或配置之間的關係。
此外，為了便於描述一個元件或特徵與另一個元件或特徵之間，如圖式中所繪示的關係，在此可能使用空間上的相對用語，諸如「之下」、「下方」、「低於」、「之上」、和「高於」等。除了圖式中繪示的方向之外，空間上的相對用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可能有其他方向(旋轉90度或其他方向)，並且此處所使用的空間上相對用語也可能相應地解釋。
鰭片可能經由任何合適的方法圖案化。例如，可能使用一種或多種光刻製程，包括雙重圖案化或多重圖案之製程，將鰭片圖案化。一般而言，雙重圖案化或多重圖案化之製程結合了光刻和自對準製程，從而允許產生例如比使 用單一、直接光刻製程更小的節距之圖案。例如，在一實施方式中，在基板上方形成犧牲層，並且使用光刻製程圖案化犧牲層。使用自對準製程，沿著圖案化的犧牲層形成間隔物。之後移除犧牲層，之後可能利用殘留的間隔物以圖案化鰭片。
矽(Si)是目前公認電子產業最普遍使用的半導體基板。用於形成矽晶圓之大部分的矽由單晶矽形成。矽晶圓作為基板，在基板上形成互補式金屬氧化物半導體(CMOS)。在結晶矽中，構成固體的原子以周期性方式排列。如果周期性排列存在於整個固體中，則此物質定義為由單晶形成。如果固體由無數單晶區組成，則該固體稱為多晶材料。如本領域技術人員所容易理解的，晶體中原子的周期性排列稱為晶格。晶格也包含代表整個晶格的體積，並且被稱為單位晶胞，其在整個晶體中有規律地重複。例如，矽具有鑽石立方晶格結構，其可以表示為兩個互穿面心的立方晶格。因此，分析和可視化立方晶格的簡單性可以擴展為矽晶體的特徵。在本描述內容中，將會提到矽晶體中的各個平面，特別是(100)、(110)、和(111)平面。這些平面定義了矽原子的平面相對於主晶軸的方向。數字{xyz}稱為密勒指數，並且由矽的晶面與主晶軸相交的點的倒數決定。
第1A至第1C圖顯示矽的三種晶面的方向。在第1A圖中，矽的晶面與x軸相交於1並且不與y或z軸相交。因此，這種類型的結晶矽的方向是(100)。類似地，第1B圖顯示(110)結晶矽，第1C圖顯示(111)結晶矽。(100)方向是 商業用途中的主要晶圓方向。值得注意的是，對於立方晶體中的任何給定平面，還有五個其他等效平面。因此，包含晶體的基本單位晶胞的立方體的六面都被認為是(100)面。符號{xyz}表示所有六個等效的(xyz)平面。在本描述中，還將參考晶體方向，特別是<100>、<110>、和<111>方向。這些被定義為相應平面的法線方向。因此，<100>方向是垂直於(100)平面的方向。符號<xyz>指的是全部六個等效的方向。
參看第2圖，為根據本揭內容的一些實施方式，製造半導體裝置之方法100的流程圖。方法100從操作110開始，其中沿著<xyz>晶向，在半導體基板之上形成半導體柱。方法100繼續進行至操作120，其中沉積隔離層在半導體基板之上並圍繞半導體柱。隨後，執行操作130。移除半導體柱以形成溝槽。方法100繼續進行至操作140，其中在溝槽內成長磊晶層。方法100繼續進行至操作150，其中在磊晶層之上方向沿著<x’y’z’>晶向，形成硬罩。方法100繼續進行至操作160，根據硬罩對磊晶層進行圖案化，以形成半導體鰭片。以下討論說明根據第1A圖至第1C圖的方法100而製作的半導體裝置之實施方式。雖然方法100在以下被說明和描述為一系列的動作或事件，但是應理解，這些動作或事件的所示順序不應以限制性的意義解讀。例如，一些動作可能以不同的順序發生，和/或與本文所示和/或描述之外的動作或事件同時發生。另外，對於實現本描述內容的一個或多個方面或是實施方式，並非所有示出的動作是是必須 的。此外，這裡描述的一個或多個動作可U能在一個或多個的分開的動作和/或階段中執行。
參看第3圖。提供半導體基板310，其包括第一半導體材料，諸如，例如第IV族的元素，如鍺或矽。第一半導體材料可能是結晶的。半導體基板310可能例如為：塊體矽晶圓、塊體鍺晶圓、絕緣體上半導體(SOI)基板、或應變的絕緣體上半導體(SOI)基板。在一些實施方式中，基板310包括(001)矽。基板310可能包括具有第一導電性類型的材料，例如：n型或p型，諸如n+Si。
參看第4圖。半導體柱312形成在半導體基板310之上。可能執行光刻和圖案化製程，以形成半導體柱312。在半導體基板310上沉積遮罩(未繪示)，並且顯影，以定義半導體柱312沿著第一半導體材料的第一晶向D1延伸。第一晶向D1具有符號<xyz>。在一些實施方式中，<xyz>可以為<100>。之後執行正或負蝕刻製程。半導體柱312之側壁的至少一部分大致上是垂直的，亦即，設置為與半導體基板310的表面成大約80至120度。在一些實施方式中，半導體柱312的側壁基本上垂直於半導體基板310的表面。在一些實施方式中，半導體柱312為細長的矩形條，橫跨半導體基板310的表面。如第4圖所示，半導體柱312以預定的節距間隔，並且基本上彼此互相平行。由於晶圓的形狀，半導體柱312的長度可能在一個半導體基板310上有變化。半導體柱312的數量可能根據設計選擇而變化。
參看第5圖。形成隔離區域314。介電材料全面 沉積在半導體基板310之上並且覆蓋半導體柱312。在一些實施方式中，介電材料包括未摻雜的氧化物材料，例如：SiO2。可能執行高密度電漿化學氣相沉積(HDPCVD)，以形成隔離區域314。可以使用其他合適的方法，諸如亞大氣壓化學氣相沉積(SACVD)，和旋塗。之後執行化學機械研磨(CMP)，以移除多餘的介電材料，直到暴露下面的半導體柱312。可能將半導體柱312視為在半導體基板310之上由隔離區域314包圍的主動區域。
參看第6圖。移除半導體柱312。半導體柱312方向沿著第一半導體材料的<100>晶向。當經由例如乾蝕刻製程移除第4圖的半導體柱312時，在隔離區域314內形成溝槽316。這些溝槽316在半導體基板310上沿著<100>晶向保持棒狀形狀。溝槽316的側壁繼承半導體柱312的幾何特性。溝槽在後續的製程中作為成長磊晶層的模子。在一些實施方式中，溝槽316足夠深，以便滿足縱橫比捕獲(ART)中的幾何條件。在一些實施方式中，隔離區域314的高度相當於溝槽316的高度。亦即，溝槽316暴露半導體基板310。在一些實施方式中，半導體柱312被部分地移除，且部分仍保留在溝槽316的底部。在那種情況下，隔離區域314的高度大於溝槽316的高度。在一些實施方式中，溝槽316具有大約120奈米的深度。
參看第7圖。在溝槽316內形成磊晶層318。如以下更為詳細之描述，隔離區域314作為差排阻擋遮罩。包括第二半導體材料的磊晶層318沉積在溝槽316內。在開口 中形成磊晶層，可能經由在任何合適的磊晶沉積系統中選擇性的磊晶成長，包括但不於限於：常壓化學氣相沉積(APCVD)、低(或減)壓化學氣相沉積(LPCVD)，極高真空化學氣相沉積(UHVCVD)、經由分子束磊晶(MBE)，或經由原子層沉積(ALD)。在化學氣相沉積製程中，選擇性磊晶成長通常包括將氣體源引入腔體中。氣體源可能包括至少一前趨氣體和一載體氣體，例如氫氣。加熱反應腔體，諸如經由感應(RF)加熱。取決於再成長層的組成，腔體中的成長溫度範圍從約300℃至約900℃。成長系統可能利用低能電漿來增強層成長動力學。如果磊晶材料超出溝槽316，可以執行平面化製程(諸如化學機械研磨製程)以移除過量的磊晶材料。
在一些實施方式中，第一半導體材料可能包括矽或矽鍺合金。第二半導體材料可能包括III族、IV族、V族、和/或其組合，例如，選自由鍺、矽鍺、砷化鎵、銻化鋁、銻化銦鋁、銻化銦、砷化銦、磷化銦、和氮化鎵組成之群組。在一些實施方式中，第一半導體材料為矽，而第二半導體材料為矽鍺。由於半導體基板310的材料不同於磊晶層318的材料，所以磊晶製程可以稱為異質磊晶。
參看第13圖。當製造半導體異質結構時，基板界面缺陷發生在各種晶格不匹配的材料系統中。金屬氧化物半導體(MOS)電晶體一般製造於(100)矽晶圓上，其閘極方向為使電流平行於<110>方向流動之方向。在第13圖中，虛線代表磊晶成長期間沿著<111>家族產生的螺紋狀差排 390，包括[111]、[-111]、[-1-11]、[-1-1-1]晶向。用語「螺紋狀差排」指的是源起於基板並且傳播到其上方之磊晶層的差排，較口語的說法，這指的是差排傾斜於基板的平面、並且以與生長軸呈非法線的某一角度穿過磊晶層傳播。用語「螺紋狀差排」將在下文中以其口語意義使用。
半導體基板310示意性顯示為具有在[110]方向的凹口之標準晶圓。溝槽316不與[110]方向對齊，但沿著[100]方向朝凹口傾斜大約45度。<100>晶向能夠限制<111>晶向家族螺紋狀差排390。由於下方的半導體表面的構造，在異質磊晶區域內(亦即在溝槽316內)，螺紋狀差排390的方向朝半導體基板310的表面大約54度。溝槽316的垂直側壁(亦即隔離區域314)有助於捕獲螺紋狀差排390，其發展為[111]，[-111]，[-1-11]和[-1-1-1]方向，如第13圖所示。
參看第8圖。硬罩320沉積在隔離區域314之上。可能執行光刻和蝕刻製程，以將硬罩320形成為沿著第一半導體材料的第二晶向D2排列的多個分開的條帶。第二晶向D2具有符號<x’y’z’>，其不同於上述的<xyz>。在一些實施方式中，<x’y’z’>可以為<110>。因此，在第一晶向D1與第二晶向D2之間形成角度θ。在一些實施方式中，角度θ是銳角。在一些實施方式中，角度θ在從大約40度到大約50度的範圍內。例如，角度θ約為45度。如果角度θ超出此範圍(亦即，約40度至約50度)，磊晶層318(也是第9圖中的半導體鰭片318’)的高度會增加以補獲缺陷，因 此裝置的尺寸會增加。介於條帶之間的節距是預定的。硬罩320包含介電材料，其具有與磊晶層318可區分的蝕刻速率。硬罩320的條帶跨越磊晶層318的頂表面。如第8圖所示，硬罩320的條帶的寬度小於每個棒狀磊晶層318的寬度，使得磊晶層318的部分從硬罩320露出。
參看第9圖。移除磊晶層318的一部分。在硬罩320圖案化之後，根據硬罩320的圖案，部分地移除下面的磊晶層318。在一些實施方式中，在蝕刻製程中，移除磊晶層318的暴露(亦即未被硬罩320覆蓋)部分，留下介於圖案化磊晶層318’之間的空洞322。磊晶層318具有與隔離區域314和硬罩320可區分的蝕刻速率。顯示隔離區域314、磊晶層318、和硬罩320之間有蝕刻選擇性。
參看第10圖。從隔離區域314的表面，移除第9圖的硬罩320。可能經由濕法剝離和/或電漿灰化，移除硬罩320。硬罩320的薄條帶配置轉移到下面的磊晶層318，並且圖案化的、分段的圖案化磊晶層318’基本上沿著<110>晶向彼此對齊。在圖案化之後，溝槽316再出現並被圖案化的磊晶層318’分隔成不同的隔室(亦即空洞322)。在溝槽316與圖案化磊晶層318’之間產生的交錯圖案來自於不同的晶向。溝槽316仍保持在<100>晶向，而圖案化的磊晶層318’從<100>晶向轉變為<110>晶向。在一個溝槽316中，偏移排列產生分開的圖案化磊晶層318’。在一個溝槽316內，空洞322插入在圖案化的磊晶層318’之間。
參看第11圖。空洞322之後以介電材料填充。 介電材料可能過度填充於隔離區域314的表面，並且執行平面化製程以暴露圖案化的磊晶層318’。在一些實施方式中，介電材料可能與在隔離區域314中使用的介電材料相同。在一些實施方式中，介電材料可能不同於隔離區域314的介電材料。在<100>晶向的溝槽316不再存在於半導體基板310上。隔離區域314在半導體基板310上保持並承載圖案化的磊晶層318’在<110>晶向。
參看第12圖。執行隔離區域314'的凹陷化製程。圖案化的磊晶層318’突出於隔離區域314'的凹陷化後的表面。圖案化的磊晶層318’的上部分重新呈現為半導體鰭片。這些圖案化的磊晶層318’方向朝向<110>晶向，而同時此形成製程允許圖案化的磊晶層318’的晶格結構方向朝向<100>晶向。當磊晶層318在溝槽316中成長時，<110>晶向有效地限製<111>家族的螺紋狀差排。然後經由硬罩320圖案化製程將磊晶層318從<100>晶向轉變為<110>晶向。圖案化的磊晶層318’(半導體鰭片)具有確保<111>家族缺陷限制並適用於半導體裝置製程的晶格結構。
在一些實施方式中，圖案化的磊晶層318’在行中沿著<110>晶向對齊，並且相對於列的方向彼此偏移。如第12圖所示，第一行中的圖案化的磊晶層318’與第二行中的圖案化的磊晶層318’偏移。偏移的圖案來自於硬罩320的排列。
隔離區域314凹陷化製程對於保持圖案化的磊晶層318’(半導體鰭片)無<111>家族缺陷也具有關鍵作 用。參看第14圖，繪示沿著第8圖中的I-I線的截面圖。將磊晶層318圖案化為朝向<110>晶向的分段條帶。溝槽316的深度類似於圖案化的磊晶層318’的高度(厚度)。如第14圖所示，圖案化磊晶層318’的高度H是從半導體基板310的頂表面到圖案化磊晶層318’的頂表面量測的。高度H1是能夠捕捉<111>家族螺紋狀差排的最小側壁高度。在一些實施方式中，圖案化磊晶層318’的高度H1約為120奈米±10%。半導體鰭片突出在隔離區域314的表面上並且不包含任何<111>家族螺紋狀差排390(其可能傾斜於基板310的平面54度)，半導體鰭片具有大約70奈米的高度。在減去(120奈米至70奈米)製程之後，圖案化磊晶層318’之大約50奈米的高度H1被隔離區域314的側壁包圍，以便補獲螺紋狀差排。圖案化磊晶層318’的最小寬度W沿著基本上垂直於<110>晶向的方向測量，並且最大寬度W滿足以下等式：H 1=tan(54°)×W
或者，最大寬度W可以表示如下：
當高度H1約為50奈米時，其給出約36奈米的圖案化磊晶層318’的最大寬度W。
再參看第12圖。圖案化的磊晶層318’中的每一個具有沿<110>晶向測量的最大長度L。一個圖案化磊晶層318’的長度滿足以下等式：
最大長度L等於最大寬度W乘以2的平方根。在一些實施方式中，當寬度W約為36奈米時，長度L約為51奈米(L=36×)。圖案化磊晶層318’的長度L與寬度W有關，且寬度W由高度H1決定。圖案化磊晶層318’的尺寸守恆於上述方程式。
第15圖是第12圖的半導體鰭片318’的局部俯視圖。半導體鰭片318’具有平行四邊形頂表面318t和平行四邊形底表面(亦即，半導體鰭片318’與半導體基板310之間的界面)。平行四邊形頂表面318t具有兩個銳角內角a和兩個鈍角內角b。銳角內角a在約40度至約50度的範圍內，鈍角內角b在約130度至約140度的範圍內。例如，銳角內角a為約45度，鈍角內角b為約135度。而且，平行四邊形底表面具有兩個銳角內角a和兩個鈍角內角b。平行四邊形底表面的形狀與第15圖中所示的平行四邊形頂表面318t的形狀基本上相同或相似。半導體鰭片318’具有源極/汲極區域319a，和介於源極/汲極區域319a之間的通道區域319b。通道區域319b是在其之上將形成閘極結構的區域，並且閘極結構不形成在源極/汲極區域319a之上(例如，第16B圖的閘極結構452和半導體鰭片422)。至少一個源極/汲極區域319a具有往遠離通道區域319b之漸縮的錐形端E。例如，源極/汲極區域319a分別具有往遠離通道區域319b之漸縮的錐形端E。而且，源極/汲極區域319a中的一個的錐形錐E 往遠離源極/汲極區域319a的另一個而漸縮。半導體鰭片318’具有兩個相對的側壁317s和兩個相對的端壁317e。半導體鰭片318’的一側壁317s和一端壁317e形成錐形端E。而且，半導體鰭片318’的另一個側壁317s和另一個端壁317e形成另一個錐形端E。銳角內角a形成於半導體鰭片318’的介於側壁317s和端壁317e之間。
之後圖案化的磊晶層318’可能製造成不同的半導體裝置。參看第16A圖至第16C圖，繪示從圖案化的磊晶層到兩個反相器40間的過渡狀態。第16A圖為示意圖，顯示介於溝槽316和硬罩320之間的關係。溝槽316和硬罩320以允許所得的圖案化磊晶層318’按行和列的排列的方式配置。如第4圖所示，溝槽316的配置由半導體柱312的構造而產生。在一些實施方式中，如第16A圖所示，n型場效電晶體區域nFET和p型場效電晶體區域pFET並排配置。硬罩320中的每一個橫跨溝槽316中的兩個，並且因此產生四個半導體鰭片，n型場效電晶體區域和p型場效電晶體區域各有兩個鰭片。兩個n場效電晶體區域和兩個p場效電晶體區域製作成兩個反相器40。
參看第16B圖，繪示n型場效電晶體和p型場效電晶體的示意圖。在16A圖所示的圖案化製程之後，產生兩組半導體鰭片。將半導體鰭片(圖案化的磊晶層)方向定為適合於後續製造製程的<110>晶向，並且在列和行中均對齊。半導體鰭片422和424源自於p-FET區域處的硬罩320，半導體鰭片432和434源自n-FET區域處的硬罩320。半導體 鰭片422和424沿著<110>晶向排列，而半導體鰭片432和434沿<110>晶向排列。半導體鰭片432和424沿<100>晶向排列。也就是說，半導體鰭片432和424由半導體柱312的相同條帶圖案化(參見第4圖)。半導體鰭片422和432是一對相鄰的p型鰭式場效電晶體和n型鰭式場效電晶體。半導體鰭片424和434也是一對相鄰的p型鰭式場效電晶體和n型鰭式場效電晶體。形成閘極結構452其跨越半導體鰭片422和432。形成閘極結構454其跨越半導體鰭片424和434。閘極結構452和454可能以閘極先製程或閘極後製程而形成。在一些實施方式中，在閘極後製程中，虛擬閘極沉積於半導體鰭片422、424、432和434之上。在形成源極和汲極區域之後，移除虛擬閘極，然後沉積高介電常數介電層、阻障層、功函數金屬層、和閘極電極層，以形成高介電常數金屬閘極。
參看第16C圖。形成源極和汲極區域462、464、472、和474。源極和汲極區域462、464、472、和474形成在半導體鰭片422、424、432、和434的任一側上。接觸栓塞456和458形成在閘極結構452和454之上，以用於電性連接。半導體鰭片(圖案化的磊晶層)422、424、432、和434之後轉化為兩個相鄰的反相器40。
由於數位訊息技術的使用和應用的快速增長，需要不斷增加記憶體裝置的存儲密度，同時維持(如果不減小)裝置的尺寸。急欲追求具有增加的容量和較小的關鍵尺寸之記憶體單元。記憶體單元的堆疊可能包括相變材料、開 關二極體、電荷存儲結構(例如：浮動閘極結構、電荷捕獲、穿隧介電質)，交替的控制閘極結構和介電材料之堆疊、以及介於電荷存儲結構和相鄰控制閘極結構之間的電荷阻擋材料。根據上述製程製造的半導體鰭片確保沒有<111>家族螺紋狀差排且有堅固的結構基礎。
參看第17A圖至第17C圖，繪示從圖案化磊晶層至兩個反及閘(NANDs)50之間的過渡狀態。第17A圖為示意圖，顯示介於溝槽316和硬罩320和320'之間的關係。在一些實施方式中，如第17A圖所示，n型場效電晶體區域nFET和p型場效電晶體區域pFET並排配置。硬罩320和320'中的每一個橫跨溝槽319中的兩個，並且因此產生四個半導體鰭片，n型場效電晶體區域和p型場效電晶體區域各有兩個鰭片。兩個n型場效電晶體和兩個p型場效電晶體製成兩個反及閘50。硬罩320'不同於硬罩320。在寬度上硬罩320'寬於硬罩320。來自硬罩320'所得的圖案化磊晶層的寬度大於相鄰之以硬罩320為模板的圖案化磊晶層。硬罩的不同配置導致不同的圖案化磊晶層。在一些實施方式中，如第17A圖所示，硬罩可能具有不同的寬度。在一些實施方式中，硬罩可能具有不同的長度。在一些實施方式中，硬罩的寬度和長度可能彼此不同。硬罩可能具有尺寸上的變化，且並同時維持所得的圖案化磊晶層朝向<110>晶向。應理解的是，硬罩尺寸上的變化不會中斷圖案化的磊晶層之間的對準。如第17A圖所示，無論寬度如何，所得到的圖案化磊晶層將按列和行排列。
參看第17B圖，繪示了n型場效電晶體和p型場效電晶體的示意圖。第17A圖顯示，在圖案化製程之後，產生兩組相鄰的半導體鰭片。半導體鰭片(圖案化磊晶層)方向定為適合於後續製造製程的<110>晶向。半導體鰭片522和524源自p場效電晶體區域處的硬罩320’，半導體鰭片532和534源自n場效電晶體區域處的硬罩320。半導體鰭片522和524源自p-FET區域處的硬罩320'，半導體鰭片532和534源自n-FET區域處的硬罩320。半導體鰭片522和524沿<110>晶方向排列，而半導體鰭片532和534沿<110>晶向排列。半導體鰭片532和524沿<100>晶向排列。也就是說，半導體鰭片532和524由半導體柱312的相同條帶圖案化(參見第4圖)。形成閘極結構652a和652b，其跨越半導體鰭片522和532。形成閘極結構654a和654b，其跨越半導體鰭片524和534。與第16B圖所示的反相器不同，每一對的n型場效電晶體區域和p型場效電晶體區域具有兩個閘極結構。根據設計選擇，設置在半導體鰭片(圖案化的磊晶層)522、524、532、和534之上的閘極結構的數量是彈性的。如第17B圖所示，半導體鰭片522和532容納兩個閘極結構652a和652b，從而形成兩對相鄰的p型鰭式場效電晶體和n型鰭式場效電晶體。半導體鰭片524和534容納兩個閘極結構654a和654b，從而形成兩對相鄰的p型鰭式場效電晶體和n型鰭式場效電晶體。閘極結構652a、652b、654a、和654b可能經由閘極先製程或閘極後製程而形成。
參看第17C圖。形成源極和汲極區域562、 564、572、和574。源極和汲極區域562、564、572、和574形成在半導體鰭片522、524、532、和534的任一側上。在第17C圖中，接觸栓塞被指定為具有邊框的交叉符號。接觸栓插電性連接到源極和汲極區域562、564、572、和574，以及閘極結構652a、652b、654a、和654b。然後，將半導體鰭片(圖案化的磊晶層)522、524、532、和534轉化為兩個相鄰的反及閘50，並且它們的n型場效電晶體區域和p型鰭式場效電晶體區域具有不同的尺寸。
當磊晶層在矽基板上的具有高縱橫比的<100>晶向的預定溝槽內成長時，所有四種<111>系列螺紋狀差排將被捕獲在溝槽側壁內，使頂部無缺陷。這種縱橫比捕獲(ART)技術利用幾何缺陷消除技術。然後經由光刻和圖案化製程將半導體鰭片從<100>晶向轉變為工業標準的<110>晶向。這種轉變允許半導體鰭片保持無缺陷且易於處理。該轉換允許半導體鰭保持無缺陷且易於處理。
根據一些實施方式，製造半導體裝置的方法包括：在半導體基板上形成隔離區域。在隔離區域內形成在半導體基板的<xyz>晶向的溝槽。在溝槽內成長磊晶層。將磊晶層圖案化以形成半導體鰭片，其方向沿著半導體基板的<x’y’z’>晶向，其中<x’y’z’>不等於<xyz>。
在一些實施方式中，在隔離區域內形成在半導體基板的<xyz>晶向的溝槽之步驟包括在半導體基板上形成半導體柱。半導體柱方向沿著<xyz>晶向。隔離層沉積在半導體基板上並圍繞半導體柱形成隔離區域。移除半導體柱 以形成溝槽。
在一些實施方式中，此方法還包括在圖案化磊晶層之前在磊晶層上形成硬罩，其中硬罩方向沿<x’y’z’>晶向。
在一些實施方式中，圖案化磊晶層包括根據硬罩移除溝槽中的部分磊晶層，以形成半導體鰭片。
在一些實施方式中，方法還包括以介電材料填充剩餘的溝槽。凹陷化隔離區域和介電材料，以暴露半導體鰭片的上部分。
在一些實施方式中，<xyz>是<100>，而<x’y’z’>是<110>。
在一些實施方式中，方法更包括在半導體鰭片之上形成閘極結構。在半導體鰭片內和閘極結構的一側上形成源極/汲極區域。
在一些實施方式中，半導體基板和磊晶層具有不同的材料。
在一些實施方式中，在磊晶層和隔離區域之間存在蝕刻選擇性。
根據一些實施方式，製造半導體裝置的方法包括在半導體基板上形成磊晶層，其中磊晶層方向沿<100>晶向。在磊晶層上形成硬罩。硬罩方向沿著<110>晶向。根據硬罩對磊晶層圖案化以形成半導體鰭片。
在一些實施方式中，方法更包含在圖案化磊晶層之後，移除硬罩。移除硬罩之後，在半導體鰭片上形成閘 極結構。
在一些實施方式中，方法更包含在半導體基板上形成隔離區域，而且在隔離區內形成磊晶層。
根據一些實施方式，半導體裝置包括複數個鰭片和閘極結構。半導體鰭片具有平行四邊形頂表面，此平行四邊形頂表面具有兩個銳角內角和兩個鈍角內角。閘極結構位在至少一個半導體鰭片之上。
在一些實施方式中，半導體鰭片中的兩個沿<110>晶向排列，並且半導體鰭片中的兩個沿<100>晶向排列。
在一些實施方式中，沿<110>晶向排列的兩個半導體鰭片具有相同類型的摻雜劑，並且沿著<100>晶向排列的兩個半導體鰭片具有不同類型的摻雜劑。
在一些實施方式中，沿著<110>晶向的兩個半導體鰭片具有相同的寬度，並且沿著<100>晶向的兩個半導體鰭片具有不同的寬度。
在一些實施方式中，半導體裝置更包括位於半導體鰭片下的半導體基板。半導鰭片中的一個與半導體基板的界面為平行四邊形，此界面具有兩個銳角內角和兩個鈍角內角。
在一些實施方式中，至少一個半導體鰭片具有源極/汲極區和介於該些源極/汲極區域之間的通道區域，閘極區域在通道區域之上，而且至少一個源極/汲極區域具有往遠離通道區域漸縮的漸縮端。
在一些實施方式中，至少一個的半導體鰭片的側壁和端壁形成漸縮端。
在一些實施方式中，半導體基板和半導體鰭片具有不同的材料。
以上概述了數個實施方式，以便本領域技術人員可以較佳地理解本揭示內容的各方面。本領域的技術人員應理解，他們可能容易地使用本揭示內容，作為其他製程和結構之設計和修改的基礎，以實現與在此介紹的實施方式之相同的目的，或是達到相同的優點。本領域技術人員亦應理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可能在不脫離本揭示內容的精神和範圍的情況下，進行各種改變、替換、和變更。

Claims (1)

  1. 一種製造半導體裝置之方法，該方法包含：在一半導體基板上形成一隔離區域；在該隔離區域內形成在該半導體基板的一<xyz>晶向之一溝槽；在該溝槽中成長一磊晶層；以及圖案化該磊晶層以形成一半導體鰭片，其方向沿著該半導體基板的一<x’y’z’>晶向，而<x’y’z’>不等於<xyz>。
TW107127300A 2017-11-30 2018-08-06 製造半導體裝置之方法 TW201926427A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762593171P 2017-11-30 2017-11-30
US62/593,171 2017-11-30
US15/988,496 2018-05-24
US15/988,496 US10672889B2 (en) 2017-11-30 2018-05-24 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
TW201926427A true TW201926427A (zh) 2019-07-01

Family

ID=66632723

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107127300A TW201926427A (zh) 2017-11-30 2018-08-06 製造半導體裝置之方法

Country Status (3)

Country Link
US (4) US10672889B2 (zh)
CN (1) CN109860051A (zh)
TW (1) TW201926427A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI720822B (zh) * 2019-10-17 2021-03-01 台灣積體電路製造股份有限公司 半導體封裝及其製造製程

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
US8324660B2 (en) * 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7547947B2 (en) * 2005-11-15 2009-06-16 International Business Machines Corporation SRAM cell
US7512017B2 (en) * 2005-12-21 2009-03-31 Intel Corporation Integration of planar and tri-gate devices on the same substrate
US8173551B2 (en) * 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
US7812373B2 (en) * 2007-02-12 2010-10-12 Infineon Technologies Ag MuGFET array layout
US8212287B2 (en) * 2009-09-18 2012-07-03 Palo Alto Research Center Incorporated Nitride semiconductor structure and method of making same
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9466718B2 (en) * 2014-03-31 2016-10-11 Stmicroelectronics, Inc. Semiconductor device with fin and related methods
US9287123B2 (en) * 2014-04-28 2016-03-15 Varian Semiconductor Equipment Associates, Inc. Techniques for forming angled structures for reduced defects in heteroepitaxy of semiconductor films
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
KR102320049B1 (ko) * 2015-02-26 2021-11-01 삼성전자주식회사 경사진 활성 영역을 갖는 반도체 소자
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI720822B (zh) * 2019-10-17 2021-03-01 台灣積體電路製造股份有限公司 半導體封裝及其製造製程
US11315860B2 (en) 2019-10-17 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing process thereof

Also Published As

Publication number Publication date
US20190165140A1 (en) 2019-05-30
US20200295162A1 (en) 2020-09-17
US10672889B2 (en) 2020-06-02
US20230369467A1 (en) 2023-11-16
CN109860051A (zh) 2019-06-07
US11302801B2 (en) 2022-04-12
US11764290B2 (en) 2023-09-19
US20220238701A1 (en) 2022-07-28

Similar Documents

Publication Publication Date Title
US10964819B2 (en) Fin field effect transistor (FinFET) device and method for forming the same
US10991795B2 (en) Semiconductor device and manufacturing method thereof
US9741716B1 (en) Forming vertical and horizontal field effect transistors on the same substrate
KR101949568B1 (ko) 최상면이 평면인 에피택셜 피처를 갖는 finfet 디바이스 및 그 제조 방법
US11948999B2 (en) Semiconductor device
US9825036B2 (en) Structure and method for semiconductor device
TWI785126B (zh) 半導體裝置結構及其形成方法
US11393916B2 (en) Methods for GAA I/O formation by selective epi regrowth
US20240014209A1 (en) Semiconductor devices
US10164097B2 (en) Semiconductor device and manufacturing method thereof
US9953976B2 (en) Effective device formation for advanced technology nodes with aggressive fin-pitch scaling
US20230369467A1 (en) Semiconductor device
US20230378181A1 (en) Finfet device having flat-top epitaxial features and method of making the same
US10790282B2 (en) Semiconductor devices
US20230027261A1 (en) Semiconductor devices and methods of manufacturing thereof