KR102320049B1 - 경사진 활성 영역을 갖는 반도체 소자 - Google Patents

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Abstract

기판 상으로부터 돌출한 활성 영역, 상기 활성 영역은 중앙의 채널 영역, 상기 채널 영역의 일 측면에 배치된 드레인 영역, 및 상기 채널 영역의 타 측면에 배치된 소스 영역을 포함하고, 상기 채널 영역의 대향하는 두 측면들 상에 형성되고 U자형 단면을 가진 게이트 절연층 및 상기 게이트 절연층의 외측면 상에 형성된 게이트 스페이서들; 상기 드레인 영역의 대향하는 두 측면들 상에 형성된 드레인 스페이서들; 및 상기 소스 영역의 대향하는 두 측면들 상에 형성된 소스 스페이서들을 포함하고, 상기 드레인 영역의 두 측면들 중 적어도 한 면은 경사진(tapered) 부분을 갖는 finFET 소자가 제공된다.

Description

경사진 활성 영역을 갖는 반도체 소자{Semiconductor Devices Having a Tapered Active Region}
본 발명은 경사진 활성 영역을 갖는 MOSFET 반도체 소자의 활성영역의 구조적인 형태에 관한 것이다.
에너지 장벽이 낮을수록 전자는 전위 장벽을 뚫고 통과(터널링)하는 확률이 높아진다. 이것이 게이트에서의 누설 전류의 원인 중 하나이다. 반도체 소자의 MOSFET 소자들의 크기를 미세화하고 동작 전압을 낮추기 위하여 채널의 길이, 핀의 폭(fin width) 또는 나노와이어의 직경이 점점 축소되고 있다. 이로 인해 문턱 전압 이하 누설 전류(subthreshold leakage, Ioff)가 중요한 문제로 대두되었다. Ioff 는 Vgs=0과 Vds=Vdd 에서 측정된 드레인 전류(Id)를 의미한다.
본 발명이 해결하고자 하는 과제는 MOSFET 반도체 소자의 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 밴드-투-밴드 터널링이 감소된 MOSFET 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 얕은 채널에서 누설전류(leakage)가 감소된 MOSFET 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 MOSFET 반도체 소자의 성능(performance)과 누설전류와의 절충점(trade-off)에 있어서, 소모전압이 낮아도 누설전류가 최소화되는 MOSFET 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 평면 양자우물(planar quantum well) FET, finFET, 수직 나노와이어(vertical nanowire)FET 및 수평 나노와이어(lateral nanowire)FET의 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자는 기판 상으로부터 돌출한 활성 영역, 상기 활성 영역은 중앙의 채널 영역, 상기 채널 영역의 일 측면에 배치된 드레인 영역, 및 상기 채널 영역의 타 측면에 배치된 소스 영역을 포함하고, 상기 채널 영역의 대향하는 두 측면들 상에 형성되고 U자형 단면을 가진 게이트 절연층 및 상기 게이트 절연층의 외측면 상에 형성된 게이트 스페이서들, 상기 드레인 영역의 대향하는 두 측면들 상에 형성된 드레인 스페이서들, 및 상기 소스 영역의 대향하는 두 측면들 상에 형성된 소스 스페이서들을 포함하고, 상기 드레인 영역의 두 측면들 중 적어도 한 면은 경사진(tapered) 부분을 가질 수 있다.
상기 드레인 영역의 상기 경사진 부분은 상기 드레인 스페이서와 접촉할 수 있다.
상기 드레인 영역의 두 측면들이 모두 경사진 부분을 가질 수 있다.
상기 드레인 영역의 두 측면들 중 적어도 한 면은 중앙부가 평평하고 양단부들이 경사질 수 있다.
상기 드레인 영역의 두 측면들 중 적어도 한 면은 중앙부로부터 양 단부로 양 방향으로 경사질 수 있다.
상기 경사진 부분은 오목한 곡면을 가질 수 있다.
상기 소스 영역의 두 측면들 중 적어도 한 면은 경사진 부분을 가질 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자는 기판 상으로부터 돌출한 활성 영역을 포함하고, 상기 활성 영역은 채널 영역, 상기 채널 영역의 x 방향의 일 측면의 드레인 영역 및 상기 채널 영역의 상기 x 방향의 타 측면의 소스 영역을 포함하고, 상기 드레인 영역은 상기 x 방향과 수직하는 y 방향으로 대향하는 두 측면들을 갖고, 상기 드레인 영역의 두 측면들 중 하나는 경사질 수 있다.
상기 드레인 영역의 두 측면들이 모두 경사질 수 있다.
상기 드레인 영역의 상기 경사진 측면은 상기 드레인 영역의 양 단부들로부터 상기 드레인 영역의 중앙부를 향해 경사질 수 있다.
상기 드레인 영역의 상기 경사진 측면의 중앙부는 평평할 수 있다.
상기 소스 영역은 상기 x 방향과 수직하는 y 방향으로 대향하는 두 측면들을 가질 수 있고, 상기 소스 영역의 두 측면들 중 하나는 경사질 수 있다.
상기 소스 영역의 상기 경사진 측면은 상기 소스 영역의 양 단부들로부터 상기 소스 영역의 중앙부를 향해 경사진 것일 수 있다.
상기 소스 영역의 상기 경사진 측면의 중앙부는 평평할 수 있다.
상기 소스 영역의 두 측면들이 모두 경사질 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자는 채널 영역, 상기 채널 영역의 x 방향의 일 측에 배치된 드레인 영역, 및 상기 채널 영역의 상기 x 방향의 타 측에 배치된 소스 영역을 포함하고, 상기 x 방향과 수직하는 y 방향으로 상기 채널 영역의 두께는 상기 y 방향으로 상기 드레인 영역의 두께보다 클 수 있다.
상기 드레인 영역의 측면은 경사진 것일 수 있다.
상기 드레인 영역은 상기 x 방향의 양 단부들로부터 중앙부로 경사질 수 있다.
상기 y 방향으로 대향하는 상기 드레인 영역의 측면들이 모두 경사질 수 있다.
상기 finFET 소자는 상기 경사진 부분과 접촉하는 드레인 스페이서를 더 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 일 실시예에 따른 MOSFET 반도체 소자는 밴드-투-밴드 터널링이 감소된다.
본 발명의 기술적 사상의 일 실시예에 따른 MOSFET 반도체 소자는 얕은 채널에서 누설전류(leakage)가 감소된다.
본 발명의 기술적 사상의 일 실시예에 따른 MOSFET 반도체 소자는 성능(performance)과 누설전류와의 절충점(trade-off)에 있어서, 소모전압이 낮아도 누설전류가 최소화된다.
도 1a 내지 1h는 본 발명의 기술적 사상의 일 실시예에 따른 활성 영역에 대한 사시도이다.
도 2a 내지 도 2h 는 도 1a 내지 도 1h의 핀을 이용한 finFET 소자의 횡단면도이다.
도 3a 내지 도 3d 는 본 발명의 기술적 사상의 일 실시예에 따른 finFET 소자의 횡단면도이다.
도 4a 내지 도 4d 는 본 발명의 기술적 사상의 일 실시예에 따른 finFET 소자의 횡단면도이다.
도 5a 내지 도 5b 는 본 발명의 기술적 사상의 일 실시예에 따른 MOSFET 소자의 종단면도이다.
도 6a, 도 6b 및 도 7 은 각각 본 발명의 기술적 사상의 일 실시예에 따른 MOSFET 소자의 사시도이다.
도 8a 및 도 8b 는 본 발명의 기술적 사상으로부터 도출되는 효과를 다이어그램으로 도시한 것이다.
도 9a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 9b 및 도 9c는 본 발명의 기술적 사상의 실시예들을 이용한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
finFET
도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 활성 영역(130a)은 기판(101) 상에 수직으로 돌출한 핀(fin) 형태를 가질 수 있다. 상기 활성 영역(130a)은 채널 영역(C), 상기 채널 영역(C)의 x 방향으로 일 측면에 배치된(disposed) 드레인 영역(D), 및 상기 채널 영역(C)의 x 방향으로 타 측면에 배치된 소스 영역(S)을 포함할 수 있다.
상기 소스 영역(S)과 상기 드레인 영역(D)은 구조적으로 대칭(structural symmetric)일 수 있다. 상기 소스 영역(S) 및 상기 드레인 영역(D)은 각각 서로 y 방향으로 대향(opposite)하고 부분적으로 경사진 측면들을 포함할 수 있다. 예를 들면, 상기 소스 영역(S)과 드레인 영역(D)은 각각 x 방향으로 양 단부들로부터 중앙으로 부분적으로 경사진 측면들을 가질 수 있다.
상기 소스 영역(S)과 상기 드레인 영역(D)의 측면들의 중앙부들은 평평할 수 있다. 예를 들어, 상기 소스 영역(S) 및 상기 드레인 영역(D)의 측면들은 오목하게 경사진 모양을 가질 수 있다.
상기 드레인 영역(D) 및 상기 소스 영역(S)의 상면들도 경사질 수 있다.
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 활성 영역(130b)은 채널 영역(C), 상기 채널 영역(C)의 양 측에 배치된 소스 영역(S) 및 드레인 영역(D)을 포함하고, 상기 소스 영역(S)과 상기 드레인 영역(D)은 구조적으로 비대칭(structural asymmetric)일 수 있다. 예를 들어, 상기 소스 영역(S)은 평평한 측면들을 가질 수 있고, 및 상기 드레인 영역(D)은 y 방향으로 대향하고 x 방향으로 일부가 경사진 양 측면들을 가질 수 있다.
도 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 활성 영역(130c)은, 채널 영역(C), 상기 채널 영역(C)의 양 측에 배치된 소스 영역(S) 및 드레인 영역(D)을 포함하고, 상기 소스 영역(S) 및 상기 드레인 영역(D)은 각각 y 방향에 수직하고 x 방향으로 부분적으로 경사진 하나의 측면을 가질 수 있다. 상기 소스 영역(S)과 상기 드레인 영역(D)은 구조적으로 대칭일 수 있다.
도 1d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 활성 영역(130d)은, 채널 영역(C), 상기 채널 영역(C)의 양 측에 배치된 소스 영역(S) 및 드레인 영역(D)을 포함하고, 상기 드레인 영역(D)은 y 방향에 수직하고 x 방향으로 부분적으로 경사진 하나의 측면을 가질 수 있다. 상기 소스 영역(S)과 상기 드레인 영역(D)은 구조적으로 비대칭일 수 있다.
도 1e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 활성영역(130e)은 채널 영역(C), 상기 채널 영역(C)의 양 측에 배치된 소스 영역(S) 및 드레인 영역(D)을 포함하고, 상기 소스 영역(S) 및 드레인 영역(D)은 y 방향으로 대향하고 x 방향으로 양 방향으로 경사진 측면들을 포함할 수 있다. 예를 들어, 상기 소스 영역(S) 및 상기 드레인 영역(D)의 측면들은 중앙으로부터 양 단부들을 향해 양 방향으로 경사질 수 있다. 상기 소스 영역(S)과 상기 드레인 영역(D)은 구조적으로 대칭(structural symmetric)일 수 있다.
도 1f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 활성 영역(130f)은 채널 영역(C), 상기 채널 영역(C)의 양 측에 배치된 소스 영역(S) 및 드레인 영역(D)을 포함하고, 상기 드레인 영역(D)은 y 방향으로 대향하고 x 방향으로 양 방향으로 경사진 측면들을 포함할 수 있다. 예를 들면 상기 드레인 영역(D)의 측면들은 중앙으로부터 양 단부들을 향해 양 방향으로 경사질 수 있다.
도 1g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 활성 영역(130g)은 채널 영역(C), 상기 채널 영역(C)의 양 측에 배치된 소스 영역(S) 및 드레인 영역(D)을 포함하고, 상기 소스 영역(S) 및 상기 드레인 영역(D)은 각각 y 방향에 수직인 면들 중 하나들이 중앙으로부터 양 단부들을 향해 양 방향으로 경사질 수 있다.
도 1h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 활성 영역(130h)은 채널 영역(C), 상기 채널 영역(C)의 양 측에 배치된 소스 영역(S) 및 드레인 영역(D)을 포함하고, 상기 소스 영역(S)과 상기 드레인 영역(D)은 구조적으로 비대칭(structural asymmetric)일 수 있고, 상기 드레인 영역(D)은 y 방향에 수직인 면들 중 하나가 중앙으로부터 양 단부들을 향해 양 방향으로 경사질 수 있다.
도 2a 내지 2h는 각각 도 1a 내지 1h의 핀형 활성 영역들(130a-130h)을 포함하는 finFET 소자의 횡단면 상면도(cross-sectional top view)이다.
도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100a)는 도 1a의 상기 핀형 활성 영역(130a)을 포함하고, 상기 드레인 영역(D)의 경사진 측면들 상에 형성된 드레인 스페이서(110), 상기 소스 영역(S)의 경사진 측면들 상에 형성된 소스 스페이서(120), 및 상기 채널 영역(C)의 측면들 상에 형성된 U자형 단면을 가진 게이트 절연층(112) 및 상기 드레인 스페이서(110), 상기 소스 스페이서 (120), 및 상기 게이트 절연 층(112)과 접촉하는 게이트 스페이서(111)를 포함할 수 있다.
상기 게이트 절연층(112)은 상기 채널 영역(C) 상에 직접적으로 형성될 수 있다. 상기 게이트 절연체(112)는 열산화된 실리콘 또는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 기판(101)의 표면이 열 산화 공정에 의해 산화되어 형성될 수 있다.
상기 게이트 스페이서(111)는 상기 게이트 절연체(112)의 외측 면 상에 형성될 수 있다. 상기 게이트 스페이서(111)는 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다.
상기 드레인 스페이서(110) 및/또는 상기 소스 스페이서(120)는 상기 게이트 스페이서(111)의 외측 면 상에 형성될 수 있다. 상기 상기 드레인 스페이서(110) 또는 상기 소스 스페이서(120)는 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다. 상기 드레인 스페이서(110) 및/또는 상기 소스 스페이서 (120)의 저부는 각각 상기 드레인 영역(D) 및/또는 상기 소스 영역(S)의 경사진 측면들과 접촉할 수 있다.
상기 게이트 절연층(112) 상의 게이트 전극 공간(GS) 내에 게이트 전극이 채워질 수 있다.
도 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100b)는 도 1b의 상기 핀형 활성 영역(130b)을 포함하고, 상기 드레인 영역(D)의 경사진 측면들 상에 형성된 드레인 스페이서(110), 상기 소스 영역(S)의 평평한 측면들 상에 형성된 소스 스페이서(120), 상기 채널 영역(C)의 측면들 상에 형성된 U자형 단면을 가진 게이트 게이트 절연층(112), 및 상기 드레인 스페이서(110), 상기 소스 스페이서(120), 및 상기 게이트 절연층(112)과 접촉하는 게이트 스페이서(111)를 포함할 수 있다. 상기 드레인 스페이서(110)는 상기 드레인 영역(D)의 경사진 측면 상에 형성될 수 있다. 상기 소스 스페이서(120)는 상기 소스 영역(S)의 평평한 측면들 상에 형성될 수 있다.
도 2c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100c)는 도 1c의 상기 핀형 활성 영역(130c)을 포함하고, 상기 드레인 영역(D)의 측면들 상에 형성된 드레인 스페이서(110), 상기 소스 영역(S)의 측면들 상에 형성된 소스 스페이서(120), 상기 채널 영역(C)의 측면들 상에 형성된 U자형 단면을 가진 게이트 게이트 절연층(112), 및 상기 드레인 스페이서(110), 상기 소스 스페이서(120), 및 상기 게이트 절연층(112)과 접촉하는 게이트 스페이서(111)를 포함할 수 있다. 상기 드레인 스페이서(110) 및 상기 소스 스페이서(120)는 상기 드레인 영역(S) 및 상기 소스 영역(S)의 경사진 측면들 및 평평한 측면들 상에 형성될 수 있다.
도 2d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100d)는 도 1d의 상기 핀형 활성 영역(130d)을 포함하고, 상기 드레인 영역(D)의 측면들 상에 형성된 드레인 스페이서(110), 상기 소스 영역(S)의 측면들 상에 형성된 소스 스페이서(120), 상기 채널 영역(C)의 측면들 상에 형성된 U자형 단면을 가진 게이트 게이트 절연층(112), 및 상기 드레인 스페이서(110), 상기 소스 스페이서(120), 및 상기 게이트 절연층(112)과 접촉하는 게이트 스페이서(111)를 포함할 수 있다. 상기 드레인 스페이서(110)는 상기 드레인 영역(D)의 경사진 측면 및 평평한 측면 상에 형성될 수 있고, 및 상기 소스 스페이서(120)는 상기 소스 영역(S)의 평평한 측면들 상에 형성될 수 있다.
도 2e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100e)는 도 1e의 상기 핀형 활성 영역(130e)을 포함하고, 상기 드레인 영역(D)의 측면들 상에 형성된 드레인 스페이서(110), 상기 소스 영역(S)의 측면들 상에 형성된 소스 스페이서(120), 상기 채널 영역(C)의 측면들 상에 형성된 U자형 단면을 가진 게이트 게이트 절연층(112), 및 상기 드레인 스페이서(110), 상기 소스 스페이서(120), 및 상기 게이트 절연층(112)과 접촉하는 게이트 스페이서(111)를 포함할 수 있다. 상기 드레인 스페이서(110) 및 상기 소스 스페이서(120)는 상기 드레인 영역(D) 및 상기 소스 영역(S)의 경사진 측면들 상에 형성될 수 있다.
도 2f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100f)는 도 1f의 상기 핀형 활성 영역(130f)을 포함하고, 상기 드레인 영역(D)의 측면들 상에 형성된 드레인 스페이서(110), 상기 소스 영역(S)의 측면들 상에 형성된 소스 스페이서(120), 상기 채널 영역(C)의 측면들 상에 형성된 U자형 단면을 가진 게이트 게이트 절연층(112), 및 상기 드레인 스페이서(110), 상기 소스 스페이서(120), 및 상기 게이트 절연층(112)과 접촉하는 게이트 스페이서(111)를 포함할 수 있다. 상기 드레인 스페이서(110)는 상기 드레인 영역(D)의 경사진 측면들 상에 형성될 수 있고, 및 상기 소스 스페이서(120)는 상기 소스 영역(S)의 평평한 측면들 상에 형성될 수 있다.
도 2g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100g)는 도 1g의 상기 핀형 활성 영역(130g)을 포함하고, 상기 드레인 영역(D)의 측면들 상에 형성된 드레인 스페이서(110), 상기 소스 영역(S)의 측면들 상에 형성된 소스 스페이서(120), 상기 채널 영역(C)의 측면들 상에 형성된 U자형 단면을 가진 게이트 게이트 절연층(112), 및 상기 드레인 스페이서(110), 상기 소스 스페이서(120), 및 상기 게이트 절연층(112)과 접촉하는 게이트 스페이서(111)를 포함할 수 있다. 상기 드레인 스페이서(110) 및 상기 소스 스페이서(120)는 상기 드레인 영역(D) 및 상기 소스 영역(S)의 경사진 측면들 및 평평한 측면들 상에 형성될 수 있다.
도 2h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100h)는 도 1h의 상기 핀형 활성 영역(130h)을 포함하고, 상기 드레인 영역(D)의 측면들 상에 형성된 드레인 스페이서(110), 상기 소스 영역(S)의 측면들 상에 형성된 소스 스페이서(120), 상기 채널 영역(C)의 측면들 상에 형성된 U자형 단면을 가진 게이트 게이트 절연층(112), 및 상기 드레인 스페이서(110), 상기 소스 스페이서(120), 및 상기 게이트 절연층(112)과 접촉하는 게이트 스페이서(111)를 포함할 수 있다. 상기 드레인 스페이서(110)는 상기 드레인 영역(D)의 경사진 측면 및 평평한 측면 상에 형성될 수 있고, 및 상기 소스 스페이서(120)는 상기 소스 영역(S)의 평평한 측면들 상에 형성될 수 있다.
도 3a 내지 3d는 각각 도 1a 내지 1d의 핀형 활성 영역들(130a-130d)을 포함하는 finFET 소자의 횡단면 상면도(cross-sectional top view)이다.
도 3a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100i)는 도 1a의 상기 핀형 활성 영역(130a)을 포함하고, 2a의 상기 finFET 소자(100a)와 비교하여, 드레인 스페이서(110) 및/또는 소스 스페이서(120)가 드레인 영역(D) 및/또는 소스 영역(S)의 경사진 측면들 및 상기 경사진 측면들과 연속하는 평평한 측면들 상에 형성될 수 있다.
도 3b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100j)는 도 1b의 상기 핀형 활성 영역(130b)을 포함하고, 2b의 상기 finFET 소자(100b)와 비교하여, 드레인 스페이서(110)가 드레인 영역(D)의 경사진 측면들 및 상기 경사진 측면들과 연속하는 평평한 측면들과 접촉할 수 있다. 소스 스페이서(120)는 소스 영역(S)의 평평한 측면들 상에 형성될 수 있다.
도 3c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100k)는 도 1c의 상기 핀형 활성 영역(130c)을 포함하고, 2c의 상기 finFET 소자(100c)와 비교하여, 드레인 스페이서(110) 및/또는 소스 스페이서(120)는 드레인 영역(D) 및/또는 소스 영역(S)의 경사진 측면들, 상기 경사진 측면과 연속하는 평평한 측면들, 및 대향하는 평평한 측면들 상에 형성될 수 있다.
도 3d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 finFET 소자(100l)는 도 1d의 상기 핀형 활성 영역(130d)을 포함하고, 2d의 상기 finFET 소자(100d)와 비교하여, 드레인 스페이서(110)가 드레인 영역(D)의 경사진 측면들, 상기 경사진 측면과 연속하는 평평한 측면, 및 대향하는 평평한 측면 상에 형성될 수 있다. 소스 스페이서(120)는 소스 영역(S)의 평평한 측면들 상에 형성될 수 있다.
도 4a 내지 4d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 finFET 소자들(100m-100p)이다. 도 1a 내지 1d의 핀형 활성 영역들(130a-130d) 및 도 2a 내지 2d의 finFET 소자들(100a-100d)을 더 참조하여 이해될 수 있다.
도 4a 내지 4d를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 finFET 소자들(100m-100p)은 도 1a 내지 1d의 핀형 활성 영역들(130a-130d) 및 도 2a 내지 2d의 finFET 소자들(100a-100d)와 비교하여, 오목하게 라운드(round)진 형태의 경사면들, 예를 들여 굴곡면들 및 평평한 면들을 가질 수 있다.
Planar QW FET
도 5a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(200a)는 기판(101) 상에 형성된 제1 배리어층(211), 상기 제1 배리어층(211) 상에 형성된 채널 영역(220), 상기 채널 영역(220) 상에 형성된 제2 배리어층(212), 상기 제2 배리어층(212) 상에 형성된 게이트 절연층(191) 및 상기 게이트 절연층(191) 상에 형성된 게이트 전극(140)을 포함할 수 있다.
상기 반도체 소자(200)는 상기 게이트 전극(140)의 측면을 감싸고 상기 게이트 절연층(191) 상에 수직으로 형성된 스페이서(160)를 포함할 수 있다.
상기 반도체 소자(200)는 상기 스페이서(160)의 외측면과 상기 게이트 절연층(191)의 외측면과 접촉하고 하면이 상기 제2 배리어층과 접촉하는 드레인 전극 콘택(201) 및 소스 전극 콘택(202)을 포함할 수 있다.
상기 채널 영역(220)은 양자우물(quantum wells)를 포함할 수 있다.
상기 채널 영역(220)은 상기 게이트 패턴(140)을 수직 아래로 연장하는 면들과 중첩하지 않는 영역의 상부가 경사질(tapered) 것일 수 있다. 상기 경사진 상면은 오목한 곡면을 가질 수 있다. 상기 채널 영역(220)은 상기 게이트 전극(140)과 수직으로 중첩하지 않는 영역의 상면이 중첩하는 영역의 상면 보다 낮은 레벨에 위치할 수 있다. 상기 채널 영역(220)은 상기 게이트 전극(140)과 수직으로 중첩하지 않는 영역의 두께가 양 끝으로 갈수록 얇아질 수 있다.
상기 제2 배리어층(212)은 상기 채널 영역(220) 전체를 균일하게 덮을 수 있다. 따라서 상기 채널 영역(220)의 경사진 면을 따라 곡면을 가질 수 있다. 상기 제2 배리어층(212)은 상기 게이트 패턴(140)과 수직으로 중첩하지 않는 영역의 상면이 중첩하는 영역의 상면 보다 낮은 레벨에 위치할 수 있다. 제2 배리어층(212)은 상기 게이트 패턴(140)과 수직으로 중첩하지 않는 영역의 두께와 중첩하는 영역의 두께가 동일할 수 있다.
상기 게이트 절연층(191)은 상기 제2 배리어층(212)의 굴곡면 상에 형성되어 하면의 일부가 곡면을 가질 수 있다. 상기 게이트 절연층(191)은 상기 게이트 패턴(140)과 수직으로 중첩하지 않는 영역의 하면이 중첩하는 영역의 하면 보다 낮은 레벨에 위치할 수 있다.
상기 드레인 전극 콘택(201)의 하면과 소스 전극 콘택(202) 하면은 상기 제2 배리어층(212)의 상면 굴곡을 따라 곡면을 가질 수 있다. 도 5b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(200b)는 양자 우물을 가지는 채널 영역(220)을 포함하고, 상기 채널 영역(220)은 상기 게이트 패턴(140)과 수직으로 중첩하지 않는 두 개의 영역 중 하나의 상부가 경사질 수 있다. 상기 경사진 상면은 곡면을 가질 수 있다. 상기 채널 영역(220)은 상기 게이트 전극(140)과 수직으로 중첩하지 않는 두 개의 영역 중 하나의 상면이 중첩하는 영역의 상면 보다 낮은 레벨에 위치할 수 있다. 상기 채널 영역(220)은 상기 게이트 전극(140)과 수직으로 중첩하지 않는 두 개의 영역 중 하나의 두께가 끝으로 갈수록 얇아질 수 있다.
상기 제2 배리어층(212)은 상기 채널 영역(220) 전체를 균일하게 덮을 수 있다. 따라서 상기 채널 영역(220)의 경사진 면을 따라 곡면을 가질 수 있다. 상기 제2 배리어층(212)은 상기 게이트 패턴(140)을 수직 아래로 연장하는 면들과 중첩하지 않는 두 개의 영역 중 하나의 상면이 중첩하는 영역의 상면 보다 낮은 레벨에 위치할 수 있다.
상기 게이트 절연층(191)은 상기 제2 배리어층(212)의 곡면 상에 형성되어 하면의 일부가 곡면을 가질 수 있다. 상기 게이트 절연층(191)은 상기 게이트 패턴(140)과 수직으로 중첩하지 않는 두 개의 영역 중 하나의 하면이 중첩하는 영역의 하면 보다 낮은 레벨에 위치할 수 있다.
상기 곡면 상에 드레인 전극 콘택(201)이 형성될 수 있다. 상기 드레인 전극 콘택(201)의 하면은 상기 제2 배리어층(212)의 상면 굴곡을 따라 곡면을 가질 수 있다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 기판(101)을 준비하고, 및 상기 기판(101) 상에 제 1 배리어층(211)을 형성하는 것을 포함할 수 있다. 상기 기판(101)은 실리콘 기판 또는 SOI 기판일 수 있다. 상기 제1 배리어층(211)은 버퍼 재료로 이루어지거나 이를 포함할 수 있다. 상기 버퍼 재료는 Si1 - xGex 재료일 수 있으나 이에 한정되는 것은 아니며, 예를 들면 Ⅳ족, Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 헤테로 구조를 포함하는 재료일 수 있다.
상기 방법은 상기 제1 배리어층(211) 상에 양자 우물을 갖는 채널 영역(220)을 형성하는 것을 포함할 수 있다. 상기 채널 영역(220)은 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다.
상기 방법은 상기 채널 영역(220) 중 이후에 형성될 게이트 전극(140)과 수직으로 중첩하지 않는 영역의 상면를 경사지게하는 것을 포함할 수 있다. 상기 경사진 상면은 곡면을 가질 수 있다. 상기 방법은 상기 경사 공정을 수행하기 전에 이후에 형성될 게이트 전극(140)과 수직으로 중첩하는 채널 영역(220)의 상부를 마스킹하는 것을 포함할 수 있고, 상기 경사 공정은 플라즈마 에칭 공정을 포함할 수 있다.
도 5b를 참조하면, 상기 방법은 상기 채널 영역(220) 중 이후에 형성될 게이트 패턴(140)과 수직으로 중첩하지 않는 두 개의 영역 중 하나의 상부를 경사지게 하는 것을 포함할 수 있다. 상기 경사진 상면은 곡면을 가질 수 있다. 상기 방법은 상기 경사 공정을 수행하기 전에 이후에 형성될 게이트 패턴(140)과 중첩하는 채널 영역(220)의 상부 및 중첩하지 않는 채널 영역(220) 중 하나를 마스킹하는 것을 포함할 수 있고, 상기 경사 공정은 플라즈마 에칭 공정을 포함할 수 있다.
도 5a 및 도 5b 를 참조하면, 상기 방법은, 상기 채널 영역(220)의 상부에 균일한 두께로 제2 배리어층(212)을 형성하는 것을 포함할 수 있다. 상기 제2 배리어층(212)은 버퍼 재료로 이루어지거나 이를 포함할 수 있다. 상기 버퍼 재료는 Si1-xGex 합금 재료일 수 있으나 이에 한정되는 것은 아니며, 예를 들면 Ⅳ족, Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 헤테로 구조를 포함하는 재료일 수 있다. 상기 채널 영역(220)은 양자 우물을 포함한다. 상기 방법은, 상기 제 2 배리어층(212) 상에 게이트 절연층(191)을 형성하는 것을 포함할 수 있다.
상기 게이트 절연층(191)은 예를 들어 실리콘 이산화물(SiO2)의 유전 상수보다 크거나 동등한 유전 상수를 갖는 재료로 형성될 수 있고, CVD, 원자 층 증착(ALD), 블랭킷 증착 및/또는 다른 적절한 성장, 증착 또는 형성 프로세스와 같은 증착에 의해 형성될 수 있다.
상기 방법은 상기 게이트 절연층(191) 상에 스페이서 층을 형성하는 것을 포함할 수 있다. 상기 스페이서 층은 실리콘 나이트라이드(Si3N4), 실리콘 이산화물(SiO2) 및/또는 다양한 다른 적절한 반도체 디바이스 스페이서 재료와 같은 유전체를 포함할 수 있다. 상기 스페이서 층은 이후에 형성될 게이트 패턴(140)과 소스 전극 컨택홀(202) 및 드레인 전극 컨택홀(201)의 너비와 폭을 확보하기 위하여 에칭될 수 있고, 에칭 후 스페이서(160)가 될 수 있다. 상기 에칭은 상기 게이트 절연층(191)이 노출될 때까지 진행 될 수 있다.
상기 방법은 상기 스페이서(160) 사이에 게이트 전극(140)이 형성될 수 있다. 상기 게이트 전극(140)은 예를 들면 탄탈륨, 텅스텐, 탄탈륨 나이트라이드 및/또는 티타늄 나이트라이드로 이루어질 수 있다.
Nanowire FET
도 6a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(300a)는 수평의 나노와이어(240)를 포함할 수 있다. 상기 반도체 소자(300)는 기판(101) 상에 제1 SiGe 벌크체(250)가 형성될 수 있고, 상기 제1 SiGe 벌크체(250)와 수평으로 이격되는 게이트 패턴(140)이 형성될 수 있고, 상기 게이트 패턴(140)과 수평으로 이격되는 제2 SiGe 벌크체(251)가 형성될 수 있다. 상기 제1 SiGe 벌크체(250)과 상기 제2 SiGe 벌크체(251)에는 도전성 불순물이 주입되어 각각 드레인 영역과 소스 영역으로 제공될 수 있다. 상기 반도체 소자(300)는 상기 제1 SiGe 벌크체(250), 상기 게이트 패턴(140) 및 상기 제2 SiGe 벌크체(251)를 수평으로 관통하는 하나 이상의 나노와이어(240)를 포함할 수 있고, 상기 나노와이어(240)는 나노와이어 채널(241)을 포함할 수 있다. 상기 나노와이어(240)는 각각 제1 SiGe 벌크체(250)를 수평으로 관통하는 드레인 영역(D), 상기 게이트 패턴(140)을 관통하는 채널 영역(241), 및 상기 제2 SiGe 벌크체(251)를 관통하는 소스 영역(S)을 포함할 수 있다. 상기 나노와이어(240)의 상기 드레인 영역(D)은 경사진 외면을 가질 수 있다. 예를 들어, 상기 나노와이어(240)의 상기 드레인 영역(D)은 상기 나노와이어 채널(241)로부터 단부로 갈수록 가늘어질 수 있다.
도 6b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(300b)는 상기 나노와이어(240)의 상기 드레인 영역(D)은 오목하게 경사진 외면을 가질 수 있다.
도 7을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(400)는, 수직의 나노와이어(240)를 포함할 수 있다.
상기 반도체 소자(400)는 기판(101) 상에 하부 SiGe 벌크체(251)가 형성될 수 있고, 상기 하부 SiGe 벌크체(251) 상에 게이트 패턴(140)이 형성될 수 있고, 상기 게이트 패턴(140) 상에 상부 SiGe 벌크체(250)가 형성될 수 있다.
상기 게이트 패턴(140)과 상기 상부 SiGe 벌크체(250), 및 상기 게이트 패턴(140)과 상기 하부 SiGe 벌크체(251) 사이에 스페이서(160)가 형성될 수 있다. 상기 상부 SiGe 벌크체(250)와 상기 하부 SiGe 벌크체(251)는 도전성 불순물이 주입되어 각각 드레인 영역과 소스 영역으로 제공될 수 있다. 상기 반도체 소자(400)는 상기 상부 SiGe 벌크체(250), 상기 게이트 패턴(140) 및 상기 하부 SiGe 벌크체(251)를 수직으로 관통하는 하나 이상의 나노와이어(240)를 포함할 수 있고, 상기 나노와이어(240)는 나노와이어 채널(241)을 포함할 수 있다. 상기 나노와이어(240)는 각각 상부 SiGe 벌크체(250)를 수직으로 관통하는 드레인 영역(D), 상기 게이트 패턴(140)을 수직으로 관통하는 채널 영역(241), 및 상기 하부 SiGe 벌크체(251)를 수직으로 관통하는 소스 영역(S)을 포함할 수 있다. 상기 드레인 영역(D)은 게이트에서 멀어질수록 직경이 좁아질 수 있다.
다이어그램
도 8a를 참조하면, 경사진 영역에서 밴드 갭이 확장되면 디바이스 내의 밴드-투-밴드 누설 전류가 줄어든다. 밴드-투-밴드 터널링(BTBT)이 최대치인 영역에서 국부적으로 밴드 갭을 증가(도 8b참조)시킴으로써 BTBT가 결과적으로 감소됨을 확인할 수 있다.
도 9a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 9a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 MOSFET 소자들 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 9b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MOSFET 소자들 중 적어도 하나를 포함할 수 있다.
도 9c는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 9c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MOSFET 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 300, 400: 반도체소자
101: 기판
130: 활성영역
110: 드레인 스페이서
120: 소스 스페이서
111: 게이트 스페이서
112: 게이트 절연층
GS: 게이트 전극 공간
S : 소스영역
D : 드레인영역
C : 채널영역
DC : 드레인 컨택홀
SC : 소스 컨택홀
191 : 게이트절연층
201 : 드레인전극 컨택홀
202 : 소스 전극 컨택홀
211 : 제1배리어층
212: 제2배리어층
220 : 채널영역/양자우물
160: 스페이서
140: 게
240: 나노와이어
241: 나노와이어채널영역
250: 제1 SiGe벌크체
251: 제2 SiGe벌크체

Claims (10)

  1. 기판 상으로부터 돌출한 활성 영역, 상기 활성 영역은 중앙의 채널 영역, 상기 채널 영역의 일 측면에 배치된 드레인 영역, 및 상기 채널 영역의 타 측면에 배치된 소스 영역을 포함하고, 상기 채널 영역의 대향하는 두 측면들 상에 형성되고 U자형 단면을 가진 게이트 절연층 및 상기 게이트 절연층의 외측면 상에 형성된 게이트 스페이서들;
    상기 드레인 영역의 대향하는 두 측면들 상에 형성된 드레인 스페이서들; 및
    상기 소스 영역의 대향하는 두 측면들 상에 형성된 소스 스페이서들을 포함하고, 상기 드레인 영역의 두 측면들 중 적어도 한 면은 상기 채널 영역으로부터 멀어지는 방향으로 폭이 감소하는 경사진(tapered) 부분을 갖는 finFET 소자.
  2. 제1항에 있어서,
    상기 드레인 영역의 상기 경사진 부분은 상기 드레인 스페이서와 접촉하는 finFET 소자.
  3. 제1항에 있어서,
    상기 드레인 영역의 두 측면들이 모두 경사진 부분을 갖는 finFET 소자.
  4. 제1항에 있어서,
    상기 드레인 영역의 두 측면들 중 적어도 한 면은 중앙부가 평평하고 양단부들이 경사진 finFET 소자.
  5. 제1항에 있어서,
    상기 드레인 영역의 두 측면들 중 적어도 한 면은 중앙부로부터 양 단부로 양 방향으로 경사진 finFET 소자.
  6. 제1항에 있어서,
    상기 경사진 부분은 오목한 곡면을 갖는 finFET 소자.
  7. 제1항에 있어서,
    상기 소스 영역의 두 측면들 중 적어도 한 면은 상기 채널 영역으로부터 멀어지는 방향으로 폭이 감소하는 경사진 부분을 갖는 finFET 소자.
  8. 기판 상으로부터 돌출한 활성 영역을 포함하고, 상기 활성 영역은 채널 영역, 상기 채널 영역의 x 방향의 일 측면의 드레인 영역 및 상기 채널 영역의 상기 x 방향의 타 측면의 소스 영역을 포함하고;
    상기 드레인 영역은 상기 x 방향과 수직하는 y 방향으로 대향하는 두 측면들을 갖고, 상기 드레인 영역의 두 측면들 중 하나는 상기 채널 영역으로부터 멀어지는 방향으로 폭이 감소하는 경사진 부분을 갖는 finFET 소자.
  9. 제8항에 있어서,
    상기 소스 영역은 상기 x 방향과 수직하는 y 방향으로 대향하는 두 측면들을 갖고, 상기 소스 영역의 두 측면들 중 하나는 상기 채널 영역으로부터 멀어지는 방향으로 폭이 감소하는 경사진 부분을 갖는 finFET 소자.
  10. 제9항에 있어서,
    상기 소스 영역의 상기 경사진 측면은 상기 소스 영역의 양 단부들로부터 상기 소스 영역의 중앙부를 향해 경사진 finFET 소자.
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