KR20160114391A - 스트레서를 갖는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

소자 분리막으로 둘러싸인 하부 핀 활성 영역 및 상기 소자 분리막의 상면으로부터 돌출한 상부 핀 활성 영역을 포함하는 핀 활성 영역, 상기 상부 핀 활성 영역의 상면 및 측면들 상의 게이트 패턴, 및 상기 게이트 패턴의 옆의 상기 핀 활성 영역 내에 형성된 소스/드레인 영역을 포함하고, 상기 게이트 패턴은 상기 소자 분리막 상으로 연장하고, 상기 소스/드레인 영역은 트렌치 및 상기 트렌치를 채우는 에피택셜 막들을 포함하고, 상기 트렌치는 바닥면 및 측벽들을 포함하고, 상기 측벽들은 제1 측벽들 및 상기 제1 측벽들과 상기 바닥면을 연결하는 제2 측벽들을 포함하고, 상기 트렌치의 바닥면은 상기 게이트 패턴 아래의 상기 소자 분리막의 상기 상면보다 낮고, 상기 트렌치의 상기 제2 측벽들은 경사진 {111} 면을 갖는 반도체 소자가 설명된다.

Description

스트레서를 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having stressor and method of fabricating the same}
본 발명은 스트레서를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
스트레서(stressor)를 이용하여 반도체 소자의 전기적 특성을 개선하기 위한 다양한 방법들이 연구되고 있다. 상기 스트레서(stressor)는 핀 활성 영역 내에 트렌치를 형성하고, 상기 트렌치 내에 에피택셜 막을 성장시켜 형성할 수 있다. 이때, 성장하는 에피택셜 막의 두께가 임계 두께(critical thickness)를 초과하거나 또는 트렌치의 내벽 상에 불순물이 남아있는 경우 상기 에피택셜 막의 적층 결함(stacking fault)이 발생할 수 있다. 에피택셜 막의 적층 결함이 발생하면 채널 영역에 가해지는 컴프레시브 스트레인(compressive strain)이 완화되어 홀 모빌리티(hole mobility)가 감소될 수 있다.
본 발명이 해결하고자 하는 과제는 에피택셜 막의 적층 결함(stacking fault)이 개선된 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들을 포함하는 전자 장치들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 소자 분리막으로 둘러싸인 하부 핀 활성 영역 및 상기 소자 분리막의 상면으로부터 돌출한 상부 핀 활성 영역을 포함하는 핀 활성 영역, 상기 상부 핀 활성 영역의 상면 및 측면들 상의 게이트 패턴, 및 상기 게이트 패턴의 옆의 상기 핀 활성 영역 내에 형성된 소스/드레인 영역을 포함하고, 상기 게이트 패턴은 상기 소자 분리막 상으로 연장하고, 상기 소스/드레인 영역은 트렌치 및 상기 트렌치를 채우는 에피택셜 막들을 포함하고, 상기 트렌치는 바닥면 및 측벽들을 포함하고, 상기 측벽들은 제1 측벽들 및 상기 제1 측벽들과 상기 바닥면을 연결하는 제2 측벽들을 포함하고, 상기 트렌치의 바닥면은 상기 게이트 패턴 아래의 상기 소자 분리막의 상기 상면보다 낮고, 상기 트렌치의 상기 제2 측벽들은 경사진 {111} 면을 가질 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판으로부터 돌출한 핀 활성 영역, 상기 핀 활성 영역의 하부를 감싸고, 제1 부분 및 제2 부분을 갖는 소자 분리막, 상기 핀 활성 영역의 상부를 덮고, 상기 소자 분리막의 상기 제1 부분 상으로 연장하는 게이트 패턴 및 상기 게이트 패턴의 옆의 상기 핀 활성 영역 내에 형성된 에피택셜 영역을 포함하고, 상기 에피택셜 영역의 하면은 상기 소자 분리막의 상기 제1 부분의 상면보다는 낮고, 및 상기 소자 분리막의 상기 제2 부분의 상면과는 동일하고, 상기 에피택셜 영역의 측면들은 제1 측면들 및 상기 제1 측면들과 상기 하면을 연결하는 제2 측면들을 포함하고, 상기 제2 측면들은 경사진 {111} 면을 가질 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판으로부터 돌출하고, 제1 방향으로 서로 평행하게 연장하는 핀 활성 영역들, 상기 핀 활성 영역들 사이에 상기 핀 활성 영역들의 하부를 덮도록 형성된 소자 분리막, 상기 핀 활성 영역의 상부를 덮고, 상기 제1 방향에 수직하는 제2 방향으로 서로 평행하게 연장하는 게이트 패턴들, 상기 게이트 패턴들의 측면들 상의 스페이서들 및 상기 게이트 패턴들 사이의 상기 핀 활성 영역의 하부 상에 형성된 스트레서(stressor)들을 포함하고, 상기 스트레서들은 상기 핀 활성 영역의 상부에 위치하는 제1 측면들 및 상기 핀 활성 영역의 하부에 위치하는 제2 측면들을 포함하고, 상기 제2 측면들의 길이는 상기 제1 측면들의 길이보다 짧고, 상기 제2 측면들은 경사진 {111} 면을 갖고, 및 상기 제1 측면들 및 제2 측면들은 상기 스페이서들과 수직으로 중첩할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 의한 반도체 소자는 트렌치의 측벽 하부를 경사진 {111} 면으로 형성함으로써, 상기 트렌치 내에 형성되는 에피택셜 막의 임계 두께(critical thickness)를 증가시켜 성장하는 에피택셜 막에 적층 결함(stacking fault)이 발생하는 문제를 개선할 수 있는 효과가 있다.
또한, 상술한 바와 같이 에피택셜 막에 적층 결함(stacking fault)이 발생하는 문제를 개선함에 따라, 채널 영역으로 인가되는 컴프레시브 스트레인(compressive strain)이 완화되는 것을 방지하여 홀 이동성(hole mobility)을 증가시켜 반도체 소자의 성능을 향상시킬 수 있는 효과가 있다.
또한, 경사진 {111} 면을 갖는 소스/드레인 트렌치의 측벽 하부가 채널 영역보다 낮게 위치하도록 형성함으로써, 채널 영역의 양 측과 접촉하는 소스/드레인 영역들의 측면들 간의 거리가 채널 영역의 상단부부터 하단부까지 비교적 일정하므로 채널 영역 전체에 균일하게 컴프레시브 스트레인(compressive strain)을 줄 수 있는 효과가 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 레이아웃도이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자를 설명하기 위하여 도 1의 I-I′방향, II-II′방향 및 III-III′방향을 따라 절단한 종단면도들(cross-sectional views)이다.
도 3a 내지 도 15c는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하는 도면들이다.
도 16은 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 17 및 도 18은 본 발명의 기술적 사상의 실시 예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', 아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(100)의 예시적인 레이아웃이다.
도 1을 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100)는 기판(110) 상에 평행하는 라인 또는 바(bar) 형태를 갖는 핀 활성 영역들(120), 상기 핀 활성 영역들(120)과 수직하게 교차하고 평행하는 라인 또는 바 형태를 갖는 게이트 패턴들(140)을 포함할 수 있다. 상기 핀 활성 영역들(120)은 상기 게이트 패턴들(140)과 중첩하는 채널 영역(125)들 및 상기 게이트 패턴들(140)과 중첩하지 않는 소스/드레인 영역들(127)을 포함할 수 있다. 예를 들어, 소스/드레인 영역들(127)은 서로 인접하는 게이트 패턴들(140)의 사이에 형성될 수 있다.
도 2a는 도 1의 I-I′방향의 종단면도이고 도 2b는 도 1의 II-II′방향의 종단면도이고, 도 2c는 도 1의 III-III′방향의 종단면도이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100)는 기판(110) 상의 핀 활성 영역들(120), 소자 분리막(130), 게이트 패턴들(140), 내부 스페이서(150), 외부 스페이서(160), 하부 층간 절연층(170), 및 상부 층간 절연층(180)를 포함할 수 있다.
상기 기판(110)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다.
상기 핀 활성 영역들(120)은 상기 기판(110)으로부터 돌출할 수 있다. 상기 핀 활성 영역들(120)은 상기 기판(110)의 일부일 수 있다. 예를 들어, 상기 핀 활성 영역들(120)은 상기 기판(110)과 물질적으로 연속할 수 있다. 상기 핀 활성 영역들(120)은 하부 핀 활성 영역들(120L) 및 상부 핀 활성 영역들(120U)을 포함할 수 있다. 본 발명의 이해를 돕기 위하여 상기 기판(110)과 상기 하부 핀 활성 영역들(120L), 및 상기 하부 핀 활성 영역들(120L)과 상기 상부 핀 활성 영역들(120U) 사이를 점선으로 표시하였으나, 상기 기판(110)과 상기 하부 핀 활성 영역들(120L), 및 상기 하부 핀 활성 영역들(120L)과 상기 상부 핀 활성 영역들(120U)은 각각 물질적으로 연속할 수 있다. 상기 하부 핀 활성 영역들(120L)의 측면들은 상기 소자 분리막(130)으로 감싸질 수 있다. 상기 상부 핀 활성 영역들(120U)의 상면들 및 측면들은 부분적으로 상기 게이트 패턴들(140)로 감싸질 수 있다. 상기 핀 활성 영역들(120)은 채널 영역들(125) 및 소스/드레인 영역들(127)을 포함할 수 있다.
상기 채널 영역들(125)은 상기 게이트 패턴들(140)로 둘러싸인 상기 상부 핀 활성 영역들(120U)에 형성될 수 있다.
상기 소스/드레인 영역들(127)은 상기 게이트 패턴들(140)로 덮히지 않은 상기 하부 핀 활성 영역들(120L) 상에 형성될 수 있다. 상기 소스/드레인 영역들(127)은 상기 채널 영역들(125) 사이에 형성될 수 있다. 예를 들어, 상기 소스/드레인 영역들(127)은 상기 기판(110), 상기 하부 핀 활성 영역들(120L) 및 상기 채널 영역들(125)과 물질적으로 불연속할 수 있다. 상기 소스/드레인 영역들(127) 간의 거리(d1)는 상기 게이트 패턴(140)의 폭(d2) 보다는 크고, 상기 게이트 패턴(140)의 양 측면 상의 상기 외부 스페이서들(160)의 외부 측면들 간의 거리(d3) 보다는 작을 수 있다. 상기 소스/드레인 영역들(127)은 소스/드레인 트렌치(127T), 제1 에피택셜 막(127a) 및 상기 제2 에피택셜 막(127b)을 포함할 수 있다.
상기 소스/드레인 트렌치(127T)는 상기 채널 영역들(125) 사이에 상기 핀 활성 영역(120)의 표면으로부터 상기 기판(110)의 내부를 향하여 형성될 수 있다. 도 2a 및 도 2c를 참조하면, 상기 소스/드레인 트렌치(127T)의 하면은 상기 하부 핀 활성 영역들(120L)과 상기 상부 핀 활성 영역들(120U) 간의 가상적인 경계선(점선 부분) 보다 낮을 수 있다. 즉, 상기 소스/드레인 트렌치(127T)의 하면은 상기 게이트 패턴(140) 아래의 소자 분리막(130)의 상면보다 낮을 수 있다.
상기 소스/드레인 트렌치(127T)의 측벽(SW)은 상기 상부 핀 활성 영역(120U) 내에 위치하는 제1 측벽(SW1) 및 상기 하부 핀 활성 영역(120L)의 상부에 위치하는 제2 측벽(SW2)을 포함할 수 있다. 상기 제2 측벽(SW2)의 길이는 상기 제1 측벽(SW1)의 길이보다 짧을 수 있다. 상기 소스/드레인 트렌치(127T)의 상기 제2 측벽(SW2)은 경사진 {111} 면(facet)을 가질 수 있다. 상기 경사진 {111} 면을 갖는 소스/드레인 트렌치(127T)의 제2 측벽(SW2)은 상기 채널 영역들(125)과 수평으로 중첩하지 않을 수 있다. 상기 소스/드레인 트렌치(127T)의 측벽(SW)은 상기 내부 스페이서(150) 및/또는 상기 외부 스페이서(160)와 수직으로 중첩할 수 있다. 상기 소스/드레인 트렌치(127T)의 측벽(SW)은 상기 채널 영역들(125)을 향하여 볼록한 형상을 가질 수 있다. 상기 소스/드레인 트렌치(127T)의 제1 측벽(SW1)의 상단부는 라운드 형상을 가질 수 있다. 상기 소스/드레인 트렌치(127T)의 상기 제2 측벽(SW2)의 높이(h)는 상기 소스/드레인 트렌치(127T)의 바닥면으로부터 20nm 이하일 수 있다.
상기 제1 에피택셜 막(127a)은 상기 소스/드레인 트렌치(127T)의 내벽 상에 컨포멀하게 형성될 수 있다. 상기 제1 에피택셜 막(127a)은 상기 소스/드레인 트렌치(127T)의 상단부의 상기 내벽 상에는 형성되지 않을 수 있다. 도 2b를 참조하면, 상기 제1 에피택셜 막(127a)은 라인 형상의 종단면을 가질 수 있다. 상기 제1 에피택셜 막(127a)은 에피택셜 성장한 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다.
상기 제2 에피택셜 막(127b)은 상기 제1 에피택셜 막(127a) 상에 상기 소스/드레인 트렌치(127T)를 채우도록 형성될 수 있다. 도 2b를 참조하면, 상기 제2 에피택셜 막(127b)은 다이아몬드 형상의 종단면을 가질 수 있다. 상기 제2 에피택셜 막(127b)은 에피택셜 성장한 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 제2 에피택셜 막(127b)은 상기 제1 에피택셜 막(127a)과 비교하여 상대적으로 높은 함량의 게르마늄(Ge)을 포함할 수 있다. 예를 들어, 상기 제1 에피택셜 막(127a)은 게르마늄(Ge) 함량이 30% 이하인 단결정 실리콘 게르마늄(SiGe)을 포함하고, 상기 제2 에피택셜 막(127b)은 게르마늄(Ge) 함량이 30% 이상인 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 제1 에피택셜 막(127a)이 상기 소스/드레인 트렌치(127T)의 상단부의 내벽상에 형성되지 않음에 따라, 상기 소스/드레인 트렌치(127T)의 상단부의 상기 내벽과 상기 제2 에피택셜 막(127b)은 직접적으로 접촉할 수 있다.
본 실시 예에서 상기 소스/드레인 영역들(127)은 상술한 바와 같이 기판(110)보다 격자상수가 큰 단결정 실리콘 게르마늄(SiGe)을 포함함으로써, 상기 채널 영역들(125)에 컴프레시브 스트레인(compressive strain)을 인가하는 스트레서(stressor)로서 동작할 수 있다.
상기 소자 분리막(130)은 상기 기판(110) 상에 상기 하부 핀 활성 영역들(120L)의 측면들을 감싸도록 형성될 수 있다. 상기 소자 분리막(130)은 상기 게이트 패턴들(140) 아래의 제1 부분(130a) 및 상기 게이트 패턴들(140)에 의해 덮히지 않는 제2 부분(130b)을 포함할 수 있다. 상기 소자 분리막(130)의 상기 제2 부분(130b)의 상면은 상기 소자 분리막(130)의 상기 제1 부분(130a)의 상면보다 낮을 수 있다. 또한, 상기 소자 분리막(130)의 상기 제1 부분(130a)의 상면은 상기 소스/드레인 영역(127)의 하면보다 높을 수 있고, 상기 소자 분리막(130)의 상기 제2 부분(130b)의 상면은 상기 소스/드레인 영역(127)의 하면과 실질적으로 동일할 수 있다. 상기 소자 분리막(130)은 실리콘 산화물을 포함할 수 있다.
상기 게이트 패턴들(140)은 상기 채널 영역들(125) 상에 형성될 수 있다. 예를 들어, 상기 게이트 패턴들(140)은 상기 채널 영역들(125)의 상면들 및 측면들을 감싸도록 형성될 수 있다. 상기 게이트 패턴들(140)은 표면 절연 패턴(141), 게이트 절연 패턴(142), 게이트 배리어 패턴(143), 및 게이트 전극 패턴(144)을 포함할 수 있다.
상기 표면 절연 패턴(141)은 상기 채널 영역들(125) 상에 형성될 수 있다. 상기 표면 절연 패턴(141)의 종단면은 수평 바(bar) 모양을 가질 수 있고, 횡단면은 라인 또는 스퀘어 모양을 가질 수 있다. 상기 표면 절연 패턴(141)은 열 산화된 실리콘을 포함할 수 있다. 다른 실시예에서, 상기 표면 절연 패턴(141)은 생략될 수 있다.
상기 게이트 절연 패턴(142)은 상기 표면 절연 패턴(141) 상에 형성될 수 있다. 상기 게이트 절연 패턴(142)의 종단면은 "U"자 모양을 가질 수 있다. 예를 들어, 상기 게이트 절연 패턴(142)의 외측 면은 상기 내부 스페이서(150)의 내측 면과 접촉할 수 있다. 상기 게이트 절연 패턴(142)은 하프늄 산화물(HfO), 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 란타늄 산화물(LaO), 또는 기타 금속 산화물 같은 고유전율 절연물을 포함할 수 있다.
상기 게이트 배리어 패턴(143)은 상기 게이트 절연 패턴(142) 상에 형성될 수 있다. 상기 게이트 배리어 패턴(143)의 종단면은 "U"자 모양을 가질 수 있다. 예를 들어, 상기 게이트 배리어 패턴(143)의 외측 면은 상기 게이트 절연 패턴(142)의 내측 면과 접촉할 수 있다. 상기 게이트 배리어 패턴(143)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 같은 배리어용 금속을 포함할 수 있다.
상기 게이트 전극 패턴(144)은 상기 게이트 배리어 패턴(143) 상에 형성될 수 있다. 상기 게이트 전극 패턴(144)의 측면 및 하면은 상기 게이트 배리어 패턴(143)으로 둘러싸일 수 있다. 상기 게이트 전극 패턴(144)은 텅스텐(W) 같은 전도성이 우수한 금속을 포함할 수 있다. 상기 게이트 절연 패턴(142)의 상면, 상기 게이트 배리어 패턴(143)의 상면, 및 상기 게이트 전극 패턴(144)의 상면은 공면을 이룰 수 있다.
상기 내부 스페이서(150)는 상기 게이트 패턴(140)의 양 측면 상에 형성될 수 있다. 예를 들어, 상기 표면 절연 패턴(141)의 측면, 상기 게이트 절연 패턴(142)의 외측 면 및 상기 핀 활성 영역(120)의 상면과 접촉할 수 있다. 상기 내부 스페이서(150)는 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 또는 탄소를 포함하는 실리콘 산-질화물(SiCON)을 포함할 수 있다. 예를 들어, 상기 내부 스페이서(150)는 실리콘 질화물을 포함할 수 있다.
상기 외부 스페이서(160)는 상기 내부 스페이서(150)의 외측 면 상에 형성될 수 있다. 상기 외부 스페이서(160)는 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 또는 탄소를 포함하는 실리콘 산-질화물(SiCON)을 포함할 수 있다. 예를 들어, 상기 외부 스페이서(160)는 탄소를 포함하는 실리콘 산-질화물(SiCON)을 포함할 수 있다. 상기 외부 스페이서(160)는 상기 내부 스페이서(150)보다 유전율이 낮은 절연 물질을 포함할 수 있다.
상기 하부 층간 절연층(170)은 상기 소스/드레인 영역들(127)을 덮고, 상기 게이트 패턴들(140)의 측면들을 감쌀 수 있다. 상기 하부 층간 절연층(170)의 상면, 상기 게이트 패턴들(140)의 상면, 상기 내부 스페이서(150)의 상면 및 상기 외부 스페이서(160)의 상면들은 공면을 이룰 수 있다. 상기 하부 층간 절연층(170)은 실리콘 산화물을 포함할 수 있다.
상기 상부 층간 절연층(180)은 상기 하부 층간 절연층(170), 상기 게이트 패턴들(140), 상기 내부 스페이서(150) 및 상기 외부 스페이서(160)를 덮을 수 있다. 상기 상부 층간 절연층(180)은 실리콘 산화물을 포함할 수 있다.
상기 반도체 소자(100)는 상기 하부 층간 절연층(170)과 상기 상부 층간 절연층(195) 사이에 형성된 스토퍼 층(175)을 더 포함할 수 있다. 상기 스토퍼 층(175)은 실리콘 질화물(SiN)을 포함할 수 있다.
이상, 본 실시 예에 의한 반도체 소자(100)에 관하여 설명하였다. 본 실시 예에 의한 반도체 소자(100)는 소스/드레인 트렌치(127T)의 측벽 하부를 경사진 {111} 면으로 형성함으로써, 상기 소스/드레인 트렌치(127T) 내에 형성되는 에피택셜 막의 임계 두께(critical thickness)를 증가시켜 성장하는 에피택셜 막에 적층 결함(stacking fault)이 발생하는 문제를 개선할 수 있다.
이와 같이, 에피택셜 막에 적층 결함(stacking fault)이 발생하는 문제를 개선함에 따라, 채널 영역(125)으로 인가되는 컴프레시브 스트레인(compressive strain)이 완화되는 것을 방지하여 상기 채널 영역(125) 내의 홀 이동성(hole mobility)을 증가시킬 수 있다. 그 결과, 반도체 소자의 성능이 향상될 수 있다.
또한, 본 실시 예에 의한 반도체 소자(100)는 경사진 {111} 면을 갖는 소스/드레인 트렌치(127T)의 측벽 하부가 채널 영역(125)보다 낮게 위치하도록 형성함으로써, 채널 영역(125)의 양 측과 접촉하는 소스/드레인 영역들(127)의 측면들 간의 거리가 채널 영역(125)의 상단부부터 하단부까지 비교적 일정하므로 채널 영역(125) 전체에 균일하게 컴프레시브 스트레인(compressive strain)을 줄 수 있다.
도 3a 내지 도 15a는 도 1의 I-I′방향을 따라 절단한 종단면도들이고, 도 3b 내지 도 15b는 도 1의 II-II′방향을 따라 절단한 종단면도들이고, 및 도 6c 내지 15c는 도 1의 III-III′방향을 따라 절단한 종단면도들이다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법은 기판(110)을 준비하고, 상기 기판(110) 상에 핀 활성 영역(120), 소자 분리막(130), 및 예비 게이트 패턴들(140p)을 형성하는 것을 포함할 수 있다.
상기 기판(110)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판일 수 있다.
상기 기판(110) 상에 상기 핀 활성 영역(120)을 형성하는 것은 상기 기판(110) 상에 리세스 마스크를 형성하고, 상기 리세스 마스크를 식각 마스크로 이용하여 상기 기판(110)을 선택적으로 식각하여 상기 핀 활성 영역(120) 및 트렌치를 형성하는 것을 포함할 수 있다. 상기 핀 활성 영역(120)은 상기 기판(110)으로부터 돌출한 형태를 가질 수 있다.
상기 소자 분리막(130)을 형성하는 것은 상기 트렌치 내에 소자 분리 절연물을 채우고, CMP(chemical mechanical polishing)와 같은 평탄화 공정을 수행하여 상기 리세스 마스크의 표면이 노출되도록 상기 소자 분리 절연물의 표면을 평탄화하고, 및 에치-백 공정을 수행하여 상기 핀 활성 영역(120)의 상면보다 낮은 상면을 갖는 상기 소자 분리막(130)을 형성하는 것을 포함할 수 있다. 상기 소자 분리 절연물은 실리콘 산화물을 포함할 수 있다.
상기 소자 분리막(130)은 상기 트렌치 내에 부분적으로 채워질 수 있다. 예를 들어, 상기 소자 분리막(130)은 상기 트렌치의 하부를 채울 수 있다. 이에 따라, 상기 핀 활성 영역(120)의 일부는 상기 소자 분리막(130)의 표면으로부터 돌출할 수 있다. 예를 들어, 상기 핀 활성 영역(120)의 하부 즉, 하부 핀 활성 영역(120L)의 측면들은 상기 소자 분리막(130)으로 감싸질 수 있고, 상기 핀 활성 영역(120)의 상부 즉, 상부 핀 활성 영역(120U)의 측면들 및 상면은 상기 소자 분리막(130)으로 덮이지 않고 노출될 수 있다. 상기 노출된 상부 핀 활성 영역(120U)의 측면들 및 상면은 후술될 게이트 패턴(140)으로 덮일 수 있다. 이에 따라, 상기 상부 핀 활성 영역(120U)은 채널 영역(125)으로서 동작할 수 있다. 상기 소자 분리막(130)은 후술될 게이트 패턴(140)으로 덮이는 제1 부분(130a, 도 2c 참조) 및 상기 게이트 패턴(140)으로 덮이지 않는 제2 부분(130b, 도 2b 참조)을 포함할 수 있다.
상기 예비 게이트 패턴들(140p)은 각각 상기 상부 핀 활성 영역(120U)의 표면 상의 희생 게이트 절연 패턴(146), 상기 희생 게이트 절연 패턴(146) 상의 희생 게이트 전극 패턴(147), 및 상기 희생 게이트 전극 패턴(147) 상의 희생 게이트 캡핑 패턴(148)을 포함할 수 있다. 상기 예비 게이트 패턴들(140p)을 형성함으로써, 상기 상부 핀 활성 영역(120U) 중 일부는 상기 예비 게이트 패턴들(140p)에 의해 상면 및 측면들이 덮이고, 일부는 상기 예비 게이트 패턴들(140p)에 의해 상면 및 측면들이 덮이지 않고 노출될 수 있다. 상기 희생 게이트 절연 패턴(146)은 열 산화된 실리콘 또는 ALD 공정을 이용하여 증착된 실리콘 산화물을 포함할 수 있다. 상기 희생 게이트 패턴 전극 패턴(147)은 다결정 실리콘을 포함할 수 있다. 상기 희생 게이트 캡핑 패턴(148)은 실리콘 질화물을 포함할 수 있다.
도 4a 및 4b를 참조하면, 상기 방법은 상기 예비 게이트 패턴들(140p)의 상면들 및 측면들, 상기 노출된 상부 핀 활성 영역(120U)의 상면 및 측면들, 및 상기 소자 분리막(130) 상에 내부 스페이서 물질층(150a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 내부 스페이서 물질층(150a)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 또는 탄소를 포함하는 실리콘 산-질화물(SiOCN)을 포함할 수 있다. 예를 들어, 상기 내부 스페이서 물질층(150a)은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 내부 스페이서 물질층(150a)은 ALD(atomic layer deposition) 공정을 수행하여 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 방법은 상기 내부 스페이서 물질층(150a) 상에 외부 스페이서 물질층(160a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 외부 스페이서 물질층(160a)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 또는 탄소를 포함하는 실리콘 산-질화물(SiOCN)을 포함할 수 있다. 예를 들어, 상기 외부 스페이서 물질층(160a)은 탄소를 포함하는 실리콘 산-질화물(SiOCN)을 포함할 수 있다. 상기 외부 스페이서 물질층(160a)은 10 원자%(atomic%) 이하의 탄소를 포함하는 실리콘 산-질화물(SiOCN)을 포함할 수 있다. 상기 외부 스페이서 물질층(160a)은 상기 내부 스페이서 물질층(150a)보다 유전율이 낮을 수 있다. 상기 외부 스페이서 물질층(160a)은 ALD(atomic layer deposition) 공정을 수행하여 형성될 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 예비 게이트 패턴들(140p)이 배치되지 않은 핀 활성 영역(120) 상의 외부 스페이서 물질층(160a), 내부 스페이서 물질층(150a) 및 상기 핀 활성 영역(120)의 일부를 제거하여 소스/드레인 트렌치들(127T)을 형성하는 것을 포함할 수 있다. 상기 소스/드레인 트렌치들(127T)은 상기 예비 게이트 패턴들(140p) 사이에 형성될 수 있다. 이때, 상기 예비 게이트 패턴들(140p)의 상면 상의 내부 스페이서 물질층(150a) 및 외부 스페이서 물질층(160a)이 제거되어 상기 예비 게이트 패턴들(140P)의 희생 게이트 마스크 패턴(148)이 노출될 수 있다. 이 공정에서, 상기 예비 게이트 패턴들(140p)의 양 측면 상의 내부 스페이서(150) 및 외부 스페이서(160)가 형성될 수 있다.
상기 소스/드레인 트렌치들(127T)의 하면은 상기 상부 핀 활성 영역(120U)과 상기 하부 핀 활성 영역(120L)의 가상적인 경계선(점선 표시)보다 낮을 수 있다. 다른 말로, 상기 소스/드레인 트렌치들(127T)의 하면은 상기 하부 핀 활성 영역(120L) 내에 위치할 수 있다. 상기 소스/드레인 트렌치들(127T)의 하면은 상기 소자 분리막(130)의 제1 부분(130a)의 상면보다 낮고, 상기 소자 분리막(130)의 제2 부분(130b)의 상면과는 실질적으로 동일할 수 있다. 이에 따라, 상기 소스/드레인 트렌치들(127T)의 바닥면으로는 상기 하부 핀 활성 영역(120L)이 노출되고, 상기 소스/드레인 트렌치들(127T)의 측벽으로는 상기 상부 핀 활성 영역(120U) 및 상기 하부 핀 활성 영역(120L)의 일부가 노출될 수 있다.
상기 소스/드레인 트렌치들(127T)의 측벽들(SW)은 상기 내부 스페이서(150) 및/또는 상기 외부 스페이서(160)와 수직으로 중첩될 수 있다. 상기 소스/드레인 트렌치들(127T)의 측벽들(SW)은 상기 채널 영역들(125)을 향하여 측방향으로 볼록할 수 있다. 상기 소스/드레인 트렌치들(127T)의 측벽들(SW)은 상기 상부 핀 활성 영역(120U) 내에 위치하는 제1 측벽들(SW1) 및 상기 하부 핀 활성 영역(120L)의 상부 내에 위치하는 제2 측벽들(SW2)을 포함할 수 있다. 상기 제2 측벽들(SW2)의 수직 길이는 상기 제1 측벽들(SW1)의 수직 길이보다 짧을 수 있다. 상기 제1 측벽들(SW1)의 상단 코너부 및 상기 제2 측벽들(SW2)의 하단 코너부는 라운드 형상일 수 있다.
상기 에칭 공정을 수행한 후, 상기 소스/드레인 트렌치들(127T)의 내벽 상에는 잔여물(residue)(R)이 남을 수 있다. 예를 들어, 상기 잔여물(R)은 탄소(C), 산소(O), 및/또는 실리콘(Si)을 포함할 수 있다. 상기 잔여물(R)에 포함된 탄소(C)는 상기 외부 스페이서(160)로부터 빠져나온 것일 수 있다. 이와 같이, 소스/드레인 트렌치들(127T)의 내벽 상에 탄소(C)을 포함하는 잔여물(R)이 남아있는 경우, 추후 에피택셜 성장에 의해 형성되는 에피택셜 막들의 적층 결함(stacking fault)을 유발하여 상기 에피택셜 막들의 성장이 국부적으로 저하되는 문제가 발생할 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 방법은 수소 베이크 처리(hydrogen bake treatment) 및 수소 플라즈마 처리(hydrogen plasma treatment)를 수행하여 상기 소스/드레인 트렌치들(127T)의 내벽 상에 남아있는 상기 탄소(C)를 포함하는 잔여물(R)을 제거하고, 상기 소스/드레인 트렌치들(127T)의 제2 측벽들(SW2)을 경사진 {111} 면(facets)으로 만드는 것을 포함할 수 있다. 이때, 상기 제2 측벽들(SW2)은 상기 수소 베이크 처리(hydrogen bake treatment) 시 상기 소스/드레인 트렌치들(127T)의 내부 표면이 가해지는 에너지에 의해 수축함으로써 {111} 면으로 변형될 수 있다.
상기 경사진 {111} 면을 갖는 소스/드레인 트렌치들(127T)의 제2 측벽들(SW2)은 상기 상부 핀 활성 영역(120U)과 하부 핀 활성 영역(120L)의 상기 가상적인 경계선(점선 표시)보다 낮게 위치할 수 있다. 즉, 상기 {111} 면을 갖는 소스/드레인 트렌치들(127T)의 제2 측벽들(SW2)은 상기 하부 핀 활성 영역(120L) 내에 위치하여 상기 채널 영역들(125)과 수평으로 중첩하지 않을 수 있다. 이에 따라, 채널 영역들(125)의 양 측에 위치하는 소스/드레인 트렌치들(127T) 간의 거리가 상단부에서 하단부까지 일정하므로 채널 영역들(125) 전체에 균일한 컴프레시브 스트레인(compressive strain)을 인가할 수 있다. 이에 따라, 채널 영역들(125) 전체적으로 홀 이동성(hole mobility)이 향상되어 반도체 소자의 성능을 개선할 수 있다.
상기 수소 베이크 처리(hydrogen bake treatment)는 섭씨 약 750도 내지 830도의 온도 및 약 100torr 내지 300torr의 압력에서 30초 내지 10분 동안 수행될 수 있다. 이때, 상기 온도는 초기 온도 섭씨 500도부터 0.1도 내지 10도의 램핑 레이트(ramping rate)로 상승할 수 있다. 상기 수소 플라즈마 처리(hydrogen plasma treatment)는 약 5kW 내지 50kW의 파워로 섭씨 약 300도 내지 700도 범위의 온도 및 약 0.5GHz 내지 5GHz의 주파수에서 5초 내지 10분 동안 수행될 수 있다.
이와 같이, 수소 베이크 처리 및 수소 플라즈마 처리를 수행하여 상기 소스/드레인 트렌치들(127T)의 내벽 상의 잔여물(R)을 제거하여 상기 소스/드레인 트렌치들(127T)의 내벽의 표면을 깨끗하게 함으로써, 후속 공정에 의해 형성되는 에피택셜 막들이 적층 결함(stacking fault) 없이 균일하게 성장할 수 있다.
또한, 수소 베이크 처리를 수행하여 상기 소스/드레인 트렌치들(127T)의 제2 측벽들(SW2)을 경사진 {111} 면으로 변형함으로써, 추후 공정에서 형성될 에피택셜 막들의 임계 두께(critical thickness)를 증가시켜 성장하는 에피택셜 막들이 임계 두께를 초과하여 적층 결함이 발생하는 문제를 줄일 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 방법은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 수행하여 상기 소스/드레인 트렌치들(127T)의 내벽 상에 제1 에피택셜 막들(127a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 이때, 상기 소스/드레인 트렌치들(127T)의 내벽의 상단부에는 상기 제1 에피택셜 막들(127a)이 형성되지 않을 수 있다. 상기 제1 에피택셜 막들(127a)은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 제1 에피택셜 막들(127a)은 게르마늄(Ge) 함량이 30% 이하인 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이전 공정에서 수소 베이크 처리 및 수소 플라즈마 처리를 수행하여 상기 소스/드레인 트렌치들(127T)의 내벽 상에 남아있던 잔여물(R)을 제거함으로써, 상기 제1 에피택셜 막들(127a)은 상기 소스/드레인 트렌치들(127T)의 내벽 상에 고르게 형성될 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 방법은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 수행하여 상기 제1 에피택셜 막들(127a) 상에 상기 소스/드레인 트렌치들(127T)을 채우는 제2 에피택셜 막들(127b)을 형성하는 것을 포함할 수 있다. 상기 제1 에피택셜 막들(127a)이 상기 소스/드레인 트렌치들(127T)의 내벽의 상단부에 형성되지 않으므로, 상기 제2 에피택셜 막들(127b)의 상단부 외측 테두리는 상기 소스/드레인 트렌치들(127T)의 내벽과 직접적으로 접촉할 수 있다. 따라서 상기 제2 에피택셜 막(127b)은 상기 핀 활성 영역(120)과 직접적으로 접촉할 수 있다. 상기 제2 에피택셜 막들(127b)은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 제2 에피택셜 막들(127b)은 상기 제1 에피택셜 막들(127a)보다 게르마늄(Ge) 함량이 높은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 제2 에피택셜 막들(127b)은 게르마늄(Ge) 함량이 30% 이상인 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다.
도 10a 내지 도 10c를 참조하면, 상기 방법은 증착 공정을 수행하여 하부 층간 절연층(170)을 형성하는 것을 포함할 수 있다. 상기 하부 층간 절연층(170)은 실리콘 산화물을 포함할 수 있다.
도 11a 내지 도 11c를 참조하면, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 상기 예비 게이트 패턴(140p)의 상기 희생 게이트 캡핑 패턴(148)의 표면이 노출되도록 상기 예비 게이트 패턴(140p) 상의 상기 하부 층간 절연층(170)을 제거하는 것을 포함할 수 있다. 상기 CMP 공정은 실리콘 산화물(SiO2)을 제거하고, 실리콘 질화물(SiN)을 정지층(stopping layer)으로 이용할 수 있다.
도 12a 내지 도 12c를 참조하면, 상기 방법은 CMP 같은 평탄화 공정을 다시 또는 연속적으로 수행하여 상기 예비 게이트 패턴(140p)의 상기 희생 게이트 전극 패턴(147)의 표면을 노출시키는 것을 포함할 수 있다. 이에 따라, 상기 희생 게이트 전극 패턴(147)의 상면, 상기 내부 스페이서(150)의 상면, 상기 외부 스페이서(160)의 상면, 및 상기 하부 층간 절연층(140)의 상면은 공면을 이룰 수 있다. 상기 CMP 공정은 실리콘 산화물(SiO2) 및 실리콘 질화물(SiN)을 제거하고 다결정 실리콘을 정지층으로 이용할 수 있다.
도 13a 내지 도 13c를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 노출된 희생 게이트 전극 패턴(147) 및 상기 희생 게이트 절연 패턴(146)을 제거하여 상기 내부 스페이서(150)의 내부 측면 및 상기 핀 활성 영역들(120)의 표면을 노출시키는 게이트 패턴 공간(GS)을 형성하는 것을 포함할 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 방법은 상기 게이트 패턴 공간(GS) 내에 표면 절연 패턴(141), 게이트 절연층(142a), 게이트 배리어 층(143a), 및 게이트 전극 층(144a)을 형성하는 것을 포함할 수 있다.
상기 표면 절연 패턴(141)은 상기 핀 활성 영역들(120)의 표면이 산화되어 형성된 자연 산화막, 열 산화된 실리콘 또는 ALD 공정을 이용하여 증착된 실리콘 산화물을 포함할 수 있다.
상기 게이트 절연층(142a)은 증착 공정을 수행하여 상기 노출된 상기 내부 스페이서(150)의 내부 측면, 상기 표면 절연 패턴(141)의 표면, 상기 내부 스페이서(150)의 상면, 상기 외부 스페이서(160)의 상면, 및 상기 하부 층간 절연층(170)의 상면 상에 컨포멀하게 형성될 수 있다. 상기 게이트 절연층(142a)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 기타 금속 산화물(metal oxide) 같은 고유전 절연물을 포함할 수 있다.
상기 게이트 배리어 층(143a)은 증착 공정을 수행하여 상기 게이트 절연층(142a) 상에 컨포멀하게 형성될 수 있다. 상기 게이트 배리어 층(143a)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 같은 배리어용 금속을 포함할 수 있다.
상기 게이트 전극 층(144a)은 증착 공정을 수행하여 상기 게이트 배리어 층(143a) 상에 상기 게이트 패턴 공간(GS)을 채우도록 형성될 수 있다. 상기 게이트 전극 층(144a)은 텅스텐(W) 같은 금속을 포함할 수 있다.
도 15a 내지 도 15c를 참조하면, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 상기 하부 층간 절연층(170) 상의 게이트 전극 층(144a), 게이트 배리어 층(143a), 및 게이트 절연층(142a)을 제거하여 게이트 절연 패턴(142), 게이트 배리어 패턴(143), 및 게이트 전극 패턴(144)을 포함하는 게이트 패턴(140)을 형성하는 것을 포함할 수 있다.
이후, 도 2a 내지 도 2c를 참조하면, 상기 방법은 전면적으로 상부 층간 절연층(180)을 형성하는 것을 포함할 수 있다. 상기 상부 층간 절연층(180)은 실리콘 산화물을 포함할 수 있다. 부가하여, 상기 상부 층간 절연층(180)을 형성하기 전에 상기 게이트 패턴(140) 및 상기 하부 층간 절연층(170) 상에 스토퍼 층(175)을 형성하는 것을 더 포함할 수 있다. 상기 스토퍼 층(175)은 실리콘 질화물(SiN)을 포함할 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 16을 참조하면, 본 발명의 일 실시 예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 일 실시 예에 의한 상기 반도체 소자들(100)를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 17은 본 발명의 기술적 사상의 일 실시 예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 17을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP(application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자(100)를 포함할 수 있다.
도 18을 참조하면, 본 발명의 일 실시 예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 소자
110: 기판 120: 핀 활성 영역
120U: 상부 핀 활성 영역 120L: 하부 핀 활성 영역
125: 채널 영역 127: 소스/드레인 영역
127T: 소스/드레인 트렌치 127a: 제1 에피택셜 막
127b: 제2 에피택셜 막 130: 소자 분리막
140: 게이트 패턴 141: 표면 절연 패턴
142: 게이트 절연 패턴 143: 게이트 배리어 패턴
144: 게이트 전극 패턴 150: 내부 스페이서
160: 외부 스페이서 170: 하부 층간 절연층
175: 스토퍼 층 180: 상부 층간 절연층

Claims (10)

  1. 소자 분리막으로 둘러싸인 하부 핀 활성 영역 및 상기 소자 분리막의 상면으로부터 돌출한 상부 핀 활성 영역을 포함하는 핀 활성 영역;
    상기 상부 핀 활성 영역의 상면 및 측면들 상의 게이트 패턴, 상기 게이트 패턴은 상기 소자 분리막 상으로 연장하고; 및
    상기 게이트 패턴의 옆의 상기 핀 활성 영역 내에 형성된 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은 트렌치 및 상기 트렌치를 채우는 에피택셜 막들을 포함하고,
    상기 트렌치는 바닥면 및 측벽들을 포함하고, 상기 측벽들은 제1 측벽들 및 상기 제1 측벽들과 상기 바닥면을 연결하는 제2 측벽들을 포함하고,
    상기 트렌치의 바닥면은 상기 게이트 패턴 아래의 상기 소자 분리막의 상기 상면보다 낮고, 상기 트렌치의 상기 제2 측벽들은 경사진 {111} 면을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 트렌치의 상기 제2 측벽들은 상기 게이트 패턴 아래의 상기 소자 분리막의 상면보다 낮은 레벨에 위치하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 측벽들의 길이는 상기 제2 측벽들의 길이보다 긴 반도체 소자.
  4. 제1항에 있어서,
    상기 게이트 패턴의 측면 상의 스페이서를 더 포함하고,
    상기 트렌치의 측벽들은 상기 스페이서와 수직으로 중첩하는 반도체 소자.
  5. 제4항에 있어서,
    상기 스페이서는,
    상기 게이트 패턴의 측면 상의 내부 스페이서; 및
    상기 내부 스페이서의 측면 상의 외부 스페이서를 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 외부 스페이서는 상대적으로 유전율이 낮은 절연 물질을 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 에피택셜 막들은,
    상기 트렌치의 내벽 상에 컨포멀하게 형성된 제1 에피택셜 막; 및
    상기 제1 에피택셜 막 상에 상기 트렌치를 채우도록 형성된 제2 에피택셜 막을 포함하는 반도체 소자.
  8. 기판으로부터 돌출한 핀 활성 영역;
    상기 핀 활성 영역의 하부를 감싸고, 제1 부분 및 제2 부분을 갖는 소자 분리막;
    상기 핀 활성 영역의 상부를 덮고, 상기 소자 분리막의 상기 제1 부분 상으로 연장하는 게이트 패턴; 및
    상기 게이트 패턴의 옆의 상기 핀 활성 영역 내에 형성된 에피택셜 영역을 포함하고,
    상기 에피택셜 영역의 하면은 상기 소자 분리막의 상기 제1 부분의 상면보다는 낮고, 및 상기 소자 분리막의 상기 제2 부분의 상면과는 동일하고, 상기 에피택셜 영역의 측면들은 제1 측면들 및 상기 제1 측면들과 상기 하면을 연결하는 제2 측면들을 포함하고, 상기 제2 측면들은 경사진 {111} 면을 갖는 반도체 소자.
  9. 기판으로부터 돌출하고, 제1 방향으로 서로 평행하게 연장하는 핀 활성 영역들;
    상기 핀 활성 영역들 사이에 상기 핀 활성 영역들의 하부를 덮도록 형성된 소자 분리막;
    상기 핀 활성 영역의 상부를 덮고, 상기 제1 방향에 수직하는 제2 방향으로 서로 평행하게 연장하는 게이트 패턴들;
    상기 게이트 패턴들의 측면들 상의 스페이서들; 및
    상기 게이트 패턴들 사이의 상기 핀 활성 영역의 하부 상에 형성된 스트레서(stressor)들을 포함하고,
    상기 스트레서들은 상기 핀 활성 영역의 상부에 위치하는 제1 측면들 및 상기 핀 활성 영역의 하부에 위치하는 제2 측면들을 포함하고, 상기 제2 측면들의 길이는 상기 제1 측면들의 길이보다 짧고, 상기 제2 측면들은 경사진 {111} 면을 갖고, 상기 제1 측면들 및 제2 측면들은 상기 스페이서들과 수직으로 중첩하는 반도체 소자.
  10. 제9항에 있어서,
    상기 핀 활성 영역의 하부는,
    상기 게이트 패턴들 아래의 제1 부분; 및
    상기 스트레서들 아래의 제2 부분을 포함하고,
    상기 제2 부분의 상면은 상기 제1 부분의 상면보다 낮은 반도체 소자.
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