KR102476797B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은 기판 상에 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 측면에 트렌치를 형성하고, 상기 트렌치의 불순물을 제거하는 베이크 공정을 수행하고, 상기 트렌치에 소스/드레인을 형성하는 것을 포함하되, 상기 베이크 공정은 제1 구간과, 상기 제1 구간 후의 제2 구간을 포함하고, 상기 제1 구간의 압력은 상기 제2 구간의 압력과 서로 다르고, 상기 베이크 공정은 상기 기판을 회전시키는 스테이지 상에서 수행되되, 상기 제1 구간의 상기 기판의 분당 회전수는 상기 제2 구간의 상기 기판의 분당 회전수와 서로 다르다.

Description

반도체 장치 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 로직 제품의 지속적인 스케일다운(scale-down)이 이루어지면서 종횡비(aspect ratio) 증가로 미세 공정의 난이도가 상향되고 있다. 소스/드레인(S/D)영역을 형성하는 에피택시(Epitaxy) 공정은 실리콘 표면(Si surface) 상태에 민감하게 반응하는데, 종횡비 및 스페이서(spacer) 구조의 변경에 따라 기존의 공정으로는 실리콘 리세스(Si recess)면의 전세정(pre clean)이 충분히 되지 않아 실리콘 또는 실리콘 저마늄(SiGe)의 성장(growth)이 제대로 되지 않을 수 있다. 이에 따라 부족 결함(less defect)이 발생하게 된다. 부족 결함은 제품 수율에 큰 영향을 미치기 때문에 소스/드레인 에피택시가 잘 이루어지도록 전세정 공정 확보가 매우 중요하며, 무엇보다도 에피택시 챔버에서 성장 공정 직전 수행되는 효과적인 프리 베이크(pre bake) 공정 확보가 필요하다.
본 발명이 해결하려는 과제는, 동작 성능이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 측면에 트렌치를 형성하고, 상기 트렌치의 불순물을 제거하는 베이크 공정을 수행하고, 상기 트렌치에 소스/드레인을 형성하는 것을 포함하되, 상기 베이크 공정은 제1 구간과, 상기 제1 구간 후의 제2 구간을 포함하고, 상기 제1 구간의 압력은 상기 제2 구간의 압력과 서로 다르고, 상기 베이크 공정은 상기 기판을 회전시키는 스테이지 상에서 수행되되, 상기 제1 구간의 상기 기판의 분당 회전수는 상기 제2 구간의 상기 기판의 분당 회전수와 서로 다르다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 일 방향으로 연장되는 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 양 측에 스페이서를 형성하고, 상기 더미 게이트 전극 및 스페이서를 마스크로 상기 기판을 식각하여 트렌치를 형성하고, 상기 트렌치의 불순물을 제거하는 H2 베이크 공정을 수행하되, 상기 베이크 공정은 제1 구간과 상기 제1 구간 이후의 제2 구간을 포함하고, 상기 제1 구간의 압력은 상기 제2 구간의 압력보다 크고, 상기 트렌치에 에피택셜 성장으로 소스/드레인을 형성하는 것을 포함한다.
도 1 내지 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19 및 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 22 내지 도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 1 내지 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 2는 도 1의 A1 - A1으로 자른 단면도이고, 도 3은 도 1의 B1 - B1으로 자른 단면도이다. 도 5는 도 4의 A2 - A2로 자른 단면도이고, 도 6은 도 4의 B2 - B2로 자른 단면도이다. 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법의 프리 베이크 공정의 시간에 따른 압력을 나타낸 그래프이다.
먼저, 도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 핀형 패턴(F1)을 형성한다.
핀형 패턴(F1)은 기판(100) 상에 형성될 수 있다. 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘과 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
핀형 패턴(F1)은 기판(100)으로부터 돌출되어 있을 수 있다. 핀형 패턴(F1)은 제1 방향(X)으로 길게 연장될 수 있다. 즉, 핀형 패턴(F1)은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 이 때, 제2 방향(Y)은 제1 방향(X)과 교차하는 방향일 수 있다. 예를 들어, 제1 방향(X)과 제2 방향(Y)은 서로 수직한 방향일 수 있다.
핀형 패턴(F1)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 패턴(F1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 핀형 패턴(F1)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴(F1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 핀형 패턴(F1)은 실리콘을 포함하는 것으로 설명한다.
이어서, 도 4 내지 도 6을 참조하면, 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)를 형성한다.
제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 기판(100) 및 핀형 패턴(F1) 상에 형성될 수 있다. 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 핀형 패턴(F1)과 교차하도록 형성될 수 있다. 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 즉, 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있다. 상술하였듯이, 제1 방향(X)은 제2 방향(Y)과 수직으로 교차할 수도 있다. 따라서, 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 핀형 패턴(F1)과 수직으로 교차할 수도 있다.
도시되지는 않았지만, 기판(100)과 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2) 사이에 필드 절연막이 형성될 수 있다.
필드 절연막은 핀형 패턴(F1)의 측벽의 적어도 일부를 감쌀 수 있다. 핀형 패턴(F1)은 필드 절연막에 의해 정의될 수 있다. 즉, 필드 절연막에 의해서 기판(100)과 핀형 패턴(F1)이 서로 식별될 수 있다. 필드 절연막은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
핀형 패턴(F1)의 측벽은 전체적으로 필드 절연막에 의해 둘러싸일 수도 있지만, 이에 제한되는 것은 아니다.
제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 서로 나란하게 연장될 수 있다. 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 서로 동일한 제2 방향(Y)으로 연장될 수 있다. 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 제1 방향(X)으로 서로 이격될 수 있다.
제1 더미 게이트 구조체(DG1)는 제1 더미 게이트 절연막(211), 제1 더미 게이트 전극(201) 및 제1 더미 게이트 캡핑막(221)을 포함할 수 있다.
제1 더미 게이트 절연막(211)은 기판(100) 및 핀형 패턴(F1)의 상면을 따라 컨포말하게(conformally) 형성될 수 있다. 제1 더미 게이트 절연막(211)은 실리콘 산화막을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 더미 게이트 전극(201)은 제1 더미 게이트 절연막(211) 상에 형성될 수 있다. 제1 더미 게이트 전극(201)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제1 더미 게이트 전극(201)은 제1 더미 게이트 절연막(211)과 같이 제2 방향(Y)으로 연장될 수 있다.
제1 더미 게이트 캡핑막(221)은 제1 더미 게이트 절연막(211) 및 제1 더미 게이트 전극(201) 상에 형성될 수 있다. 제1 더미 게이트 캡핑막(221)은 제1 더미 게이트 절연막(211)과는 접하지 않고, 제1 더미 게이트 전극(201)과는 접할 수 있다. 제1 더미 게이트 캡핑막(221)은 실리콘 질화막일 수 있으나, 이에 제한되는 것은 아니다.
제2 더미 게이트 구조체(DG2)는 제2 더미 게이트 절연막(212), 제2 더미 게이트 전극(202) 및 제2 더미 게이트 캡핑막(222)을 포함할 수 있다.
제2 더미 게이트 절연막(212)은 기판(100) 및 핀형 패턴(F1)의 상면을 따라 컨포말하게 형성될 수 있다. 제1 더미 게이트 절연막(211)은 실리콘 산화막을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제2 더미 게이트 전극(202)은 제2 더미 게이트 절연막(212) 상에 형성될 수 있다. 제2 더미 게이트 전극(202)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제2 더미 게이트 전극(202)은 제2 더미 게이트 절연막(212)과 같이 제2 방향(Y)으로 연장될 수 있다.
제2 더미 게이트 캡핑막(222)은 제2 더미 게이트 절연막(212) 및 제2 더미 게이트 전극(202) 상에 형성될 수 있다. 제2 더미 게이트 캡핑막(222)은 제2 더미 게이트 절연막(212)과는 접하지 않고, 제2 더미 게이트 전극(202)과는 접할 수 있다. 제2 더미 게이트 캡핑막(222)은 실리콘 질화막일 수 있으나, 이에 제한되는 것은 아니다.
제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 기판(100)과 핀형 패턴(F1)의 상면을 따라서 컨포말하게 형성될 수 있다. 즉, 핀형 패턴(F1) 상에 형성되는 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)는 위로 볼록하게 단차를 가지도록 형성될 수 있다.
이어서, 도 7을 참조하면, 제1 스페이서(231) 및 제2 스페이서(232)를 형성한다.
제1 스페이서(231)는 제1 더미 게이트 구조체(DG1)의 양 측에 형성될 수 있다. 제1 스페이서(231)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제1 스페이서(231)는 제1 더미 게이트 구조체(DG1)와 식각 선택비를 가지는 물질을 포함할 수 있다.
제1 스페이서(231)는 제1 더미 게이트 구조체(DG1)의 측면을 덮을 수 있다. 구체적으로, 제1 스페이서(231)는 제1 더미 게이트 절연막(211) 및 제1 더미 게이트 전극(201)의 측면을 완전히 덮을 수 있다. 이에 반해서, 제1 스페이서(231)는 제1 더미 게이트 캡핑막(221)의 측면은 일부만 덮을 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예에 따르면, 제1 더미 게이트 캡핑막(221)의 측면도 제1 스페이서(231)에 의해서 완전히 덮힐 수 있다.
제2 스페이서(232)는 제2 더미 게이트 구조체(DG2)의 양 측에 형성될 수 있다. 제2 스페이서(232)는 제1 스페이서(231)와 동일한 물질을 포함할 수 있다. 제2 스페이서(232)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제2 스페이서(232) 역시 제2 더미 게이트 구조체(DG2)와 식각 선택비를 가지는 물질을 포함할 수 있다.
제2 스페이서(232)는 제2 더미 게이트 구조체(DG2)의 측면을 덮을 수 있다. 구체적으로, 제2 스페이서(232)는 제2 더미 게이트 절연막(212) 및 제2 더미 게이트 전극(202)의 측면을 완전히 덮을 수 있다. 이에 반해서, 제2 스페이서(232)는 제2 더미 게이트 캡핑막(222)의 측면은 일부만 덮을 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예에 따르면, 제2 더미 게이트 캡핑막(222)의 측면도 제2 스페이서(232)에 의해서 완전히 덮힐 수 있다.
제1 스페이서(231) 및 제2 스페이서(232)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 제1 스페이서(231) 및 제2 스페이서(232)의 형상 및 제1 스페이서(231) 및 제2 스페이서(232)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제1 스페이서(231) 및 제2 스페이서(232)는 저유전율 유전 물질을 포함할 수 있다. 제1 스페이서(231) 및 제2 스페이서(232)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
이어서, 도 8을 참조하면, 핀형 패턴(F1)에 트렌치(T)를 형성할 수 있다.
트렌치(T)는 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)의 측면에 형성될 수 있다. 구체적으로, 트렌치(T)는 제1 더미 게이트 구조체(DG1)와 제2 더미 게이트 구조체(DG2) 사이에 형성될 수 있다. 트렌치(T)는 핀형 패턴(F1)을 식각하여 형성하는 것이므로, 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)의 형성 위치보다 낮게 형성될 수 있다.
트렌치(T)는 제1 더미 게이트 구조체(DG1), 제2 더미 게이트 구조체(DG2), 제1 스페이서(231) 및 제2 스페이서(232)를 마스크로 하여 핀형 패턴(F1) 내에 형성될 수 있다. 따라서, 핀형 패턴(F1) 중 제1 더미 게이트 구조체(DG1), 제2 더미 게이트 구조체(DG2), 제1 스페이서(231) 및 제2 스페이서(232)가 형성되지 않은 부분에 형성될 수 있다.
트렌치(T)의 형성 공정은 복수의 공정이 포함될 수 있다. 상기 복수의 공정은 트렌치(T)의 깊이를 형성하는 공정과 트렌치(T)의 폭을 형성하는 공정을 포함할 수 있다. 상기 트렌치(T)의 폭을 형성하는 공정에 의해서, 트렌치(T)의 폭은 인접하는 제1 스페이서(231) 및 제2 스페이서(232) 사이의 간격보다 넓을 수 있다. 즉, 트렌치(T)와 제1 스페이서(231) 및 제2 스페이서(232)가 수직 방향 즉, 제3 방향(Z)으로 서로 오버랩될 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 도 9를 참고하면, 불순물(50)이 트렌치(T)로 확산될 수 있다.
불순물(50)은 제1 스페이서(231) 및 제2 스페이서(232)에서 확산될 수 있다. 불순물(50)은 트렌치(T)의 내벽 즉, 측벽 및 바닥면으로 이동할 수 있다. 불순물(50)은 트렌치(T)의 내벽에서 불연속적으로, 형성될 수 있다.
불순물(50)은 탄소를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 불순물(50)이 탄소를 포함하는 경우, 불순물(50)은 실리콘 핀형 패턴(F1)의 표면에서 SixCyOz 형태로 존재할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 스페이서(231) 및 제2 스페이서(232)의 스페이서 들의 유전율을 낮추어 기생 커패시턴스를 제거하는 공정이 진행되면서, 제1 스페이서(231) 및 제2 스페이서(232)의 막질 내에 탄소 성분이 늘어나는 경향이 최근 대두되고 있다. 이에 따라서, 트렌치(T)의 표면에서 상기와 같은 SixCyOz 형태의 불순물(50)이 더욱 늘어날 수 있다.
이러한 불순물(50)이 많으면 많을수록, 추후 공정인 트렌치(T) 내부에 소스/드레인을 에피택셜 성장시키는 공정의 효율이 더욱 떨어질 수 있다. 이러한 효율의 감소를 통해서, 소스/드레인의 부족 결함(less defect)가 발생하여 반도체 장치의 성능에 치명적인 문제를 가져올 수 있다.
따라서, 이러한 부족 결함을 방지하기 위해서는 상기와 같은 불순물(50)을 완전히 제거하는 공정이 필수적이다.
이어서, 도 10 내지 도 12를 참고하여, 베이크 공정을 수행한다.
도 10은, 상기 베이크 공정의 진행 시간에 따른 압력을 나타낸 그래프이고, 도 11은 도 10의 제1 구간(P1)을 설명하기 위한 단면도이다. 도 12는 도 10의 제2 구간(P2)을 설명하기 위한 단면도이다.
베이크 공정은 2개의 구간을 포함할 수 있다, 즉, 프리 베이크 공정은 제1 구간(P1) 및 제2 구간(P2)을 포함할 수 있다. 제1 구간(P1)은 제1 압력을 가질 수 있고, 제2 구간(P2)은 상기 제1 압력보다 낮은 제2 압력을 가질 수 있다.
베이크 공정은 H2 가스를 이용하여 수행될 수 있다. 상기 베이크 공정은 H2 가스가 공급되는 가운데에 일정한 압력 및 온도를 가하여 도 9의 불순물(50)을 제거하는 공정일 수 있다. 이 때, 베이크 공정의 온도는 500 내지 1000℃의 범위일 수 있으나, 이에 제한되는 것은 아니다.
세부적으로, 도 11을 참고하면, 제1 구간(P1)에서 공급 가스(60)가 트렌치(T)에 공급될 수 있다. 공급 가스(60)는 불순물(50)과 결합하여 반응물(70)을 형성할 수 있다.
공급 가스(60)는 상술하였듯이, H2 가스일 수 있다. 공급 가스(60)는 하기의 화학식에 의해서 반응물(70) 생성 반응을 수행할 수 있다.
Figure 112016096385204-pat00001
즉, 불순물(50) 내부의 탄소(C)가 공급 가스(60)인 H2와 반응하여 반응물(70) CH4를 형성할 수 있다. 반응물(70)은 가스 형태의 기체일 수 있다. 또한, 추가적으로, 반응물(70)은 O2 및 H2O를 포함할 수 있다.
이어서, 도 12를 참고하면, 제2 구간(P2)에서 반응물(70)이 제거될 수 있다. 반응물(70)은 가스 형태이므로, 트렌치(T)의 표면에 남아있지 않고, 트렌치(T) 표면에서 위로 날라갈 수 있다.
다시, 도 10 내지 도 12를 참조하면, 제1 구간(P1)에서는 공급 가스(60)와 불순물(50)이 반응하여 반응물(70)이, 제2 구간(P2)에서는 반응물(70)이 제거될 수 있다. 물론, 공급 가스(60)는 제2 구간(P2)에서도 계속 공급되므로, 반응물(70)의 생성 반응이 제2 구간(P2)에서도 이루어질 수 있고, 제1 구간(P1)에서도 빠르게 형성된 반응물(70)이 제거될 수 있다.
다만, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 구간(P1)에서는 반응물(70) 생성 반응을 촉진시키기 위해서 높은 압력을 가하고, 제2 구간(P2)에서는 제1 구간(P1)에서 형성된 반응물(70)을 제거하기 위해서 낮은 압력을 가할 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 높은 압력을 통해서 제1 구간(P1)에는 화학식 1의 반응을 촉진시킬 수 있다. 고압에서는 H2 가스의 확산 유량을 높일 수 있다. 특히, 반도체 장치의 종횡비가 높아지는 상황에서 H2 가스의 확산 유량이 높아질수록 구석구석 위치한 불순물(50)과의 공급 가스(60)의 반응률이 올라갈 수 있다.
이어서, 제2 구간(P2)에서는 제1 구간(P1)에 비해서 상대적으로 낮은 압력을 통해서, 반응물(70)이 용이하게 탈착될 수 있도록 할 수 있다. 즉, 압력이 낮아짐에 따라서, 반응물(70)이 반도체 장치 내부에 위치하지 않고 외부로 쉽게 확산될 수 있다. 이에 따라, 트렌치(T) 표면에 위치한 불순물이 더욱 효과적으로 제거될 수 있다.
이 때, 상기 압력은 1torr ~ 760torr의 범위일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 성장 구간(Pg)에서 소스/드레인의 에피택셜 성장을 수행할 수 있다. 제1 구간(P1) 및 제2 구간(P2)에서 불순물(50)을 효과적으로 제거하였으므로, 성장 구간(Pg)에서의 에피택셜 성장의 효율이 매우 높아지고, 성장이 덜되는 부족 결함(less defect)이 방지될 수 있다.
이하, 도 1 내지 도 9 및 도 11 내지 도 18을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 13 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 14는 베이크 공정 시간에 따른 압력 및 분당 회전수를 나타낸 그래프이다. 도 15 및 도 17은 제1 구간 및 제2 구간 각각에서의 웨이퍼 및 스테이지의 기류를 설명하기 위한 정면도이다. 도 16 및 도 18은 각각 제1 구간 및 제2 구간에서의 웨이퍼의 불순물에 대한 반응을 설명하기 위한 개념도이다.
도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 웨이퍼(W) 레벨에서 스테이지(10) 상에서 제조 공정이 수행된다.
웨이퍼(W)는 원판 형태로 제작된 평평한 기판(100)일 수 있다. 반도체 제조 공정은 웨이퍼(W) 형태의 기판(100)에서 패턴을 형성하고, 추후에 커팅 공정을 통해서 복수의 다이(die)로 분리시키는 것을 포함한다.
웨이퍼(W)는 스테이지(10) 상에 탑재되어 복수의 공정을 거칠 수 있다. 스테이지(10)는 웨이퍼(W)가 탑재될 수 있도록 평평한 상면을 가질 수 있다, 상기 상면의 면적은 웨이퍼(W)의 면적보다 충분히 클 수 있다.
웨이퍼(W)는 스테이지(10)의 상면에 고정될 수 있다. 스테이지(10)는 웨이퍼(W)를 고정시키기 위해서 내부에 흡착홀과 같은 진공 흡착 구성을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
스테이지(10)는 적어도 일 방향으로 회전할 수 있다. 이에 따라, 스테이지(10) 상에 탑재된 웨이퍼(W)도 같은 방향으로 회전할 수 있다. 상기 회전은 세척 공정, 베이크 공정 및 열처리 공정 등에서 공정의 균일성을 보장할 수 있다. 즉, 스테이지(10) 및 웨이퍼(W)의 회전을 통해서 좌우가 불균형하게 공정 처리되는 것을 방지하고, 웨이퍼(W) 면적에 따라 전체적으로 같은 정도의 공정이 진행될 수 있도록 할 수 있다.
도 1 내지 도 9의 공정 이후에, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 베이크 공정을 수행할 수 있다.
도 14를 참조하면, 베이크 공정의 제1 구간(P1)에서는 스테이지(10)가 제1 분당 회전수(revolution per minute, RPM)를 가지고, 제2 구간(P2)에서는 제1 분당 회전수보다 작은 제2 분당 회전수를 가질 수 있다.
상기 제1 및 제2 분당 회전수는 240rpm ~ -240rpm의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
구체적으로, 도 15 및 도 16을 참조하면, 도 14의 제1 구간(P1)에서 제1 분당 회전수를 가지도록 웨이퍼(W)를 회전시키면, 웨이퍼(W)의 상면을 기준으로 하강 기류가 형성될 수 있다.
상기 하강 기류를 통해서, 도 11의 공급 가스(60)가 더 용이하게 불순물(50)과 결합할 수 있다. 즉, 실리콘(Si) 사이에 있는 탄소(C)와 수소(H)가 더욱 용이하게 결합되어 CH4의 가스를 형성할 수 있다. 즉, 도 11의 반응물(70)이 형성될 수 있다.
이어서, 도 17 및 도 18을 참조하면, 도 14의 제2 구간(P2)에서 상기 제1 분당 회전수보다 상대적으로 작은 제2 분당 회전수를 가지도록 웨이퍼(W)를 회전시킬 수 있다. 이를 통해서, 웨이퍼(W) 상면을 기준으로 제1 구간(P1)보다 낮은 하강 기류 내지는 상승 기류가 형성될 수 있다.
이에 따라서, 제1 구간(P1)에서 이미 결합된 CH4 가스가 용이하게 웨이퍼(W)에서 탈착될 수 있다. 이를 통해서, 웨이퍼(W) 내의 탄소 불순물이 깨끗하게 제거될 수 있다.
다시 도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 압력의 조절과 동시에 스테이지(10)의 분당 회전수(RPM)를 조절할 수 있다. 즉, 압력 조절과 동시에 스테이지(10)의 분당 회전수 조절을 통해서 베이크 공정의 2 단계 효과를 극대화시킬 수 있다.
압력의 조절은 설비 하드웨어의 제약에 의해서, 특정한 기준치 이상으로 높이기 어려울 수 있다. 또한, 지나치게 낮은 압력을 인가하는 경우에 실리콘의 이탈(Si migration) 현상이 나타날 수 있으므로, 이를 원하는 만큼 충분히 조절하기 어려울 수 있다. 따라서, 설비 상의 제약을 극복하기 위해서 스테이지(10)의 분당 회전수를 추가적으로 조절할 수 있다. 이를 통해서, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 공정은 설비 제약을 뛰어 넘어서, 공급 가스의 반응률을 높이고, 반응물의 이탈을 촉진시켜 더욱 효율적인 베이크 공정을 수행할 수 있다.
도 14의 제2 구간(P2)에서의 분당 회전수는 0일 수 있다. 즉, 스테이지(10) 및 웨이퍼(W)는 회전하지 않을 수 있다. 따라서, 웨이퍼(W) 및 기판(100)에서 하강 기류는 상승 기류로 바뀌고, 반응물(70)이 쉽게 이탈할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 추가적으로 유량을 컨트롤할 수도 있다. 즉, 공급 가스인 H2 가스의 유량을 도 10 및 도 14의 제1 구간(P1)에서 높게 형성하고, 제2 구간(P2)에서 상대적으로 낮게 형성할 수 있다.
제1 구간(P1)에서 유량이 높은 경우에는 당연히 도 11의 공급 가스(60)와 불순물(50)의 결합이 용이해지고, 제2 구간(P2)에서 유량이 낮아지면서 반응물(70)의 이탈이 더욱 가속화될 수 있다.
이하, 도 1 내지 도 9, 도 11 내지 도 13, 도 15 내지 도 20을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 19 및 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 19는 베이크 공정 시간에 따른 압력 및 분당 회전수를 나타낸 그래프이다. 도 20은 웨이퍼 및 스테이지의 기류를 설명하기 위한 정면도이다.
도 1 내지 도 9의 공정 이후에, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 베이크 공정을 수행할 수 있다.
도 19를 참조하면, 제1 구간(P1)은 제1 서브 구간(S1) 및 제2 서브 구간(S2)을 포함할 수 있다.
제1 서브 구간(S1)은 도 13의 스테이지(10)가 제1 분당 회전수로 회전하는 구간일 수 있고, 제2 서브 구간(S2)은 도 13의 스테이지(10)가 제1 분당 회전수보다 높은 제3 분당 회전수로 회전하는 구간일 수 있다.
제2 구간(P2)은 도 13의 스테이지(10)가 제2 분당 회전수로 회전하는 구간일 수 있다. 상기 제2 분당 회전수는 상기 제1 분당 회전 수 및 제3 분당 회전수보다 작을 수 있다.
도 20을 참조하면, 스테이지(10)와 웨이퍼(W)의 회전에 의해서 하강 기류가 형성되되, 엣지 부분 즉, 웨이퍼(W)의 가장자리 부분의 하강 기류가 더 낮아질 수 있다. 이는, 웨이퍼(W)의 중심 부분의 하강 기류가 웨이퍼(W)의 가장 자리로 빠져나가면서 와류가 형성되기 때문일 수 있다.
이러한 웨이퍼(W)의 엣지 부분의 낮은 하강 기류에 의해서 웨이퍼(W)의 가장 자리의 베이크 공정의 효율이 낮아질 수 있다. 즉, 도 19의 제1 구간(P1)에서의 효율이 웨이퍼(W)의 중심 부분에 비해서 엣지 부분이 더 낮을 수 있다.
이를 보완하기 위해서, 도 19의 제1 구간(P1)을 나누어, 엣지 부분을 보강하기 위한 제2 서브 구간(S2)을 추가할 수 있다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법의 제2 서브 구간(S2)에서는 상대적으로 높은 스테이지(10)의 분당 회전수를 통해서, 엣지 부분의 상대적으로 낮은 반응률을 보상(compensate)할 수 있다.
이하, 도 1 내지 도 9, 도 11 내지 도 13 및 도 21을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다. 구체적으로, 도 21은 베이크 공정 시간에 따른 압력을 나타낸 그래프이다.
도 1 내지 도 9의 공정 이후에, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 베이크 공정을 수행할 수 있다.
도 21을 참조하면, 베이크 공정은 제1 사이클(C1) 및 제2 사이클(C2)을 포함할 수 있다.
제1 사이클(C1)의 설명은 도 11 및 도 12의 제1 구간(P1) 및 제2 구간(P2)의 설명과 동일할 수 있다. 제2 사이클(C2)은 제1 사이클(C1) 이후에 이어서 수행될 수 있다.
제2 사이클(C2)은 제3 구간(P3) 및 제4 구간(P4)을 포함할 수 있다. 제3 구간(P3)은 상대적으로 높은 압력을 가질 수 있고, 제4 구간(P4)은 상대적으로 낮은 압력을 가질 수 있다.
제3 구간(P3)에서 공급 가스(60)가 트렌치(T)에 공급될 수 있다. 공급 가스(60)는 불순물(50)과 결합하여 반응물(70)을 형성할 수 있다. 공급 가스(60)는 상술하였듯이, H2 가스일 수 있다.
이어서, 제4 구간(P4)에서 반응물(70)이 제거될 수 있다. 반응물(70)은 가스 형태이므로, 트렌치(T)의 표면에 남아있지 않고, 트렌치(T) 표면에서 위로 날라갈 수 있다.
즉, 제3 구간(P3) 및 제4 구간(P4)은 제1 구간(P1) 및 제2 구간(P2)과 동일한 공정이 반복될 수 있다. 즉, 제2 사이클(C2)은 제1 사이클(C1)이 다시 반복되는 것일 수 있다. 다만, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제3 구간(P3)과 제1 구간(P1)이 서로 다르고, 제4 구간(P4)과 제2 구간(P2)이 서로 다를 수 있다. 상기 "서로 다름"은 구간의 진행 시간, 압력, 스테이지(10)의 분당 회전수 및 공급 가스의 유량 중 적어도 하나가 서로 다른 것을 의미할 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서는 제1 사이클(C1) 및 제2 사이클(C2)의 회전 방향이 서로 다를 수 있다. 공급 가스인 H2 가스가 공급되는 방향은 제1 방향(X) 및 제2 방향(Y)의 방향 요소를 가질 수 있다. 즉, 수평 방향의 방향성이 있을 수 있다. 이에 따라서, 도 13의 스테이지(10) 및 웨이퍼(W)의 회전 방향에 따라서, 공급 가스가 잘 공급되는 부분과 잘 공급되지 않는 부분이 존재할 수 있다.
특히, 종횡비가 높아지는 최근의 반도체 장치에서는 그러한 경향이 더욱 두드러질 수 있다. 이에 따라서, 제1 사이클(C1)에서는 제1 회전 방향으로 웨이퍼(W)를 회전시키고, 제2 사이클(C2)에서는 제1 사이클(C1)의 제1 회전 방향과 반대인 제2 회전 방향으로 웨이퍼(W)를 회전시킴에 따라서, 베이크 공정의 효율 즉, 불순물과 공급 가스의 반응 효율 및 반응물의 이탈 효율을 극대화시킬 수 있다.
도 21에는 2개의 사이클만을 도시하였으나, 본 발명은 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 2개 이상의 사이클도 포함될 수 있다.
이하, 도 1 내지 도 25를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 22 내지 도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 1 내지 도 9의 공정 및 도 11 내지 도 21의 베이크 공정 이후에, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 추가 공정을 수행할 수 있다.
도 22를 참조하면, 트렌치(T)를 채우는 소스/드레인(300)을 형성한다.
소스/드레인(300)은 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)의 사이에 형성될 수 있다. 소스/드레인(300)은 핀형 패턴(F1) 내의 트렌치(T)에 형성될 수 있다. 소스/드레인(300)은 핀형 패턴(F1)의 상면 상에 형성된 에피층을 포함할 수 있다.
소스/드레인(300)은 트렌치(T)를 가득 채울 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 제조 방법은 트렌치(T)를 넘어서 핀형 패턴(F1)의 상면보다 높은 상면을 가지는 소스/드레인(300)을 가질 수도 있다. 이를 상승된 소스/드레인(elevated source/drain)이라고 할 수 있다.
소스/드레인(300)의 외주면은 다양한 형상일 수 있다. 예를 들어, 소스/드레인(300)의 외주면은 다이아몬드 형상, 원 형상, 직사각형 형상, 팔각형 형상 중, 적어도 하나일 수 있다.
소스/드레인(300)은 트렌치(T)의 형상에 따라서, 제1 스페이서(231) 및 제2 스페이서(232)와 제3 방향(Z)으로 오버랩될 수 있다. 단, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 소스/드레인(300)의 형성은 상기 베이크 공정에 이어서 인시츄(in-situ)로 수행될 수 있다. 이를 통해서, 불순물(50)이 제거된 상태를 유지하면서 다른 불순물이 없는 상태에서 바로 소스/드레인(300)을 형성할 수 있다. 단, 이에 제한되는 것은 아니고, 소스/드레인(300) 형성 공정은 익스시츄(ex-situ)로도 수행될 수 있다.
이어서, 도 23을 참조하면, 층간 절연막(400)을 형성한다.
층간 절연막(400)은 소스/드레인(300), 제1 더미 게이트 구조체(DG1), 제2 더미 게이트 구조체(DG2), 제1 스페이서(231) 및 제2 스페이서(232) 상에 형성될 수 있다.
층간 절연막(400)은 각각의 게이트 구조를 서로 절연시키기 위해서 전기적 절연이 되는 물질을 포함할 수 있다. 층간 절연막(400)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 도 24를 참조하면, 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)를 제거한다.
제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)가 제거됨에 따라서, 제1 게이트 트렌치(TG1) 및 제2 게이트 트렌치(TG2)가 형성될 수 있다.
제1 게이트 트렌치(TG1)는 제1 더미 게이트 구조체(DG1)가 형성되었던 자리에 형성될 수 있다. 제1 게이트 트렌치(TG1)는 제1 스페이서(231) 사이의 공간에 형성될 수 있다. 마찬가지로, 제2 게이트 트렌치(TG2)는 제2 더미 게이트 구조체(DG2)가 형성되었던 자리에 형성될 수 있다. 제2 게이트 트렌치(TG2)는 제2 스페이서(232) 사이의 공간에 형성될 수 있다.
이어서, 도 25를 참조하면, 제1 게이트 구조체(501) 및 제2 게이트 구조체(502)를 형성할 수 있다.
제1 게이트 구조체(501) 및 제2 게이트 구조체(502)는 각각 제1 게이트 트렌치(TG1) 및 제2 게이트 트렌치(TG2)를 채울 수 있다.
제1 게이트 구조체(501)는 제1 계면막(511), 제1 고유전율막(521), 제1 일함수 조절막(531) 및 제1 필링막(541)을 포함할 수 있다. 제2 게이트 구조체(502)는 제2 계면막(512), 제2 고유전율막(522), 제2 일함수 조절막(532) 및 제2 필링막(542)을 포함할 수 있다.
제1 계면막(511) 및 제2 계면막(512)은 핀형 패턴(F1)의 일부를 산화시켜 형성될 수 있다. 제1 계면막(511) 및 제2 계면막(512)은 기판(100)보다 돌출된 핀형 패턴(F1)의 프로파일을 따라서 형성될 수 있다. 핀형 패턴(F1)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 제1 계면막(511) 및 제2 계면막(512)은 실리콘 산화막을 포함할 수 있다.
제1 고유전율막(521) 및 제2 고유전율막(522)은 각각 제1 계면막(511)과 제1 일함수 조절막(531) 및 제2 계면막(512)과 제2 일함수 조절막(532) 사이에 형성될 수 있다. 제1 고유전율막(521) 및 제2 고유전율막(522)은 기판(100)의 상면보다 위로 돌출된 핀형 패턴(F1)의 프로파일을 따라서 형성될 수 있다.
제1 고유전율막(521) 및 제2 고유전율막(522)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 제1 고유전율막(521) 및 제2 고유전율막(522)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 일함수 조절막(531) 및 제2 일함수 조절막(532)은 일함수 조절을 하고, 제1 필링막(541) 및 제2 필링막(542)은 제1 일함수 조절막(531) 및 제2 일함수 조절막(532)에 의해 형성된 공간을 채우는 역할을 한다. 제1 일함수 조절막(531) 및 제2 일함수 조절막(532)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
제1 일함수 조절막(531) 및 제2 일함수 조절막(532)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
또한, 제1 필링막(541) 및 제2 필링막(542)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 스페이서(231), 제2 스페이서(232), 제1 고유전율막(521), 제2 고유전율막(522), 제1 일함수 조절막(531), 제2 일함수 조절막(532), 제1 필링막(541), 제2 필링막(542) 및 층간 절연막(400)은 평탄화 공정에 의해서 동일한 평면을 가질 수 있다. 단, 이에 제한되는 것은 아니다. 챔퍼링 공정에 의해서 제1 일함수 조절막(531), 제2 일함수 조절막(532), 제1 필링막(541) 및 제2 필링막(542)의 상면이 낮아지고, 제1 게이트 트렌치(TG1) 및 제2 게이트 트렌치(TG2)의 나머지 부분을 도시되지 않은 캡핑막이 채울수도 있다.
상기 도 1 내지 도 25에서는 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process))을 통해서 게이트 전극이 형성되는 것을 설명하였으나, 이에 제한되는 것은 아니다.
즉, 도 1 내지 도 9의 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)가 실제로 더미 게이트가 아닌 리얼 게이트로 사용되는 것도 가능할 수 있다. 이러한 경우에는 추후에 제1 더미 게이트 구조체(DG1) 및 제2 더미 게이트 구조체(DG2)가 제거되는 공정이 필요하지 않을 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 상술한 설명의 공정에 의해서 효율적인 베이크 공정을 수행할 수 있다. 이를 통해서, 트렌치의 표면에 위치한 불순물을 더욱 잘 제거할 수 있고, 이에 따라 후속되는 에피성장 공정을 더욱 효율적으로 수행할 수 있다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법의 소스/드레인 형성 공정의 효율이 매우 높아질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1: 핀형 패턴 100: 기판
DG1, DG2: 더미 게이트 구조체 211, 221: 더미 게이트 절연막
201, 202: 더미 게이트 전극 221, 222: 더미 게이트 캡핑막
231, 232: 스페이서 T: 트렌치
50: 불순물 P1: 제1 구간
P2: 제2 구간 Pg: 성장 구간
60: 공급 가스 70: 반응물
W: 웨이퍼 10: 스테이지
S1: 제1 서브 구간 S2: 제2 서브 구간
C1: 제1 사이클 C2: 제2 사이클
P3: 제3 구간 P4: 제4 구간
300: 소스/드레인 400: 층간 절연막
TG1, TG2: 게이트 트렌치 501, 502: 게이트 구조체
511, 512: 계면막 521, 522: 고유전율막
531, 532: 일함수 조절막 541, 542: 필링막

Claims (12)

  1. 기판 상에 더미 게이트 전극을 형성하고,
    상기 더미 게이트 전극의 측면에 트렌치를 형성하고,
    상기 트렌치의 불순물을 제거하는 베이크 공정을 수행하고,
    상기 트렌치에 소스/드레인을 형성하는 것을 포함하되,
    상기 베이크 공정은 제1 단계와, 상기 제1 단계 후의 제2 단계를 포함하고,
    상기 제1 단계 동안에 상기 기판이 배치되는 공기압은 상기 제2 단계 동안에 상기 기판이 배치되는 공기압과 서로 다르고,
    상기 베이크 공정은 상기 기판을 회전시키는 스테이지 상에 상기 기판을 배치한 상태에서 수행되되, 상기 제1 단계 동안의 상기 기판의 분당 회전수는 상기 제2 단계 동안의 상기 기판의 분당 회전수와 서로 다른 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 단계 동안의 공기압은 상기 제2 단계 동안의 공기압보다 큰 반도체 장치 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 단계 동안의 상기 기판의 분당 회전수는 상기 제2 단계 동안의 상기 기판의 분당 회전수보다 큰 반도체 장치 제조 방법.
  4. 제1 항에 있어서,
    상기 베이크 공정은 H2 가스를 공급하는 것을 포함하고,
    상기 제1 단계 동안의 상기 H2 가스의 유량은 상기 제2 단계 동안의 H2 가스의 유량과 서로 다른 반도체 장치 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 단계는 제1 서브 단계와, 상기 제1 서브 단계 이후의 제2 서브 단계를 포함하고,
    상기 제1 서브 단계 동안의 상기 기판의 분당 회전수는 상기 제2 서브 단계 동안의 상기 기판의 분당 회전수와 서로 다른 반도체 장치 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 서브 단계 동안의 상기 기판의 분당 회전수는 상기 제2 서브 단계 동안의 상기 기판의 분당 회전수보다 작은 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 단계 동안에서 상기 트렌치 표면의 불순물과 H가 반응하여 생성물을 형성하고,
    상기 제2 단계 동안에서 상기 생성물이 상기 기판에서 탈착되는 것을 더 포함하는 반도체 장치 제조 방법.
  8. 제7 항에 있어서,
    상기 생성물은 O2, CH4 및 H2O 중 적어도 하나를 포함하는 반도체 장치 제조 방법.
  9. 제7 항에 있어서,
    상기 생성물은 x, y 및 z는 자연수인 SixCyOz를 포함하는 반도체 장치 제조 방법.
  10. 제1 항에 있어서,
    상기 베이크 공정은 상기 제1 및 제2 단계를 포함하는 제1 사이클과,
    제3 단계 및 상기 제3 단계 후의 제4 단계를 포함하는 제2 사이클을 포함하되,
    상기 제3 단계 동안에 상기 기판이 배치되는 공기압은 상기 제4 단계 동안에 상기 기판이 배치되는 공기압과 서로 다른 반도체 장치 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 사이클 동안의 상기 기판의 회전 방향은 상기 제2 사이클 동안의 상기 기판의 회전 방향과 서로 다른 반도체 장치 제조 방법.
  12. 제1 항에 있어서,
    상기 베이크 공정 및 상기 소스/드레인 형성은 인시츄(in-situ)로 수행되는 반도체 장치 제조 방법.
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