TWI505349B - 製造半導體裝置之方法 - Google Patents

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Jung-Shik Heo
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Description

製造半導體裝置之方法
實例實施例係關於製造半導體裝置之方法。更特定言之，實例實施例係關於製造展示高效能且包括超小尺寸電晶體之半導體裝置的方法。
圖案之小型化可為形成高度整合式半導體裝置之基本因素。現今，已製造出可具有高操作速度且具有(例如)約40 nm或更小之閘極長度的超小尺寸半導體裝置。
對於包括具有高操作速度之電晶體之超小尺寸半導體裝置而言，設置於閘極電極下之通道區域的面積與習知半導體裝置之設置於閘極電極下之通道區域的面積相比可相當小。行進穿過通道區域之電子或電洞的遷移率可能很大程度上受(例如)對該通道區域施加之應力的影響。因此，已廣泛進行有關最優化施加至通道區域之應力的強度的各種研究及有關改良半導體裝置之操作速度的各種研究。
對於包括矽基板作為通道之半導體裝置而言，電洞遷移率可小於電子遷移率。因此，在設計整合式半導體電路裝置時，提高將電洞用作載子之p通道MOS電晶體的操作速度可能很重要。
對於p通道MOS電晶體而言，可藉由將單軸壓縮應力施加至通道區域來提高電洞遷移率。為了解釋將壓縮應力施加至通道區域的一種手段，圖1中圖解闡釋p-MOS電晶體之橫截面圖形式之一例示性示意性構造。
參看圖1，在矽基板1上，可形成對應於通道區域之閘極絕緣層2及閘極電極3。在閘極電極2之兩側面部分處之基板1中，可形成用於界定通道區域之p型擴散區域1a及1b。在閘極電極3之側壁上，可形成側壁間隔件3A及3B。
擴散區域1a及1b可分別充當MOS電晶體之源極與汲極之延伸區域。移動經過閘極電極3下之通道區域的電洞之流動可由施加至閘極電極3之閘極電壓控制。
又參看圖1，可在側壁間隔件3A及3B之兩個外部側處之矽基板1中形成矽鍺(SiGe)混合晶體層1A及1B。在SiGe混合晶體層1A及1B中，可形成分別接觸擴散區域1a及1b之p型源極區域及p型汲極區域。
對於具有圖1中所圖解闡釋之構造的MOS電晶體而言，由於SiGe混合晶體層1A及1B可具有比矽基板1大之晶格常數，因此可在SiGe混合晶體層1A及1B中形成壓縮應力(如由箭頭「a」表示)。因此，可在SiGe混合晶體層1A及1B中產生大致垂直於矽基板1之表面部分且由箭頭「b」表示之彎曲應力。
因為可經由自矽基板1之磊晶生長製程形成SiGe混合晶體層1A及1B，所以可根據SiGe混合晶體層1A及1B之應力(如由箭頭「b」表示)而在矽基板之通道區域中在垂直方向上產生彎曲應力(如由箭頭「c」表示)。另外，可類似於上文所描述之通道區域中之彎曲應力產生單軸壓縮應力(如由箭頭「d」表示)。
對於圖1中之MOS電晶體而言，可藉由將單軸壓縮應力施加至該通道區域而使構成通道區域之矽晶體的對稱性質局部地變形。根據對稱性質的改變，重電洞之價帶與輕電洞之價帶可不相連且通道區域中之電洞遷移率可提高，且由此電晶體之操作速度可提高。歸因於通道區域中之應力的局部分離而造成之電洞遷移率的提高及電晶體操作速度的所得改良可尤其展示於具有約50 nm或更小之閘極長度的超小尺寸半導體裝置中。
在2006年12月7日公開之韓國專利第10-0657395 B1號中，在第5頁，第1至22行，參看圖1揭示了有關上文所描述技術之背景的詳細描述。
圖2為具有另一結構之p-MOS電晶體的橫截面圖。
在圖2中，圖解闡釋包括罩蓋層40之MOS電晶體，該罩蓋層40具有用以防止SiGe混合晶體層35之消耗或損耗的矽刻面(Si刻面)。
參看圖2，為了在SiGe混合晶體層35上形成包括矽刻面之罩蓋層40，可在執行矽之磊晶生長製程的同時引入大量氯化氫(HCl)以形成包括傾斜側壁之罩蓋層40。然而，當供應大量氯化氫時，很可能在包括矽刻面之罩蓋層40處產生坑洞。另外，在執行磊晶生長製程時之矽之生長速率可歸因於氯化氫的引入而大幅降低。
在此情況下，可提高處理溫度以充分提高層的生長速率。當提高處理溫度時，可歸因於熱預算而產生缺陷。
實例實施例提供包括簡單製程且阻止坑洞缺陷產生之製造半導體裝置之方法，且由此製造之半導體裝置可包括具有一改良效能之一MOS電晶體。
根據實例實施例，提供一種製造一半導體裝置之方法。在該方法中，在一半導體基板上形成一閘極電極。在該閘極電極上形成一側壁間隔件。部分地蝕刻處在該側壁間隔件之兩側的該半導體基板之一部分以形成一溝槽。在該溝槽中形成一SiGe混合晶體層。在該SiGe混合晶體層上形成一矽層。使用根據該矽層之一面之一晶體方向而具有不同蝕刻速率之一蝕刻溶液而部分地蝕刻該矽層之一部分，以形成包括具有一(111)傾斜面之一矽刻面(Si刻面)的一罩蓋層。
在實例實施例中，可進一步執行將雜質摻雜至罩蓋層及該罩蓋層之兩側處的基板中以形成源極/汲極雜質摻雜區域之製程。
在實例實施例中，可形成該矽層以便其具有一大於該罩蓋層之厚度。
在實例實施例中，可使用一磊晶生長製程形成該矽層。
在實例實施例中，可執行該磊晶生長製程以形成具有一具有一垂直傾斜之側壁的該矽層。
在實例實施例中，用於蝕刻該矽層之該蝕刻溶液可具有比針對其他面之蝕刻速率慢的針對該(111)面之一蝕刻速率。
在實例實施例中，用於蝕刻該矽層之該蝕刻溶液可包括一-OH官能基。
在實例實施例中，該蝕刻溶液可包括氫氧化銨(NH4 OH)及氫氧化四甲銨(TMAH)中之至少一者。
在實例實施例中，可在開始蝕刻接觸該基板之該矽層時停止該矽層以及該矽層之該(111)面之蝕刻製程。
在實例實施例中，可進一步執行一在該罩蓋層上形成一金屬矽化物之製程。
在實例實施例中，在該基板之一上部表面與該溝槽之間的角度可在約40°至約90°之範圍內。
在實例實施例中，可形成SiGe晶體層以填充該溝槽之一內部部分。
在實例實施例中，可藉由使用氧化矽形成該側壁間隔件。
在實例實施例中，可在形成該矽層之後移除該側壁間隔件以暴露該矽層之一側壁部分。
根據實例實施例，提供一種製造一電晶體之方法。在該方法中，在一半導體基板上分別形成一n型閘極電極及一p型閘極電極。在該n型閘極電極及該p型閘極電極上分別形成一第一側壁間隔件及一第二側壁間隔件。部分地蝕刻處在形成於該p型閘極電極中之該第二側壁間隔件之兩側的該半導體基板之一部分以形成一溝槽。在該溝槽中形成一SiGe混合晶體層。在該SiGe混合晶體層上形成一矽層。使用根據該矽層之一面之一晶體方向而具有不同蝕刻速率之一蝕刻溶液而部分地蝕刻該矽層之一部分，以形成包括具有一(111)傾斜面之一矽面(Si刻面)的一罩蓋層。在該p型閘極電極之兩側處之該基板中形成一p型雜質摻雜區域。在該n型閘極電極之兩側處之該基板中形成一n型雜質摻雜區域。
在實例實施例中，可進一步執行一形成覆蓋該n型閘極電極、該p型閘極電極及該基板之若干表面的一鈍化層的製程。
在實例實施例中，可使用氮化矽形成該鈍化層。
在實例實施例中，可形成該矽層以便其具有一大於該罩蓋層之厚度。
在實例實施例中，用於蝕刻該矽層之蝕刻溶液可具有比針對其他面之蝕刻速率慢的針對該(111)面之一蝕刻速率。
在實例實施例中，用於蝕刻該矽層之蝕刻溶液可包括一-OH官能基。
根據實例實施例，可製造一在一SiGe混合晶體層上包括一罩蓋層之半導體裝置，該罩蓋層包括具有一(111)面之一矽刻面。因為該SiGe混合晶體層及該罩蓋層，所以可提高該半導體裝置之一電洞遷移率。該罩蓋層可在不在一高溫下執行一熱處理的情況下形成且可不接收一熱預算。另外，可極少在該罩蓋層中產生一坑洞缺陷。因此，可獲得一展示改良之電性質之半導體裝置。
藉由參看所附圖式詳細描述例示性實施例，對於熟習此項技術者而言特徵將變得更顯而易見。
於2010年2月12日在韓國智慧財產局申請且題為「製造半導體裝置之方法(Methods of Manufacturing Semiconductor Devices)」之韓國專利申請案第10-2010-0013123號之全文以引用方式併入本文中。
在下文中將參看展示一些實例實施例之隨附圖式更充分地描述各種實例實施例。然而，本發明概念可以許多不同形式體現，且不應解釋為限於本文中所闡述之實例實施例。事實上，提供此等實例實施例以便此描述透徹且完整，且將本發明概念之範疇充分地傳達給熟習此項技術者。在諸圖中，出於清晰起見可放大層及區域之尺寸及相對尺寸。
應理解，當一元件或層被稱為「在另一元件或層上」、「連接至另一元件或層」或「耦接至另一元件或層」時，其可直接位於另一元件或層上、連接至或耦接至另一元件或層，或可存在介入元件或層。相比而言，當一元件被稱為「直接在另一元件或層上」、「直接連接至另一元件或層」或「直接耦接至另一元件或層」時，不存在介入元件或層。在全文中相同數字指代相同元件。如本文中所使用，術語「及/或」包括相關聯之所列項目中之一或多者的任何及所有組合。
應理解，雖然可在本文中使用術語第一、第二、第三等等來描述各種元件、組件、區域、層及/或區，但此等元件、組件、區域、層及/或區不應受此等術語限制。此等術語僅用以區分一元件、組件、區域、層或區與另一區域、層或區。因此，在不脫離本發明概念之教示的情況下，可將下文所論述之第一元件、組件、區域、層或區稱為第二元件、組件、區域、層或區。
為了便於描述，本文中可使用空間相對術語，諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」及其類似術語來描述如圖式中所圖解闡釋之一個元件或特徵與另外一或多個元件或特徵的關係。應理解，該等空間相關術語意欲涵蓋使用或操作中之裝置之除圖中所描繪之定向以外的不同定向。舉例而言，若將圖中之裝置翻轉，則描述為在其他元件或特徵「下方」或「之下」之元件接著將定向於其他元件或特徵「上方」。因此，例示性術語「下方」可涵蓋上方及下方兩種定向。可以其他方式定向裝置(旋轉90度或處於其他定向)，且可相應地解釋本文中所使用之空間相關描述詞。
本文中所用之術語僅出於描述特定例示性實施例之目的且不欲限制本發明概念。如本文中所使用，單數形式「一」及「該」意欲亦包括複數形式，除非上下文另有清晰指示。應進一步理解，術語「包含」在用於本說明書中時指定所敍述之特徵、整數、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。
本文中參看橫截面圖解闡釋而描述實例實施例，該等橫截面圖解闡釋為理想化實例實施例(及中間結構)之示意性圖解闡釋。因而，預期由於(例如)製造技術及/或容差而存在該等圖解闡釋之形狀的變化。因此，實例實施例不應被解釋為限於本文中所圖解闡釋之區域之特定形狀，而是將包括(例如)由於製造而造成的形狀之偏差。圖中所圖解闡釋之區域實質上為示意性的，且該等區域之形狀並不意欲圖解闡釋裝置之區域之實際形狀且並不意欲限制本發明概念之範疇。
除非另外定義，否則本文中所使用之所有術語(包含技術及科學術語)具有與一般熟習本發明概念所屬技術者通常所理解之意義相同的意義。應進一步理解，諸如在一般使用之詞典中所定義之彼等術語應解釋為具有與在此說明書及相關技術之情境中與該等術語之含義一致的含義，且不應以一理想化或過於正式之意義來解釋，除非本文中明確地如此定義。
在下文中，將詳細解釋有關製造半導體裝置之方法的實例實施例。
圖3至圖8為用於解釋根據實例實施例之形成MOS電晶體之方法的橫截面圖。
參看圖3，可在半導體基板100中形成裝置隔離層105以將該半導體基板100劃分成作用區域及非作用區域。
可藉由淺溝槽隔離(STI)製程形成裝置隔離層105。特定言之，可蝕刻基板100之一部分以形成用於裝置隔離之溝槽。在用於裝置隔離之溝槽之表面上，可形成薄的熱氧化層。接著，可藉助於化學氣相沈積(CVD)製程或高密度電漿(HDP)CVD製程而用氧化矽填充用於裝置隔離之溝槽的內部部分，且可執行平坦化製程。
在半導體基板100上，可形成閘極介電層110。閘極介電層110可包括氧化矽(SiO2 )層、氧化鉿(HfO2 )層、氧化鉭(Ta2 O3 )層及ONO(氧化物/氮化物/氧化物)層中之至少一者。在閘極介電層110上，可形成用於形成閘極電極120之導電層。可藉助於CVD製程或原子層沈積(ALD)製程來形成導電層。可圖案化該導電層以形成閘極電極120。
可用於閘極電極之形成材料的實例可包括(例如)氮化鈦(TiN)、鈦/氮化鈦(Ti/TiN)、氮化鎢(WN)、鎢/氮化鎢(W/WN)、氮化鉭(TaN)、鉭/氮化鉭(Ta/TaN)、氮化鈦矽(TiSiN)及氮化鎢矽(WSiN)。
在閘極電極120之側壁部分上，可形成氧化物層間隔件125。
參看圖4，可將閘極電極120之側壁上的氧化物層間隔件125用作蝕刻遮罩來蝕刻半導體基板100以形成溝槽130。SiGe混合晶體層可在隨後製程中形成於溝槽130內。因此，可將溝槽130形成為與待形成之SiGe混合晶體層具有相同之形狀。
可將溝槽130形成為在半導體基板100之上部表面及/或平行於該上部表面之平面與溝槽130之傾斜表面之間獲得約40°至約90°之角度θ，例如，如圖4中所展示。該角度可為約40°至約80°。舉例而言，當θ為50°時，可實際上達成彎曲系統之構造。可將溝槽形成為使諸角度具有同一值。或者，可將溝槽形成為在半導體基板100之上部表面與溝槽130之傾斜表面之間具有複數個角度。SiGe混合晶體層可填充溝槽之內部部分以構成彎曲系統以使得壓縮應力可施加至通道區域。
如上文所描述，可將壓縮應力施加至通道區域且可使構成通道區域之矽晶體的對稱性質局部地變形。在此情況下，在不意欲以此理論加以約束之情況下，重電洞之價帶及輕電洞之價帶可不相連，且經過通道區域之電洞遷移率可提高且電晶體之操作速度可得以改良。
根據實例實施例，可在可形成有n型電晶體及p型電晶體之每一區域中形成溝槽130。可僅在包括n型及p型電晶體之區域中之一類區域中形成溝槽130。
參看圖5，可執行使用SiGe生長核之磊晶生長製程以在溝槽130中形成SiGe混合晶體層135。當形成SiGe混合晶體層135時，歸因於SiGe混合晶體層135與半導體基板100的晶格常數之差異而造成之單軸壓縮應力可施加至裝置區域中之閘極電極下的通道區域。因此，大的壓縮應力可施加至閘極電極下之通道區域，且電子遷移率及電洞遷移率可提高。特定言之，電洞遷移率可大幅提高。
在形成SiGe混合晶體層135時，可同時引入SiGe源氣體及氯化氫(HCl)氣體以控制SiGe混合晶體層135之生長速率。可形成SiGe混合晶體層135以完全地填充溝槽130之內部部分。
因為SiGe混合晶體層135可成為源極區域及/或汲極區域，所以可在執行磊晶生長製程時原位添加p型雜質或n型雜質。或者，可在形成SiGe混合晶體層135之後將p型雜質或n型雜質摻雜至SiGe混合晶體層135中。由此形成之SiGe混合晶體層135可成為源極/汲極雜質區域。
參看圖6，在形成SiGe混合晶體層135之後，可執行使用矽生長核之磊晶生長製程以在SiGe混合晶體層135上形成磊晶矽層140。
可將磊晶矽層140形成為具有傾斜側壁。亦即，可將磊晶矽層140形成為具有關於基板100之上部表面成一個定角度的磊晶矽層140之傾斜側壁，且因此可不要求用以形成矽刻面之生長製程。相應地，可不要求用於形成矽刻面的獨立製程條件。
因此，在形成磊晶矽層140期間，可不引入用於控制磊晶生長製程之生長速率以便形成傾斜側壁的氯化氫。當氯化氫在磊晶生長製程期間使用時，磊晶矽層140之生長速率可大幅降低。根據實例實施例，在不意欲以此理論加以約束之情況下，可不使用氯化氫且因此磊晶矽層140可更快速地生長。由於磊晶矽層140可生長得足夠快，因此可省略在高溫下執行之用以提高磊晶矽層140之生長速率的製程。磊晶矽層140可容易地在低溫下生長。
因此，一般在磊晶矽層140中藉由使用過量氯化氫產生之坑洞現象可在形成磊晶矽層140期間得以抑制。另外，磊晶矽層140可在低溫下生長，且因此在高溫下執行磊晶生長製程時出現之熱問題可根據實例實施例而得以解決。
可經由隨後執行之濕式蝕刻製程來將磊晶矽層140處理成包括矽刻面之矽罩蓋層。因此，可將磊晶矽層140形成至大於待形成之目標矽罩蓋層之厚度的厚度。詳言之，可將磊晶矽層140形成為具有約500埃至約1,000埃之厚度。
參看圖7，可移除氧化物層間隔件125以暴露磊晶矽層140之側壁。可使用根據磊晶矽層140之面之晶體方向而具有不同蝕刻速率的蝕刻溶液以濕式方式蝕刻磊晶矽層140。特定言之，可使用與待蝕刻之其他面相比具有用於(111)面之相對較低之蝕刻速率的蝕刻溶液來執行該濕式蝕刻。可形成具有(111)面之矽刻面的矽罩蓋層145。矽罩蓋層145之(111)面可為(例如)根據密勒(Miller)指數之(111)傾斜面。
濕式蝕刻溶液可為包括-OH官能基之蝕刻溶液。可用於濕式蝕刻之溶液的實例可包括氫氧化銨(NH4 OH)、氫氧化四甲銨(TMAH)等。當使用該等濕式蝕刻溶液中之一種來蝕刻磊晶矽層140時，可緩慢地蝕刻該磊晶矽層140之(111)面，而可快速地蝕刻(100)面。可將磊晶矽層140之側壁蝕刻成具有傾斜面，且包括具有(111)面之矽刻面之矽罩蓋層145可以圖7中所圖解闡釋之方式形成。
針對磊晶矽層140之(111)面之蝕刻製程可在接觸半導體基板100之磊晶矽層140受到蝕刻時停止。
可根據上文所描述之製程在不產生涉及坑洞或熱問題之問題的情況下形成具有(111)面之矽罩蓋層145。另外，可抑制底層SiGe混合晶體層135之磨損且因此可形成正常源極/汲極區域。在不意欲以此理論加以約束之情況下，由於矽罩蓋層145具有(111)面，因此可在維持精確的摻雜角度的同時將用於形成輕微摻雜汲極(LDD)結構之雜質或光環雜質摻雜至矽罩蓋層145中。此外，當金屬矽化物層形成於源極/汲極區域上以降低該等源極/汲極區域之電阻時，可容易地進行該金屬矽化物層之形成製程。
參看圖8，可藉由部分地蝕刻矽罩蓋層145之上部表面的一部分來形成罩蓋層圖案150。可使用罩蓋層圖案150之矽刻面之傾斜角度來將雜質摻雜至罩蓋層圖案150中，以形成輕微摻雜的源極/汲極雜質區域160及高度摻雜的源極/汲極雜質區域。可在鄰近SiGe混合晶體層135之側表面的半導體基板100中形成輕微摻雜的源極/汲極雜質區域160。可在SiGe混合晶體層135及罩蓋層圖案150中形成高度摻雜的源極/汲極雜質區域。經由上文所描述之製程，可獲得包括輕微摻雜的源極/汲極雜質區域160及高度摻雜的源極/汲極雜質區域的源極/汲極區域之LDD結構。
或者，可根據裝置之要求使用矽刻面之傾斜角度來將光環雜質摻雜至基板100、罩蓋層圖案150及SiGe混合晶體層135中。
如在上文之製造方法中所描述，在不意欲以此理論加以約束之情況下，具有矽刻面之罩蓋層圖案150可藉由不引入過量氯化氫之製程或藉由不施加高溫之製程來形成。因此，由氯化氫及熱損傷引起之坑洞缺陷可得以最小化。
圖9至圖18為根據實例實施例之用於解釋製造半導體裝置之方法的橫截面圖，該半導體裝置包括具有改良之效能的MOS電晶體。
參看圖9，可在半導體基板200上形成裝置隔離層205以將該基板200劃分成作用區域及非作用區域。半導體基板200可經劃分成可形成有n-MOS電晶體之區域A及可形成有p-MOS電晶體之區域B。
在MOS電晶體中，當SiGe混合晶體層形成於通道層之兩側處時可改良電洞遷移率。因此，n-MOS電晶體之效能可比pMOS電晶體之效能改良得更多。根據一些實施例，包括有包括SiGe混合晶體層及矽刻面之罩蓋層的半導體裝置可僅在p-MOS區域中形成以有效地達成本發明之精神。
可使用由淺溝槽隔離(STI)製程形成裝置隔離層205。詳言之，可蝕刻基板200之一部分以形成用於隔離裝置之溝槽且接著，可在用於隔離裝置之該溝槽的表面部分上形成薄的熱氧化層。接著，可使用CVD製程或HDP製程用氧化矽填充用於隔離裝置之溝槽的內部部分，且可平坦化該基板。
可在經平坦化之半導體基板200上形成閘極介電層210。閘極介電層210可包括氧化矽(SiO2 )層、氧化鉿(HfO2 )層、氧化鉭(Ta2 O5 )層及ONO(氧化物/氮化物/氧化物)層中之至少一者。在閘極介電層210上，可形成用於形成閘極電極215之導電層。可使用CVD製程或原子層沈積(ALD)製程來形成導電層。
可用於閘極電極215之導電材料的實例可包括氮化鈦(TiN)、鈦/氮化鈦(Ti/TiN)、氮化鎢(WN)、鎢/氮化鎢(W/WN)、氮化鉭(TaN)、鉭/氮化鉭(Ta/TaN)、氮化鈦矽(TiSiN)及氮化鎢矽(WSiN)。硬式光罩220可在必要之情況下形成於閘極電極215上。接著，可將硬式光罩用作蝕刻遮罩來圖案化導電層以形成包括閘極電極215及硬式光罩220之閘極電極結構。亦即，用於n-MOS電晶體之閘極電極結構可形成於n-MOS區域中，且用於p-MOS電晶體之閘極電極結構可形成於p-MOS區域中。
參看圖10，可形成覆蓋半導體基板200之鈍化層225及包括215及220之閘極電極結構。可使用氮化矽形成鈍化層225。在鈍化層225上，可沈積有氧化矽層且接著，可各向異性地蝕刻該氧化矽層以形成側壁間隔件230。在形成側壁間隔件230後，可僅在n-MOS區域中形成源極/汲極雜質區域233。
雖然未在圖10中圖解闡釋，但可在於隨後之製程中形成SiGe混合晶體層之後形成n-MOS源極/汲極雜質區域。亦即，用於形成n-MOS源極/汲極雜質區域之製程的順序可改變。舉例而言，當n-MOS源極/汲極雜質區域233受到在形成SiGe混合晶體層期間所施加之溫度的影響時，可在形成SiGe混合晶體層之後形成nMOS源極/汲極雜質區域233。
參看圖11，可形成用於暴露p-MOS區域但覆蓋n-MOS區域之光阻層235。
可藉由將閘極電極215之側壁間隔件230用作蝕刻遮罩來蝕刻基板200以形成溝槽240，溝槽240形成於p-MOS區域中(亦即，B區域中)之半導體基板200上。可將溝槽240形成為在基板200之上部表面與溝槽240之傾斜表面之間具有約40°至約90°之角度θ。此外，該角度可為約40°至約80°。舉例而言，當角度θ為56°時，可有效的形成彎曲系統。可將溝槽形成為在半導體基板200之上部表面與溝槽240之傾斜表面之間僅具有一個傾斜角度。或者，雖然未在圖11中圖解闡釋，但可將溝槽形成為在半導體基板200之上部表面與溝槽240之傾斜表面之間具有複數個傾斜角度。在此情況下，可用SiGe混合晶體層填充溝槽240之內部部分以形成彎曲系統以便可將壓縮應力施加至通道區域。
參看圖12，可執行使用SiGe生長核之磊晶生長製程以在形成於p-MOS區域中之半導體基板200中的溝槽240內形成SiGe混合晶體層245。在形成SiGe混合晶體層245後，歸因於SiGe混合晶體層245之晶格常數與半導體基板200之晶格常數的差異而造成之單軸壓縮應力可施加至設置於p-MOS區域中之閘極電極215下的通道區域。在此情況下，可將大的壓縮應力施加至閘極電極215下之通道區域以提高電洞遷移率。根據一些實施例，可在p-MOS區域中形成SiGe混合晶體層245，且可提高形成之pMOS電晶體的電洞遷移率以顯著地改良裝置屬性。
在不意欲以此理論加以約束之情況下，由SiGe混合晶體層245產生之壓縮應力可局部地改變構成通道區域之矽晶體的對稱性質。因此，重電洞之價帶與輕電洞之價帶可不相連，且經由通道區域之電洞遷移率可提高以改良電晶體之操作速度。
可藉由將SiGe源氣體與氯化氫氣體一起引入來控制SiGe混合晶體層245之生長速率。另外，可藉由改變製程溫度來控制生長速率。因此，可藉由適當地控制兩個製程條件來確定生長速率。可形成SiGe混合晶體層245以便完全地填充溝槽240之內部部分。
可在約400℃至約550℃之溫度下執行SiGe混合晶體層245的形成製程。可使用Si氣體材料矽烷(SiH4 )氣體及Ge氣體材料鍺烷(GeH4 )氣體與氯化氫一起作為催化氣體來執行磊晶生長製程。
在執行用於形成SiGe混合晶體層245之磊晶生長製程期間當Si之(100)面或(111)面在溝槽之底部部分或側壁部分處暴露時，可獲得幾乎不包括晶體缺陷之SiGe混合晶體層245。因此，當溝槽240包括傾斜側壁部分時，可容易地形成具有所要形狀之SiGe混合晶體層245。
填充溝槽之內部部分的SiGe混合晶體層245可用以將歸因於SiGe混合晶體層245與半導體基板200的晶格常數之差異造成之單軸壓縮應力施加至設置於p-MOS區域中之閘極絕緣層210下的通道區域。因此，可將溝槽理想地形成為具有可使應力集中至通道區域上的結構。
SiGe混合晶體層245可在隨後製程中成為源極/汲極區域。因此，可在執行磊晶生長製程時原位添加p型雜質以獲得源極/汲極雜質摻雜區域。或者，可先形成SiGe混合晶體層245且接著，可將p型雜質摻雜至該SiGe混合晶體層245中。
參看圖13，可藉由使用矽生長核執行磊晶製程來形成磊晶矽層250。
可將磊晶矽層250形成為具有垂直側壁。亦即，可不使磊晶矽層250生長至形成矽刻面以致在基板之上部表面與磊晶矽層150之側壁之間形成特定角度。因此，可不要求獨立的製程條件以形成矽刻面。
因而，在形成磊晶矽層250期間，可不執行用於控制磊晶生長速率以形成傾斜側壁之氯化氫的引入製程。在不意欲以此理論加以約束之情況下，因為可省略可大幅降低磊晶生長速率的氯化氫之引入製程，所以可以更快的生長速率形成磊晶矽層250。另外，因為磊晶矽層250可以足夠快的速率生長，所以可省略在高溫下用以提高生長速率之製程。因此，可容易地在低溫下形成磊晶矽層250。
當在形成磊晶矽層250期間引入氯化氫時，可在磊晶矽層250中產生坑洞缺陷。然而，在不意欲以此理論加以約束之情況下，根據實例實施例在形成磊晶矽層250的同時可不引入氯化氫，因而可抑制坑洞缺陷。另外，由於磊晶矽層250可在低溫下生長，因此可避免在高溫下執行生長製程的同時可能產生的問題。
可經由隨後之濕式蝕刻製程來將磊晶矽層250處理成具有矽刻面之矽罩蓋層。可將磊晶矽層250形成為具有比目標矽罩蓋層大之厚度。磊晶矽層250可生長至在約500埃至約1,000埃之範圍內的厚度。
磊晶矽層250之晶體生長可自SiGe混合晶體層245之上部表面開始。
參看圖14，可移除形成於閘極電極215之側壁上之側壁間隔件230。接著，可暴露出磊晶矽層250之側壁部分。
接著，磊晶矽層250可經濕式蝕刻以形成包括具有(111)面之矽刻面的矽罩蓋層255。可使用根據磊晶矽層250之面的晶體方向而具有不同蝕刻速率的蝕刻溶液來執行濕式蝕刻。對於磊晶矽層250之(111)面，可使用具有比針對其他面之蝕刻速率低之蝕刻速率的蝕刻溶液。
特定而言，濕式蝕刻溶液可包括-OH官能基。濕式蝕刻溶液可包括NH4 OH、TMAH等。當使用上文描述之濕式蝕刻溶液中之一者時，磊晶矽層250之側壁部分可經蝕刻成具有傾斜面。因此，可(例如)如圖14中所圖解闡釋之方式形成包括具有(111)面之矽刻面的矽罩蓋層255。
在執行用於形成矽罩蓋層255之蝕刻製程期間，該蝕刻製程可在接觸半導體基板200之磊晶矽層250與磊晶矽層250之(111)面一起開始經受蝕刻時停止。
在不意欲以此理論加以約束之情況下，可根據上文所描述之製程在不產生任何坑洞缺陷或熱預算的情況下形成具有(111)面之矽罩蓋層255。另外，可抑制底層SiGe混合晶體層245之磨損，且因此可獲得正常的p-MOS電晶體之源極/汲極區域。由於矽罩蓋層255可包括(111)面，因此可在隨後之用於形成LDD結構的雜質摻雜製程或光環雜質摻雜製程中以精確角度執行雜質摻雜製程。
可使用光阻層(圖中未展示)覆蓋n-MOS區域。可使用矽刻面之傾斜角度來將p型雜質摻雜至pMOS區域中，以形成輕微摻雜的源極/汲極雜質區域265及高度摻雜的源極/汲極雜質區域。可在鄰近SiGe混合晶體層245之側壁部分的p-MOS區域中之半導體基板200中形成輕微摻雜的源極/汲極雜質區域265。可在SiGe混合晶體層245及矽罩蓋層255中形成高度摻雜的源極/汲極雜質區域。可獲得包括輕微摻雜的源極/汲極區域及高度摻雜的源極/汲極區域之LDD結構的源極/汲極區域。
接著，可使用光阻層(圖中未展示)覆蓋p-MOS區域，且可將n型雜質摻雜至n-MOS區域中以形成LDD結構之n型源極/汲極雜質區域268及233。
可使用包括於用於某些裝置之罩蓋層圖案中之矽刻面的傾斜角度來摻雜光環雜質。
包括SiGe混合晶體層245且具有高電洞遷移率之p-MOS電晶體可形成於p-MOS區域中。p-MOS電晶體可包括LDD結構之源極/汲極區域。排除SiGe混合晶體層之n-MOS電晶體可形成於n-MOS區域中。
參看圖15，在完成雜質摻雜製程之後，可使用濕式蝕刻製程移除鈍化層225。在不意欲以此理論加以約束之情況下，由於可自閘極電極215之側壁移除具有相對較高之介電性的鈍化層225，因此可降低在閘極電極215與雜質區域265之間產生之寄生電容。因此，可形成具有改良之電性質之裝置。
在移除鈍化層225之後，可蝕刻矽罩蓋層之上部表面以形成罩蓋層圖案260。在形成罩蓋層圖案260後，源極/汲極金屬矽化物層可在隨後之製程中容易地形成。在不意欲以此理論加以約束之情況下，由於罩蓋層圖案260可在其中少量晶體缺陷或雜質，但可包括大量矽組分，因此與金屬矽化物層之結合力可為良好的。因此，可獲得與罩蓋層圖案260有良好結合力且具有低電阻率之金屬矽化物層。
參看圖16，可使用金屬矽化物形成製程在源極/汲極區域上形成金屬矽化物層270。在p-MOS區域，金屬矽化物層270可在包括矽刻面之罩蓋層圖案260的上部表面上形成。在n-MOS區域中，金屬矽化物層270可在包括雜質摻雜區域之基板200上形成。可藉由使用矽化鎳、矽化鈷等等中之一者來形成金屬矽化物層270。
參看圖17，可形成第一絕緣層間層275以覆蓋半導體基板200及閘極電極215。在第一絕緣層間層275上，可形成蝕刻終止層280。接著，可藉由使用接觸形成製程或鑲嵌製程在第一絕緣層間層275上形成第一金屬佈線285。可使用具有低電阻率之材料(包括銅、鎢等)形成第一金屬佈線285。
參看圖18，可在蝕刻終止層280上形成第二絕緣層間層290。接著，可藉由使用接觸形成製程或鑲嵌製程在第二絕緣層間層290上形成第二金屬佈線295。可使用銅、鎢等來形成第二金屬佈線。可在第二金屬佈線295上形成鈍化層300。
如上文所描述，可使用在不引入大量氯化氫之情況下執行之製程或藉由在不施加高溫之情況下執行之製程來形成包括矽刻面之罩蓋層圖案260。因此，在不意欲以此理論加以約束之情況下，可最小化由氯化氫引起之坑洞缺陷或由高溫引起之熱損傷。
在形成罩蓋層圖案260後，可防止SiGe混合晶體層245之磨損且可形成具有良好品質之金屬矽化物層。另外，可製造出具有改良之電特性的半導體裝置。
前述內容說明實例實施例且不應被解釋為其限制。儘管已描述少許實例實施例，但熟習此項技術者將容易瞭解，在未實質上脫離本發明概念之新穎教示及優勢的情況下，在實例實施例中許多修改係可能的。因此，所有該等修改均意欲包括於如申請專利範圍中所界定之本發明概念之範疇內。在申請專利範圍中，裝置加功能語句意欲涵蓋本文描述為執行所述功能之結構，且不僅涵蓋結構等效物而且亦涵蓋等效結構。因此，應理解，前述內容說明各種實例實施例且不應被解釋為限於所揭示之具體實例實施例，且意欲使對所揭示實例實施例之修改以及其他實例實施例包括於所附申請專利範圍之範疇內。
1．．．矽基板
1a．．．p型擴散區域
1A．．．SiGe混合晶體層
1b．．．p型擴散區域
1B．．．SiGe混合晶體層
2．．．閘極絕緣層
3．．．閘極電極
3A．．．側壁間隔件
3B．．．側壁間隔件
35．．．SiGe混合晶體層
40．．．罩蓋層
100．．．半導體基板
105．．．裝置隔離層
110．．．閘極介電層
120．．．閘極電極
125．．．氧化物層間隔件
130．．．溝槽
135．．．SiGe混合晶體層
140．．．磊晶矽層
145．．．矽罩蓋層
150．．．罩蓋層圖案
160．．．輕微摻雜的源極/汲極雜質區域
200．．．半導體基板
205．．．裝置隔離層
210．．．閘極介電層
215．．．閘極電極
220．．．硬式光罩
225．．．鈍化層
230．．．側壁間隔件
233．．．n-MOS源極/汲極雜質區域
235．．．光阻層
240．．．溝槽
245．．．SiGe混合晶體層
250．．．磊晶矽層
255．．．矽罩蓋層
260．．．罩蓋層圖案
265．．．輕微摻雜的源極/汲極雜質區域
268．．．n型源極/汲極雜質區域
270．．．金屬矽化物層
275．．．第一絕緣層間層
280．．．蝕刻終止層
285．．．第一金屬佈線
290．．．第二絕緣層間層
295．．．第二金屬佈線
300．．．鈍化層
A．．．可形成有n-MOS電晶體之區域
B．．．可形成有p-MOS電晶體之區域
圖1圖解闡釋一例示性p-MOS電晶體之橫截面圖。
圖2圖解闡釋一包括SiGe混合晶體層之例示性p-MOS電晶體之橫截面圖。
圖3至圖8圖解闡釋根據實例實施例之用於解釋形成MOS電晶體之方法的橫截面圖。
圖9至圖18圖解闡釋根據實例實施例之用於解釋製造包括MOS電晶體之半導體裝置之方法的橫截面圖。
200．．．半導體基板
205．．．裝置隔離層
210．．．閘極介電層
215．．．閘極電極
220．．．硬式光罩
233．．．n-MOS源極/汲極雜質區域
245．．．SiGe混合晶體層
260．．．罩蓋層圖案
265．．．輕微摻雜的源極/汲極雜質區域
268．．．n型源極/汲極雜質區域
270．．．金屬矽化物層
275．．．第一絕緣層間層
280．．．蝕刻終止層
285．．．第一金屬佈線
290．．．第二絕緣層間層
295．．．第二金屬佈線
300．．．鈍化層
A．．．可形成有n-MOS電晶體之區域
B．．．可形成有p-MOS電晶體之區域

Claims (18)

  1. 一種製造一半導體裝置之方法，其包含：在一半導體基板上形成一閘極電極；在該閘極電極上形成一側壁間隔件；部分地蝕刻處在該側壁間隔件之兩側的該半導體基板之一部分以形成一溝槽；在該溝槽中形成一SiGe混合晶體層；在該SiGe混合晶體層上形成一矽層；及使用根據該矽層之一面之一晶體方向而具有不同蝕刻速率之一蝕刻溶液而部分地蝕刻該矽層之一部分，以形成包括具有一(111)傾斜面之一矽刻面的一罩蓋層，其中用於蝕刻該矽層之該蝕刻溶液具有比針對其他面之蝕刻速率慢的針對該(111)面之一蝕刻速率。
  2. 如請求項1之方法，其進一步包含將雜質摻雜至該罩蓋層及該罩蓋層之兩側處的該基板中以形成源極/汲極雜質摻雜區域。
  3. 如請求項1之方法，其中將該矽層形成為具有比該罩蓋層大之一厚度。
  4. 如請求項1之方法，其中經由一磊晶生長製程形成該矽層。
  5. 如請求項4之方法，其中執行該磊晶生長製程以形成具有一具有一垂直傾斜之側壁的該矽層。
  6. 如請求項1之方法，其中用於蝕刻該矽層之該蝕刻溶液包括一-OH官能基。
  7. 如請求項6之方法，其中該蝕刻溶液包括氫氧化銨(NH4 OH)及氫氧化四甲銨(TMAH)中之至少一者。
  8. 如請求項1之方法，其中在開始蝕刻接觸該基板之該矽層時停止該矽層以及該矽層之該(111)面的該蝕刻製程。
  9. 如請求項1之方法，其進一步包含在該罩蓋層上形成一金屬矽化物層。
  10. 如請求項1之方法，其中在該基板之一上部表面與該溝槽之間的一角度處在約40°至約90°之一範圍內。
  11. 如請求項1之方法，其中形成該SiGe混合晶體層以填充該溝槽之一內部部分。
  12. 如請求項1之方法，其中藉由使用氧化矽來形成該側壁間隔件。
  13. 如請求項1之方法，其中在形成該矽層之後移除該側壁間隔件以暴露該矽層之一側壁部分。
  14. 一種製造一半導體裝置之方法，該方法包含：在一半導體基板上形成一n型閘極電極及一p型閘極電極；分別在該n型閘極電極及該p型閘極電極上形成一第一側壁間隔件及一第二側壁間隔件；部分地蝕刻處在形成於該p型閘極電極上之該第二側壁間隔件之兩側的該半導體基板之一部分以形成一溝槽；在該溝槽中形成一SiGe混合晶體層；在該SiGe混合晶體層上形成一矽層； 使用根據該矽層之一面之一晶體方向而具有不同蝕刻速率之一蝕刻溶液而部分地蝕刻該矽層之一部分，以形成包括具有一(111)傾斜面之一矽刻面的一罩蓋層；在該p型閘極電極之兩側處之該基板中形成一p型雜質摻雜區域；及在該n型閘極電極之兩側處之該基板中形成一n型雜質摻雜區域，其中用於蝕刻該矽層之該蝕刻溶液具有比針對其他面之蝕刻速率慢的針對該(111)面之一蝕刻速率。
  15. 如請求項14之方法，其進一步包含形成覆蓋該n型閘極電極、該p型閘極電極及該基板之若干表面的一鈍化層。
  16. 如請求項15之方法，其中使用氮化矽來形成該鈍化層。
  17. 如請求項14之方法，其中將該矽層形成為具有比該罩蓋層大之一厚度。
  18. 如請求項14之方法，其中用於蝕刻該矽層之該蝕刻溶液包括一-OH官能基。
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