KR102365109B1 - 집적회로 장치 - Google Patents

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Abstract

집적회로 장치가 개시된다. 집적회로 장치는, 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 제1 핀형 활성 영역; 상기 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되고 상기 제1 핀형 활성 영역과 상기 제1 방향과 다른 제2 방향으로 이격되어 배치되는 제2 핀형 활성 영역; 상기 기판 상에서 상기 제1 및 제2 핀형 활성 영역과 교차하며 상기 제2 방향으로 연장되는 게이트 라인; 상기 제1 핀형 활성 영역 상에서 상기 게이트 라인 일 측에 배치되는 제1 소스/드레인 영역; 및 상기 제2 핀형 활성 영역 상에서 상기 게이트 라인의 일 측에 배치되며, 상기 제1 소스/드레인 영역과 마주보는 제2 소스/드레인 영역을 포함하고, 상기 제1 소스/드레인 영역의 상기 제1 방향에 수직한 단면은, 상기 기판의 상면에 수직한 제3 방향을 따라 연장되는 상기 제1 소스/드레인 영역의 중심선을 기준으로 비대칭 형상을 갖는다.

Description

집적회로 장치{Integrated circuit devices}
본 발명의 기술적 사상은 집적회로 장치에 관한 것으로, 더욱 상세하게는, 핀형 활성 영역을 포함하는 집적회로 장치에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 집적회로 장치의 고집적화에 대한 요구가 증가하고 있다. 집적회로 장치의 다운스케일링에 따라, 트랜지스터의 단채널 효과(short channel effect)가 발생하여 집적회로 장치의 신뢰성이 저하되는 문제가 있다. 단채널 효과를 감소시키기 위하여 핀형 활성 영역을 포함하는 집적회로 장치가 제안되었다. 그러나, 디자인 룰이 감소함에 따라 상기 집적회로 장치의 구성요소들의 크기 및 이들 사이의 거리도 작아진다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 인접한 소스/드레인 영역들 사이의 거리가 작더라도 인접한 소스/드레인 영역들 사이의 전기적 쇼트 발생이 방지될 수 있는 집적회로 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 제1 핀형 활성 영역; 상기 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되고 상기 제1 핀형 활성 영역과 상기 제1 방향과 다른 제2 방향으로 이격되어 배치되는 제2 핀형 활성 영역; 상기 기판 상에서 상기 제1 및 제2 핀형 활성 영역과 교차하며 상기 제2 방향으로 연장되는 게이트 라인; 상기 제1 핀형 활성 영역 상에서 상기 게이트 라인 일 측에 배치되는 제1 소스/드레인 영역; 및 상기 제2 핀형 활성 영역 상에서 상기 게이트 라인의 일 측에 배치되며, 상기 제1 소스/드레인 영역과 마주보는 제2 소스/드레인 영역을 포함하고, 상기 제1 소스/드레인 영역의 상기 제1 방향에 수직한 단면은, 상기 기판의 상면에 수직한 제3 방향을 따라 연장되는 상기 제1 소스/드레인 영역의 중심선을 기준으로 비대칭 형상을 갖는다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 제1 핀형 활성 영역; 상기 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되고 상기 제1 핀형 활성 영역과 상기 제1 방향과 다른 제2 방향으로 이격되어 배치되는 제2 핀형 활성 영역; 상기 기판 상에서 상기 제1 및 제2 핀형 활성 영역과 교차하며 상기 제2 방향으로 연장되는 게이트 라인; 상기 제1 핀형 활성 영역 상에서 상기 게이트 라인 일 측에 배치되는 제1 소스/드레인 영역; 및 상기 제2 핀형 활성 영역 상에서 상기 게이트 라인의 일 측에 배치되며, 상기 제1 소스/드레인 영역과 마주보는 제2 소스/드레인 영역을 포함하고, 상기 제1 소스/드레인 영역은 상기 제2 소스/드레인 영역과 마주보는 제1 측벽과, 상기 제1 측벽에 반대되는 제2 측벽을 포함하고, 상기 제1 소스/드레인 영역의 상기 제1 측벽은, 상기 기판의 상면에 수직한 제3 방향을 따라 연장되는 중심선을 기준으로 상기 제2 측벽과 다른 프로파일을 갖는다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 제1 핀형 활성 영역; 상기 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되고 상기 제1 핀형 활성 영역과 상기 제1 방향과 다른 제2 방향으로 이격되어 배치되는 제2 핀형 활성 영역; 상기 기판 상에서 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역과 교차하며 상기 제2 방향으로 연장되는 게이트 라인; 상기 제1 핀형 활성 영역 상에서 상기 게이트 라인 일 측에 배치되는 제1 소스/드레인 영역; 및 상기 제2 핀형 활성 영역 상에서 상기 게이트 라인의 일 측에 배치되며, 상기 제1 소스/드레인 영역과 마주보는 제2 소스/드레인 영역을 포함하고, 상기 제1 소스/드레인 영역의 상기 제1 방향에 수직한 단면은 상기 기판의 상면에 수직한 제3 방향을 따라 연장되는 중심선을 기준으로 비대칭 형상을 갖고, 상기 제2 소스/드레인 영역의 상기 제1 방향에 수직한 단면은 상기 제3 방향을 따라 연장되는 중심선을 기준으로 대칭 형상을 갖는다.
본 발명의 기술적 사상에 따르면, 제1 소스/드레인 영역의 성장 공정 이후에 제1 소스/드레인 영역의, 제2 소스/드레인 영역과 마주보는 제1 측벽 일부분이 트리밍 공정에 의해 제거됨에 의해, 제1 소스/드레인 영역은 상기 제1 측벽의 일부분이 수직 방향으로 연장되는 비대칭 형상을 가질 수 있고, 이에 따라 제1 소스/드레인 영역이 과성장되거나 제1 및 제2 소스/드레인 영역 사이의 거리가 좁더라도 제1 및 제2 소스/드레인 영역들 사이의 전기적 쇼트 발생이 방지될 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 2는 도 1의 A-A' 선 및 B-B' 선을 따른 단면도이고, 도 3은 도 1의 C-C' 선을 따른 단면도이다.
도 4는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 등가회로도이다.
도 5는 예시적인 실시예들에 따른 집적회로 장치의 레이아웃도이다.
도 6은 도 5의 D-D' 선 및 E-E' 선에 따른 단면도이다.
도 7 내지 도 20은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 A-A' 선 및 B-B' 선을 따른 단면도이고, 도 3은 도 1의 C-C' 선을 따른 단면도이다. 도 1에서는 편의상 집적회로 장치(100)의 일부 구성만이 도시되었다.
도 1 내지 도 3를 참조하면, 기판(110)의 상면(110F1)으로부터 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2)이 돌출되어 배치될 수 있다. 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2)은 기판(110)의 상면(110F1)에 평행한 제1 방향(도 1의 X 방향)을 따라 연장되고, 제2 방향(도 1의 Y 방향)을 따라 이격되어 배치될 수 있다. 기판(110) 상에는 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2)의 양 측벽의 하부(lower portion)를 덮는 소자 분리막(112)이 배치될 수 있다.
예시적인 실시예들에 있어서, 기판(110)은 Si 또는 Ge와 같은 IV 족 반도체, SiGe 또는 SiC와 같은 IV-IV 족 화합물 반도체, 또는 GaAs, InAs, 또는 InP와 같은 III-V 족 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
예시적인 실시예들에서, 제1 핀형 활성 영역(FA1)은 PMOS 트랜지스터를 구성하는 활성 영역일 수 있고, 제2 핀형 활성 영역(FA2)은 NMOS 트랜지스터를 구성하는 활성 영역일 수 있다. 다른 실시예들에서, 제1 핀형 활성 영역(FA1)은 NMOS 트랜지스터를 구성하는 활성 영역일 수 있고, 제2 핀형 활성 영역(FA2)은 PMOS 트랜지스터를 구성하는 활성 영역일 수 있다.
제1 핀형 활성 영역(FA1), 제2 핀형 활성 영역(FA2) 및 소자 분리막(112) 상에는 기판(110)의 상면에 평행한 제2 방향(도 2의 Y 방향)을 따라 연장되는 게이트 구조물(120)이 배치될 수 있다. 게이트 구조물(120)은 제2 방향(Y 방향)을 따라 이격되어 배치되는 제1 핀형 활성 영역(FA1)과 제2 핀형 활성 영역(FA2) 모두와 교차하도록 배치될 수 있다. 게이트 구조물(120)은 게이트 전극(122), 게이트 절연층(124), 및 게이트 캡핑층(126)을 포함할 수 있다.
게이트 전극(122)은 도 1에서 도시된 바와 같이 제2 방향(도 1의 Y 방향)을 따라 연장되는 게이트 라인(GL)에 대응될 수 있다. 게이트 전극(122)은 도핑된 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(122)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 게이트 전극(122)은 일함수 금속 함유층 및 갭필 금속막을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시예들에서, 게이트 전극(122)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
게이트 절연층(124)은 게이트 전극(122)의 바닥면과 측벽 상에서 제2 방향을 따라 연장되도록 배치될 수 있다. 게이트 절연층(124)은 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2)과 게이트 전극(122)과의 사이, 및 게이트 전극(122)과 소자 분리막(112) 상면과의 사이에 개재될 수 있다. 게이트 절연층(124)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(124)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물 (zirconium oxide), 알루미늄 산화물 (aluminum oxide), HfO2 - Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(122) 상에는 게이트 캡핑층(126)이 배치될 수 있다. 게이트 캡핑층(126)은 게이트 전극(122)의 상면을 커버하며 제2 방향(도 1의 Y 방향)을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 게이트 캡핑층(126)은 실리콘 질화물을 포함할 수 있다.
게이트 구조물(120)의 양 측벽 상에는 게이트 스페이서(130)가 배치될 수 있다. 게이트 스페이서(130)는 게이트 구조물(120)의 양 측벽 상에서 게이트 구조물(120)의 연장 방향을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 게이트 스페이서(130)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 탄화질화물(SiCxNy), 실리콘 산화탄화질화물(SiOxCyNz) 또는 이들의 조합을 포함할 수 있다.
게이트 구조물(120)의 양 측의 제1 핀형 활성 영역(FA1)에는 제1 소스/드레인 영역(142)이 배치될 수 있다. 제1 소스/드레인 영역(142)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 구조물(120) 양 측의 제1 핀형 활성 영역(FA1) 일부분을 제거하여 리세스 영역(R1)을 형성하고, 에피택시 공정에 의해 리세스 영역(R1) 내부를 채우는 반도체층을 성장시킴에 의해 제1 소스/드레인 영역(142)이 형성될 수 있다.
예시적인 실시예들에서, 제1 핀형 활성 영역(FA1)이 PMOS 트랜지스터를 위한 활성 영역일 때 제1 소스/드레인 영역(142)은 도핑된 SiGe를 포함할 수 있고, 제1 핀형 활성 영역(FA1)이 NMOS 트랜지스터를 위한 활성 영역일 때, 제1 소스/드레인 영역(142)은 도핑된 SiC을 포함할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 제1 소스/드레인 영역(142)은 서로 조성을 달리하는 복수의 반도체층들로 구성될 수 있다. 예를 들어, 제1 소스/드레인 영역(142)은 리세스 영역(R1) 내를 순차적으로 채우는 하부 반도체층(142L)(도 3 참조), 상부 반도체층(도시 생략) 및 캡핑 반도체층(도시 생략)을 포함할 수 있다. 예를 들어, 하부 반도체층(142L), 상기 상부 반도체층 및 상기 캡핑 반도체층은 각각 SiGe를 포함하고 Si과 Ge의 함량을 달리할 수 있다.
게이트 구조물(120)의 양 측의 제2 핀형 활성 영역(FA2)에는 제2 소스/드레인 영역(144)이 배치될 수 있다. 제2 소스/드레인 영역(144)은 도핑된 SiGe 막, 도핑된 Ge 막, 도핑된 SiC 막, 또는 도핑된 InGaAs 막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 구조물(120) 양 측의 제2 핀형 활성 영역(FA2) 일부분을 제거하여 리세스 영역(R2)을 형성하고, 에피택시 공정에 의해 리세스 영역(R2) 내부를 채우는 반도체층을 성장시킴에 의해 제2 소스/드레인 영역(144)이 형성될 수 있다.
예시적인 실시예들에서, 제2 핀형 활성 영역(FA2)이 NMOS 트랜지스터를 위한 활성 영역일 때, 제2 소스/드레인 영역(144)은 도핑된 SiC을 포함할 수 있고, 제2 핀형 활성 영역(FA2)이 PMOS 트랜지스터를 위한 활성 영역일 때 제2 소스/드레인 영역(144)은 도핑된 SiGe를 포함할 수 있다.
예시적인 실시예들에서, 제2 소스/드레인 영역(144)은 서로 조성을 달리하는 복수의 반도체층들로 구성될 수 있다. 예를 들어, 제2 소스/드레인 영역(144)은 리세스 영역(R2) 내를 순차적으로 채우는 하부 반도체층(144L)(도 3 참조), 상부 반도체층(도시 생략) 및 캡핑 반도체층(도시 생략)을 포함할 수 있다. 예를 들어, 하부 반도체층(144L), 상기 상부 반도체층 및 상기 캡핑 반도체층은 각각 SiC를 포함하고 Si과 C의 함량을 달리할 수 있다.
예시적인 실시예들에서, 도 3에 예시적으로 도시된 것과 같이, 제1 소스/드레인 영역(142)과 제2 소스/드레인 영역(144)은 다른 단면 형상을 가질 수 있다. 예를 들어, 제1 소스/드레인 영역(142)의 제1 방향(X 방향)에 수직한 단면(즉, Y-Z 평면을 따라 잘린 단면)은 제3 방향(Z 방향)을 따라 연장되는 제1 소스/드레인 영역(142)의 제1 중심선(CL1)을 기준으로 비대칭 형상을 가질 수 있다. 여기서, 제1 중심선(CL1)은 제1 소스/드레인 영역(142)과 접촉하는 제1 핀형 활성 영역(FA1) 상면의 중심 지점으로부터 제3 방향으로 연장되는 가상의 선을 가리킬 수 있다. 반면 제2 소스/드레인 영역(144)의 제1 방향(X 방향)에 수직한 단면은 제3 방향을 따라 연장되는 제2 소스/드레인 영역(144)의 제2 중심선(CL2)을 기준으로 대칭 형상을 가질 수 있다. 여기서, 제2 중심선(CL2)은 제2 소스/드레인 영역(144)과 접촉하는 제2 핀형 활성 영역(FA2) 상면의 중심 지점으로부터 제3 방향으로 연장되는 가상의 선을 가리킬 수 있다.
도 3에 예시적으로 도시된 바와 같이, 제1 소스/드레인 영역(142)은 제2 소스/드레인 영역(144)과 마주보는 제1 측벽(142S1)과, 제1 측벽(142S1)과 반대되는 제2 측벽(142S2)을 포함할 수 있다. 제1 측벽(142S1)은 제1 부분(142A1), 제2 부분(142A2) 및 제3 부분(142A3)을 포함할 수 있다. 제1 부분(142A1)은 제1 소스/드레인 영역(142)의 최상부면으로부터 상기 제3 방향에 대하여 제1 경사각(θ1)으로 기울어져 연장될 수 있다. 제2 부분(142A2)은 제1 소스/드레인 영역(142)의 최하부면으로부터 상기 제3 방향에 대하여 제2 경사각(θ2)으로 기울어져 연장될 수 있다. 예를 들어, 제1 경사각(θ1) 및 제2 경사각(θ2)은 40 내지 60도의 범위일 수 있으나 이에 한정되는 것은 아니다. 제3 부분(142A3)은 제1 부분(142A1)과 제2 부분(142A2) 사이에 배치되며 제3 방향에 실질적으로 평행하게 연장될 수 있다. 다시 말하면, 제1 측벽(142S1)의 제3 부분(142A3)은 기판(110)의 상면(110F1)에 실질적으로 수직하게 연장될 수 있다.
제1 소스/드레인 영역(142)의 제2 측벽(142S2)은 제1 부분(142B1) 및 제2 부분(142B2)을 포함할 수 있다. 제1 부분(142B1)은 제1 소스/드레인 영역(142)의 최상부면으로부터 상기 제3 방향에 대하여 제1 경사각(θ1)으로 기울어져 연장될 수 있다. 제2 부분(142B2)은 제1 소스/드레인 영역(142)의 최하부면으로부터 상기 제3 방향에 대하여 제2 경사각(θ2)으로 기울어져 연장될 수 있고, 제1 부분(142B1)과 만날 수 있다. 예를 들어 제1 경사각(θ1) 및 제2 경사각(θ2)은 40 내지 60도의 범위일 수 있으나 이에 한정되는 것은 아니다.
도 3에 예시적으로 도시된 바와 같이, 제1 측벽(142S1)의 제3 부분(142A3)에서 제1 측벽(142S1)은 제1 중심선(CL1)으로부터의 제1 최대 거리(D1)를 가질 수 있다. 반면 제2 측벽(142S2)의 제1 부분(142B1)과 제2 부분(142B2)이 만나는 지점에서 제2 측벽(142S2)은 제1 중심선(CL1)으로부터의 제2 최대 거리(D2)를 가질 수 있다. 제1 최대 거리(D1)는 제2 최대 거리(D2)보다 작을 수 있다.
제1 소스/드레인 영역(142)을 형성하기 위한 예시적인 공정에서, 제1 핀형 활성 영역(FA1)의 일부분을 제거하여 리세스 영역(R1)을 형성한 후, 리세스 영역(R1) 상에 에피택시 성장 공정에 의해 제1 소스/드레인 영역(142)을 성장시키고 제1 소스/드레인 영역(142)을 커버하는 마스크층(도 13의 330 참조)을 형성할 수 있다. 이때, 제1 소스/드레인 영역(142) 중 제2 소스/드레인 영역(144)에 인접한 측벽 일부분이 마스크층(330) 밖으로 노출될 수 있고, 상기 노출된 측벽 일부분만 제거하는 트리밍 공정이 수행될 수 있다. 상기 트리밍 공정에 의해 제1 소스/드레인 영역(142)의 제1 측벽(142S1)에만 제3 방향(Z 방향)에 실질적으로 평행하게 연장되는(예를 들어 기판(110)의 상면(110F1)에 수직하게 연장되는) 제3 부분(142A3)이 형성될 수 있다. 상기 트리밍 공정에 의해 제2 소스/드레인 영역(144)과 제1 소스/드레인 영역(142) 사이의 이격 거리가 증가됨에 따라, 전기적 쇼트의 발생이 방지될 수 있다.
제1 소스/드레인 영역(142) 및 소자 분리막(112) 상에는 제1 절연 라이너(152)가 형성될 수 있다. 제1 절연 라이너(152)는 제1 소스/드레인 영역(142)의 제1 측벽(142S1) 및 제2 측벽(142S2) 상에 콘포말하게 형성될 수 있고, 제1 소스/드레인 영역(142)의 표면 전체를 커버할 수 있다. 제1 절연 라이너(152)는 제1 측벽(142S1)의 제3 부분(142A3) 상에서 제3 방향(Z 방향)을 따라 연장되는 일부분을 가질 수 있다. 제1 절연 라이너(152)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화탄화질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
도 3에 예시적으로 도시된 바와 같이, 제1 절연 라이너(152)는 제1 소스/드레인 영역(142)과 제2 소스/드레인 영역(144) 사이의 소자 분리막(112) 상으로 연장될 수 있다. 제1 소스/드레인 영역(142)의 제1 중심선(CL1)으로부터, 제1 소스/드레인 영역(142)과 제2 소스/드레인 영역(144) 사이에 배치되는 제1 절연 라이너(152)의 에지까지의 제2 방향을 따른 제3 최대 거리(D3)는 제1 소스/드레인 영역(142)의 제1 중심선(CL1)으로부터 제1 소스/드레인 영역(142)의 제1 측벽(142S1)까지의 제2 방향을 따른 제1 최대 거리(D1)보다 더 클 수 있다.
선택적으로, 제1 소스/드레인 영역(142) 아래에 배치되는 제1 핀형 활성 영역(FA1)의 양 측벽과, 제1 절연 라이너(152) 사이에는 절연 스페이서(154A)가 개재될 수 있다. 절연 스페이서(154A)는 제1 소스/드레인 영역(142)의 바닥면보다 낮고 소자 분리막(112)의 상면보다 높은 레벨에서 제1 핀형 활성 영역(FA1)의 양 측벽에 배치될 수 있고, 절연 스페이서(154A) 상에 제1 절연 라이너(152)가 배치될 수 있다.
제2 소스/드레인 영역(144) 및 소자 분리막(112) 상에는 제2 절연 라이너(156)가 형성될 수 있다. 제2 절연 라이너(156)는 제2 소스/드레인 영역(144) 측벽 전체 상에 콘포말하게 형성될 수 있고, 제2 소스/드레인 영역(144)의 표면 전체를 커버할 수 있다. 또한, 도 3에 도시된 바와 같이, 제2 절연 라이너(156)는 제1 절연 라이너(152) 상면 상에도 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제2 절연 라이너(156)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화탄화질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
선택적으로, 제2 소스/드레인 영역(144) 아래에 배치되는 제2 핀형 활성 영역(FA2)의 양 측벽과, 제2 절연 라이너(156) 사이에는 절연 스페이서(154B)가 개재될 수 있다. 절연 스페이서(154B)는 제2 소스/드레인 영역(144)의 바닥면보다 낮고 소자 분리막(112)의 상면보다 높은 레벨에서 제2 핀형 활성 영역(FA2)의 양 측벽에 배치될 수 있고, 절연 스페이서(154B) 상에 제2 절연 라이너(156)가 배치될 수 있다.
게이트간 절연층(158)은 게이트 구조물(120)의 양 측벽 상에서 제1 및 제2 소스/드레인 영역(142, 144)을 커버하도록 형성될 수 있다. 예시적인 실시예들에서, 게이트간 절연층(158)은 제2 절연 라이너(156)의 직접 상부에 형성될 수 있다. 다른 실시예들에 있어서, 제2 절연 라이너(156)를 콘포말하게 커버하는 추가 절연 라이너(도시 생략)가 형성되고, 상기 추가 절연 라이너 상에 게이트간 절연층(158)이 형성될 수도 있다.
제1 및 제2 소스/드레인 영역(142, 144) 상에는 콘택 구조물(160)이 배치될 수 있다. 예시적인 실시예들에 있어서, 콘택 구조물(160)은 콘택 플러그(162) 및 도전 배리어층(164)을 포함할 수 있다. 예시적인 실시예들에서, 콘택 플러그(162)는 텅스텐(W), 코발트(Co), 니켈(Ni), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 이들의 실리사이드, 또는 이들의 합금 중 적어도 하나로 이루어질 수 있다. 도전 배리어층(164)은 콘택 플러그(162)의 측벽을 둘러싸도록 배치될 수 있다. 도전 배리어층(164)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
선택적으로, 제1 및 제2 소스/드레인 영역(142, 144)과 콘택 구조물(160) 사이에는 실리사이드층(도시 생략)이 형성될 수 있다. 실리사이드층(도시 생략)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드 등의 금속 실리사이드 물질을 포함할 수 있다.
일반적으로 제1 소스/드레인 영역(142)과 제2 소스/드레인 영역(144)은 에피택시 성장 공정에 의해 형성될 수 있고, 상기 공정에서 성장되는 소스/드레인 영역들의 크기를 정밀하게 조절하는 것이 상대적으로 어려울 수 있다. 따라서, 일부 소스/드레인 영역들은 과성장되어 크기(폭 및 높이)가 상대적으로 클 수 있다. 한편, 집적회로 장치의 스케일 다운이 진행됨에 따라 인접한 소스/드레인 영역들 사이의 거리 또한 감소되므로, 과성장된 일부 소스/드레인 영역이 이에 인접한 다른 소스/드레인 영역과 매우 가깝게 배치될 수 있다. 과성장된 일부 소스/드레인 영역 일부분이 마스크층에 의해 완전히 커버되지 못하는 경우에, 과성장된 일부 소스/드레인 영역의 노출되는 표면 상에 이에 인접한 다른 소스/드레인 영역의 성장 과정에서 기생 반도체층이 원치 않게 형성될 수 있고, 소스/드레인 영역들 사이에 전기적 쇼트가 발생될 수 있다.
그러나, 전술한 집적회로 장치(100)에 따르면, 제1 소스/드레인 영역(142)을 성장시킨 후, 제1 소스/드레인 영역(142)을 커버하는 마스크층(도 13의 330 참조)을 형성할 수 있다. 이때, 제1 소스/드레인 영역(142) 중 제2 소스/드레인 영역(144)이 형성될 위치에 인접한 제1 측벽(142S1) 일부분이 마스크층(330) 밖으로 노출될 수 있고, 상기 노출된 제1 측벽(142S1) 일부분만 제거하는 트리밍 공정이 수행될 수 있다. 상기 트리밍 공정에 의해 제1 소스/드레인 영역(142)의 제1 측벽(142S1)에만 제3 방향(Z 방향)에 실질적으로 평행하게 연장되는(예를 들어 기판(110)의 상면(110F1)에 수직하게 연장되는) 제3 부분(142A3)이 형성될 수 있다. 상기 트리밍 공정에 의해 제2 소스/드레인 영역(144)과 제1 소스/드레인 영역(142) 사이의 이격 거리가 증가될 수 있다. 따라서, 후속의 제2 소스/드레인 영역(144)의 성장 공정에서 제1 소스/드레인 영역(142)이 완전하게 마스크층에 의해 커버될 수 있고, 따라서 제2 소스/드레인 영역(144) 성장 공정 동안에 제1 소스/드레인 영역(142) 일부분에 기생 반도체층이 형성되지 않을 수 있다. 따라서, 제1 소스/드레인 영역(142)과 제2 소스/드레인 영역(144) 사이의 전기적 쇼트의 발생이 방지될 수 있다.
도 4는 예시적인 실시예들에 따른 집적회로 장치(200)를 나타내는 등가회로도이다. 도 4에는 6 개의 트랜지스터를 포함하는 6T SRAM (static random access memory) 셀의 회로도를 예시한다.
도 4을 참조하면, 집적회로 장치(200)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2), 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)의 게이트는 각각 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터로 이루어질 수 있다.
제1 인버터(INV1) 및 제2 인버터(INV2)가 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
도 5는 예시적인 실시예들에 따른 집적회로 장치(200A)의 레이아웃도이다. 도 6은 도 5의 D-D' 선 및 E-E' 선에 따른 단면도이다.
도 5 및 도 6을 참조하면, 집적회로 장치(200A)는 기판(110) 상에 배열된 SRAM 셀(210A)을 포함할 수 있다. SRAM 셀(210A)은 6 개의 핀펫(finFET)을 포함할 수 있다.
SRAM 셀(210A)은 각각 제1 방향(X 방향)을 따라 서로 평행하게 연장되는 복수의 핀형 활성 영역(FA1, FA2, FA3, FA4)을 포함한다. 복수의 핀형 활성 영역(FA1, FA2, FA3, FA4)은 각각 기판(110)의 상면으로부터 Z 방향으로 돌출될 수 있다.
또한, SRAM 셀(210A)은 복수의 핀형 활성 영역(FA1, FA2, FA3, FA4)의 양 측벽 및 상면을 덮도록 연장되고 상기 제1 방향(X 방향)과 교차하는 제2 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 게이트 라인(SGL1, SGL2, SGL3, SGL4)을 포함할 수 있다. 복수의 게이트 라인(SGL1, SGL2, SGL3, SGL4)은 도 1 내지 도 3을 참조로 설명한 게이트 라인(GL)과 유사한 특징을 가질 수 있다.
SRAM 셀(210A)을 구성하는 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 트랜지스터(PS2)는 각각 핀형 트랜지스터로 구현될 수 있다. 특히, 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 각각 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 패스 트랜지스터(PS1), 및 제2 패스 트랜지스터(PS2)는 각각 NMOS 트랜지스터로 이루어질 수 있다.
X 방향으로 연장하는 복수의 핀형 활성 영역(FA1, FA2, FA3, FA4)과 Y 방향으로 연장하는 복수의 게이트 라인(SGL1, SGL2, SGL3, SGL4)과의 교차점에서 각각 트랜지스터가 형성될 수 있다.
제1 패스 트랜지스터(PS1)는 핀형 활성 영역(FA4)과 게이트 라인(SGL3)과의 교차점에서 형성되고, 제2 패스 트랜지스터(PS2)는 핀형 활성 영역(FA1)과 게이트 라인(SGL2)과의 교차점에서 형성될 수 있다. 제1 풀다운 트랜지스터(PD1)는 핀형 활성 영역(FA4)과 게이트 라인(SGL1)과의 교차점에서 형성되고, 제2 풀다운 트랜지스터(PD2)는 핀형 활성 영역(FA1)과 게이트 라인(SGL4)과의 교차점에서 형성될 수 있다. 제1 풀업 트랜지스터(PU1)는 핀형 활성 영역(FA3)과 게이트 라인(SGL1)과의 교차점에서 형성되고, 제2 풀업 트랜지스터(PU2)는 핀형 활성 영역(FA2)과 게이트 라인(SGL4)과의 교차점에서 형성될 수 있다.
복수의 게이트 라인(SGL1, SGL2, SGL3, SGL4)은 각각 2 개의 트랜지스터에 의해 공유될 수 있다. 예를 들면, 게이트 라인(SGL1)은 제1 풀다운 트랜지스터(PD1) 및 제1 풀업 트랜지스터(PU1)에 의해 공유될 수 있고, 게이트 라인(SGL4)은 제2 풀다운 트랜지스터(PD2) 및 제2 풀업 트랜지스터(PU2)에 의해 공유될 수 있다.
도 5에 예시적으로 도시된 것과 같이, SRAM 셀(210A) 내에는 다양한 콘택 구조들이 배치될 수 있다. 구체적으로, 하나의 워드 라인 콘택(C_WL)은 제1 패스 트랜지스터(PS1)의 게이트 라인(SGL3)에 연결될 수 있고, 다른 워드 라인 콘택(C_WL)은 제2 패스 트랜지스터(PS2)의 게이트 라인(SGL2)에 연결될 수 있다. 비트 라인 콘택(C_BL)은 제1 패스 트랜지스터(PS1)의 드레인에 연결될 수 있고, 상보 비트 라인 콘택(C_/BL)은 제2 패스 트랜지스터(PS2)의 드레인에 연결될 수 있다. 하나의 전원 노드 콘택(C_Vcc)은 제1 풀업 트랜지스터(PU1)의 소스에 연결될 수 있고, 다른 전원 노드 콘택(C_Vcc)은 제2 풀업 트랜지스터(PU2)의 소스에 연결될 수 있다. 하나의 접지 노드 콘택(C_Vss)은 제1 풀다운 트랜지스터(PD1)의 소스에 연결될 수 있고, 다른 접지 노드 콘택(C_Vss)은 제2 풀다운 트랜지스터(PD2)의 소스에 연결될 수 있다. 제1 저장 노드 콘택(C_SN1)은 제1 패스 트랜지스터(PS1)의 소스와 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)의 드레인에 함께 연결될 수 있다. 제2 저장 노드 콘택(C_SN2)은 제2 패스 트랜지스터(PS2)의 소스와 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)의 드레인에 함께 연결될 수 있다.
트렌치 실리사이드(TS)는 소스/드레인 영역(142, 144, 242, 244) 상에 형성되어, 핀형 활성 영역(FA1, FA2, FA3, FA4)과 콘택 구조들 사이의 전기적 연결을 제공할 수 있다. 예를 들어, 트렌치 실리사이드(TS)는 텅스텐(W), 코발트(Co), 니켈(Ni), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 이들의 실리사이드, 또는 이들의 합금 중 적어도 하나로 이루어질 수 있다.
게이트 라인(GSL1, SGL4)은 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유될 수 있다. 예를 들어, 게이트 라인(SGL1)은 NMOS 트랜지스터로 이루어지는 제1 풀다운 트랜지스터(PD1)와, PMOS 트랜지스터로 이루어지는 제1 풀업 트랜지스터(PU1)에 의해 공유될 수 있다. 게이트 라인(SGL4)은 PMOS 트랜지스터로 이루어지는 제2 풀업 트랜지스터(PU2) 및 NMOS로 이루어지는 제2 풀다운 트랜지스터(PD2)에 의해 공유될 수 있다.
예시적인 실시예들에서, 제1 풀업 트랜지스터(PU1)의 제1 소스/드레인 영역(142)은 비대칭 형상의 단면(예를 들어, 제1 방향(X 방향)에 수직한 단면)을 가지는 반면, 제1 풀다운 트랜지스터(PD1)의 제2 소스/드레인 영역(144)은 대칭 형상의 단면을 가질 수 있다. 도 6에 예시적으로 도시된 바와 같이, 제1 풀업 트랜지스터(PU1)의 제1 소스/드레인 영역(142)은 핀형 활성 영역(FA3) 상에서 형성될 수 있고, 제1 풀다운 트랜지스터(PD1)의 제2 소스/드레인 영역(144)은 핀형 활성 영역(FA4) 상에 형성되며, 제1 소스/드레인 영역(142)은 제2 소스/드레인 영역(144)과 서로 다른 단면 프로파일을 가질 수 있다. 제1 풀업 트랜지스터(PU1)의 제1 소스/드레인 영역(142)과 제1 풀다운 트랜지스터(PD1)의 제2 소스/드레인 영역(144)에 대한 특징은 도 1 내지 도 3을 참조로 설명한 제1 및 제2 소스/드레인 영역(142, 144)에 대한 특징과 유사할 수 있다.
예시적인 실시예들에서, 제2 풀업 트랜지스터(PU2)의 제3 소스/드레인 영역(242)은 대칭 형상의 단면을 가지는 반면, 제2 풀다운 트랜지스터(PD2)의 제4 소스/드레인 영역(244)은 대칭 형상의 단면을 가질 수 있다. 도 6에 예시적으로 도시된 바와 같이, 제2 풀업 트랜지스터(PU2)의 제3 소스/드레인 영역(242)은 핀형 활성 영역(FA2) 상에서 형성될 수 있고, 제2 풀다운 트랜지스터(PD2)의 제4 소스/드레인 영역(244)은 핀형 활성 영역(FA1) 상에 형성되며, 제3 소스/드레인 영역(242)은 제4 소스/드레인 영역(244)과 유사한 단면 프로파일을 가질 수 있다.
제3 소스/드레인 영역(242)은 제4 소스/드레인 영역(244)과 마주보는 제1 측벽(242S1)과, 제1 측벽(242S1)과 반대되는 제2 측벽(242S2)을 포함할 수 있다. 제1 측벽(242S1)은 제1 부분(242A1) 및 제2 부분(242A2)을 포함할 수 있고, 제1 부분(242A1)은 제3 소스/드레인 영역(242)의 최상부면으로부터 상기 제3 방향에 대하여 기울어져 연장될 수 있다. 제2 부분(242A2)은 제3 소스/드레인 영역(242)의 최하부면으로부터 상기 제3 방향에 대하여 기울어져 연장될 수 있고, 제1 부분(242A1)과 만날 수 있다. 제3 소스/드레인 영역(242)의 제2 측벽(242S2)은 제1 부분(242B1) 및 제2 부분(242B2)을 포함할 수 있다. 제1 부분(242B1)은 제3 소스/드레인 영역(242)의 최상부면으로부터 상기 제3 방향에 대하여 기울어져 연장될 수 있다. 제2 부분(242B2)은 제3 소스/드레인 영역(242)의 최하부면으로부터 상기 제3 방향에 대하여 기울어져 연장될 수 있고, 제1 부분(242B1)과 만날 수 있다.
제1 및 제3 소스/드레인 영역(142, 242)을 형성하기 위한 예시적인 공정에서, 제1 소스/드레인 영역(142)은 측벽 일부분이 제거되고, 제3 소스/드레인 영역(242)은 측벽 일부분이 제거되지 않음에 따라 제1 소스/드레인 영역(142)은 비대칭 형상의 단면을 갖는 반면, 제3 소스/드레인 영역(242)은 대칭 형상의 단면을 가질 수 있다.
일반적으로 제1 및 제3 소스/드레인 영역(142, 242)은 에피택시 성장 공정에 의해 형성될 수 있고, 상기 공정에서 성장되는 소스/드레인 영역들의 크기를 정밀하게 조절하는 것이 상대적으로 어려울 수 있으므로, 일부 소스/드레인 영역들은 과성장되어 크기(폭 및 높이)가 상대적으로 클 수 있다. 예를 들어, 제1 소스/드레인 영역(142)은 제3 소스/드레인 영역(242)에 비하여 큰 폭과 큰 높이를 갖도록 형성될 수 있다.
그러나, 전술한 집적회로 장치(200A)에 따르면, 제1 및 제3 소스/드레인 영역(142, 242)을 성장시킨 후, 제1 및 제3 소스/드레인 영역(142, 242)을 커버하는 마스크층(도 13의 330 참조)을 형성할 수 있다. 이때, 제1 소스/드레인 영역(142) 중 제2 소스/드레인 영역(144)이 형성될 위치에 인접한 제1 측벽(142S1) 일부분이 마스크층(330) 외부로 노출되는 반면, 제3 소스/드레인 영역(242)은 마스크층(330) 외부로 노출되지 않을 수 있다. 이후, 트리밍 공정에 의해 제1 소스/드레인 영역(142)의 노출된 제1 측벽(142S1) 일부분만이 제거될 수 있다.
예를 들어, 제1 소스/드레인 영역(142)이 과성장되더라도 상기 트리밍 공정에 의해 제2 소스/드레인 영역(144)과 제1 소스/드레인 영역(142) 사이의 이격 거리가 증가될 수 있다. 후속의 제2 및 제4 소스/드레인 영역(144, 244)이 성장되는 공정에서 제1 및 제3 소스/드레인 영역(142, 242)이 완전하게 마스크층에 의해 커버될 수 있고, 따라서 제2 및 제4 소스/드레인 영역(144, 244) 성장 공정에서 제1 및 제3 소스/드레인 영역(142, 242) 표면 일부분에 기생 반도체층이 형성되지 않을 수 있다.
전술한 집적회로 장치(200A)에 따르면, 일부 소스/드레인 영역이 과성장되더라도 인접한 소스/드레인 영역들 사이의 전기적 쇼트의 발생이 방지될 수 있다.
한편, 도 5 및 도 6에서는 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 제1 및 제3 소스/드레인 영역(142, 242) 중 하나가 비대칭 형상의 단면을 가지며, 제1 및 제2 풀다운(PD1, PD2)의 제2 및 제4 소스/드레인 영역(144, 244)은 대칭 형상의 단면을 갖는 것으로 예시적으로 설명되었으나, 이와는 달리 제1 및 제2 풀다운(PD1, PD2)의 제2 및 제4 소스/드레인 영역(144, 244) 중 하나가 비대칭 형상의 단면을 가지며, 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 제1 및 제3 소스/드레인 영역(142, 242)이 대칭 형상의 단면을 가질 수도 있다.
또한, 도 5 및 도 6에 도시된 것과는 달리, 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 제1 및 제3 소스/드레인 영역(142, 242) 모두가 비대칭 형상의 단면을 가지며, 제1 및 제2 풀다운(PD1, PD2)의 제2 및 제4 소스/드레인 영역(144, 244)은 대칭 형상의 단면을 가질 수도 있고, 이와는 달리 제1 및 제2 풀다운(PD1, PD2)의 제2 및 제4 소스/드레인 영역(144, 244) 모두가 비대칭 형상의 단면을 가지며, 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 제1 및 제3 소스/드레인 영역(142, 242)이 대칭 형상의 단면을 가질 수도 있다.
도 7 내지 도 20은 예시적인 실시예들에 따른 집적회로 장치(100)의 제조 방법을 나타내는 단면도들이다. 도 7 내지 도 20에서는 도 1의 A-A' 및 C-C' 선을 따른 단면들에 대응하는 단면들이 공정 순서에 따라 도시된다. 도 7 내지 도 20에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 기판(110)의 활성 영역 중 일부 영역을 식각하여 기판(110)의 상면(110F1)으로부터 수직 방향으로 돌출되고 제1 방향(도 7의 X 방향)으로 연장되는 제1 및 제2 핀형 활성 영역(FA1, FA2)을 형성할 수 있다.
기판(110) 상에 제1 및 제2 핀형 활성 영역(FA1, FA2)의 양 측벽을 덮는 소자 분리막(112)을 형성할 수 있다. 도시되지는 않았지만, 소자 분리막(112)과 제1 및 제2 핀형 활성 영역(FA1, FA2)의 사이에는 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽을 콘포말하게 덮는 계면막(도시 생략)이 더 형성될 수 있다.
도 8을 참조하면, 기판(110) 상에 희생 게이트 절연층(도시 생략), 희생 게이트 도전층(도시 생략), 하드 마스크 패턴(316)을 순차적으로 형성한 후 하드 마스크 패턴(316)을 식각 마스크로 사용하여 상기 희생 게이트 도전층 및 상기 희생 게이트 절연층을 패터닝하여 희생 게이트(314)와 희생 게이트 절연층 패턴(312)을 형성할 수 있다. 여기서, 희생 게이트 절연층 패턴(312), 희생 게이트(314) 및 하드 마스크 패턴(316)을 희생 게이트 구조물(310)로 지칭하도록 한다.
이후, 희생 게이트 구조물(310)을 커버하는 스페이서 절연층(도시 생략)을 ALD (atomic layer deposition) 공정 또는 CVD (chemical vapor deposition) 공정을 사용하여 형성할 수 있다. 이후, 상기 스페이서 절연층에 이방성 식각 공정을 수행하여 희생 게이트 구조물(310)의 측벽 상에 게이트 스페이서(130)를 잔류시킬 수 있다. 예를 들어, 게이트 스페이서(130)는 실리콘 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 9를 참조하면, 희생 게이트 구조물(310), 소자 분리막(112)과 제1 및 제2 핀형 활성 영역(FA1, FA2) 상에 절연 스페이서층(154)을 형성할 수 있다. 예를 들어, 절연 스페이서층(154)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화탄화질화물, 실리콘 산화물 및 이들의 조합을 사용하여 ALD 공정 또는 CVD 공정을 사용하여 형성할 수 있다. 도 9에는 절연 스페이서층(154)이 단일 층으로 도시되었지만, 이와는 달리 절연 스페이서층(154)은 복수의 절연층들의 적층 구조로 형성될 수도 있다.
이후, 절연 스페이서층(154) 상에 제2 핀형 활성 영역(FA2)을 커버하고 제1 핀형 활성 영역(FA1)을 노출하는 제1 마스크층(320)을 형성할 수 있다. 제1 마스크층(320)은 예를 들어 SOH(spin on hardmask) 물질 또는 SOD(spin on dielectric) 물질을 사용하여 형성될 수 있다.
도 10을 참조하면, 제1 핀형 활성 영역(FA1)의 일부를 식각하여 리세스 영역(R1)을 형성할 수 있다. 제1 핀형 활성 영역(FA1) 상에 형성되었던 절연 스페이서층(154)의 상부 또한 제1 핀형 활성 영역(FA1)의 식각 부분과 함께 제거되고, 소자 분리막(112) 상에서 제1 핀형 활성 영역(FA1)의 양 측벽 상에 절연 스페이서(154A)가 잔류할 수 있다. 희생 게이트 구조물(310) 측벽 및 상면 상에 배치된 절연 스페이서층(154) 역시 상기 식각 공정에서 함께 제거될 수 있다.
이후, 제1 마스크층(320)을 제거할 수 있다.
도 11을 참조하면, 리세스 영역(R1) 내부에 제1 소스/드레인 영역(142)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 영역(142)은 리세스 영역(R1) 내벽에 노출된 제1 핀형 활성 영역(FA1)의 측벽 및 기판(110) 상면을 시드층으로 하여 에피택시 공정에 의해 형성될 수 있다. 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 제1 소스/드레인 영역(142) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
제1 소스/드레인 영역(142)은 상기 에피택시 공정에서의 성장 조건을 조절함에 의해 다양한 형상을 갖도록 형성될 수 있다. 예를 들어, 제1 소스/드레인 영역(142)은 제1 측벽(142S1)(도 3 참조)과 제2 측벽(142S2)(도 3 참조)을 구비하며, 제1 측벽(142S1)이 제1 경사각(θ1)으로 기울어져 연장되는 제1 부분(142A1)(도 3 참조)과, 제2 경사각(θ2)으로 기울어져 연장되는 제2 부분(142A2)(도 3 참조)을 포함하고, 제2 측벽(142S2)이 제1 경사각(θ1)으로 기울어져 연장되는 제1 부분(142B1)(도 3 참조)과, 제2 경사각(θ2)으로 기울어져 연장되는 제2 부분(142B2)(도 3 참조)을 포함하도록 형성될 수 있다. 그러나 제1 소스/드레인 영역(142)의 형상이 이에 한정되는 것은 아니며, 제1 핀형 활성 영역(FA1)의 물질, 제1 소스/드레인 영역(142)의 물질, 기판(110) 상에 형성되는 트랜지스터의 종류, 에피택시 공정의 조건들 등에 따라 다양한 형상을 가질 수 있다.
예시적인 실시예들에서, 제1 소스/드레인 영역(142)은 리세스 영역(R1) 내를 순차적으로 채우는 하부 반도체층(142L), 상부 반도체층(도시 생략) 및 캡핑 반도체층(도시 생략)을 포함할 수 있다. 하부 반도체층(142L), 상기 상부 반도체층 및 상기 캡핑 반도체층은 각각 SiGe를 포함하고 Si과 Ge의 함량을 달리할 수 있다.
제1 소스/드레인 영역(142)을 형성하기 위한 공정에서, 제2 핀형 활성 영역(FA2)의 상면은 절연 스페이서층(154)에 의해 완전히 커버될 수 있고, 이에 따라 제2 핀형 활성 영역(FA2) 상에는 반도체층이 형성되지 않을 수 있다.
도 12를 참조하면, 제1 핀형 활성 영역(FA1) 상부를 커버하는 제2 마스크층(330)을 형성할 수 있다. 제2 마스크층(330)은 예를 들어 SOH 물질 또는 SOD 물질을 사용하여 형성될 수 있다.
제2 마스크층(330)은 제1 핀형 활성 영역(FA1) 상에 형성된 제1 소스/드레인 영역(142)의 측벽부 일부분을 노출시키도록 배열될 수 있다. 여기서 노출된 상기 측벽부 일부분을 노출 측벽부(142R)로 지칭하도록 한다. 예를 들어, 제2 마스크층(330)은 제1 소스/드레인 영역(142)을 완전히 커버하지 않도록 배치될 수 있고, 이에 따라 절연 스페이서층(154)과 오버랩되지 않도록 배치될 수 있다. 이에 따라 소자 분리막(112)의 상면 일부분이 제2 마스크층(330) 또는 절연 스페이서층(154)에 의해 커버되지 않고, 제2 마스크층(330) 또는 절연 스페이서층(154) 외부로 노출될 수 있다.
제2 마스크층(330)에 의해 커버되지 않는 제1 소스/드레인 영역(142)의 노출 측벽부(142R)의 제2 방향(Y 방향)에 따른 폭은 제1 소스/드레인 영역(142)의 제2 방향(Y 방향)에 따른 폭에 따라 달라질 수 있다. 예를 들어, 제1 소스/드레인 영역(142)이 과성장되는 경우에, 노출 측벽부(142R)의 제2 방향에 따른 폭은 상대적으로 클 수 있다.
도 13을 참조하면, 제2 마스크층(330)에 의해 커버되지 않는 제1 소스/드레인 영역(142)의 노출 측벽부(142R)를 트리밍 공정에 의해 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 트리밍 공정에 의해 노출 측벽부(142R)가 제거됨에 따라 제1 소스/드레인 영역(142)은 수직 방향(Z 방향)으로 연장되는 측벽 부분을 가질 수 있다. 수직 방향으로 연장되는 상기 측벽 부분은 제3 부분(142A3)으로 지칭할 수 있다. 상기 트리밍 공정에 의해 제1 소스/드레인 영역(142)과 제2 핀형 활성 영역(FA2) 사이의 제2 방향(Y 방향)에 따른 거리가 더욱 증가될 수 있다.
일반적으로, 에피택시 공정에 의해 성장되는 소스/드레인 영역들의 크기를 정밀하게 조절하는 것이 상대적으로 어려울 수 있고, 일부 소스/드레인 영역들은 과성장되어 크기(폭 및 높이)가 상대적으로 클 수 있다. 한편, 집적회로 장치의 스케일 다운이 진행됨에 따라 인접한 소스/드레인 영역들 사이의 거리 또한 감소되므로, 과성장된 일부 소스/드레인 영역이 이에 인접한 다른 소스/드레인 영역과 매우 가깝게 배치될 수 있다. 과성장된 일부 소스/드레인 영역 일부분이 마스크층에 의해 완전히 커버되지 못하는 경우에(예를 들어, 일부 소스/드레인 영역의 사이즈가 너무 크거나 마스크층의 오정렬이 발생하는 경우에), 도 12에서 예시적으로 도시하는 바와 같이 소스/드레인 영역의 측벽 일부분이 노출될 수 있고, 과성장된 일부 소스/드레인 영역의 노출되는 표면 상에 이에 인접한 다른 소스/드레인 영역의 성장 과정에서 기생 반도체층이 원치 않게 형성될 수 있으며, 이에 따라 소스/드레인 영역들 사이의 전기적 쇼트가 발생되는 문제가 있다.
그러나 예시적인 실시예들에 따르면, 상기 트리밍 공정에 의해 제1 소스/드레인 영역(142)과 제2 핀형 활성 영역(FA2) 사이의 제2 방향(Y 방향)에 따른 거리가 더욱 증가될 수 있고, 이에 따라 공정 마진이 증가할 수 있다. 따라서, 제1 소스/드레인 영역(142)의 마스크층 밖으로의 원치 않는 노출과, 이에 의한 기생 반도체층의 원치 않는 성장 또는 형성이 방지될 수 있다.
이후, 제2 마스크층(330)이 제거될 수 있다.
도 14를 참조하면, 희생 게이트 구조물(310), 소자 분리막(112), 제1 소스/드레인 영역(142) 및 절연 스페이서층(154) 상에 제1 절연 라이너(152)를 형성할 수 있다.
예를 들어, 제1 절연 라이너(152)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화탄화질화물, 실리콘 산화물 및 이들의 조합을 사용하여 ALD 공정 또는 CVD 공정을 사용하여 형성할 수 있다. 도 14에는 제1 절연 라이너(152)가 단일 층으로 도시되었지만, 이와는 달리 제1 절연 라이너(152)는 복수의 절연층들의 적층 구조로 형성될 수도 있다.
제1 절연 라이너(152)는 제1 소스/드레인 영역(142) 전체 표면 상에 콘포말하게 형성될 수 있고, 제3 부분(142A3) 상에서 수직 방향(Z 방향)으로 연장될 수 있다.
도 15를 참조하면, 제1 핀형 활성 영역(FA1) 및 제1 소스/드레인 영역(142)을 커버하는 제3 마스크층(340)을 형성할 수 있다. 제3 마스크층(340)은 예를 들어 SOH 물질 또는 SOD 물질을 사용하여 형성될 수 있다.
제3 마스크층(340)은 제2 핀형 활성 영역(FA2)과, 제2 핀형 활성 영역(FA2) 상에 순차적으로 형성된 절연 스페이서층(154) 및 제1 절연 라이너(152) 부분을 노출시키도록 배열될 수 있다. 한편, 제3 마스크층(340)은 제1 소스/드레인 영역(142)의 전체 상면을 커버하도록 배열될 수 있다.
도 16을 참조하면, 제2 핀형 활성 영역(FA2)의 일부를 식각하여 리세스 영역(R2)을 형성할 수 있다. 제2 핀형 활성 영역(FA2) 상에 형성되었던 절연 스페이서층(154) 및 제1 절연 라이너(152)의 상부 또한 제2 핀형 활성 영역(FA2)의 식각 부분과 함께 제거되고, 소자 분리막(112) 상에서 제2 핀형 활성 영역(FA2)의 양 측벽 상에 절연 스페이서(154B)가 잔류할 수 있다. 제3 마스크층(340)에 의해 커버되지 않는 희생 게이트 구조물(310) 부분의 측벽 및 상면 상에 배치된 제1 절연 라이너(152) 역시 상기 식각 공정에서 함께 제거될 수 있다.
이후, 제3 마스크층(340)을 제거할 수 있다.
도 11을 참조하면, 리세스 영역(R2) 내부에 제2 소스/드레인 영역(144)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 영역(144)은 리세스 영역(R2) 내벽에 노출된 제2 핀형 활성 영역(FA2)의 측벽 및 기판(110) 상면을 시드층으로 하여 에피택시 공정에 의해 형성될 수 있다. 상기 에피택시 공정은 VPE, UHV-CVD 등과 같은 CVD 공정, 분자빔 에피택시, 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 제2 소스/드레인 영역(144) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
제2 소스/드레인 영역(144)은 상기 에피택시 공정에서의 성장 조건을 조절함에 의해 다양한 형상을 갖도록 형성될 수 있다. 예를 들어, 제2 소스/드레인 영역(144)은 경사각을 가지며 기울여져 연장되는 측벽들을 구비하는 형상으로 형성될 수 있다. 그러나 제2 소스/드레인 영역(144)의 형상이 이에 한정되는 것은 아니며, 제2 핀형 활성 영역(FA2)의 물질, 제2 소스/드레인 영역(144)의 물질, 기판(110) 상에 형성되는 트랜지스터의 종류, 에피택시 공정의 조건들 등에 따라 다양한 형상을 가질 수 있다.
예시적인 실시예들에서, 제2 소스/드레인 영역(144)은 리세스 영역(R2) 내를 순차적으로 채우는 하부 반도체층(144L), 상부 반도체층(도시 생략) 및 캡핑 반도체층(도시 생략)을 포함할 수 있다. 하부 반도체층(144L), 상기 상부 반도체층 및 상기 캡핑 반도체층은 각각 SiC를 포함하고 Si과 C의 함량을 달리할 수 있다.
제2 소스/드레인 영역(144)을 형성하기 위한 공정에서, 제1 핀형 활성 영역(FA1)의 상면은 제1 절연 라이너(152)에 의해 완전히 커버될 수 있고, 이에 따라 제1 핀형 활성 영역(FA1) 및 제1 소스/드레인 영역(142) 상에는 반도체층이 형성되지 않을 수 있다.
도 18을 참조하면, 제1 소스/드레인 영역(142) 및 제2 소스/드레인 영역(144) 모두를 커버하는 제2 절연 라이너(156)를 형성할 수 있다. 예를 들어, 제2 절연 라이너(156)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화탄화질화물, 실리콘 산화물 및 이들의 조합을 사용하여 ALD 공정 또는 CVD 공정을 사용하여 형성할 수 있다. 도 18에는 제2 절연 라이너(156)가 단일 층으로 도시되었지만, 이와는 달리 제2 절연 라이너(156)는 복수의 절연층들의 적층 구조로 형성될 수도 있다.
도 19를 참조하면, 기판(110) 상에 게이트 스페이서(130) 및 하드 마스크 패턴(316)(도 18 참조)을 덮는 절연층(도시 생략)을 형성하고, 하드 마스크 패턴(316) 상면이 노출될 때까지 상기 절연층을 평탄화하여 게이트간 절연층(158)을 형성할 수 있다.
이후, 희생 게이트 구조물(310)(도 18 참조)을 제거하여 게이트 스페이서(130) 측벽 사이에 정의되는 게이트 공간(도시 생략)을 형성하고, 상기 게이트 공간의 내벽 상에 게이트 절연층(124)을 형성할 수 있다. 이후 게이트 절연층(124) 상에 상기 게이트 공간 내부를 채우는 도전층(도시 생략)을 형성한 후, 상기 도전층 상부를 에치백함에 의해 게이트 전극(122)을 형성할 수 있다. 이후, 게이트 전극(122) 및 게이트간 절연층(158) 상에 상기 게이트 공간의 잔류 부분을 채우는 절연층(도시 생략)을 형성한 후, 게이트간 절연층(158) 또는 게이트 스페이서(130) 상면이 노출될 때까지 상기 절연층 상부를 제거하여 상기 게이트 공간을 채우는 게이트 캡핑층(126)을 형성할 수 있다.
예시적인 실시예들에 있어서, 희생 게이트 구조물(310)의 제거 공정은 습식 식각 공정을 포함할 수 있다. 상기 습식 식각을 수행하기 위하여 예를 들면, HNO3, DHF (diluted fluoric acid), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH, 또는 이들의 조합으로 이루어지는 에천트를 사용할 수 있다.
도 20을 참조하면, 게이트간 절연층(158) 일부분을 제거하여 제1 및 제2 소스/드레인 영역(142, 142)의 상면을 노출하는 콘택홀(도시 생략)을 형성하고, 상기 콘택홀의 내벽 상에 Ti, Ta, TiN, TaN, 또는 이들의 조합을 사용하여 도전 배리어층(164)을 형성할 수 있다. 이후, 도전 배리어층(164) 상에 상기 콘택홀을 채우는 콘택 플러그(162)를 형성할 수 있다. 콘택 플러그(162)는 텅스텐(W), 코발트(Co), 니켈(Ni), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 이들의 실리사이드, 또는 이들의 합금을 사용하여 형성될 수 있다.
전술한 공정을 수행하여 집적회로 장치(100)가 완성될 수 있다.
전술한 집적회로 장치(100)의 제조 방법에 따르면, 제1 소스/드레인 영역(142)을 성장시킨 후, 제2 마스크층(330)에 의해 커버되지 않는 노출 측벽부(142R)를 트리밍 공정에 의해 제거할 수 있다. 따라서, 후속의 제2 소스/드레인 영역(144) 성장 공정에서 제1 소스/드레인 영역(142)이 완전하게 마스크층에 의해 커버될 수 있고, 제2 소스/드레인 영역(144) 성장 공정에서 제1 소스/드레인 영역(142) 일부분에 기생 반도체층이 형성되지 않을 수 있다. 따라서, 제1 소스/드레인 영역(142)과 제2 소스/드레인 영역(144) 사이의 전기적 쇼트 발생이 방지될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200, 200A: 집적회로 장치 122: 게이트 전극
130: 스페이서 142: 제1 소스/드레인 영역
144: 제2 소스/드레인 영역 152: 제1 절연 라이너
154A, 154B: 절연 스페이서 156: 제2 절연 라이너
160: 콘택 구조물

Claims (10)

  1. 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 제1 핀형 활성 영역;
    상기 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되고 상기 제1 핀형 활성 영역과 상기 제1 방향과 다른 제2 방향으로 이격되어 배치되는 제2 핀형 활성 영역;
    상기 기판 상에서 상기 제1 및 제2 핀형 활성 영역과 교차하며 상기 제2 방향으로 연장되는 게이트 라인;
    상기 제1 핀형 활성 영역 상에서 상기 게이트 라인 일 측에 배치되는 제1 소스/드레인 영역; 및
    상기 제2 핀형 활성 영역 상에서 상기 게이트 라인의 일 측에 배치되며, 상기 제1 소스/드레인 영역과 마주보는 제2 소스/드레인 영역을 포함하고,
    상기 제1 소스/드레인 영역의 상기 제1 방향에 수직한 단면은, 상기 기판의 상면에 수직한 제3 방향을 따라 연장되는 상기 제1 소스/드레인 영역의 중심선을 기준으로 비대칭 형상을 가지며,
    상기 제1 소스/드레인 영역은 상기 제2 소스/드레인 영역과 마주보는 제1 측벽과, 상기 제1 측벽에 반대되는 제2 측벽을 포함하고,
    상기 제1 측벽의 일부분이 상기 기판의 상면과 수직하게 연장되는 것을 특징으로 하는 집적회로 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 소스/드레인 영역의 상기 제1 측벽은 제1 부분, 제2 부분 및 제3 부분을 포함하고,
    상기 제1 부분은 상기 제1 소스/드레인 영역의 최상부면으로부터 상기 제3 방향에 대하여 제1 경사각으로 기울어져 연장되며,
    상기 제2 부분은 상기 제1 소스/드레인 영역의 최하부면으로부터 상기 제3 방향에 대하여 제2 경사각으로 기울어져 연장되며,
    상기 제3 부분은 상기 제1 부분과 상기 제2 부분 사이에 배치되며 상기 제3 방향에 평행하게 연장되는 것을 특징으로 하는 집적회로 장치.
  4. 제1항에 있어서,
    상기 제1 소스/드레인 영역의 상기 제2 측벽은 제1 부분 및 제2 부분을 포함하고,
    상기 제1 부분은 상기 제1 소스/드레인 영역의 최상부면으로부터 상기 제3 방향에 대하여 제1 경사각으로 기울어져 연장되며,
    상기 제2 부분은 상기 제1 소스/드레인 영역의 최하부면으로부터 상기 제3 방향에 대하여 제2 경사각으로 기울어져 연장되며, 상기 제1 부분과 상기 제2 부분이 만나는 것을 특징으로 하는 집적회로 장치.
  5. 제1항에 있어서,
    상기 제1 소스/드레인 영역의 상기 중심선으로부터 상기 제1 소스/드레인 영역의 상기 제1 측벽까지의 상기 제2 방향을 따른 제1 최대 거리가, 상기 중심선으로부터 상기 제1 소스/드레인 영역의 상기 제2 측벽까지의 상기 제2 방향을 따른 제2 최대 거리보다 더 작은 것을 특징으로 하는 집적회로 장치.
  6. 제1항에 있어서,
    상기 제1 소스/드레인 영역을 콘포말하게 커버하는 제1 절연 라이너;
    상기 제2 소스/드레인 영역을 콘포말하게 커버하는 제2 절연 라이너를 더 포함하고,
    상기 제1 절연 라이너는 상기 제1 측벽의 상기 일부분 상에서 상기 제3 방향을 따라 연장되도록 배치되는 것을 특징으로 하는 집적회로 장치.
  7. 제6항에 있어서,
    상기 제1 절연 라이너는 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 소자 분리막 상으로 연장되며,
    상기 제1 소스/드레인 영역의 상기 중심선으로부터 상기 제1 소스/드레인 영역의 상기 제1 측벽까지의 상기 제2 방향을 따른 제1 최대 거리가, 상기 중심선으로부터 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 배치되는 상기 제1 절연 라이너의 에지까지의 상기 제2 방향을 따른 제3 최대 거리보다 더 작은 것을 특징으로 하는 집적회로 장치.
  8. 제1항에 있어서,
    상기 제2 소스/드레인 영역의 상기 제1 방향에 수직한 단면은, 상기 제3 방향을 따라 연장되는 상기 제2 소스/드레인 영역의 중심선을 기준으로 대칭 형상을 갖는 것을 특징으로 하는 집적회로 장치.
  9. 제1항에 있어서,
    상기 제1 핀형 활성 영역은 PMOS 트랜지스터의 활성 영역이고, 상기 제2 핀형 활성 영역은 NMOS 트랜지스터의 활성 영역이거나,
    상기 제1 핀형 활성 영역은 NMOS 트랜지스터의 활성 영역이고, 상기 제2 핀형 활성 영역은 PMOS 트랜지스터의 활성 영역인 것을 특징으로 하는 집적회로 장치.
  10. 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 제1 핀형 활성 영역;
    상기 기판으로부터 돌출되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되고 상기 제1 핀형 활성 영역과 상기 제1 방향과 다른 제2 방향으로 이격되어 배치되는 제2 핀형 활성 영역;
    상기 기판 상에서 상기 제1 및 제2 핀형 활성 영역과 교차하며 상기 제2 방향으로 연장되는 게이트 라인;
    상기 제1 핀형 활성 영역 상에서 상기 게이트 라인 일 측에 배치되는 제1 소스/드레인 영역; 및
    상기 제2 핀형 활성 영역 상에서 상기 게이트 라인의 일 측에 배치되며, 상기 제1 소스/드레인 영역과 마주보는 제2 소스/드레인 영역을 포함하고,
    상기 제1 소스/드레인 영역은 상기 제2 소스/드레인 영역과 마주보는 제1 측벽과, 상기 제1 측벽에 반대되는 제2 측벽을 포함하고, 상기 제1 소스/드레인 영역의 상기 제1 측벽은, 상기 기판의 상면에 수직한 제3 방향을 따라 연장되는 중심선을 기준으로 상기 제2 측벽과 다른 프로파일을 갖는 것을 특징으로 하는 집적회로 장치.
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