JP4328797B2 - 半導体装置 - Google Patents
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Description
(W1×L1+W1×D1)×2=(L1+D1)×W1×2
となる。この接合容量を減少させるためには、例えば上記式中の拡散層幅W1を小さくすることが有効である。
(1)拡散層の抵抗値が増大する。これは、例えば図9に示すように、幅W1から縮小した後の拡散層の幅をW2とすると、拡散層の抵抗は単純に面積比例で、W1/W2倍に増大する。この抵抗値の増大は、MISFETのオン電流を低下させ、素子応答特性を劣化させる。
(2)ソース/ドレインコンタクトの接触面積が減少する。ソース/ドレイン領域16、17の表面積が小さくなると、コンタクト18、19との接触面積が減少し、コンタクト数を減らす必要が生じる。コンタクト数の減少は、コンタクト抵抗を増大させ、(1)と同様に、MISFETのオン電流を低下させる。
前記ソース/ドレイン領域が、前記半導体基板内に形成された少なくとも1つの絶縁領域によって分割された複数の分割拡散層領域と、該分割拡散層領域及び前記絶縁領域の上部に堆積され、前記分割拡散層領域を一括に接続する半導体層とから構成されることを特徴とする。
前記素子形成領域内に少なくとも1つの絶縁領域を形成し、該絶縁領域によって前記素子形成領域を複数の分割基板領域に区画する工程と、
前記絶縁領域及び前記分割基板領域の表面に半導体層を堆積する工程と、
前記半導体層の表面から前記分割基板領域までに達するように不純物を注入し、それぞれが前記半導体層及び前記分割基板領域の一部を含むソース/ドレイン領域、及び、チャネル領域を形成する工程と、
前記半導体層上に、前記ソース/ドレイン領域及びチャネル領域に対応させてゲート電極を形成する工程とを有することを特徴とする。
接合面積=((W3×L1×N(底面成分))+(W1×D1(側面成分))×2
となる。従って、本実施形態のソース/ドレイン領域16、17の接合面積と、従来のソース/ドレイン領域の接合面積の差分は、
((L1+D1)×W1)×2−((L1×W3×N)+(D1×W1))×2
=L1×(W1−W3×N)×2
となる。
11:素子形成領域
12:ゲート電極
15:チャネル領域
16:ソース領域
17:ドレイン領域
18、19:コンタクト
20:素子分離領域
21:分割基板領域
21a:分割拡散層領域
22:選択成長シリコン層
23:拡散層分割領域
Claims (1)
- 半導体基板の素子形成領域内にソース/ドレイン領域及びチャネル領域を有するMISFETを備える半導体装置において、
前記素子形成領域を前記チャネル領域の延在方向と直交する方向に分割するために形成された少なくとも1つの絶縁領域と、
前記絶縁領域によって分割された複数の分割基板領域と、
前記分割基板領域及び前記絶縁領域の上部に選択成長法により堆積された選択成長シリコン層とを有し、
前記ソース/ドレイン領域のそれぞれが、前記分割基板領域の上部に形成された第一導電型の分割拡散層領域と、前記分割拡散領域を一括に接続する第一導電型の前記選択成長シリコン層とを有すると共に、前記チャネル領域が、前記ソース/ドレイン領域間に配置された、第一導電型と逆導電型の前記分割基板領域と、前記分割基板領域を一括に接続する逆導電型の前記選択成長シリコン層とを有し、
前記絶縁領域は、前記素子形成領域を他の素子形成領域から分離する素子分離領域と同じ深さに形成されていることを特徴とする半導体装置。
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