CN109065448A - 形成晶体管的方法、衬底图案化的方法及晶体管 - Google Patents

形成晶体管的方法、衬底图案化的方法及晶体管 Download PDF

Info

Publication number
CN109065448A
CN109065448A CN201810939973.XA CN201810939973A CN109065448A CN 109065448 A CN109065448 A CN 109065448A CN 201810939973 A CN201810939973 A CN 201810939973A CN 109065448 A CN109065448 A CN 109065448A
Authority
CN
China
Prior art keywords
hard mask
layer
method described
semiconductor substrate
patterned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810939973.XA
Other languages
English (en)
Other versions
CN109065448B (zh
Inventor
P·C·布兰特
F·J·桑托斯罗德里奎兹
A·R·斯特格纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to CN201810939973.XA priority Critical patent/CN109065448B/zh
Publication of CN109065448A publication Critical patent/CN109065448A/zh
Application granted granted Critical
Publication of CN109065448B publication Critical patent/CN109065448B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开的实施例涉及形成晶体管的方法、衬底图案化的方法及晶体管。一种形成包括栅极电极的晶体管的方法，包括：在半导体衬底(100)之上形成牺牲层(140)，在牺牲层(140)之上形成图案层(150)，将图案层(150)图案化为经图案化的结构，形成与经图案化的结构的侧壁相邻的间隔物(160)，去除经图案化的结构，使用间隔物(160)作为蚀刻掩模蚀刻穿过牺牲层(140)并蚀刻到半导体衬底(100)中，从而在半导体衬底(100)中形成沟槽，将导电材料(210)填充到半导体衬底(100)中的沟槽中以形成栅极电极。

Description

形成晶体管的方法、衬底图案化的方法及晶体管
相关申请引用
本申请是申请号为201510634787.1、申请日为2015年9月29日、发明名称为“形成晶体管的方法、衬底图案化的方法及晶体管”的发明专利申请的分案申请。
技术领域
本公开涉及一种形成晶体管的方法，一种衬底图案化的方法以及晶体管。
背景技术
半导体器件(特别地，功率半导体器件如场效应晶体管(FET)和绝缘栅双极型晶体管(IGBT))广泛应用于各领域应用例如汽车和工业应用。人们一直在尝试提高半导体器件的性能。例如，尝试通过减小作为IGBT中相邻栅极沟槽的主体区域或台面的宽度来提高IGBT的性能。相应地，需要提供一种方法，通过该方法台面结构可以限定为均匀模式，台面结构具有小宽度。
发明内容
本发明的目的是提供一种制造半导体器件的改进方法。进一步地，本发明的目的是提供所述半导体器件。
根据本发明，上述目的是通过独立权利要求所要求保护的主题实现的。从属权利要求限定了进一步实施例。
附图说明
附图用于进一步理解本发明的实施例，附图并入本说明书中并构成本说明书的一部分。附图示出了本发明的实施例并与描述一起阐述原理。通过较好地理解下面的详细描述，很容易构想到本发明的其他实施例和许多优点。附图中的元件不需要按比例绘制。相同附图标记指定相应的类似部分。
图1A至图1F示出了执行根据一个实施例的方法时半导体衬底的横截面视图的示例。
图1G概括了根据一个实施例的方法。
图2A至图2L示出了执行根据一个实施例的方法时半导体衬底的横截面视图的示例。
图3A至图3D示出了加工过程中半导体器件的横截面视图的进一步示例。
图3E示出了根据一个实施例的半导体器件的横截面视图。
图3F概括了根据另外的实施例的方法。
图4A至图4E示出了执行根据另外的实施例的方法时半导体衬底的横截面视图的示例。
图4F概括了根据另外的实施例的方法。
具体实施方式
在下面的详细描述中，将参考附图进行描述，附图构成描述的一部分并示出了能够实践本发明的特定实施例。在这一方面，方向术语“顶部”、“底部”、“前部”、“背部”、“首部”、“尾部”等用于指示所述附图的方位。由于本发明的实施例的组件可以布置在一些不同的方位，方向术语仅用于说明目的而非进行限制。应该理解的是，可以利用其他实施例，也可以在不偏离权利要求限定的范围的情况下进行结构和逻辑修改。
对实施例的描述并非对本发明的限制。特别地，下文描述的实施例的元件可以与不同实施例的元件组合在一起。
在下面描述中使用的术语“晶片”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何以半导体为基础的结构。晶片和结构应该理解为包括硅、绝缘体上的硅(SOI)、蓝宝石上的硅(SOS)、掺杂和无掺杂半导体、基础半导体支承的硅外延层和其他半导体结构。半导体不需要以硅为基础。半导体也可以是硅锗、锗或砷化镓。根据其他实施例，碳化硅(SiC)或氮化镓(GaN)可以形成半导体衬底材料。
附图和描述通过在掺杂类型“n”或“p”旁边指示“-”或“+”来说明相对掺杂浓度。例如，“n-”表示掺杂浓度低于“n”掺杂区域的掺杂浓度，“n+”掺杂区域的掺杂浓度高于“n-”掺杂区域的掺杂浓度。具有相同的相对掺杂浓度的掺杂区域并不一定具有相同的绝对掺杂浓度。例如，“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。在附图和描述中，为了更好地理解，通常掺杂部分标识为掺杂“p”或“n”。应该清楚理解的是，该标识并不旨在限制目的。掺杂类型可以是任意类型，只要能够实现所描述的功能。进一步地，在所有实施例中，掺杂类型可以是反向的。
在本说明书中使用的术语“耦合”和/或“电耦合”并不旨在表示元件必须直接耦合在一起–干预元件可以提供在“耦合”或“电耦合”元件之间。术语“电连接”用于描述电连接在一起的元件之间的低电阻电连接。
此处使用的术语“具有”、“包含”、“包括”、“由…组成”等是开放式术语，指示所述元件或特征的存在，但不排除附加元件或特征。除非上下文明确说明，否则“一个”和“所述”包括单数和复数。
本说明书提及了与半导体部分掺杂的“第一”和“第二”导电类型掺杂剂。第一导电类型可以是p类型，第二导电类型可以是n类型，反之亦然。众所周知，根据掺杂类型或源极区域和漏区域的极性，MOSFET可以是n-沟道或p-沟道MOSFET。例如，在n-沟道MOSFET中，源极区域和漏区域掺杂n类型掺杂剂。在p-沟道MOSFET中，源极区域和漏区域掺杂p类型掺杂剂。应该清楚理解的是，在本说明书的上下文中，掺杂类型可以是反向的。如果使用方向语言描述特定电流路径，该描述仅应理解为指示路径而非指示电流极性，例如电流是沿特定方向流动或沿相反方向流动。附图可以包括极性敏感组件，例如二极管。应该清楚理解的是，这些极性敏感组件的特定布置仅作为示例，可以根据第一导电类型是n-型或p-型反转布置以实现所描述的功能。
在本说明书中使用的术语“横向”和“水平”用于描述与半导体衬底或半导体主体平行的方位。例如，这可以是晶片或晶粒的表面。
在本说明书中使用的术语“垂直”用于描述布置为垂直于半导体衬底或半导体主体的第一表面的方位。
通常，为了在材料层上图案化，可以使用光刻方法，该方法需要提供适合的光致抗蚀剂材料。使用适合的光掩模在光致抗蚀剂材料上形成光刻图案。经图案化的光致抗蚀剂层可以在后续处理步骤中用作掩模。例如，通常硬掩模层或由适合的材料(例如，氮化硅、多晶硅、碳或前述材料组合)制成的层可以提供在要图案化的材料层之上。例如，使用蚀刻工艺在硬掩模层上形成光刻图案。将经图案化的硬掩模作为蚀刻掩模，使材料层图案化。
图1A至图1F示出了根据一个实施例的方法。牺牲层140形成在半导体衬底100之上。牺牲层140的示例包括氧化硅和/或氮化硅或可以相对于半导体衬底选择性地蚀刻的任何其他材料。图案层150(例如光致抗蚀剂层)形成在牺牲层140的表面之上。图案层150形成为经图案化的结构155。例如，经图案化的结构可以包括多行线/空间图案。应该清楚理解的是，经图案化的结构155没有必要是线型的，但可以是弯曲的，可以形成圆形、矩形和其他形状。根据进一步实施例，经图案化的结构可以是线段、圆点或任何其他图案，这取决于制造工艺的需要。当然，图案层可以是进一步硬掩模材料，并且没有必要限于光致抗蚀剂层。经图案化的结构155之间的节距决定了要在后面处理步骤中蚀刻的台面的节距。相邻经图案化的结构155之间的距离可以是任意值，例如100nm-2μm。根据一个实施例，所述距离可以介于400nm-800nm之间，例如600nm。可选择地，经图案化的结构155的宽度可以与相邻经图案化的结构之间的距离一致。根据一个实施例，所述宽度可以介于100nm-1μm之间，更具体地介于300nm-600nm之间，例如400nm。图1A示出了所生成结构的示例。
其后，间隔物160形成为与经图案化的结构155的侧壁155a相邻。例如，这可以通过在图1A示出的表面上共形沉积间隔物材料来实现。例如，所述间隔物材料层的厚度可以介于50nm-300nm之间。其后,可以执行各向异性蚀刻步骤，该步骤以高于垂直部分的蚀刻速率蚀刻间隔物材料的水平部分，以形成间隔物。本文后面将进行说明，形成在半导体衬底100中的台面的宽度取决于该处理步骤中形成的间隔物材料的厚度。图1B示出了所生成的衬底的横截面视图的示例。如图所示，间隔物160形成为与经图案化的结构155的侧壁155a相邻。在相邻间隔物160之间，牺牲层140的一部分被去除。
其后，执行蚀刻步骤。例如，蚀刻步骤可以在牺牲层140中蚀刻第一通孔107。图1C示出了执行该处理步骤后横截面的示例。
可选择地去除间隔物160的剩余部分后，继续蚀刻以在半导体衬底100中蚀刻沟槽105。图1D示出了所生成结构的示例。例如，沟槽深度可以蚀刻为小于10μm，例如0.5μm-10μm，更具体地1μm-8μm、2μm-6μm、3μm。如图1D进一步所示，台面的相邻沟槽105之间的剩余衬底材料的宽度由间隔物160的宽度所决定。相邻沟槽105之间的衬底材料限定台面180，在后续处理步骤中可以在台面180中形成晶体管的活动部分。在本说明书的上下文中，术语“宽度”特指沿相应示出的横截面视图方向测量的宽度。更具体地，台面的宽度是指垂直于沟槽的延伸方向测量的宽度。
然后，在沟槽105的侧壁上形成栅极介电层313后，在半导体衬底100的沟槽105中形成导电材料210，以形成晶体管的栅极电极310。栅极介电层313可以包括氧化硅和/或氮化硅或任何其他适合形成栅极介电层的材料。导电材料210可以包括掺杂多晶硅。图1E示出了所生成结构的横截面视图。根据图1E所示的实施例，牺牲层140的各部分仍然存在于半导体衬底100的主表面110之上。相应地，通过交替导电材料210和牺牲层140的条纹，可以在工件的表面上图案化。
图1F示出了执行进一步处理步骤后半导体器件的组件。例如，半导体器件可以进一步包括源极区域316，其布置为与半导体衬底的主表面110相邻。半导体器件可以进一步包括主体区域317和漂移区318，漂移区318布置在沟槽105之下。根据一个实施例，主体区域的宽度w可以小于400nm，例如50nm-300nm，更具体地，100nm-300nm。晶体管可以进一步包括背面区域314和背面接触315。根据背面区域314的掺杂类型，晶体管可以实施IGBT或MOSFET。例如，源极区域316和漂移区318可以是第一导电类型，而主体区域317可以是第二导电类型。根据一个实施例，背面区域314可以是第二导电类型。在本实例中，晶体管可以是IGBT。当在背面电极315与接触源极区域316的源端子之间应用预定电压Vce并且在栅极电极310与源端子之间应用预定电压Vg时，也就是说，当栅极导通时，导电沟道形成在主体区域317中邻近栅极电极310的部分。形成导电沟道后，电子从源极区域316流向漂移区318。电子在背面区域314与漂移区318之间引起正向偏移，而空穴经由背面区域314从背面电极315移动到偏移区318中。由于电导率调制，这会显著减少漂移区318的电阻，从而增加IGBT的电流容量。此时，背面电极315与连接到IGBT的源极区域316的源端子之间的电压降称为通路状态电压(Vce(sat))。
当栅极关断时，即栅极电极310与源极区域316之间的栅极电压Vge减小到零或反向偏移时，在主体区域317中不会形成沟道区域。相应地，从源极区域316流出的电子停止。漂移区318中累积的电子和空穴分别移动到背面区域314和源极区域316，或者重组。
根据进一步实施例，背面区域314可以是第一导电类型。在本实例中，晶体管实施MOSFET。在通电情况下，即当对栅极电极310应用相应电压时，在主体区域317与栅极介电层313之间的边界处形成导电反转层。相应地，晶体管处于导电状态，经由漂移区318从源极区域到316到背面区域314(漏区域)。在断电情况下，在主体区域317与栅极介电层313之间的边界处不会形成导电沟道。
图1G概括了根据一个实施例的方法。一种形成包括栅极电极的晶体管的方法，包括在半导体衬底之上形成牺牲层(S100)，在牺牲层之上形成图案层(S110)，将图案层形成为经图案化的结构(S120)，形成经图案化的结构的侧壁相邻的间隔物(S130)，去除经图案化的结构(S140)，使用间隔物作为蚀刻掩模蚀刻穿过牺牲层(S150)并在半导体衬底中蚀刻(S160)，从而在半导体衬底中形成沟槽，将导电材料填充到半导体衬底中的沟槽中(S170)以形成栅极电极。通过前面描述明确可知，间隔物层的厚度和间隔物的宽度决定台面180的宽度w。由于间隔物的宽度可以是均匀地设置在大区域之上，例如整个晶片表面，因此台面180的宽度w可以均匀地限定在此区域之上。
图2A至图2L示出了根据一个实施例制造晶体管的另外的方法。第一硬掩模层120形成在半导体衬底100的表面110之上，其可以由氮化硅制成。其后，进一步硬掩模层130形成在所述第一硬掩模层之上，其可以由氧化硅层制成。然后，牺牲层140形成在第二硬掩模层之上，牺牲层140配置为各向异性蚀刻并可以相对于第一硬掩模层和第二硬掩模层选择性地蚀刻。例如，牺牲层可以包括多晶硅、非晶硅或陶瓷材料。然后，图案层150，例如光刻胶层形成在牺牲层140之上。在光致抗蚀剂层150上图案化以形成经图案化的结构155。相邻经图案化的结构155之间的距离将决定形成在半导体衬底100中的台面180的间距。例如，相邻经图案化的结构之间的距离可以是400nm-800nm，例如600nm。
图2A示出了所生成结构的示例。图2A的右侧部分示出了可用于限定经图案化的结构155的掩模。限定经图案化的结构155的部分被限定活动区域的抗蚀剂材料的部分156环绕，其中台面180形成在半导体衬底100中。台面180的宽度由间隔物160的厚度决定，间隔物160是通过上述方法在后续步骤中形成的。间隔物的厚度可以介于50nm-300nm之间。例如，间隔物可以由氮化硅制成。图2B示出了所生成结构的示例。
其后，经图案化的结构155被去除，然后执行蚀刻步骤以蚀刻牺牲层140的去除部分，如图2C所示。例如，间隔物160用作蚀刻掩模。第一通孔107通过此方法形成在牺牲层140中。图2D示出了去除间隔物160的剩余部分后所生成结构的横截面视图。
其后，使用经图案化的牺牲层140作为蚀刻掩模，执行进一步蚀刻步骤。结果，第二通孔108限定在包括第一硬掩模层120和第二硬掩模层130的层堆叠中。从而，硬掩模图案109由第一和第二硬掩模层形成，如图2E所示。
根据一个实施例，其后可以形成例如氧化硅覆盖层111以覆盖硬掩模图案109。例如，可以各向同性沉积或热生长覆盖层111并可以各向异性蚀刻覆盖层111，以从衬底材料中去除该层的水平部分。结果，结构109被氧化硅材料覆盖。覆盖层111的厚度和结构109的距离决定将在后续处理步骤中形成的沟槽宽度。图2F示出了所生成结构的示例。
图2G示出了使用氧化硅层111覆盖的结构109作为蚀刻掩模在半导体衬底中蚀刻沟槽105后的结构示例。例如，沟槽的深度可以介于大约1μm-8μm之间，例如2μm-6μm之间，例如是3μm。进一步地，介电层可以形成在沟槽105的侧壁上，以形成所生成晶体管的栅极介电层313。如图2G进一步所示，剩余半导体材料100的台面180形成在相邻沟槽105之间。例如，可以通过热氧化台面180的侧壁形成栅极介电层313。图2G的右侧部分示出了所生成结构的示意性平面图。可以看到，相邻沟槽105之间的距离和台面180的宽度远小于图2A的右侧部分所示结构的宽度。
其后，可以将导电材料210如多晶硅填充到沟槽105中。导电材料需要填充到大约结构109的高度。
执行改变导电材料210表面的处理，以形成改变的表面部分215。例如，如果导电材料是多晶硅，则可以执行热处理以形成氧化硅。
图2H示出了所生成结构的示例。如图2H进一步所示，在图案层140上图案化以形成结构109，进一步地，将导电材料210填充到沟槽中，然后改变所述导电材料的表面部分，完成以上加工顺序后，所生成结构的表面区域包括氮化硅结构109的硬掩模图案并进一步包括改变导电层215的邻近部分，导电层215的材料可以是氧化硅。这些硬掩模部分的布置形式如下：氮化硅结构109布置在台面180之上，而氧化硅布置在导电材料210之上。图2H的右侧部分示出了可用于将接触部分限定到栅极电极310和台面180的掩模。特别地，所述掩模具有远大于要限定的接触的开口157、158、159。由于存在两种不同的材料，例如邻近表面的氧化硅215和氮化硅109，因此所述接触可以自对准基础材料。相应地，尽管开口157、158、159的宽度大于所形成的接触，但是由于可以相对于彼此选择性地蚀刻两种材料，因此可以精确地形成所述接触。
在下一步骤中，可以从台面的表面上去除氮化硅结构109。其后，可以执行掺杂处理，例如离子注入。从而，可以限定第一掺杂区域311和第二掺杂区域312。
图2I示出了所生成结构的示例。第一掺杂区域311和第二掺杂区域312布置在台面180的上部。第二掺杂区域312邻近台面180的上表面。进一步可选择地，可以形成氧化硅层以覆盖台面180的部分和导电材料210的侧壁(图2J)。然后，例如可以去除所形成氧化硅层的水平部分，以形成覆盖导电材料210的侧壁的接触孔和间隔物216(图2K)。其后，可以在接触孔320中形成金属化层325，以形成台面接触321。从而在相邻台面180之间实现电接触。台面接触321与形成所生成晶体管的源极区域316的第二掺杂区域312相交。台面接触321接触形成在第一掺杂区域311中的主体区域317。
图2L示出了所生成结构的示例。如图2L进一步所示，半导体器件包括背面接触层314和背面金属化层315以实施晶体管。
图3A至图3E示出了上述结构的进一步细节或改进。图3A示出了在形成沟槽105并在半导体衬底中形成的台面180的侧壁上形成介电层313之后的半导体衬底的示例。从图2E示出的结构开始，根据进一步改进，氮化硅间隔物410可以形成为与结构109相邻。例如，通过沉积共形薄氮化硅层并各向异性蚀刻氮化硅，以去除其水平部分，可以实现此目的。结果，氮化硅间隔物410形成为与结构109相邻。该氮化硅间隔物可以防止氮化硅间隔物蚀刻不足。然后，可以形成进一步氧化硅间隔物。在蚀刻半导体衬底100中的沟槽105时，氧化硅间隔物411可以用作蚀刻掩模。其后，例如通过热氧化法形成栅极氧化层313，可以形成介电层313如氧化硅。图3A示出了所生成结构的示例。
其后，将导电材料填充到沟槽105中。由于栅极氧化层313热生长在衬底材料100上，栅极介电层313仅存在于沟槽105的下部。结果，导电材料210的表面部分宽度t1大于其下部区域的宽度。
图3B示出了所生成结构的示例。如图所示，宽度t1大于之下沟槽部分的宽度t2。台面180的宽度w在30nm-500nm范围内，例如30nm-300nm。将导电填料210填充到大约结构109的高度。其后，去除导电填料210上部，然后执行热处理步骤以形成改变的表面区域215。
图3C示出了所生成结构的示例。如图所示，氧化硅层形成在导电填料210之上。为了形成台面区域180的接触，可以使用图2H的右侧部分所示的掩模例如包括开口158的掩模形成接触孔。光刻限定接触开口之后，可以相对于氧化硅选择性地蚀刻氮化硅，从而去除结构109。然后，可以执行进一步注入步骤以形成掺杂区域330。从而形成在台面材料180中延伸的接触孔。进一步地，形成金属化层。结果，形成通过金属化层325电连接的台面接触321。
图3D示出了在II和II’之间所生成结构的示例，另请参见图2H的右侧部分。横截面视图与台面接触321相交。形成源极区域316的掺杂区域布置在栅极电极310的各侧壁上，并可以经由台面接触321连接到源端子。以类似的方式，可以形成与栅极电极310接触的接触。更具体地，从图3C所示的结构开始，在氧化硅层215中形成开口以形成栅极接触311。为了形成栅极接触311，例如可以使用包括栅极接触开口159的图2H的右侧部分示出的掩模。
图3E示出了在I和I’之间所生成的晶体管的横截面视图，另请参见图2H的右侧部分。图3E的横截面视图与栅极接触311相交。栅极电极310的一部分布置在衬底表面110之下，并且栅极电极310的一部分布置在衬底表面110之上。栅极接触311接触栅极电极310。例如，布置在不同沟槽105中的多个栅极电极310可以经由栅极接触311与导电元件326例如金属化层相连接。结果，栅极电极310可以与共用端子连接。
衬底表面110之上的上部中栅极电极的宽度t1大于衬底表面110之下的下部中栅极电极的宽度t2。主体区域317布置在源极区域316之下。背面接触315形成为与背面区域314接触。漂移区318可以布置在主体区域317和背面区域314之间。掺杂区域的掺杂类型和晶体管的功能可以如参照图1F的之上描述。由于实施台面180以使其宽度w小于350nm，例如小于300nm，可以提高IGBT的性能。进一步地，可以增加沟道密度。
图3F概括了根据一个实施例的形成包括栅极电极的晶体管的方法。所述方法包括：在半导体衬底之上形成硬掩模层(S300)，在所述硬掩模层之上形成牺牲层(S310)，所述牺牲层能够相对于牺牲层选择性地蚀刻，在所述牺牲层之上形成图案层(S320)，将图案层形成为经图案化的结构(S330)，形成与所述经图案化的结构的侧壁相邻的间隔物(S340)，去除经图案化的结构(S350)，使用所述间隔物所谓蚀刻掩模蚀刻穿过牺牲层并在半导体衬底中蚀刻(S360)，从而在半导体衬底中形成沟槽，将导电材料填充到半导体衬底中的沟槽中(S370)以形成栅极电极。
如前所述，所述方法可以用于以所述方式在衬底上图案化，以形成具有大约平面的工件。在衬底上图案化以在相邻沟槽之间形成沟槽和台面。进一步地，在沟槽和台面之上存在不同材料，因此表面具有对应于不同材料的基本图案的图案。进一步地，由于间隔物层的厚度决定台面的宽度，因此，可以在特定区域之上均匀地形成具有减小宽度的台面。
图4A至图4E示出了在衬底上图案化的一般方法的实施例。所述方法包括在衬底100之上形成牺牲层140。可以如上所述实施牺牲层140。所述方法进一步包括在牺牲层140之上形成图案层150，其可以是光致抗蚀剂层。将图案层150形成为经图案化的结构155。图4A示出了所生成结构的示例的横截面视图。其后，以所述方式形成与经图案化的结构的侧壁相邻的间隔物160，如上所述(图4B)。然后，去除经图案化的结构155。执行蚀刻处理，该步骤使用间隔物160作为蚀刻掩模蚀刻穿过牺牲层并在衬底中蚀刻，从而在牺牲层140中形成第一通孔107。
图4C示出了所生成结构的示例。如图所示，形成牺牲层140的经图案化的部分。进一步地，覆盖层143可以形成为与牺牲层140的部分142的侧壁相邻。从而可以进一步减小沟槽105的宽度。其后，在衬底中蚀刻沟槽105。图4D示出了所生成结构的示例，其中覆盖层143已经形成。其后，将填充材料210填充到衬底中的沟槽105中和牺牲层140中的第一通孔107中。
图4E示出了所生成结构的示例。根据进一步实施例，所述方法可以进一步包括改变填充材料的表面部分以形成改变的表面部分215。作为这些处理步骤的结果，工件包括充满填充材料210的沟槽105和布置在沟槽105之间的衬底部分。牺牲层140的部分布置在衬底部分100之上，然而改变的表面部分215布置在填充材料210的部分之上。相应地，工件具有交替的改变的表面部分215和牺牲层140的部分，可以相对于彼此选择性地蚀刻它们。结果，可以以自对准方式形成开口。
图4F概括了根据本实施例的方法。如图所示，用于在衬底上图案化的方法包括：在所述衬底之上形成牺牲层(S400)，在所述牺牲层之上成图案层(S410)，将图案层形成为经图案化的结构(S420)，形成与所述经图案化的结构的侧壁相邻的间隔物(S430)，去除经图案化的结构(S440)，使用所述间隔物作为蚀刻掩模蚀刻穿过所述牺牲层并在所述衬底中蚀刻(S450)，从而在所述牺牲层中形成第一通孔并在所述衬底中形成沟槽，以及将填充材料填充到所述衬底中的沟槽中和所述牺牲层中的第一通孔中(S460)。
虽然上面已经描述了本发明的实施例，但是显然可以实施进一步实施例。例如，进一步实施例可以包括权利要求中列举的技术特征的任何分组合和上述示例组合所述元件的分组合。相应地，随附权利要求的主旨和保护范围并不限于此处所包含实施例的描述。

Claims (18)

1.一种形成包括栅极电极的晶体管的方法，包括：
在半导体衬底(100)之上形成硬掩模层(120，130)；
对所述硬掩模层(120，130)进行图案化以形成硬掩模部分(109)；
蚀刻穿过所述硬掩模部分(109)到所述半导体衬底(100)中，从而在所述半导体衬底(100)中形成沟槽(105)，其中半导体台面由所述沟槽中的相邻沟槽限定；
将填充材料(105，210，215)填充到所述半导体衬底(100)中的所述沟槽(105)中，以使所述硬掩模部分(109)的顶部部分暴露，从而所述填充材料包括用于形成所述栅极电极(310)的导电材料(210)；
选择性地部分移除所述硬掩模部分至所述填充材料，以限定在所述平导体衬底中的所述半导体台面的至少一个半导体台面之上的第一开口，同时使所述硬掩模部分的部分保留在所述半导体衬底之上。
2.根据权利要求1所述的方法，其中所述方法还包括在形成所述第一开口之后，通过注入步骤在所述半导体衬底中形成至少一个掺杂区域。
3.根据权利要求2所述的方法，其中所述方法还包括在所述第一开口中形成金属化层(325)以形成台面接触(321)。
4.根据权利要求3所述的方法，其中形成金属化层的步骤包括将所述金属化层沉积在所述硬掩模部分的保留部分上。
5.根据权利要求1所述的方法，其中形成所述沟槽包括以下步骤：
在所述硬掩膜层之上形成图案层；
对所述图案层进行图案化以形成图案化的结构；
形成与所述图案化的结构的侧壁相邻的间隔物；
移除所述图案化的结构；
使用所述间隔物作为蚀刻掩模来蚀刻穿过所述硬掩模层。
6.根据权利要求1所述的方法，其中蚀刻穿过所述硬掩模层(120，140)并且蚀刻到所述衬底(100)中还在所述硬掩模层(120，140)中形成第一通孔(107)，并且其中所述填充材料还填充所述硬掩模层(120，140)中的所述第一通孔(107)。
7.根据权利要求1所述的方法，还包括在所述硬掩模层(120，140)之上形成牺牲层(140)，所述牺牲层(140)能够相对于所述硬掩模层(120，130)选择性地被蚀刻。
8.根据权利要求7所述的方法，还包括使用经图案化的所述牺牲层(140)作为蚀刻掩模来蚀刻穿过所述硬掩模层(120，130)，以形成经图案化的硬掩模部分(109)。
9.根据权利要求5所述的方法，还包括在蚀刻之前利用抗蚀剂材料的部分(156)覆盖所述半导体衬底(100)的边缘部分，使得所述间隔物(160)和所述抗蚀剂材料的所述部分(156)用作所述蚀刻掩模。
10.根据权利要求1所述的方法，还包括改变所述导电材料(240)的表面部分以形成改变的表面部分(215)。
11.根据权利要求4所述的方法，还包括利用覆盖层(111)覆盖经图案化的所述硬掩模部分(120，130)的侧壁。
12.根据权利要求6所述的方法，其中改变所述导电材料的表面包括氧化所述导电材料的所述表面。
13.根据权利要求1所述的方法，还包括形成至所述栅极电极(310)的栅极接触(311)，包括在半导体衬底(100)之上的光致抗蚀剂材料中限定第二开口(159)，所述开口具有大于所述沟槽(105)的宽度的宽度。
14.根据权利要求1所述的方法，选择性地部分移除硬掩模部分至所述填充材料以限定所述第一开口的步骤还包括在所述半导体衬底(100)之上的光致抗蚀剂材料中限定第三开口(320)，所述第三开口(320)具有大于相邻沟槽(105)之间的距离的宽度。
15.根据权利要求1所述的方法，还包括在将所述导电材料(210)填充在所述沟槽(105)中之前，在所述半导体衬底(100)中的所述沟槽(105)的侧壁上形成介电层(313)。
16.根据权利要求1所述的方法，还包括形成至所述半导体台面的附加的台面接触(321)，以及形成使所述台面接触(321)彼此电耦合的导电元件(325)。
17.根据权利要求1所述的方法，还包括形成至所述栅极电极(310)的附加的栅极接触(311)，以及形成使所述栅极接触(311)彼此电耦合的导电元件(326)。
18.根据权利要求1所述的方法，其中还包括步骤：
在所述半导体台面中形成第二导电类型的主体区域，在所述主体区域中形成第一导电类型的源极区域，并且在所述主体区域之下形成所述第一导电类型的漂移区域，使得所述导电材料延伸到所述源极区域的上表面之上。
CN201810939973.XA 2014-09-30 2015-09-29 形成晶体管的方法、衬底图案化的方法及晶体管 Active CN109065448B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810939973.XA CN109065448B (zh) 2014-09-30 2015-09-29 形成晶体管的方法、衬底图案化的方法及晶体管

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE102014114235.7A DE102014114235B3 (de) 2014-09-30 2014-09-30 Verfahren zum Bilden eines Transistors, Verfahren zum Strukturieren eines Substrates und Transistor
DE102014114235.7 2014-09-30
CN201810939973.XA CN109065448B (zh) 2014-09-30 2015-09-29 形成晶体管的方法、衬底图案化的方法及晶体管
CN201510634787.1A CN105470121A (zh) 2014-09-30 2015-09-29 形成晶体管的方法、衬底图案化的方法及晶体管

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201510634787.1A Division CN105470121A (zh) 2014-09-30 2015-09-29 形成晶体管的方法、衬底图案化的方法及晶体管

Publications (2)

Publication Number Publication Date
CN109065448A true CN109065448A (zh) 2018-12-21
CN109065448B CN109065448B (zh) 2023-04-28

Family

ID=55065806

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810939973.XA Active CN109065448B (zh) 2014-09-30 2015-09-29 形成晶体管的方法、衬底图案化的方法及晶体管
CN201510634787.1A Pending CN105470121A (zh) 2014-09-30 2015-09-29 形成晶体管的方法、衬底图案化的方法及晶体管

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201510634787.1A Pending CN105470121A (zh) 2014-09-30 2015-09-29 形成晶体管的方法、衬底图案化的方法及晶体管

Country Status (3)

Country Link
US (1) US9954068B2 (zh)
CN (2) CN109065448B (zh)
DE (1) DE102014114235B3 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3264470A1 (en) * 2016-06-29 2018-01-03 ABB Schweiz AG Short channel trench power mosfet
US9997607B2 (en) 2016-06-30 2018-06-12 International Business Machines Corporation Mirrored contact CMOS with self-aligned source, drain, and back-gate
TWI750375B (zh) * 2018-05-16 2021-12-21 力智電子股份有限公司 溝槽閘極金氧半場效電晶體及其製造方法
US11312615B2 (en) * 2020-07-29 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method to form a rough crystalline surface
DE102021214431A1 (de) * 2021-12-15 2023-06-15 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Power-FinFETs mittels selbsjustierter Maske und Power-FinFET
DE102021214430A1 (de) * 2021-12-15 2023-06-15 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Power-FinFETs mittels Lithographiemasken und Power-FinFET

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070059887A1 (en) * 2005-08-30 2007-03-15 Infineon Technologies Ag Method for producing a trench transistor and trench transistor
US20080026552A1 (en) * 2006-07-31 2008-01-31 Martin Gerhardt Method of enhancing lithography capabilities during gate formation in semiconductors having a pronounced surface topography
CN101202222A (zh) * 2006-12-11 2008-06-18 东部高科股份有限公司 制造沟槽mosfet的方法
US7910437B1 (en) * 2009-11-19 2011-03-22 Magnachip Semiconductor, Ltd. Method of fabricating vertical channel semiconductor device
US20120080748A1 (en) * 2010-09-30 2012-04-05 Force Mos Technology Co., Ltd. Trench mosfet with super pinch-off regions
US20130049072A1 (en) * 2011-08-25 2013-02-28 Lars P. Heineck Arrays Of Recessed Access Devices, Methods Of Forming Recessed Access Gate Constructions, And Methods Of Forming Isolation Gate Constructions In The Fabrication Of Recessed Access Devices
US20130320412A1 (en) * 2012-06-05 2013-12-05 Toshiba America Electronic Components, Inc. Isolated insulating gate structure

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004057237B4 (de) 2004-11-26 2007-02-08 Infineon Technologies Ag Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau
US8692322B2 (en) * 2006-02-17 2014-04-08 Alpha And Omega Semiconductor Incorporated Flexible Crss adjustment in a SGT MOSFET to smooth waveforms and to avoid EMI in DC-DC application
US9093521B2 (en) * 2008-06-30 2015-07-28 Alpha And Omega Semiconductor Incorporated Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout
US8373239B2 (en) * 2010-06-08 2013-02-12 International Business Machines Corporation Structure and method for replacement gate MOSFET with self-aligned contact using sacrificial mandrel dielectric
JP5639926B2 (ja) * 2011-02-28 2014-12-10 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
US8680607B2 (en) * 2011-06-20 2014-03-25 Maxpower Semiconductor, Inc. Trench gated power device with multiple trench width and its fabrication process
CN103426738B (zh) * 2012-05-17 2018-05-18 恩智浦美国有限公司 具有边缘端部结构的沟槽半导体器件及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070059887A1 (en) * 2005-08-30 2007-03-15 Infineon Technologies Ag Method for producing a trench transistor and trench transistor
US20080026552A1 (en) * 2006-07-31 2008-01-31 Martin Gerhardt Method of enhancing lithography capabilities during gate formation in semiconductors having a pronounced surface topography
CN101202222A (zh) * 2006-12-11 2008-06-18 东部高科股份有限公司 制造沟槽mosfet的方法
US7910437B1 (en) * 2009-11-19 2011-03-22 Magnachip Semiconductor, Ltd. Method of fabricating vertical channel semiconductor device
US20120080748A1 (en) * 2010-09-30 2012-04-05 Force Mos Technology Co., Ltd. Trench mosfet with super pinch-off regions
US20130049072A1 (en) * 2011-08-25 2013-02-28 Lars P. Heineck Arrays Of Recessed Access Devices, Methods Of Forming Recessed Access Gate Constructions, And Methods Of Forming Isolation Gate Constructions In The Fabrication Of Recessed Access Devices
US20130320412A1 (en) * 2012-06-05 2013-12-05 Toshiba America Electronic Components, Inc. Isolated insulating gate structure

Also Published As

Publication number Publication date
CN109065448B (zh) 2023-04-28
DE102014114235B3 (de) 2016-01-28
CN105470121A (zh) 2016-04-06
US20160093706A1 (en) 2016-03-31
US9954068B2 (en) 2018-04-24

Similar Documents

Publication Publication Date Title
CN109065448A (zh) 形成晶体管的方法、衬底图案化的方法及晶体管
CN103579339B (zh) 半导体器件
CN104518010B (zh) 集成电路和制造集成电路的方法
US7981817B2 (en) Method for manufacturing semiconductor device using multiple ion implantation masks
US20100276729A1 (en) Semiconductor device, manufacturing method thereof, and manufacturing method of trench gate
JP6109444B1 (ja) 半導体装置
KR100758343B1 (ko) 탄화 규소 반도체 장치
JP2012169385A (ja) 炭化珪素半導体装置
CN103606551B (zh) 碳化硅沟槽型半导体器件及其制作方法
CN103858236A (zh) 利用再生长栅极的GaN垂直JFET的方法和系统
CN106783851A (zh) 集成肖特基二极管的SiCJFET器件及其制作方法
CN103875075A (zh) 利用再生长沟道的GaN垂直JFET的方法和系统
CN104465767B (zh) 半导体器件、集成电路及半导体器件的制造方法
US11894457B2 (en) Semiconductor device and manufacturing method thereof
JP2007043123A (ja) 半導体装置
US8525223B2 (en) Silicon carbide semiconductor device
JP2005197497A (ja) 半導体装置
KR102100863B1 (ko) SiC MOSFET 전력 반도체 소자
JP2006294968A (ja) 半導体装置およびその製造方法
JP2007214303A (ja) 半導体装置
JP4328797B2 (ja) 半導体装置
KR20130082307A (ko) 기판 구조체, 이로부터 제조된 반도체소자 및 그 제조방법
CN104167443B (zh) 半导体器件、集成电路以及制造半导体器件的方法
JP2005101147A (ja) 半導体装置及びその製造方法
JP2024019928A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant