KR102100863B1 - SiC MOSFET 전력 반도체 소자 - Google Patents

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Abstract

본 발명의 SiC MOSFET 전력 반도체 소자는 제 1 도전형의 드리프트층을 포함하는 기판; 상기 기판의 상부에 형성되되 제 1 도전형의 SiC 에피층; 상기 SiC 에피층 상부에 형성된 게이트 산화막 및 게이트 전극을 구비하는 게이트 구조체; 상기 게이트 구조체의 양측에 각각 형성된 제 2 도전형의 웰 영역; 상기 웰 영역 내에 형성되되 상기 게이트 구조체에 접하는 제 1 도전형의 소스 영역; 상기 SiC 에피층에 형성되되 상기 게이트 구조체의 양측에 각각 배치된 트렌치 산화물 패턴; 및 상기 SiC 에피층과 트렌치 산화물 패턴 사이에 개재된 제 2 도전형의 도핑 영역; 을 포함한다.

Description

SiC MOSFET 전력 반도체 소자{SiC MOSFET power semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 더 상세하게는 SiC MOSFET 전력 반도체 소자에 관한 것이다.
SiC(silicon carbide, 탄화 규소)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체로서, 절연파괴전계가 3X106V/cm로서 실리콘의 약 10배, 에너지밴드갭은 3.26eV로 실리콘의 약 3배, 열전도도는 3.7W/cmK로서 실리콘의 약 3배 높은 특성을 가지고 있다. 따라서 실리콘에 비해 높은 항복전압을 가지면서도 손실은 적고 열방출은 우수한 특성을 나타낸다. 특히 절연파괴전계가 실리콘에 비해 10배 정도 우수하므로 이동 영역(drift region)의 두께를 실리콘에 비해 약 10배 정도 감소시킬 수 있으며, 이로 인하여 온(on)-저항으로부터 환산된 전압강하는 실리콘 소자에 비해 약 200분의 1로 감소시킬 수 있는 큰 장점이 있다. 따라서 전력 반도체 소자 분야에서 실리콘을 대체할 수 있는 가장 유력한 반도체 재료로 간주되고 있다.
그러나, SiC의 경우 상술한 장점에도 불구하고, 전력 반도체 소자를 제조함에 있어서 여러가지 문제점을 가지고 있다. 대표적으로 SiC 내에서는 통상적인 p형 또는 n형 도판트들의 확산계수가 실리콘에 비해 더 작아 깊은 확산 영역을 형성하기 위한 확산 시간 및 온도 조건의 최적화가 용이하지 않다. 또한 이온 주입의 경우에는 주입 거리가 짧고 이온 주입된 영역들의 깊이와 측방향 정도를 조절하기 어려운 것으로 알려져 있다. SiC를 이용한 전력 반도체 소자에 있어서, 깊은 확산 영역을 형성하기 어려움에 따라 안정적으로 작동하는 소자 제조에 어려움이 있을 수 있다. 나아가, SiC는 물질의 재료적 특징에 의해 임플란트 확산이 어렵고, 실리콘과 같이 에피택셜/임플란트 반복 공정을 통한 수퍼정션 구현이 안되는 문제가 있다.
관련 선행기술로는 대한민국 공개공보 제2011-0049249(2011.05.112. 공개, 발명의 명칭 : 짧은 채널길이를 가지는 탄화규소 전계효과 트랜지스터)가 있다.
본 발명은 필드 안정성을 강화하고 강건성을 확보할 수 있는 SiC MOSFET 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 SiC MOSFET 전력 반도체 소자가 제공된다. 상기 SiC MOSFET 전력 반도체 소자는 제 1 도전형의 드리프트층을 포함하는 기판; 상기 기판의 상부에 형성되되 제 1 도전형의 SiC 에피층; 상기 SiC 에피층 상부에 형성된 게이트 산화막 및 게이트 전극을 구비하는 게이트 구조체; 상기 게이트 구조체의 양측에 각각 형성된 제 2 도전형의 웰 영역; 상기 웰 영역 내에 형성되되 상기 게이트 구조체에 접하는 제 1 도전형의 소스 영역; 상기 SiC 에피층에 형성되되 상기 게이트 구조체의 양측에 각각 배치된 트렌치 산화물 패턴; 및 상기 SiC 에피층과 트렌치 산화물 패턴 사이에 개재된 제 2 도전형의 도핑 영역; 을 포함한다.
상기 SiC MOSFET 전력 반도체 소자에서, 상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다.
상기 SiC MOSFET 전력 반도체 소자에서, 상기 SiC 에피층과 트렌치 산화물 패턴 사이에 개재된 제 2 도전형의 도핑 영역은 트렌치의 측벽 보다 트렌치의 바닥에서의 제 2 도전형의 도핑 농도가 더 높을 수 있다.
상기 SiC MOSFET 전력 반도체 소자는, 상기 제 2 도전형의 웰 영역 내에 형성되며 상기 게이트 구조체와 이격되되 상기 소스 영역과 접하는 제 2 도전형의 강화 도핑 영역;을 더 포함하되, 상기 강화 도핑 영역의 제 2 도전형 도핑 농도는 상기 SiC 에피층과 트렌치 산화물 패턴 사이에 개재된 제 2 도전형의 도핑 영역 중 트렌치의 측벽에서의 제 2 도전형 도핑 농도 보다 더 높을 수 있다.
상기 SiC MOSFET 전력 반도체 소자는, 상기 SiC 에피층 및 상기 게이트 구조체 상에 형성되되, 상기 제 1 도전형의 소스 영역 및 상기 제 2 도전형의 강화 도핑 영역과 접하는, 메탈 배선부;를 더 포함할 수 있다.
상기 SiC MOSFET 전력 반도체 소자에서, 상기 게이트 구조체는 상기 SiC 에피층 상에서부터 상기 SiC 에피층 내로 신장하되, 상기 SiC 에피층 내로 신장하는 깊이는 상기 트렌치 산화물 패턴 보다 얕을 수 있다.
상기 SiC MOSFET 전력 반도체 소자에서, 상기 SiC 에피층의 제 1 도전형 도핑 농도는 상기 드리프트층의 제 1 도전형 도핑 농도 보다 더 높을 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 SiC MOSFET 전력 반도체 소자의 제조방법이 제공된다. 상기 SiC MOSFET 전력 반도체 소자의 제조방법은 제 1 도전형의 드리프트층을 포함하는 기판 상에 제 1 도전형의 SiC 에피층을 형성하는 단계; 상기 제 1 도전형의 SiC 에피층 내에 트렌치를 형성하는 단계; 상기 트렌치의 측벽 및 바닥에 제 2 도전형의 도펀트를 이온주입하여 제 2 도전형의 도핑 영역을 형성하는 단계; 상기 트렌치를 충전(filling)하는 트렌치 산화물 패턴을 형성하는 단계; 및 상기 SiC 에피층 상에 게이트 산화막 및 게이트 전극을 구비하는 게이트 구조체와 상기 게이트 구조체의 양측에 각각 형성된 제 2 도전형의 웰 영역과 상기 웰 영역 내에 형성되되 상기 게이트 구조체에 접하는 제 1 도전형의 소스 영역을 형성하는 단계; 를 포함한다.
상기 SiC MOSFET 전력 반도체 소자의 제조방법에서, 상기 트렌치의 측벽 및 바닥에 제 2 도전형의 도펀트를 이온주입하여 제 2 도전형의 도핑 영역을 형성하는 단계;는 상기 트렌치의 측벽에 제 2 도전형의 도펀트를 이온주입하는 단계 및 상기 트렌치의 바닥에 제 2 도전형의 도펀트를 이온주입하는 단계를 각각 수행하되, 트렌치의 측벽 보다 트렌치의 바닥에서의 제 2 도전형의 도핑 농도가 더 높을 수 있다.
상기 SiC MOSFET 전력 반도체 소자의 제조방법에서, 상기 트렌치 산화물 패턴을 형성하는 단계는 화학 기상 증착법(CVD)에 의하여 상기 트렌치 내에 산화물을 충전(filling)하는 단계를 포함할 수 있다.
상기 SiC MOSFET 전력 반도체 소자의 제조방법은, 상기 게이트 구조체와 이격되되 상기 소스 영역과 접하는 제 2 도전형의 강화 도핑 영역;을 형성하는 단계를 더 포함하되, 상기 강화 도핑 영역의 제 2 도전형 도핑 농도는 상기 SiC 에피층과 트렌치 산화물 패턴 사이에 개재된 제 2 도전형의 도핑 영역 중 트렌치의 측벽에서의 제 2 도전형 도핑 농도 보다 더 높을 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 필드 안정성을 강화하고 강건성을 확보할 수 있는 SiC MOSFET 전력 반도체 소자 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 SiC MOSFET 전력 반도체 소자의 일부를 도해하는 종단면도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 SiC MOSFET 전력 반도체 소자의 제조방법을 순차적으로 도해하는 종단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서, 횡단면이라 함은 기판의 상면과 나란한 방향의 단면을 의미하며, 종단면이라 함은 기판의 상면과 수직인 방향의 단면을 의미한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형이 p형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 p형이고 제 2 도전형은 n형일 수도 있다.
도 1은 본 발명의 일 실시예에 따른 SiC MOSFET 전력 반도체 소자의 일부를 도해하는 종단면도이다.
본 발명의 일 실시예에 따른 SiC MOSFET 전력 반도체 소자는 제 1 도전형의 드리프트층(12)을 포함하는 기판(10); 상기 기판(10)의 상부에 형성되되 제 1 도전형의 SiC 에피층(20); 상기 SiC 에피층(20) 상부에 형성된 게이트 산화막(28a) 및 게이트 전극(28b)을 구비하는 게이트 구조체(28); 상기 게이트 구조체(28)의 양측에 각각 형성된 제 2 도전형의 웰 영역(27); 상기 웰 영역(27) 내에 형성되되 상기 게이트 구조체(28)에 접하는 제 1 도전형의 소스 영역(26); 상기 SiC 에피층(20)에 형성되되 상기 게이트 구조체(28)의 양측에 각각 배치된 트렌치 산화물 패턴(24); 및 상기 SiC 에피층(20)과 상기 트렌치 산화물 패턴(24) 사이에 개재된 제 2 도전형의 도핑 영역(22, 23); 을 포함한다.
트렌치 산화물 패턴(24)은 하나의 게이트 구조체(28)와 이와 인접한 다른 게이트 구조체(28) 사이에 배치될 수 있다.
기판(10)은 대표적으로 단결정으로 이루어진 SiC(탄화 규소, silicon carbide) 웨이퍼를 포함한다. 도시하지는 않았으나 기판(10)의 후면에는 드레인 전극이 형성될 수 있다.
SiC 에피층(20)은 기판, 예를 들어 SiC 단결정 기판의 상부면에 기판의 결정방향과 특정한 방위 관계를 유지하면서 성장한 SiC 에피택셜층(epitaxial layer)을 포함할 수 있다. SiC 에피층(20)은 기판(10) 상부에 다양한 박막 제조법으로 형성될 수 있다. 대표적으로 화학 기상 증착법(chemical vapor deposition, CVD)으로 형성될 수 있으나, 이에 한정되지 않고 분재 빔 에피택시(molecular beam epitaxy, MBE), 승화 에피택시(sublimation epitaxy), 액상 에피택시(liquid phase epitaxy)등 다양한 공정으로 형성될 수 있다.
상기 SiC 에피층(20)과 상기 트렌치 산화물 패턴(24) 사이에 개재된 제 2 도전형의 도핑 영역(22, 23)은 트렌치의 측벽에 형성된 제 2 도전형의 도핑 영역(22)과 트렌치의 바닥에 형성된 제 2 도전형의 도핑 영역(23)을 포함한다. 제 2 도전형의 도핑 영역(22, 23)이 상기 SiC 에피층(20)과 상기 트렌치 산화물 패턴(24) 사이에 개재됨으로써 래치업(latch up) 현상을 방지할 수 있다. 트렌치의 측벽에 형성된 제 2 도전형의 도핑 영역(22)의 제 2 도전형의 도핑 농도(P0) 보다 트렌치의 바닥에 형성된 제 2 도전형의 도핑 영역(23)의 제 2 도전형의 도핑 농도(P+)가 더 높을 수 있다.
SiC 에피층(20)의 제 1 도전형의 도핑 농도(N0)는 드리프트층(12)의 제 1 도전형의 도핑 농도(N-) 보다 더 높을 수 있다. SiC 에피층(20)의 제 1 도전형의 도핑 농도(N0)를 기존보다 높게(예를 들어, 1 오더(order) 정도 높게) 형성함으로서, 낮은 Rdson을 구현할 수 있다. MOSFET에서 Rdson이란 온(on) 상태에서 소스와 드레인 사이의 전체 저항을 의미한다.
상기 SiC MOSFET 전력 반도체 소자는, 상기 제 2 도전형의 웰 영역(27) 내에 형성되며 상기 게이트 구조체(28)와 이격되되 상기 소스 영역(26)과 접하는 제 2 도전형의 강화 도핑 영역(25);을 더 포함할 수 있다. 제 2 도전형의 강화 도핑 영역(25)의 제 2 도전형 도핑 농도(P+)는 상기 SiC 에피층(20)과 상기 트렌치 산화물 패턴(24) 사이에 개재된 제 2 도전형의 도핑 영역(22, 23) 중 트렌치의 측벽에 형성된 제 2 도전형의 도핑 영역(22)의 제 2 도전형의 도핑 농도(P0) 보다 더 높을 수 있다.
상기 SiC MOSFET 전력 반도체 소자는, SiC 에피층(20) 및 게이트 구조체(28) 상에 형성되되, 상기 제 1 도전형의 소스 영역(26) 및 상기 제 2 도전형의 강화 도핑 영역(25)과 접하는, 메탈 배선부(29);를 더 포함할 수 있다.
상기 SiC MOSFET 전력 반도체 소자에서, 상기 게이트 구조체(28)는 횡단면상에서 일방향으로 신장하는 스트라이프 타입의 게이트 구조체일 수 있다. 한편, 상기 게이트 구조체(28)는 종단면상에서 상기 SiC 에피층(20) 상에서부터 상기 SiC 에피층(20) 내로 신장할 수 있다. 게이트 구조체(28)가 SiC 에피층(20) 내로 신장하는 깊이는 트렌치 산화물 패턴(24)의 깊이 보다 얕을 수 있다. 트렌치 산화물 패턴(24)의 깊이는 게이트 구조체(28)가 SiC 에피층(20) 내로 하방으로 신장하는 깊이 보다 깊으며, 제 2 도전형의 웰 영역(27)의 깊이 보다 깊도록 설정될 수 있다.
슈퍼정션(Super junction) 구조의 SiC는 물질의 재료적 특징에 의해 깊은 트렌치 형성이 어렵고 이온 주입 확산이 힘든 재료적 한계가 있다. 또한 에피성장과 이온주입을 반복하여 구현할 수 없는 재료적 한계도 있다. 따라서 본 발명에서는 브레이크다운 전압(BV)을 트렌치의 측벽에 형성된 제 2 도전형의 도핑 영역(22)과 SiC 에피층(20)의 차지 쉐어링(Charge sharing)으로 밸런싱(balancing)하게 구현한다. 또한 최대 필드(Max field)를 트렌치 산화물 패턴(24) 아래에 위치하는 트렌치의 바닥에 형성된 제 2 도전형의 도핑 영역(23)에 형성하여 아발란치(Avalanche) 전류가 트렌치의 바닥에 형성된 제 2 도전형의 도핑 영역(23) → 트렌치의 측벽에 형성된 제 2 도전형의 도핑 영역(22) → 제 2 도전형의 강화 도핑 영역(25) → 메탈 배선부(29)의 경로(pass)로 흐르게 한다. 산화물에 걸리는 표면 전기장(Surface electric field)이 높은 문제를 방지하기 위해 CVD를 이용하여 두꺼운 트렌치 산화물 패턴(24)을 증착하여, 산화물 파괴로 인한 강건성 및 신뢰성 문제를 방지한다. 또한 정상적인 SiC 슈퍼 정션(super junction)동작을 위해 n+, p+ 에 메탈 배선부(29)가 접촉(contact)되도록 소스 메탈을 증착한다.
상술한 구조를 가지는 SiC MOSFET 전력 반도체 소자에 의하면, 트렌치 바닥에 전압을 낮추기 위해 트렌치 산화물 패턴(24)을 트렌치 내에 두껍께 충전(filling)함으로써 필드 안정성을 강화시킬 수 있다. 한편, 상술한 구조를 가지는 SiC MOSFET 전력 반도체 소자에서 브레이크다운 전압(BV)은 제 2 도전형의 도핑 농도(P0)를 가지는 트렌치의 측벽에 형성된 제 2 도전형의 도핑 영역(22)과 제 1 도전형의 도핑 농도(N0)를 가지는 SiC 에피층(20)의 차지 쉐어링(super junction)으로 구현된다.
상술한 구조를 가지는 SiC MOSFET 전력 반도체 소자에 의하면, 최대 필드(maximum field)가 두꺼운 트렌치 산화물 패턴(24)의 바닥에 형성되기 때문에 강건성이 강화될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 SiC MOSFET 전력 반도체 소자의 제조방법을 설명한다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 SiC MOSFET 전력 반도체 소자의 제조방법을 순차적으로 도해하는 종단면도들이다.
도 2를 참조하면, 제 1 도전형의 드리프트층(12)을 포함하는 기판(10) 상에 제 1 도전형의 SiC 에피층(20)을 형성하는 단계; 및 상기 제 1 도전형의 SiC 에피층(20) 내에 제 1 트렌치(31)를 형성하는 단계;를 순차적으로 수행한다.
기판(10)은 대표적으로 단결정으로 이루어진 SiC(탄화 규소, silicon carbide) 웨이퍼를 포함한다. SiC 에피층(20)은 기판, 예를 들어 SiC 단결정 기판의 상부면에 기판의 결정방향과 특정한 방위 관계를 유지하면서 성장한 SiC 에피택셜층(epitaxial layer)을 포함할 수 있다. SiC 에피층(20)은 기판(10) 상부에 다양한 박막 제조법으로 형성될 수 있다. 대표적으로 화학 기상 증착법(chemical vapor deposition, CVD)으로 형성될 수 있으나, 이에 한정되지 않고 분재 빔 에피택시(molecular beam epitaxy, MBE), 승화 에피택시(sublimation epitaxy), 액상 에피택시(liquid phase epitaxy)등 다양한 공정으로 형성될 수 있다.
제 1 도전형의 SiC 에피층(20) 내에 형성되는 제 1 트렌치(31)의 깊이는 후술하는 게이트 구조체가 SiC 에피층(20) 내로 신장하는 깊이 보다 더 깊도록 설정될 수 있다.
도 3을 참조하면, 상기 제 1 트렌치(31)의 측벽에 제 2 도전형의 도핑 영역(22)을 구현한다. 제 2 도전형의 도핑 영역(22)은 대표적으로 이온 주입(ion implantation)을 이용하여 형성할 수 있다. 예를 들어, 제 2 도전형의 도핑 영역(22)이 형성될 부분을 제외한 나머지 부분은 마스크(미도시)로 덮은 후 p형 도판트인 Al, B, Ga 등을 SiC 에피층(20)의 측벽으로 이온 주입(화살표로 도시)함으로써 특정 영역에 도핑 영역(22)을 형성할 수 있다. 이온 주입이 완료된 후 상기 마스크를 제거한다.
도 4 및 도 5를 참조하면, 제 1 트렌치(31)의 상부에 마스크(52)를 형성한 후에 SiC 에피층(20)의 일부를 식각하여 제 1 트렌치(31) 보다 개구율이 큰 제 2 트렌치(32)를 형성한다. 계속하여, 제 2 트렌치(32)를 지나 제 1 트렌치(31)의 바닥면에 제 2 도전형의 도핑 영역(23)을 구현한다. 제 2 도전형의 도핑 영역(23)은 대표적으로 이온 주입(ion implantation)을 이용하여 형성할 수 있다. 예를 들어, 제 2 도전형의 도핑 영역(23)이 형성될 부분을 제외한 나머지 부분은 마스크(미도시)로 덮은 후 p형 도판트인 Al, B, Ga 등을 SiC 에피층(20)의 측벽으로 이온 주입(화살표로 도시)함으로써 특정 영역에 도핑 영역(23)을 형성할 수 있다. 이온 주입이 완료된 후 상기 마스크(52)를 제거한다.
한편, 트렌치의 측벽에 형성된 제 2 도전형의 도핑 영역(22)의 제 2 도전형의 도핑 농도(P0) 보다 트렌치의 바닥에 형성된 제 2 도전형의 도핑 영역(23)의 제 2 도전형의 도핑 농도(P+)가 더 높도록 공정 조건을 설정할 수 있다.
도 6을 참조하면, 상기 제 1 트렌치(31)를 충전(filling)하는 트렌치 산화물 패턴(24)을 형성한다. 트렌치 산화물 패턴(24)의 충전은, 예를 들어, 화학 기상 증착법(CVD)에 의하여 구현될 수 있다.
계속하여, 상기 SiC 에피층 상에 게이트 산화막 및 게이트 전극을 구비하는 게이트 구조체와 상기 게이트 구조체의 양측에 각각 형성된 제 2 도전형의 웰 영역과 상기 웰 영역 내에 형성되되 상기 게이트 구조체에 접하는 제 1 도전형의 소스 영역을 형성하는 단계를 수행할 수 있다.
도 7을 참조하면, 제 2 트렌치(32) 상방에 제 2 도전형의 도핑 영역(25)을 형성할 수 있다. 제 2 도전형의 도핑 영역(25)은 대표적으로 이온 주입(ion implantation)을 이용하여 형성할 수 있다. 예를 들어, 제 2 도전형의 도핑 영역(25)이 형성될 부분을 제외한 나머지 부분의 적어도 일부를 마스크(54)로 덮은 후 p형 도판트인 Al, B, Ga 등을 SiC 에피층(20)으로 이온 주입(화살표로 도시)함으로써 특정 영역에 도핑 영역(25)을 형성할 수 있다. 이온 주입이 완료된 후 상기 마스크(54)를 제거한다.
도 8을 참조하면, 제 2 도전형의 도핑 영역(25)을 포함하는 SiC 에피층(20)의 상부면에 제 1 도전형의 도핑 영역(26)을 형성할 수 있다. 예를 들어, 제 1 도전형의 도핑 영역(26)이 형성될 부분을 제외한 나머지 부분의 적어도 일부를 마스크(미도시)로 덮은 후 n형 도판트인 P, As 등을 제 2 도전형의 도핑 영역(25)을 포함하는 SiC 에피층(20)의 상부면에 이온 주입(화살표로 도시)함으로써 특정 영역에 도핑 영역(26)을 형성할 수 있다. 이온 주입이 완료된 후 상기 마스크(미도시)를 제거한다.
도 9를 참조하면, 제 1 트렌치(31) 및 제 2 트렌치(32) 주변에 제 2 도전형의 웰 영역(27)을 형성할 수 있다. 제 2 도전형의 웰 영역(27)은 대표적으로 이온 주입(ion implantation)을 이용하여 형성할 수 있다. 예를 들어, 제 2 도전형의 웰 영역(27)이 형성될 부분을 제외한 나머지 부분의 적어도 일부를 마스크(56)로 덮은 후 p형 도판트인 Al, B, Ga 등을 SiC 에피층(20)으로 이온 주입(화살표로 도시)함으로써 특정 영역에 도핑 영역(27)을 형성할 수 있다. 이온 주입이 완료된 후 상기 마스크(56)를 제거한다.
도 10을 참조하면, 제거된 상기 마스크(56)가 배치된 영역을 중심으로 SiC 에피층(20)을 하방으로 식각하여 제 3 트렌치(33)를 형성한다. 제 3 트렌치(33)의 깊이는 제 1 트렌치(31)의 깊이 보다 얕게 설정될 수 있다.
계속하여, 도 1을 참조하면, 제 3 트렌치(33) 및 SiC 에피층(20) 상에 게이트 산화막(28a) 및 게이트 전극(28b)을 구비하는 게이트 구조체(28)를 형성할 수 있다. 상기 게이트 구조체(28)는 횡단면상에서 일방향으로 신장하는 스트라이프 타입의 게이트 구조체일 수 있다. 한편, 상기 게이트 구조체(28)는 종단면상에서 상기 SiC 에피층(20) 상에서부터 상기 SiC 에피층(20) 내로 신장할 수 있다. 계속하여, SiC 에피층(20) 및 게이트 구조체(28) 상에 형성되되, 상기 제 1 도전형의 소스 영역(26) 및 상기 제 2 도전형의 도핑 영역(25)과 접하는, 메탈 배선부(29);를 형성할 수 있다.
상술한 제조방법으로 구현한 SiC MOSFET 전력 반도체 소자에 의하면, 트렌치 바닥에 전압을 낮추기 위해 트렌치 산화물 패턴(24)을 트렌치 내에 두껍께 충전(filling)함으로써 필드 안정성을 강화시킬 수 있다. 한편, 상술한 구조를 가지는 SiC MOSFET 전력 반도체 소자에서 브레이크다운 전압(BV)은 트렌치의 측벽에 형성된 제 2 도전형의 도핑 영역(22)의 제 2 도전형의 도핑 농도(P0)와 SiC 에피층(20)의 제 1 도전형의 도핑 농도(N0)의 차지 쉐어링(super junction)으로 구현된다. 상술한 구조를 가지는 SiC MOSFET 전력 반도체 소자에 의하면, 최대 필드(maximum field)가 두꺼운 트렌치 산화물 패턴(24)의 바닥에 형성되기 때문에 강건성이 강화될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 제 1 도전형의 드리프트층을 포함하는 기판;
    상기 기판의 상부에 형성되되 제 1 도전형의 SiC 에피층;
    상기 SiC 에피층 상부에 형성된 게이트 산화막 및 게이트 전극을 구비하는 게이트 구조체;
    상기 게이트 구조체의 양측에 각각 형성된 제 2 도전형의 웰 영역;
    상기 웰 영역 내에 형성되되 상기 게이트 구조체에 접하는 제 1 도전형의 소스 영역;
    상기 SiC 에피층에 형성되되 상기 게이트 구조체의 양측에 각각 배치된 트렌치 산화물 패턴; 및
    상기 SiC 에피층과 트렌치 산화물 패턴 사이에 개재된 제 2 도전형의 도핑 영역; 을 포함하며,
    상기 SiC 에피층과 트렌치 산화물 패턴 사이에 개재된 제 2 도전형의 도핑 영역은 트렌치의 측벽 보다 트렌치의 바닥에서의 제 2 도전형의 도핑 농도가 더 높은,
    SiC MOSFET 전력 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 도전형의 웰 영역 내에 형성되며 상기 게이트 구조체와 이격되되 상기 소스 영역과 접하는 제 2 도전형의 강화 도핑 영역;을 더 포함하되,
    상기 강화 도핑 영역의 제 2 도전형 도핑 농도는 상기 SiC 에피층과 트렌치 산화물 패턴 사이에 개재된 제 2 도전형의 도핑 영역 중 트렌치의 측벽에서의 제 2 도전형 도핑 농도 보다 더 높은 것을 특징으로 하는,
    SiC MOSFET 전력 반도체 소자.
  4. 제 1 항에 있어서,
    상기 SiC 에피층 및 상기 게이트 구조체 상에 형성되되, 상기 제 1 도전형의 소스 영역 및 상기 제 2 도전형의 강화 도핑 영역과 접하는, 메탈 배선부;를 더 포함하는,
    SiC MOSFET 전력 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 구조체는 상기 SiC 에피층 상에서부터 상기 SiC 에피층 내로 신장하되, 상기 SiC 에피층 내로 신장하는 깊이는 상기 트렌치 산화물 패턴 보다 얕은 것을 특징으로 하는,
    SiC MOSFET 전력 반도체 소자.
  6. 제 1 항에 있어서,
    상기 SiC 에피층의 제 1 도전형 도핑 농도는 상기 드리프트층의 제 1 도전형 도핑 농도 보다 더 높은 것을 특징으로 하는,
    SiC MOSFET 전력 반도체 소자.
  7. 제1 도전형의 드리프트층을 포함하는 기판 상에 제1 도전형의SiC 에피층을 형성하는 단계;
    상기 제1 도전형의SiC 에피층 내에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽 및 바닥에 제2 도전형의 도펀트를 이온주입하여 제2 도전형의 도핑 영역을 형성하는 단계;
    상기 트렌치를 충전(filling)하는 트렌치 산화물 패턴을 형성하는 단계; 및
    상기SiC 에피층 상에 게이트 산화막 및 게이트 전극을 구비하는 게이트 구조체와 상기 게이트 구조체의 양측에 각각 형성된 제2 도전형의 웰 영역과 상기 웰 영역 내에 형성되되 상기 게이트 구조체에 접하는 제1 도전형의 소스 영역을 형성하는 단계; 를 포함하며,
    상기 트렌치의 측벽 및 바닥에 제2 도전형의 도펀트를 이온주입하여 제2 도전형의 도핑 영역을 형성하는 단계;는 상기 트렌치의 측벽에 제2 도전형의 도펀트를 이온주입하는 단계 및 상기 트렌치의 바닥에 제2 도전형의 도펀트를 이온주입하는 단계를 각각 수행하되, 트렌치의 측벽 보다 트렌치의 바닥에서의 제2 도전형의 도핑 농도가 더 높은 것을 특징으로 하는,
    SiC MOSFET 전력 반도체 소자의 제조방법.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 트렌치 산화물 패턴을 형성하는 단계는 화학 기상 증착법(CVD)에 의하여 상기 트렌치 내에 산화물을 충전(filling)하는 단계를 포함하는,
    SiC MOSFET 전력 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 게이트 구조체와 이격되되 상기 소스 영역과 접하는 제 2 도전형의 강화 도핑 영역;을 형성하는 단계를 더 포함하되,
    상기 강화 도핑 영역의 제 2 도전형 도핑 농도는 상기 SiC 에피층과 트렌치 산화물 패턴 사이에 개재된 제 2 도전형의 도핑 영역 중 트렌치의 측벽에서의 제 2 도전형 도핑 농도 보다 더 높은 것을 특징으로 하는,
    SiC MOSFET 전력 반도체 소자의 제조방법.
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