CN111384179A - 碳化硅半导体装置及碳化硅半导体装置的制造方法 - Google Patents

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Abstract

本发明提供能够有效且尺寸精度良好地形成在与沟槽侧壁分离的部分具有高浓度区的基区的碳化硅半导体装置和碳化硅半导体装置的制造方法。p型基区(2)由p‑型沟道区(2a)、在横向与p‑型沟道区(2a)邻接的p型高浓度区(2b)构成。p型高浓度区(2b)的纵向的杂质浓度在与n++型源区(4)分离的深度处显示峰浓度，随着从峰浓度的深度分别向源极侧和漏极侧而变低。p型高浓度区(2b)的横向的杂质浓度在p++型接触区(5)的正下方显示峰浓度，随着向沟槽(6)侧而变低。p型高浓度区(2b)使用用于形成p++型接触区(5)的离子注入中使用的离子注入用掩模，通过加速能量比该离子注入的加速能量高的离子注入而形成。

Description

碳化硅半导体装置及碳化硅半导体装置的制造方法
技术领域
本发明涉及碳化硅半导体装置及碳化硅半导体装置的制造方法。
背景技术
碳化硅(SiC)由于带隙比硅(Si)宽，所以最大电场强度比硅大，因此作为能够充分减小通态电阻的半导体材料备受期待。另外，在将碳化硅用作半导体材料的半导体装置(以下记为碳化硅半导体装置)中，寻求低通态电阻化，采用了在垂直型MOSFET(Metal OxideSemiconductor Field Effect Transistor：绝缘栅型场效应晶体管)中容易结构性地得到低通态电阻特性的沟槽栅极结构。
沟槽栅极结构是在形成于半导体基板的正面的沟槽内埋入了MOS栅极的MOS栅极结构。在沟槽栅极结构中，在p型基区的沿着沟槽侧壁的部分沿纵向(深度方向)形成沟道(n型的反转层)。通过使p型基区的厚度变薄，从而沟道长度变短，能够因短沟道化而实现低通态电阻化，但是由于短沟道效应增加而产生新的问题。因此，提出了用于对因短沟道效应增加而产生的问题进行改善的结构(例如，参照下述专利文献1)。
在下述专利文献1中公开了如下结构：在n++型源区的正下方设置有与沟槽侧壁相距预定距离且与p型基区的形成了沟道的部分邻接，并且杂质浓度比p型基区高的p+型区。该p+型区是抑制分别从p型基区与n++型源区的pn结以及p型基区与n型电流扩散区的pn结向p型基区内延伸的耗尽层，即所谓的晕状(HALO)区域。晕状区域通过向沟槽的侧壁从倾斜方向以离子方式注入p型杂质(以下记为倾斜离子注入)而形成。
将不具备晕状区域的现有的碳化硅半导体装置示于图13。图13是表示现有的碳化硅半导体装置的结构的截面图。图13所示的现有的碳化硅半导体装置110是不具备晕状区域的垂直型MOSFET。半导体基板130是在由碳化硅构成的n+型起始基板(未图示)上依次堆积n-型漂移区101和p型基区102的各碳化硅外延层131、132而形成的碳化硅外延基板。通过使p型碳化硅外延层132的厚度t101变薄，从而沟道长度L变短，能够进行短沟道化。
在半导体基板130的内部，在距离半导体基板130的正面比沟槽106的底面靠近漏极侧的深的位置处选择性地设置有第一p+型区121、第二p+型区122。第一p+型区121与沟槽106的底面对置。第一p+型区122以与沟槽106分离的方式选择性地设置在相邻的沟槽106之间(台面区)。通过设置这些第一p+型区121、第二p+型区122，从而实现在关断时施加到栅极绝缘膜电场的抑制和耐压提高。符号111～113是构成源电极的金属膜。
对该图13所示的现有的碳化硅半导体装置110的制造方法进行说明。图14是表示现有的碳化硅半导体装置的制造方法的概要的流程图。在由碳化硅构成的n+型起始基板上堆积n-型碳化硅外延层131。在不同的条件下反复进行离子注入，在n-型碳化硅外延层131的内部分别选择性地形成n型电流扩散区103和第一p+型区121、第二p+型区122。n-型碳化硅外延层131的除了n型电流扩散区103和第一p+型区121、第二p+型区122以外的部分为n-型漂移区101。
接下来，在n-型碳化硅外延层131的上方堆积p型碳化硅外延层132(步骤S101)。接下来，向p型碳化硅外延层132进行以离子方式注入用于栅极阈值电压控制的n型杂质或p型杂质(以下记为沟道离子注入)(步骤S102)。接下来，除去p型碳化硅外延层132的外周部，而在有源区使p型碳化硅外延层132残留成台面(mesa)状(步骤S103)。接下来，对p型碳化硅外延层132进行用于形成n++型源区104的离子注入(步骤S104)。
接下来，对p型碳化硅外延层132进行用于形成p++型接触区105的离子注入(步骤S105)。在步骤S105的处理中，通过加速能量不同的多级(这里为3级)的离子注入来形成箱型轮廓的p++型接触区105。该3级的离子注入的条件是以1价的铝(Al+)为掺杂剂，将其加速能量分别设为160keV、90keV和40keV。p型碳化硅外延层132的除了n++型源区104和p++型接触区105以外的部分为p型基区102。
接下来，在包围有源区的周围的边缘终端区形成预定的耐压结构(步骤S106)。接下来，进行用于使以离子方式注入到半导体基板130的所有杂质活化的热处理(步骤S107)。接下来，形成与半导体基板130的正面相距预定深度的沟槽106(步骤S108)。接下来，介由栅极绝缘膜107在沟槽106的内部形成栅电极108(步骤S109)。然后，通过在半导体基板130的两面分别形成源电极和漏极(未图示)作为表面电极(步骤S110)，从而完成图13所示的MOSFET。
接下来，对具备晕状区域的现有的碳化硅半导体装置的制造方法进行说明。图15是表示现有的碳化硅半导体装置的制造方法的另一个例子的概要的流程图。图15所示的现有的碳化硅半导体装置的制造方法与图14所示的现有的碳化硅半导体装置110的制造方法的不同之处在于，在形成沟槽(步骤S117)之后且形成栅电极(步骤S120)之前通过向沟槽侧壁的倾斜离子注入来形成晕状区域(步骤S118)。用于杂质活化的热处理(步骤S119)在形成晕状区域之后进行。
通过控制步骤S118的倾斜离子注入的加速能量，从而能够在与沟槽侧壁相距预定距离的部分形成晕状区域，并相对降低p型基区的沿着沟槽的侧壁的部分的p型杂质浓度。p型基区的沿着沟槽的侧壁的部分是形成有沟道的部分。图15所示的现有的碳化硅半导体装置的制造方法的步骤S111～S117、S119～S121分别与图14所示的现有的碳化硅半导体装置110的制造方法的S101～S106、S108、S107、S109、S110相同。
作为相对地降低p型基区中的形成了沟道的部分的杂质浓度的方法，提出了如下方法。以离子方式将p型杂质注入到n-型漂移区的内部而形成作为p型基区的p+型区。此时，p型杂质从该p+型区向内外扩散，与该p+型区邻接的部分反转成p型而成为p型区域(例如，参照下述专利文献2)。在下述专利文献2中，通过在p型基区的沿着沟槽侧壁的部分形成该反转成p型而成为p型区域的部分，从而相对地降低了p型基区的形成有沟道的部分的杂质浓度。
现有技术文献
专利文献
专利文献1：日本特开2017-168665号公报
专利文献2：日本特开2007-281265号公报
发明内容
技术问题
如上所述，通过在MOSFET设置晕状区域，从而即使为了实现低通态电阻化而缩短了沟道长度，也能够在MOSFET导通时抑制短沟道效应(从源极侧和漏极侧分别向p型基区内延伸的耗尽层所产生的效应)的增大，能够抑制栅极阈值电压的降低。因此，能够兼顾低通态电阻和高的栅极阈值电压。
然而，在通过向沟槽侧壁的倾斜离子注入来形成晕状区域的情况下，容易在晕状区域的形成位置产生偏差，担心形成在1片半导体晶片面内的各单位单元(cell)的特性大幅偏差。作为晕状区域的形成位置偏差的主要原因，可举出沟槽的尺寸、沟槽侧壁的角度、离子注入源相距沟槽侧壁的位置和半导体晶单面内的单位单元(元件的构成单位)的位置。
另外，在通过向沟槽侧壁的倾斜离子注入来形成晕状区域的情况下(参照图15)，由于从不具备晕状区域的现有的碳化硅半导体装置110的制造方法(参照图14)改变工序顺序，所以因生产线的设计变更等而导致生产管理变得复杂。另外，由于需要分别对沟槽的两侧壁进行倾斜离子注入(图15的步骤S118)，所以用于形成晕状区域的工序前处理时间变长。
本发明为了消除上述现有技术的问题，目的在于提供能够有效且尺寸精度良好地形成在与沟槽侧壁分离的部分具有高浓度区的基区的碳化硅半导体装置及碳化硅半导体装置的制造方法。
技术方案
为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置具有如下特征。第1导电型的第1半导体层设置于由碳化硅构成的半导体基板的正面。第2半导体层设置于比上述第1半导体层靠近上述半导体基板的正面侧的位置，形成上述半导体基板的正面。在上述第2半导体层的表面选择性地设置有第1导电型的第1半导体区。在上述第2半导体层的表面选择性地设置有第2导电型的第2半导体区。
第2导电型的第3半导体区是上述第2半导体层的除了上述第1半导体区和上述第2半导体区以外的部分。上述第3半导体区的杂质浓度比上述第2半导体区的杂质浓度低。第2导电型的高浓度区是上述第3半导体区的一部分。上述高浓度区在深度方向上与上述第2半导体区对置。第2导电型的低浓度区是上述第3半导体区的除了上述高浓度区以外的部分。上述低浓度区在与上述半导体基板的正面平行的方向上与上述高浓度区对置，且在深度方向上与上述第1半导体区和上述第1半导体层对置。
沟槽从上述半导体基板的正面贯穿上述第1半导体区和上述低浓度区而到达上述第1半导体层。栅电极隔着栅极绝缘膜设置在上述沟槽的内部。第1电极与上述第1半导体区和上述第2半导体区电连接。第2电极设置于上述半导体基板的背面。上述高浓度区的杂质浓度随着在与上述半导体基板的正面平行的方向上接近上述低浓度区而变低。
另外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述高浓度区的宽度比上述第2半导体区的宽度宽。
另外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，上述高浓度区在深度方向上与上述第1半导体区和上述第2半导体区对置。上述高浓度区的杂质浓度随着从杂质浓度变得最大的深度位置分别朝向上述半导体基板的正面侧和背面侧而变低。上述高浓度区的杂质浓度变得最大的深度位置在深度方向上与上述第1半导体区分离。
另外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，从上述高浓度区到上述沟槽的距离为0.04μm以上且0.2μm以下。
另外，本发明的碳化硅半导体装置的特征在于，在上述的发明中，从上述高浓度区到上述沟槽的距离为0.06μm以上且0.1μm以下。
另外，为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置的制造方法具有如下特征。进行在由碳化硅构成的第1导电型的起始基板的表面堆积杂质浓度比上述起始基板的杂质浓度低的由碳化硅构成的第1导电型的第1半导体层的第1工序。进行在上述第1半导体层的表面形成由碳化硅构成的第2导电型的第2半导体层，形成背面为上述起始基板，正面为上述第2半导体层的半导体基板的第2工序。进行在上述第2半导体层的表面选择性地形成第1导电型的第1半导体区的第3工序。进行在上述第2半导体层的表面形成在预定位置具有开口部的离子注入用掩模的第4工序。进行通过使用上述离子注入用掩模进行第2导电型杂质的第1离子注入，从而在上述第2半导体层的表面形成杂质浓度比上述第2半导体层的杂质浓度高的第2导电型的第2半导体区的第5工序。
进行通过使用上述离子注入用掩模，以比上述第1离子注入的加速能量高的加速能量进行第2导电型杂质的第2离子注入，从而在上述第2半导体层的内部，在比上述第2半导体区靠近上述半导体基板的背面侧的位置形成杂质浓度比上述第2半导体层的杂质浓度高且比上述第2半导体区的杂质浓度低的第2导电型的高浓度区，并且，将上述第2半导体层的除了上述第1半导体区、上述第2半导体区和上述高浓度区以外的部分作为在与上述半导体基板的正面平行的方向上与上述高浓度区对置的第2导电型的低浓度区而残留，形成由上述高浓度区和上述低浓度区构成的第2导电型的第3半导体区的第6工序。进行形成从上述半导体基板的正面贯穿上述第1半导体区和上述低浓度区而到达上述第1半导体层的沟槽的第7工序。进行在上述沟槽的内部隔着栅极绝缘膜形成栅电极的第8工序。进行形成与上述第1半导体区和上述第2半导体区电连接的第1电极的第9工序。进行在上述半导体基板的背面形成第2电极的第10工序。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，连续进行上述第5工序和上述第6工序。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，在上述第6工序中，将上述第2离子注入的射程设定在比上述第1半导体区深的位置。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，在上述第11工序在上述第5工序之后且上述第6工序之前还包括第11工序，在第11工序中，使上述离子注入用掩模的开口部的宽度变宽。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，在上述第6工序中，将从上述高浓度区到上述沟槽的距离设为0.04μm以上且0.2μm以下。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，将从上述高浓度区到上述沟槽的距离设为0.06μm以上且0.1μm以下。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，在上述第6工序中，经上述第2离子注入的第2导电型杂质在与上述半导体基板的正面平行的方向上扩散，上述高浓度区的杂质浓度随着在与上述半导体基板的正面平行的方向上接近上述低浓度区而变低。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，在上述第6工序中，经上述第2离子注入的第2导电型杂质在与上述半导体基板的正面平行的方向上扩散，上述高浓度区的宽度比述离子注入用掩模的开口部的宽度宽。
根据上述的发明，由于p型高浓度区作为HALO区域发挥功能，所以抑制短沟道效应的增大，且抑制栅极阈值电压降低，因此能够兼顾高的栅极阈值电压和低通态电阻，能够抑制关断时的漏电流。另外，根据上述的发明，由于在形成成为HALO区域的p型高浓度区时，不像现有那样进行向沟槽侧壁的倾斜离子注入，所以能够有效且尺寸精度良好地形成p型高浓度区。
发明效果
根据本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法，起到能够有效且尺寸精度良好地形成在与沟槽侧壁分离的部分具有高浓度区的基区的效果。
附图说明
图1是表示实施方式1的碳化硅半导体装置的结构的截面图。
图2是表示图1的切割线A-A’处的杂质浓度分布的特性图。
图3是表示图1的切割线B-B’处的杂质浓度分布的特性图。
图4是表示实施方式1的碳化硅半导体装置的制造方法的概要的流程图。
图5是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图6是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图7是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图8是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
图9是表示实施方式2的碳化硅半导体装置的制造过程中的状态的截面图。
图10是表示实施方式2的碳化硅半导体装置的制造过程中的状态的截面图。
图11是示意地表示以离子方式注入到碳化硅外延层的杂质分布的特性图。
图12是表示实施例2的p型高浓度区的第1部分的峰浓度与间隔距离之间的关系的特性图。
图13是表示现有的碳化硅半导体装置的结构的截面图。
图14是表示现有的碳化硅半导体装置的制造方法的概要的流程图。
图15是表示现有的碳化硅半导体装置的制造方法的另一个例子的概要的流程图。
符号说明
1：n-型漂移区
2：p型基区
2a：p-型沟道区
2b：p型高浓度区
2c～2e：p型高浓度区的第1部分～第3部分
3：n型电流扩散区
4：n++型源区
5：p++型接触区
6：沟槽
7：栅极绝缘膜
8：栅电极
9：层间绝缘膜
9a：接触孔
10：碳化硅半导体装置
11：硅化物层
12：源电极
13、14：n型缓冲区
15：n+型漏区
16：漏极
21：沟槽底面的p+型区(第一p+型区)
22：台面区的p+型区(第二p+型区)
22a、22b：p+型区
23：n型区
30：半导体基板
31：n+型起始基板
32～35、51：碳化硅外延层
41：离子注入用掩模
41a、41a'：离子注入用掩模的开口部
42～44：离子注入
52：对碳化硅外延层进行离子注入的预定点
d1：n++型源区的深度
d2：p++型接触区的深度
d3：从半导体基板的正面到p型基区与n型电流扩散区之间的界面为止的深度
d4：p型高浓度区的第1部分的峰浓度的距离半导体基板的正面的深度位置
L：沟道长度
Tch：p型高浓度区的第1部分的与沟槽相距的距离(间隔距离)
w1：p++型接触区的宽度
w2：p型高浓度区的宽度
w11、w12：离子注入用掩模的开口部的宽度
x2a、x2b：p型杂质从离子注入用掩模的开口部的端部横向扩散的长度
具体实施方式
以下，参照附图详细说明本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法的优选的实施方式。在本说明书和附图中，前缀有n或p的层、区域分别表示电子或空穴为多数载流子。另外，n、p上标注的+和-分别表示比未标注的层、区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的构成标注相同符号，并省略重复的说明。
(实施方式1)
对实施方式1的碳化硅半导体装置的结构进行说明。图1是表示实施方式1的碳化硅半导体装置的结构的截面图。在图1中示出将碳化硅用作半导体材料的垂直型MOSFET的邻接的2个单位单元(元件的构成单位)。另外，在图1中仅对配置于有源区的一部分单位单元进行图示，省略包围有源区的周围的边缘终端区的图示(在图5～图10中也是同样)。有源区是指在半导体装置处于导通状态时有电流流通的区域。
边缘终端区是有源区与芯片侧面(半导体基板30的端部)之间的区域，并且是n-型漂移区1的缓和半导体基板30的正面侧的电场而保持耐压(耐电压)的区域。在边缘终端区配置有例如保护环、构成结终端扩展(JTE：Junction Termination Extension)结构的p型区域、场板、降低表面场等耐压结构。耐压是指半导体装置不会产生误动作、破坏的极限的电压。
图2、图3是分别表示图1的切割线A-A’和切割线B-B’处的杂质浓度分布的特性图。在图2中示出p型基区2的p型高浓度区2b的从半导体基板30的正面起在深度方向(纵向)上的杂质浓度分布。在图3中示出p型基区2的p型高浓度区2b的与半导体基板30的正面平行的方向(横向)上的有效的杂质浓度分布。图2、图3的杂质浓度分布是由通过用于形成后述的p型高浓度区2b的1次的离子注入43(参照图7)所产生的p型杂质的纵向扩散和横向扩散而得到的。
图1～图3所示的实施方式1的碳化硅半导体装置10是在半导体基板30的有源区具备沟槽栅极结构的垂直型MOSFET，具备由杂质浓度不同的部分2a、2b构成的p型基区(第3半导体区)2。半导体基板30是在成为n+型漏区15的n+型起始基板(第3半导体层)31的正面依次使成为n型缓冲区14、13、n-型漂移区1和p型基区2的各碳化硅外延层32～35外延生长而得到的碳化硅外延基板(半导体芯片)。
在半导体基板30的正面(p-型碳化硅外延层(第2半导体层)35侧的主面)侧设置有沟槽栅极结构的MOS栅极。MOS栅极由p型基区2、n++型源区(第1半导体区)4、p++型接触区(第2半导体区)5、沟槽6、栅极绝缘膜7和栅电极8构成。沟槽6在深度方向上从半导体基板30的正面贯穿p-型碳化硅外延层35而到达n-型碳化硅外延层(第1半导体层)34。深度方向是指从半导体基板30的正面朝向背面的方向。
沟槽6被设置成例如沿着与半导体基板30的正面平行的方向延伸的条纹状。在沟槽6的内部，沿着沟槽6的内壁设置有栅极绝缘膜7。以埋入到沟槽6的内部的方式在栅极绝缘膜7上设置有栅电极8。在相邻的沟槽6之间(台面区)，如后所述，分别选择性地设置有p型基区2、n++型源区4和p++型接触区5。由相邻的台面区的中心间的各部构成1个单位单元。
以与p-型碳化硅外延层35(p型基区2)接触的方式在n-型碳化硅外延层34的源极侧(源电极12侧)的表面层设置有n型电流扩散区3。n型电流扩散区3是与n-型漂移区1导电型相同，且杂质浓度比n-型漂移区1高的n型区，是使载流子的扩展电阻降低的所谓的电流扩散层(Current Spreading Layer：CSL)。在该n型电流扩散区3的内部，沟槽6的底面封端。
n型电流扩散区3在与半导体基板30的正面平行的方向上到达沟槽6的侧壁。另外，n型电流扩散区3从其与p型基区2的界面起到达比沟槽6的底面靠近漏极侧(漏极16侧)的深的位置。n-型碳化硅外延层34的除了n型电流扩散区3和后述的n型区23以外的部分为n-型漂移区1。n型电流扩散区3以与n-型漂移区1和p型基区2接触的方式设置在n-型漂移区1与p型基区2之间。
在n型电流扩散区3的内部分别选择性地设置有第一p+型区21、第二p+型区22。第一p+型区21以与p型基区2分离的方式配置在比p型基区2与n型电流扩散区3的界面靠近漏极侧的深的位置。另外，第一p+型区21设置在比沟槽6靠近漏极侧的位置，且与沟槽6的底面在深度方向上对置。第一p+型区21的深度可以进行各种改变，第一p+型区21可以与n-型漂移区1接触。
第二p+型区22以与第一p+型区21分离且与p型基区2接触的方式设置在相邻的沟槽6之间(台面区)。第二p+型区22位于比沟槽6的底面靠近漏极侧的位置即可，可以与n-型漂移区1接触。通过在比沟槽6的底面靠近漏极侧的深的位置形成第一p+型区21、第二p+型区22与n型电流扩散区3(或n-型漂移区1)的pn结，从而能够缓和沟槽6的底面处的向栅极绝缘膜7的电场集中。
第二p+型区22可以配置在例如台面区的中央部。可以以与第二p+型区22接触的方式在第二p+型区22的正下方选择性地设置n型区23。n型区23具有使第二p+型区22附近的耐压比第一p+型区21附近的耐压低的功能。通过设置n型区23，从而能够使台面区的中央附近的耐压比沟槽6的底面附近的耐压低，与沟槽6的底面附近相比，更容易在台面区的中央附近发生雪崩击穿。应予说明，可以不设置第二p+型区22和n型区23。
以彼此接触的方式在p-型碳化硅外延层35的内部分别选择性地设置n++型源区4和p++型接触区5。n++型源区4和p++型接触区5在半导体基板30的正面露出。n++型源区4以与沟槽6的侧壁接触的方式配置，介由沟槽6的侧壁的栅极绝缘膜7而与栅电极8对置。n++型源区4从半导体基板30的正面起到达例如0.45μm左右的深度d1。p++型接触区5与n++型源区4相比配置在靠近台面区的中央侧的位置。p++型接触区5的宽度w1例如可以为1.0μm。
p++型接触区5从半导体基板30的正面起在比n++型源区4的深度d1浅的例如0.4μm左右的深度d2处封端。p++型接触区5也可以从半导体基板30的正面起到达比n++型源区4的深度d1深的深度d2。p-型碳化硅外延层35中的除了n++型源区4和p++型接触区5以外且比n++型源区4和p++型接触区5靠近漏极侧的部分为p型基区2。从半导体基板30的正面起到p型基区2与n型电流扩散区3的界面为止的深度d3例如为1.1μm左右。
在p型基区2中，与沿着沟槽6的侧壁的部分(以下记为p-型沟道区)2a相比，在与半导体基板30的正面平行的方向上与沟槽6的侧壁相距预定距离的部分(以下记为p型高浓度区)2b处杂质浓度更高。p-型沟道区(低浓度区)2a是在MOSFET导通时形成沟道(n型的反转层)的部分，且在n++型源区4的正下方(漏极侧)沿着沟槽6的侧壁而设置。p-型沟道区2a与n++型源区4和n型电流扩散区3接触，且与沟槽6的侧壁的栅极绝缘膜7接触。
p型高浓度区(高浓度区)2b设置在p++型接触区5的正下方，且延伸到n++型源区4的正下方。p型高浓度区2b在与半导体基板30的正面平行的方向上与p-型沟道区2a邻接。p型高浓度区2b作为抑制分别从p型基区2与n++型源区4的pn结、p型基区2与n型电流扩散区3的pn结向p型基区2内延伸的耗尽层的所谓的晕状(HALO)区域发挥功能。通过设置p型高浓度区2b，从而即使为了实现低通态电阻化而使p-型沟道区2a的厚度(＝沟道长度L)变薄，也能够抑制在MOSFET导通时短沟道效应增大，能够抑制栅极阈值电压降低。如果p型高浓度区2b的杂质浓度比p-型沟道区2a高，则得到作为晕状区域的效果。
p型高浓度区2b由第1部分2c～第3部分2e构成，所述第1部分2c～第3部分2e通过在后述的用于形成p型高浓度区2b的离子注入43(参照图7)时产生的p型杂质在深度方向的扩散(以下记为纵向扩散)而形成。p型高浓度区2b的第1部分2c～第3部分2e位于与半导体基板30的正面相距不同的深度的位置。另外，p型高浓度区2b的第1部分2c～第3部分2e通过在用于形成p型高浓度区2b的离子注入43时产生的p型杂质的在与半导体基板30的正面平行的方向上的扩散(以下记为横向扩散)，从而以从台面区的中央侧分别向两沟槽6侧与p++型接触区5分离的方式延伸且与p-型沟道区2a接触。
p型高浓度区2b的第1部分2c(阴影部分)表示p型高浓度区2b的杂质浓度的峰值(最大值：以下记为峰浓度)。p型高浓度区2b的第2部分2d、第3部分2e(比第1部分2c稀疏的阴影部分)的杂质浓度比第1部分2c低。p型高浓度区2b的第2部分2d、第3部分2e分别与第1部分2c的源极侧和漏极侧邻接。p型高浓度区2b的第2部分2d与p++型接触区5接触。p型高浓度区2b的第3部分2e与n型电流扩散区3接触。在图1中，用不同的阴影表示通过p型杂质的纵向扩散和横向扩散产生的p型高浓度区2b的杂质浓度分布(在图8中也是同样)。
p型高浓度区2b的第1部分2c以从p++型接触区5的两端部分别向沟槽6侧且与p++型接触区5分离的方式延伸的长度x2a、x2b不依赖于用于形成p型高浓度区2b的离子注入43的条件，例如为0.2μm左右。p型高浓度区2b的第2部分2d、第3部分2e也以与p型高浓度区2b的第1部分2c几乎相同的长度向沟槽6侧延伸。即，p型高浓度区2b的宽度w2比p++型接触区5的宽度w1宽0.4μm(＝0.2μm×2)左右。
p型高浓度区2b的第1部分2c可以与沟槽6的侧壁相距例如0.04μm以上且0.2μm以下的程度的距离(以下记为间隔距离)Tch。在p型高浓度区2b的第1部分2c的与沟槽6的侧壁相距的间隔距离Tch小于上述下限值的情况下，由于p-型沟道区2a的宽度变得过窄，所以无法作为MOSFET发挥功能。在间隔距离Tch超过上述上限值的情况下，无法得到作为p型高浓度区2b的晕状区域的效果。
使间隔距离Tch越宽，越能够确保用于形成p型高浓度区2b的工艺裕量。因此，能够抑制因为在用于形成p型高浓度区2b的离子注入43时产生的p型杂质的横向扩散而使p-型沟道区2a消灭。优选通过使间隔距离Tch为例如0.06μm以上且0.1μm以下的程度，从而能够进一步改善低通态电阻化与栅极阈值电压的降低抑制的权衡关系。
p型高浓度区2b的第1部分2c以与n++型源区4分离的方式配置。p型高浓度区2b的第1部分2c可以以与n++型源区4分离的方式配置在通过在用于形成p型高浓度区2b的离子注入43时产生的p型杂质的纵向扩散而n++型源区4的杂质浓度不降低的程度的深度位置。p型高浓度区2b的第1部分2c可以与p++型接触区5接触。
p型高浓度区2b的第1部分2c的峰浓度的深度位置位于p型高浓度区2b的内部即可，从半导体基板30的正面起算例如位于0.4μm以上且1.5μm以下的程度的深度d4。p型高浓度区2b的第1部分2c的峰浓度例如可以为1×1017/cm3以上且1×1018/cm3以下的程度。由p型高浓度区2b的第1部分2c的峰浓度来决定p型高浓度区2b产生的晕状区域的效果的大小。
p型高浓度区2b的深度方向上的杂质浓度在第1部分2c处显示峰浓度，随着从该峰浓度的深度位置分别朝向源极侧和漏极侧而变低(参照图2)。p型高浓度区2b的在与半导体基板30的正面平行的方向上的杂质浓度在p++型接触区5的正下方的部分处显示峰浓度，随着在与p++型接触区5分离的方向上朝向沟槽6侧而变低(参照图3)。
p型高浓度区2b的第1部分2c在与半导体基板30的正面平行的方向上可以具有比第2部分2d、第3部分2e靠近沟槽6侧的端部形状。具体而言，例如，在p型高浓度区2b与p-型沟道区2a的界面，p型高浓度区2b在与半导体基板30的正面平行的方向上向沟槽6侧突出，在p型高浓度区2b的第1部分2c处，与第2部分2d、第3部分2e相比，可以弯曲成与沟槽6的侧壁的距离变短的大致圆弧状(未图示)。
层间绝缘膜9设置在半导体基板30的整个正面，且覆盖栅电极8。层间绝缘膜9例如是BPSG(Boro Phospho Silicate Glass：硅酸盐玻璃)膜、NSG(Non doped SilicateGlass：非掺杂硅酸盐玻璃)膜。在各台面区分别设有在深度方向上贯穿层间绝缘膜9而到达半导体基板30的接触孔9a。接触孔9a的宽度例如可以为1.5μm。在接触孔9a露出有n++型源区4和p++型接触区5。
在接触孔9a的内部，在半导体基板30的正面上设置有与半导体基板30形成欧姆接触的硅化物层(第1电极)11。硅化物层11例如可以是镍硅化物(NiSi、NiSi2)层。以埋入接触孔9a的方式在硅化物层11和层间绝缘膜9的表面设置有源电极12。源电极12介由硅化物层11而与n++型源区4和p++型接触区5电连接。
源电极12例如是含有铝(Al)的铝硅(AlSi)等铝合金层。源电极12可以是依次层叠势垒金属和铝合金层而得的层叠膜。势垒金属具有防止隔着势垒金属对置的区域间的原子扩散、相互反应的功能。势垒金属例如可以是钛(Ti)膜和氮化钛(TiN)膜。
在半导体基板30的背面(成为n+型漏区15的n+型起始基板31的背面)侧设置有n型缓冲区13、14和n+型漏区15。n型缓冲区13配置在距离半导体基板30的背面比n型缓冲区14和n+型漏区15深的位置。n型缓冲区14设置在n型缓冲区13与n+型漏区15之间。也可以不设置n型缓冲区13、14。n+型漏区15在半导体基板30的背面露出。
n型缓冲区13例如是含有形成复合中心(空穴的捕获中心)的元素的复合促进层。通过在n型缓冲区13的复合，能够降低双极动作时的空穴密度，能够防止n+型起始基板31的基面位错(Basal Plane Dislocation：BPD)成为层叠缺陷而向n-型漂移区1内扩张。n型缓冲区14是抑制以n+型起始基板31的基面位错为起点而产生的层叠缺陷向n-型漂移区1传播的位错转换层。
在半导体基板30的整个背面设置有漏极(第2电极)16。漏极16介由硅化物层(未图示)而与n+型漏区15电连接。半导体基板30的背面的硅化物层例如可以是将形成与半导体基板30的欧姆接触的钼(Mo)膜和镍(Ni)膜层叠而成的层叠膜。这些钼膜和镍的厚度可以分别为0.7μm和0.1μm。
漏极16兼作漏极焊盘。漏极16例如可以是依次层叠钛(Ti)膜、镍(Ni)膜和金(Au)膜而得的层叠膜。这些钛膜、镍膜和金膜的厚度可以分别为0.25μm、1.45μm和0.1μm。
接下来，对实施方式1的碳化硅半导体装置10的制造方法进行说明。图4是表示实施方式1的碳化硅半导体装置的制造方法的概要的流程图。图5～图8是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。在图5～图8中，省略n型缓冲区14、13(参照图1)的图示(在图9、图10中也是同样)。在此，以n++型源区4的距离半导体基板30的正面的深度d1比p++型接触区5的距离半导体基板30的正面的深度d2浅的情况(参照图7)为例进行说明。
首先，如图5所示，准备成为n+型漏区15的n+型起始基板(半导体晶片)31。接下来，在n+型起始基板31的正面，依次使成为n型缓冲区14、13的各碳化硅外延层32、33(参照图1)外延生长。此外，在n型碳化硅外延层33的表面，以比制品完成后的n-型碳化硅外延层34薄的厚度t1使成为n-型漂移区1的n-型碳化硅外延层34外延生长。
接下来，通过光刻法和p型杂质的离子注入，在n-型碳化硅外延层34的表面层分别选择性地形成第一p+型区21和p+型区22a。该p+型区22a是第二p+型区22的一部分。接下来，通过光刻法和n型杂质的离子注入在p+型区22a的正下方选择性地形成n型区23。
接下来，通过光刻法和n型杂质的离子注入，以例如遍及有源区的整个区域的方式在n-型碳化硅外延层34的表面层形成n型电流扩散区3。可以改变n型电流扩散区3、第一p+型区21和p+型区22a、n型区23的形成顺序。n-型碳化硅外延层34的比n型电流扩散区3和n型区23靠近漏极侧的部分成为n-型漂移区1。
接下来，通过外延生长，使n-型碳化硅外延层34增厚预定的厚度t2。接下来，通过光刻法和p型杂质的离子注入，在增加了n-型碳化硅外延层34的厚度的部分，以到达p+型区22a的深度选择性地形成p+型区22b。p+型区22b的宽度可以比p+型区22a的宽度窄。通过在深度方向上连结p+型区22a、22b，从而形成第二p+型区22。
接下来，通过光刻法和n型杂质的离子注入，以例如遍及整个有源区的方式在增加了n-型碳化硅外延层34的厚度的部分形成成为n型电流扩散区3的n型区，从而使n型电流扩散区3的厚度增加。由此，以与第一p+型区21、第二p+型区22接触的方式在第一p+型区21与第p+型区22之间形成n型电流扩散区3。可以改变p+型区22b和成为n型电流扩散区3的n型区的形成顺序。
接下来，在n-型碳化硅外延层34上，使成为p型基区2的p-型碳化硅外延层35外延生长(步骤S1：第2工序)。通过至此为止的工序来制作在n+型起始基板31上依次堆积碳化硅外延层32～35而得的半导体基板(半导体晶片)30。应予说明，p-型碳化硅外延层35可以通过向n-型的外延膜以离子方式注入p型杂质来制作。接下来，对p型碳化硅外延层35进行用于控制栅极阈值电压的n型杂质或p型杂质的离子注入(沟道离子注入)(步骤S2)。
接下来，除去p-型碳化硅外延层35的外周部，在有源区使p-型碳化硅外延层35残留成台面(mesa)状(步骤S3)。由此，在边缘终端区，在半导体基板30的正面露出有n-型碳化硅外延层34。接下来，通过光刻法和n型杂质的离子注入，以例如遍及有源区的整个区域的方式在p-型碳化硅外延层35的表面层形成n++型源区4(步骤S4：第3工序)。
接下来，如图6所示，在p-型碳化硅外延层35的表面，形成在与p++型接触区5的形成区域对应的部分具有开口部41a的离子注入用掩模41。接下来，将离子注入用掩模41作为掩模，从与半导体基板30的正面大致垂直的方向进行p型杂质的离子注入(第1离子注入)42，而在p-型碳化硅外延层35的表面层，以在深度方向上贯穿n++型源区4的深度d2选择性地形成p++型接触区5(步骤S5之一：第5工序)。离子注入42可以进行多级(多次)。
例如，通过在不同的加速能量下的多级(在图4中为第2～4级)的离子注入42，形成箱型轮廓的p++型接触区5。该3级的离子注入42的条件例如可以是以1价的铝(Al+)为掺杂剂，将其加速能量例如分别设为160keV、90keV和40keV。p-型碳化硅外延层35的除了n++型源区4和p++型接触区5以外的部分为p型基区2。
此外，在上述的离子注入42之后，如图7所示，将同一个离子注入用掩模41作为掩模，从与半导体基板30的正面大致垂直的方向进行p型杂质的离子注入(第2离子注入)43，在p-型碳化硅外延层35的内部选择性地形成p型高浓度区2b(步骤S5之二：第6工序)。该离子注入43以比用于形成p++型接触区5的离子注入42高的加速能量来进行(在图4中为第1级)。在步骤S5的处理中，可以改变离子注入42、43的顺序。
由于使用在与p++型接触区5的形成区域对应的部分具有开口部41a的离子注入用掩模41，所以能够在p++型接触区5的正下方进行p型杂质的离子注入43。通过该离子注入43引起的p型杂质的纵向扩散，从而如图8所示，在p++型接触区5的正下方形成具有杂质浓度不同的第1部分2c～第3部分2e的p型高浓度区2b。p型高浓度区2b的第1部分2c形成在离子注入43的射程的深度附近，第2部分2d、第3部分2e分别从离子注入43的射程的深度起形成在源极侧和漏极侧。
此外，经离子注入43的p型杂质以0.2μm左右的长度x2a、x2b从离子注入用掩模41的开口部41a的端部(参照图1)起向与p++型接触区5分离的方向横向扩散。因此，p型高浓度区2b从p++型接触区5的正下方延伸到n++型源区4的正下方。p型高浓度区2b的宽度w2比离子注入用掩模41的开口部41a的宽度w11宽0.4μm(＝0.2μm×2)左右。p型高浓度区2b的杂质浓度的纵向和横向的各峰浓度由离子注入43的剂量决定。
离子注入43的条件例如可以是以2价的铝(Al2+)为掺杂剂，将其加速能量设为例如700keV。离子注入43可以多级(多次)进行。p型基区2的除了p型高浓度区2b以外的部分为p型基区2的p-型沟道区2a。即，p型基区2的p-型沟道区2a是不进行通过离子注入42、43导入杂质而具有p-型碳化硅外延层35的外延生长时的杂质浓度的区域。步骤S4的处理和步骤S5的处理可以互换。
接下来，在除去离子注入用掩模41后，在边缘终端区形成预定的耐压结构(步骤S6)。对于该制造工艺中进行的所有的离子注入中使用的离子注入用掩模，可以将抗蚀剂膜用作掩模，也可以将氧化膜用作掩模。接下来，进行用于使以离子方式注入到半导体基板30的所有杂质活化的热处理(步骤S7)。接下来，形成贯穿n++型源区4和p型基区2的p-型沟道区2a而到达n型电流扩散区3的内部的第一p+型区21的沟槽6(步骤S8：第7工序)。
接下来，利用通常的方法，隔着栅极绝缘膜7在沟槽6的内部埋入例如多晶硅(poly-Si)，由此形成栅电极8(步骤S9：第8工序)。其后，在半导体基板30的正面形成硅化物层11和源电极12作为表面电极。在半导体基板30的背面形成硅化物层(未图示)和漏极16作为表面电极(步骤S10：第9、10工序)。其后，通过对半导体基板30进行切割(切断)而单片化成单个的芯片状，从而完成具备具有p型高浓度区2b的p型基区的碳化硅半导体装置10。
如上所述，根据实施方式1，p型基区在与沟槽侧壁分离的部分以与p-型沟道区邻接的方式具有p型高浓度区。该p型高浓度区的杂质浓度在p++型接触区的正下方显示峰浓度，在与半导体基板的正面平行的方向上，随着朝向p-型沟道区侧而变低。由于该p型高浓度区作为HALO区域发挥功能，所以抑制短沟道效应的增大，抑制栅极阈值电压降低，因此能够兼顾高栅极阈值电压与低通态电阻，能够抑制关断时的漏电流。
另外，根据实施方式1，通过使用在用于形成p++型接触区的离子注入中使用的离子注入用掩模，从与半导体基板的正面大致垂直的方向以离子方式注入p型杂质，从而能够形成具有上述的杂质浓度分布的p型高浓度区。在形成成为HALO区域的p型高浓度区时，由于不像现有那样进行向沟槽侧壁的倾斜离子注入，所以能够尺寸精度良好地形成p型高浓度区。因此，能够抑制形成在1片半导体晶片面内的各单位单元的特性偏差。
另外，根据实施方式1，通过仅增加用于形成p++型接触区的离子注入工序中的离子注入级数(次数)，就能够形成p型高浓度区。因此，等于与不具备晕状区域的现有的碳化硅半导体装置的制造方法(参照图14)相比几乎没有工序数量和工序顺序的改变。无需进行生产线的设计变更等，且与通过向沟槽侧壁的倾斜离子注入而形成p型高浓度区的情况相比，能够缩短工序前处理时间。因此，能够有效地形成p型基区的p型高浓度区。
(实施方式2)
接下来，参照图4～图6、图8～图10对实施方式2的碳化硅半导体装置的制造方法进行说明。图9、图10是表示实施方式2的碳化硅半导体装置的制造过程中的状态的截面图。实施方式2的碳化硅半导体装置的制造方法是应用实施方式1的碳化硅半导体装置10的制造方法，而进一步缩短p型高浓度区2b的第1部分2c的与沟槽6的侧壁相距的间隔距离Tch(参照图1)的碳化硅半导体装置的制造方法。
在实施方式2的碳化硅半导体装置的制造方法中，首先，与实施方式1同样地依次进行步骤S1～S4的处理(参照图4、图5)。接下来，与实施方式1同样地形成在与p++型接触区5的形成区域对应的部分具有开口部41a的离子注入用掩模41，将该离子注入用掩模41作为掩模进行p型杂质的离子注入42，由此选择性地形成p++型接触区5(参照图6)。
接下来，如图9所示，通过光刻法和蚀刻，使离子注入用掩模41的开口部41a’的宽度w12变宽。接下来，如图10所示，将与形成p++型接触区5时相比具有宽度w12变宽的开口部41a’的离子注入用掩模41作为掩模，从与半导体基板30的正面大致垂直的方向进行p型杂质的离子注入(第2离子注入)44，在p-型碳化硅外延层35的内部选择性地形成p型高浓度区2b(步骤S5)。
离子注入44的条件例如与实施方式1的离子注入43的条件相同。通过该离子注入44，从而与实施方式1同样地在p++型接触区5的正下方形成p型基区2的p型高浓度区2b。此外，经离子注入44的p型杂质从离子注入用掩模41的扩大了宽度w12的开口部41a’的端部横向扩散0.2μm左右。
在实施方式2中，如上所述，在用于形成p型高浓度区2b的离子注入44时，与用于形成p++型接触区5的离子注入42时相比，使用开口部41a’的宽度w12更宽的离子注入用掩模41。由此，由于与实施方式1中形成p型高浓度区2b的情况相比，p型高浓度区2b的宽度w2更宽，所以能够进一步缩短p型高浓度区2b的第1部分2c的与沟槽6的侧壁相距的间隔距离Tch。
可以代替离子注入用掩模41，重新形成具有宽度w12的开口部的离子注入用掩模，将该新形成的离子注入用掩模作为掩模来进行离子注入44。其后，通过与实施方式1同样地依次进行步骤S6～S10的处理(参照图4)，从而完成使p型高浓度区2b的第1部分2c的与沟槽6的侧壁相距的间隔距离Tch进一步缩短的碳化硅半导体装置。
如上所述，根据实施方式2，能够得到与实施方式1同样的效果。另外，根据实施方式2，通过扩大用于形成p型高浓度区的离子注入所使用的离子注入用掩模的开口宽度，从而能够进一步缩短p型高浓度区的第1部分的间隔距离。
(实施例1)
接下来，对以离子方式注入到碳化硅外延层的p型杂质的横向扩散进行验证。图11是示意地示出以离子方式注入到碳化硅外延层的杂质分布的特性图。图11是对从碳化硅外延层51的表面(离子注入面)的预定点(1点)52以离子方式注入的p型杂质的扩展进行了模拟的结果。在图11中，用阴影表示p型杂质大量存在的范围53，省略扩展到该范围53之外的位置的p型杂质的图示。应予说明，p型杂质的扩展可以通过扫描型电容显微镜、扫描型非线性介电显微镜、扫描型微波显微镜等推断。
图11的横轴是从碳化硅外延层51的离子注入面起算的深度
Figure BDA0002242235420000201
图11的纵轴是p型杂质从碳化硅外延层51的离子注入面的预定点
Figure BDA0002242235420000202
起向与该离子注入面平行的方向(横向)的横向扩散的长度。切割线C-C’是穿过碳化硅外延层51的离子注入面的预定点52，且与该离子注入面垂直的切割线。向碳化硅外延层51的p型杂质的离子注入的条件是以2价的铝(Al2+)为掺杂剂，将其加速能量设为例如700keV。
根据图11所示的结果确认了，从碳化硅外延层51的离子注入面的预定点52以离子方式注入的p型杂质从碳化硅外延层51的离子注入面纵向扩散，并且以该预定点52为中心几乎对称地向横向扩散地扩展。另外，确认了从碳化硅外延层51的离子注入面起算为0.4μm左右的深度位置处的横向扩散的长度x2’为0.2μm左右。
(实施例2)
接下来，对p型高浓度区2b的第1部分2c的峰浓度与p型高浓度区2b的第1部分2c的与沟槽6的侧壁相距的间隔距离Tch之间的关系进行了验证。图12是表示实施例2的p型高浓度区的第1部分的峰浓度与间隔距离之间的关系的特性图。图12的横轴是p型高浓度区的第1部分的峰浓度，纵轴是上述的实施方式1的碳化硅半导体装置10的栅极阈值电压Vth。将施加到碳化硅半导体装置10的漏极-源极间电压设为20V。
根据图12所示的结果确认了，在间隔距离Tch比0.1μm宽的情况下，无论p型高浓度区2b的第1部分2c的峰浓度如何，栅极阈值电压Vth均难以变化。另外，还确认间隔距离Tch越窄，栅极阈值电压Vth越高。因此，本发明在间隔距离Tch为0.1μm以下的情况下有益。另外，确认了p型高浓度区的第1部分的峰浓度越高，栅极阈值电压Vth能够越高。
以上，本发明不限于上述的实施方式，在不脱离本发明的主旨的范围内可以进行各种改变。例如用于形成上述的p++型接触区和p型高浓度区的离子注入条件是一个例子，可以根据规格等进行各种设定。
工业上的可利用性
如上，本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法对于电力变换装置、各种工业用机械等的电源装置等中使用的功率半导体装置有用。

Claims (13)

1.一种碳化硅半导体装置，其特征在于，具备：
半导体基板，其由碳化硅构成；
第1导电型的第1半导体层，其设置于所述半导体基板的正面侧；
第2半导体层，其设置于比所述第1半导体层靠近所述半导体基板的正面侧的位置，形成所述半导体基板的正面；
第1导电型的第1半导体区，其选择性地设置于所述第2半导体层的表面；
第2导电型的第2半导体区，其选择性地设置于所述第2半导体层的表面；
第2导电型的第3半导体区，其是所述第2半导体层的除了所述第1半导体区和所述第2半导体区以外的部分，且杂质浓度比所述第2半导体区的杂质浓度低；
第2导电型的高浓度区，其是所述第3半导体区的一部分，且在深度方向上与所述第2半导体区对置；
第2导电型的低浓度区，其是所述第3半导体区的除了所述高浓度区以外的部分，在与所述半导体基板的正面平行的方向上与所述高浓度区对置，且在深度方向上与所述第1半导体区和所述第1半导体层对置；
沟槽，其从所述半导体基板的正面贯穿所述第1半导体区和所述低浓度区而到达所述第1半导体层；
栅电极，其隔着栅极绝缘膜设置于所述沟槽的内部；
第1电极，其与所述第1半导体区和所述第2半导体区电连接；以及
第2电极，其设置于所述半导体基板的背面，
所述高浓度区的杂质浓度沿与所述半导体基板的正面平行的方向随着接近所述低浓度区而降低。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，所述高浓度区的宽度比所述第2半导体区的宽度宽。
3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，所述高浓度区在深度方向上与所述第1半导体区和所述第2半导体区对置，
所述高浓度区的杂质浓度随着从杂质浓度最大的深度位置分别朝向所述半导体基板的正面侧和背面侧而变低，
所述高浓度区的杂质浓度最大的深度位置在深度方向上与所述第1半导体区分离。
4.根据权利要求1～3中任一项所述的碳化硅半导体装置，其特征在于，从所述高浓度区到所述沟槽的距离为0.04μm以上且0.2μm以下。
5.根据权利要求4所述的碳化硅半导体装置，其特征在于，从所述高浓度区到所述沟槽的距离为0.06μm以上且0.1μm以下。
6.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第1工序，在由碳化硅构成的第1导电型的起始基板的表面堆积由碳化硅构成的第1导电型的第1半导体层，所述第1半导体层的杂质浓度比所述起始基板的杂质浓度低；
第2工序，在所述第1半导体层的表面形成由碳化硅构成的第2导电型的第2半导体层，形成背面为所述起始基板且正面为所述第2半导体层的半导体基板；
第3工序，在所述第2半导体层的表面选择性地形成第1导电型的第1半导体区；
第4工序，在所述第2半导体层的表面形成在预定位置具有开口部的离子注入用掩模；
第5工序，通过使用所述离子注入用掩模进行第2导电型杂质的第1离子注入，从而在所述第2半导体层的表面形成杂质浓度比所述第2半导体层的杂质浓度高的第2导电型的第2半导体区；
第6工序，通过使用所述离子注入用掩模，以比所述第1离子注入的加速能量高的加速能量进行第2导电型杂质的第2离子注入，从而在所述第2半导体层的内部，在比所述第2半导体区靠近所述半导体基板的背面侧的位置形成第2导电型的高浓度区，所述高浓度区的杂质浓度比所述第2半导体层的杂质浓度高且比所述第2半导体区的杂质浓度低，
并且，将所述第2半导体层的除了所述第1半导体区、所述第2半导体区和所述高浓度区以外的部分作为在与所述半导体基板的正面平行的方向上与所述高浓度区对置的第2导电型的低浓度区而残留，形成由所述高浓度区和所述低浓度区构成的第2导电型的第3半导体区；
第7工序，形成从所述半导体基板的正面贯穿所述第1半导体区和所述低浓度区而到达所述第1半导体层的沟槽；
第8工序，在所述沟槽的内部隔着栅极绝缘膜形成栅电极；
第9工序，形成与所述第1半导体区和所述第2半导体区电连接的第1电极；以及
第10工序，在所述半导体基板的背面形成第2电极。
7.根据权利要求6所述的碳化硅半导体装置的制造方法，其特征在于，连续进行所述第5工序和所述第6工序。
8.根据权利要求6或7所述的碳化硅半导体装置的制造方法，其特征在于，在所述第6工序中，将所述第2离子注入的射程设定在比所述第1半导体区深的位置。
9.根据权利要求6～8中任一项所述的碳化硅半导体装置的制造方法，其特征在于，在所述第5工序之后且所述第6工序之前还包括第11工序，在第11工序中，使所述离子注入用掩模的开口部的宽度变宽。
10.根据权利要求6～9中任一项所述的碳化硅半导体装置的制造方法，其特征在于，在所述第6工序中，将从所述高浓度区到所述沟槽的距离设为0.04μm以上且0.2μm以下。
11.根据权利要求10所述的碳化硅半导体装置的制造方法，其特征在于，将从所述高浓度区到所述沟槽的距离设为0.06μm以上且0.1μm以下。
12.根据权利要求6～11中任一项所述的碳化硅半导体装置的制造方法，其特征在于，在所述第6工序中，经所述第2离子注入的第2导电型杂质在与所述半导体基板的正面平行的方向上扩散，所述高浓度区的杂质浓度沿与所述半导体基板的正面平行的方向随着接近所述低浓度区而变低。
13.根据权利要求6～12中任一项所述的碳化硅半导体装置的制造方法，其特征在于，在所述第6工序中，经所述第2离子注入的第2导电型杂质在与所述半导体基板的正面平行的方向上扩散，所述高浓度区的宽度比所述离子注入用掩模的开口部的宽度宽。
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