KR20220065324A - 반도체 소자 - Google Patents

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이종석
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현대자동차주식회사
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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 기판, 상기 기판에 위치하는 N- 에피층, 상기 N- 에피층에 위치하고 서로 이격되어 위치하는 제1 P 영역 및 제2 P 영역, 상기 제1 P 영역의 내부에 위치하는 제1 N+ 영역, 상기 제2 P 영역의 내부에 위치하는 제2 N+ 영역, 및 상기 제1 P 영역과 상기 제2 P 영역 사이에 위치하는 게이트 층을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이와 같은 전력 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온저항 또는 낮은 포화전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압 특성이 기본적으로 요구된다.
전력용 반도체 소자를 제조함에 있어서 반도체 소자의 정격전압에 따라 사용되는 원자재의 에피영역 또는 드리프트 영역의 농도와 두께가 결정된다. 항복전압 이론에 의해 요구되는 원자재의 농도 및 두께와 함께 원하는 수준의 적합한 항복전압을 얻기 위해서는 pn 접합 구조를 적절히 활용하여 pn 접합의 리버스 바이어스 모드에서의 공핍층 확장에 따라 유기되는 전계를 알맞게 분산시켜 반도체 및 유전체의 경계면에서 표면 전계가 높아지는 것을 최소화하며 전력 반도체 소자의 항복에 있어 원자재가 가지고 있는 고유의 임계전계까지 충분히 견딜 수 있도록 소자를 설계해야 한다.
본 발명이 이루고자 하는 기술적 과제는 전류 밀도를 향상시킨 반도체 소자를 제공하기 위한 것이다.
본 발명의 한 특징에 따른 기판, 상기 기판에 위치하는 N- 에피층, 상기 N- 에피층에 위치하고 서로 이격되어 위치하는 제1 P 영역 및 제2 P 영역, 상기 제1 P 영역의 내부에 위치하는 제1 N+ 영역, 상기 제2 P 영역의 내부에 위치하는 제2 N+ 영역, 및 상기 제1 P 영역과 상기 제2 P 영역 사이에 위치하는 게이트 층을 포함할 수 있다.
상기 제1 P 영역은, 상기 제1 N+ 영역과 상기 게이트 층 사이에 위치하는 제3 P 영역을 포함하고, 상기 제2 P 영역은, 상기 제2 N+ 영역과 상기 게이트 층 사이에 위치하는 제4 P 영역을 포함한다.
상기 게이트 층은, 상기 제1 P 영역의 일부 및 상기 제2 P 영역의 일부가 식각되어 상기 제1 N+ 영역 및 상기 제2 N+ 영역 사이에 위치하는 영역을 포함한다.
상기 게이트 층은, 상기 제1 P 영역 중 돌출된 제3 P 영역과 상기 제2 P 영역 중 돌출된 제4 P 영역 사이에 위치하는 제1 게이트 층 및 상기 제1 P 영역의 일부 및 상기 제2 P 영역의 일부가 식각되어 상기 제1 N+ 영역 및 상기 제2 N+ 영역 사이에 위치하는 제2 게이트 층을 포함한다.
상기 N- 에피층에 있어서, 상기 제1 게이트 층의 깊이는 상기 제2 게이트 층의 깊이 보다 낮을 수 있다.
상기 게이트 층은, 상기 제1 P 영역 중 돌출된 제3 P 영역과 상기 제2 P 영역 중 돌출된 제4 P 영역 사이에 위치하는 제1 게이트 층을 포함하고, 상기 제3 P 영역 중 상기 제1 게이트 층을 마주보는 면에 채널이 형성되고, 상기 제4 P 영역 중 상기 제1 게이트 층을 마주보는 면에 채널이 형성될 수 있다.
상기 제1 게이트 층의 폭은 상기 제2 게이트 층의 폭 보다 짧을 수 있다.
상기 반도체 소자는, 상기 제1 P 영역과 상기 게이트 층 및 상기 제2 P 영역과 상기 게이트 층 사이에 위치하는 게이트 절연막을 더 포함할 수 있다.
발명의 다른 특징에 따른 반도체 소자는, 기판, 상기 기판에 위치하는 N- 에피층, 상기 N- 에피층에 위치하고 서로 이격되어 위치하는 복수의 제1 P 영역 및 복수의 제2 P 영역, 상기 복수의 제1 P 영역의 일측에 인접하여 위치하는 제1 N+ 영역, 상기 복수의 제2 P 영역의 일측에 인접하여 위치하는 제2 N+ 영역, 및 상기 복수의 제1 P 영역과 상기 복수의 제2 P 영역 사이에 위치하는 복수의 제1 게이트 층을 포함한다.
상기 반도체 소자는, 상기 복수의 제1 P 영역과 연결된 제3 P 영역 및 상기 복수의 제2 P 영역과 연결된 제4 P 영역을 더 포함하고, 상기 제1 N+ 영역은 상기 복수의 제1 P 영역과 상기 제3 P 영역 사이에 위치하고, 상기 제2 N+ 영역은 상기 복수의 제2 P 영역과 상기 제4 P 영역 사이에 위치할 수 있다.
상기 반도체 소자는, 상기 제3 P 영역과 상기 제4 P 영역 사이에 위치하는 복수의 제2 게이트 층을 더 포함할 수 있다.
상기 N- 에피층에 있어서, 상기 복수의 제1 게이트 층의 깊이는 상기 복수의 제2 게이트 층의 깊이 보다 낮을 수 있다.
상기 복수의 제1 게이트 층과 상기 복수의 제2 게이트 층은 교대로 위치하고, 하나의 층으로 구성될 수 있다.
상기 반도체 소자는, 상기 제3 P 영역과 상기 복수의 제2 게이트 층 사이 및 상기 제4 P 영역과 상기 복수의 제2 게이트 층 사이에 위치하는 게이트 절연막을 더 포함할 수 있다.
상기 복수의 제1 P 영역에서 상기 제1 게이트 층과 마주보는 면에 채널이 형성되고, 상기 복수의 제2 P 영역에서 상기 제1 게이트 층과 마주보는 면에 채널이 형성될 수 있다.
상기 반도체 소자는, 상기 복수의 제1 P 영역과 상기 복수의 제1 게이트 층 사이 및 상기 복수의 제2 P 영역과 상기 복수의 제1 게이트 층 사이에 위치하는 게이트 절연막을 더 포함할 수 있다.
이상과 같이 본 발명의 일 실시예에 따른 반도체 소자는 채널의 밀도를 높여 전류 밀도를 향상시켰다.
도 1은 일 실시예에 따른 반도체 소자의 평면도를 나타낸 도면이다.
도 2는 일 실시예에 따른 반도체 소자의 상부 일부가 제거된 평면도를 나타낸 도면이다.
도 3은 도 1의 평면도에서 A-A’ 라인을 따라 자른 반도체 소자의 도면이다.
도 4는 도 1의 평명도에서 B-B’ 라인을 따라 자른 반도체 소자의 도면이다.
도 5는 도 1의 평면도에서 C-C’ 라인을 따라 자른 단면을 나타낸 도면이다.
도 6는 도 2의 평면도에서 반도체 소자의 채널을 나타낸 도면이다.
도 7은 도 6의 평면도에서 D-D’-D’’ 라인을 따라 자른 반도체 소자의 사시도이다.
도 8은 도 6에서 G-G’ 라인을 따라 자른 단면을 나타낸 도면이다.
도 9는 도 6에서 H-H’ 라인을 따라 자른 단면을 나타낸 도면이다.
도 10은 도 6에서 I-I’ 라인을 따라 자른 단면을 나타낸 도면이다.
도 11은 도 6에서 J-J’ 라인을 따라 자른 단면을 나타낸 도면이다.
도 12는 일 실시예에 따른 반도체 소자에서의 채널 면 및 전류의 흐름을 나타낸 도면이다.
도 13은 일 실시예를 설명하기 위한 비교예를 나타낸 도면이다.
본 발명은 반도체 소자에 관한 것으로, 구체적으로 트렌치(trench) 게이트 소자와 플래나(planar) 게이트 소자를 조합하여 전류 밀도를 향상시킨 반도체 소자에 대한 것이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 일 실시예에 따른 반도체 소자의 평면도를 나타낸 도면이다.
도 1에 도시된 바와 같이, 반도체 소자(1)의 평면도에서, 소스 전극(11)에 의해 점선으로 표시된 반도체 소자(1)의 내부 구조는 알 수 없다.
폴리-실리콘 층(Poly-Si)(140)의 최상위 면은 N+ 영역(111, 112)까지 확장되어 그 경계가 PL1, PL2이고, 폴리-실리콘 층(140)의 일부 영역의 트렌치는 경계 PL3과 경계 PL4 사이에 위치하고, 폴리-실리콘 층(140)의 일부 다른 영역의 트렌치는 경계 PL5와 경계 PL6 사이에 위치한다.
이하, 본 발명의 일 실시예를 설명하기 위해서 소스 전극(11), 게이트 절연막(130)의 일부, 및 폴리-실리콘 층(Poly-Si)(140)의 일부가 제거된 평면도인 도 2를 참조할 수 있다.
도 2는 일 실시예에 따른 반도체 소자의 상부 일부가 제거된 평면도를 나타낸 도면이다.
도 3은 도 1의 평면도에서 A-A’ 라인을 따라 자른 반도체 소자의 도면이다.
도 4는 도 1의 평명도에서 B-B’ 라인을 따라 자른 반도체 소자의 도면이다.
도 3 및 도 4의 단면도에서 E-E’ 및 F-F’는 동일 라인으로, 도 2는 도 1의 반도체 소자(1)에서 E-E’ 및 F-F’를 기준으로 위에 있는 구성을 제거했을 때의 평면도이다.
도 2에 도시된 바와 같이, P 영역(101, 102) 은 x 축 방향을 따라 반도체 소자(1)의 중심방향으로 소정 폭(w1, w2)만큼 연장되어 형성된 돌출 영역(103, 104)을 포함하고, 돌출 영역(103, 104)는 일정한 간격(y1, y2)을 두고 y 축 방향을 따라 위치할 수 있다.
도 1 내지 도 4에 도시된 바와 같이, 반도체 소자(1)는 P 영역(100), N+ 영역(110), N- 에피층(120), N 기판(N Substrate, N sub.)(125), 게이트 절연막(130), 게이트 층(140), 소스 전극(11), 및 드레인 전극(12)을 포함한다.
먼저, 드레인 전극(12) 위에 N 기판(125), N 기판(125) 위에 N- 에피층(120)이 위치한다. N- 에피층(120) 위에는 서로 이격된 P 영역(101, 102)이 위치한다.
도 3 및 도 4에서, P 영역(101, 102) 위에 N+ 영역(111, 112)이 위치한다.
도 3에서, 게이트 층(141)은 게이트 절연막(130)으로 절연되어 두 P 영역(101, 102) 사이에 위치하고, 게이트 절연막(130)위에 소스 전극(11)이 위치할 수 있다. 이때, 도 3에 도시된 바와 같이, P 영역(101)의 폭은 N+ 영역(111)의 폭보다 넓고, N+ 영역(111)의 우측 경계에서 소정 폭(w1)만큼 연장되어 있고, P 영역(102)의 폭은 N+ 영역(112)의 폭보다 넓고, N+ 영역(112)의 좌측 경계에서 소정 폭(w2)만큼 연장되어 있다.
도 4에서, 게이트 전극(142)은 게이트 절연막(130)으로 절연되어 P 영역(101) 및 N+ 영역(111)과 P 영역(102) 및 N+ 영역(112) 사이에 위치하고, 게이트 절연막(130)위에 소스 전극(11)이 위치할 수 있다. 이때, 도 3에 도시된 바와 같이, P 영역(101)의 폭은 N+ 영역(111)의 폭보다 넓고, N+ 영역(111)의 우측 경계와 P 영역(101)의 우측 경계는 일치하고, P 영역(102)의 폭은 N+ 영역(112)의 폭보다 넓고, N+ 영역(112)의 좌측 경계와 P 영역(102)의 좌측 경계가 일치한다.
도 3 및 도 4에 도시된 바와 같이, 일 실시예에 따른 게이트 층(140)은 두 타입의 게이트 구조를 포함한다. 예를 들어, 도 3에 도시된 게이트 층(141)과 도 4에 도시된 게이트 층(142)는 평판 게이트와 트렌치 게이트가 결합된 구조(이하, 결합 구조라 함)로, 도 4에 도시된 트렌치 게이트의 폭(w4) 및 깊이(d2)가 도 3에 도시된 트렌치 게이트의 폭(w3) 및 깊이(d1)보다 넓고 깊다.
도 2에 도시된 바와 같이, y 방향을 따라 게이트 층(141)과 게이트 층(142)은 교대로 위치하고, 게이트 층(141)은 게이트 층(142) 사이에 위치하는 N- 에피층(120)을 식각하여 형성된 공간에 위치할 수 있다. 즉, 돌출된 P 영역(103)과 P 영역(104) 사이의 N- 에피층(120)을 식각하여 트렌치 구조의 게이트 층을 형성함으로써, 돌출된 P 영역(103)과 P 영역(104) 사이의 N- 에피층(120)에서 JFET 영역이 존재하기 않게 된다. 그러면, 종래 JFET 영역이 존재하여 채널에 흐르는 전류 중 일부 전류의 흐름에 영향을 주는 영역이 제거되어 저항이 감소하고, 추가적인 수직 채널이 형성되어 채널에 흐르는 전류가 증가할 수 있다.
도 5는 도 1의 평면도에서 C-C’ 라인을 따라 자른 단면을 나타낸 도면이다.
도 5에 도시된 바와 같이, 게이트 층(141)의 트렌치 깊이(d1)는 게이트 층(142)의 트렌치 깊이(d2)보다 낮다. 만약, 도 5에 도시된 것과 달리 게이트 층(141)의 트렌치 깊이가 게이트 층(142)의 트렌치 깊이보다 깊을 경우, 게이트 층(141)의 트렌치 하단에 전계가 집중되어 파괴 전압(breakvoltage)이 감소한다. 이를 방지하기 위해 도 5에 도시된 바와 같이, 트렌치 깊이(d1)는 트렌치 깊이(d2) 보다 낮게 형성되어, 게이트 층의 깊이 단차가 발생하는 두 곳(121, 122)로 전계가 분산되도록 한다.
이하, 게이트 층에 온 레벨의 전압(예를 들어, 양의 전압) 인가 시, P 영역과 게이트 절연막 사이에 형성되는 채널에 대해서 설명한다.
도 6는 도 2의 평면도에서 반도체 소자의 채널을 나타낸 도면이다.
도 7은 도 6의 평면도에서 D-D’-D’’ 라인을 따라 자른 반도체 소자의 사시도이다.
도 6 및 도 7 뿐만 아니라, 이후 도면에서 게이트 채널을 도시한 부분에서 플래너 게이트 채널은 ↘ 방향 사선으로 표시되어 있고, 트렌치 게이트 채널은 ↙ 방향 사선으로 표시되어 있다. 플래너 게이트 채널 및 트렌치 게이트 채널은 P 영역의 표면에 소정 깊이로 형성될 수 있고, 플래너 게이트 채널과 트렌치 게이트 채널은 전자의 이동 방향에 따라 구분된다. 플래너 게이트 채널에서 전자는 도 7의 xy 평면 방향으로 흐르는 전하이고, 트렌치 게이트 채널에서 전자는 도 7의 z 방향으로 흐르는 전하이다.
도 6에서 도시된 바와 같이, 복수의 돌출된 P 영역(103, 104)의 상부 면에 플래너 게이트 채널이 형성된다. 도 6에 도시되어 있지 않으나, 복수의 돌출된 P 영역(103, 104)의 상부 면은 게이트 절연막(130)에 닿아 있을 수 있다.
도 7에서 게이트 절연막(130)과 게이트 층(140)은 투시된 형태로 도시되어 있다. 이는 P 영역에 형성되는 플래너 게이트 채널 및 트렌치 게이트 채널을 상세히 설명하기 위함이다.
도 7에 도시된 바와 같이, 트렌치 게이트 채널(ch1)은 P 영역(101)의 표면 중 N+ 영역(111)의 하부에 위치한 표면에 소정 깊이로 형성된다. 트렌치 게이트 채널(ch1)와 동일한 트렌치 게이트 채널이 두 개의 돌출된 P 영역(105, 106) 사이에서 N+ 영역(111)의 하부에 위치한 P 영역(101)의 표면에 형성된다.
플래너 게이트 채널 및 트렌치 게이트 채널을 보다 더 상세하게 설명하기 위해서, 도 8 내지 도 13을 참조하여 설명한다.
도 8은 도 6에서 G-G’ 라인을 따라 자른 단면을 나타낸 도면이다.
도 8에 도시된 바와 같이, 플래너 게이트 채널(ch2)이 P 영역(107)의 표면에 소정 깊이로 형성되고, 트렌치 게이트 채널(ch3)은 두 개의 돌출된 P 영역(106, 107) 사이에서 N+ 영역(111)의 하부에 위치한 P 영역(101)의 표면에 형성되고, 트렌치 게이트 채널(ch4)은 두 개의 돌출된 P 영역(107, 103) 사이에서 N+ 영역(111)의 하부에 위치한 P 영역(101)의 표면에 형성된다.
도 9는 도 6에서 H-H’ 라인을 따라 자른 단면을 나타낸 도면이다.
도 9에 도시된 바와 같이, 플래너 게이트 채널(ch5)이 P 영역(107)의 표면에 형성된다.
도 10은 도 6에서 I-I’ 라인을 따라 자른 단면을 나타낸 도면이다.
도 10에 도시된 바와 같이, 플래너 게이트 채널(ch6)이 N+ 영역(111)과 게이트 층(141) 사이에 위치한 돌출된 P 영역(105)의 표면에 형성되고, 플래너 게이트 채널(ch7)이 N+ 영역(112)과 게이트 층(141) 사이에 위치한 돌출된 P 영역(108)의 표면에 형성된다.
도 11은 도 6에서 J-J’ 라인을 따라 자른 단면을 나타낸 도면이다.
도 11에 도시된 바와 같이, 트렌치 게이트 채널(ch8)이 N+ 영역(111)의 하부에 위치한 P 영역(101)의 표면에 소정 깊이(d3)로 형성되고, 트렌치 게이트 채널(ch9)이 N+ 영역(112)의 하부에 위치한 P 영역(102)의 표면에 소정 깊이(d4)로 형성된다.
이와 같이, 일 실시예에 따른 반도체 소자(1)에서는, 도 6에서 돌출된 P 영역(예를 들어, 103)과 x 축 방향으로 마주보는 돌출된 P 영역(예를 들어, 104) 사이의 N- 에피층(120)이 식각되어 폴리-실리콘 층인 게이트 층(141)이 형성된다. 그러면, P 영역에 형성되는 채널 너비가 증가하고, 채널 면 수도 증가하게 된다. 예를 들어, 도 9에 도시된 플래나 게이트 채널(ch5)은 증가된 채널 면으로, 전류는 채널(ch5)을 통해 흐르게 된다. 그러면, 종래 기술과 달리, 전류는 JFET 영역을 거치지 않고 채널을 통해 흐르게 된다. 따라서 일 실시예에 따른 반도체 소자에서 전류는 JFET 영역의 저항으로 인해 감소하지 않고, 드레인 전극(12)으로 흐를 수 있다.
도 12는 일 실시예에 따른 반도체 소자에서의 채널 면 및 전류의 흐름을 나타낸 도면이다.
도 13은 일 실시예를 설명하기 위한 비교예를 나타낸 도면이다.
도 12에 도시된 바와 같이, 돌출된 P 영역(107)의 표면에는 4 개의 채널 면(CH1, CH2, CH3, CH4)이 형성된다. 화살표로 도시된 전류의 흐름에서 알 수 있듯이, 채널 면(CH1)에 흐르는 전류는 JFET 영역을 통하지 않고 바로 채널 면(CH4)를 따라 드레인 전극(12)으로 - 도 12에서 z 방향 - 흐른다. 또한, 채널 면(CH2, CH3)에 흐르는 전류 중 일부도 채널 면(CH4)을 따라 드레인 전극(12)으로 흐른다.
만약 도 13에 도시된 바와 같이, 돌출된 P 영역(107)에 대해서 x 축 방향으로 앞의 공간에, 일 실시예와 같이 게이트 층(141)이 아닌 N- 에피층(129)이 있을 경우, 해당 공간은 JFET 영역이다.
그러면, 도 13에 점선으로 도시된 전류는 JFET 영역을 통해 흐르게 되고, JFET 영역의 저항으로 인해 감소하게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 드레인 전극
120: N+ 기판
130: N- 에피층
140: P 영역
150; N+ 영역
200: 게이트 전극
210: 게이트 절연막
220: 소스 전극

Claims (16)

  1. 기판;
    상기 기판에 위치하는 N- 에피층;
    상기 N- 에피층에 위치하고 서로 이격되어 위치하는 제1 P 영역 및 제2 P 영역;
    상기 제1 P 영역의 내부에 위치하는 제1 N+ 영역;
    상기 제2 P 영역의 내부에 위치하는 제2 N+ 영역; 및
    상기 제1 P 영역과 상기 제2 P 영역 사이에 위치하는 게이트 층을 포함하는,
    반도체 소자.
  2. 제1항에 있어서,
    상기 제1 P 영역은,
    상기 제1 N+ 영역과 상기 게이트 층 사이에 위치하는 제3 P 영역을 포함하고,
    상기 제2 P 영역은,
    상기 제2 N+ 영역과 상기 게이트 층 사이에 위치하는 제4 P 영역을 포함하는,
    반도체 소자.
  3. 제2항에 있어서,
    상기 게이트 층은,
    상기 제1 P 영역의 일부 및 상기 제2 P 영역의 일부가 식각되어 상기 제1 N+ 영역 및 상기 제2 N+ 영역 사이에 위치하는 영역을 포함하는,
    반도체 소자.
  4. 제1항에서,
    상기 게이트 층은,
    상기 제1 P 영역 중 돌출된 제3 P 영역과 상기 제2 P 영역 중 돌출된 제4 P 영역 사이에 위치하는 제1 게이트 층; 및
    상기 제1 P 영역의 일부 및 상기 제2 P 영역의 일부가 식각되어 상기 제1 N+ 영역 및 상기 제2 N+ 영역 사이에 위치하는 제2 게이트 층을 포함하는,
    반도체 소자
  5. 제4항에 있어서,
    상기 N- 에피층에 있어서,
    상기 제1 게이트 층의 깊이는 상기 제2 게이트 층의 깊이 보다 낮은, 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트 층은,
    상기 제1 P 영역 중 돌출된 제3 P 영역과 상기 제2 P 영역 중 돌출된 제4 P 영역 사이에 위치하는 제1 게이트 층을 포함하고,
    상기 제3 P 영역 중 상기 제1 게이트 층을 마주보는 면에 채널이 형성되고, 상기 제4 P 영역 중 상기 제1 게이트 층을 마주보는 면에 채널이 형성되는, 반도체 소자.
  7. 제4항에 있어서,
    상기 제1 게이트 층의 폭은 상기 제2 게이트 층의 폭 보다 짧은, 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 P 영역과 상기 게이트 층 및 상기 제2 P 영역과 상기 게이트 층 사이에 위치하는 게이트 절연막을 더 포함하는,
    반도체 소자.
  9. 기판;
    상기 기판에 위치하는 N- 에피층;
    상기 N- 에피층에 위치하고 서로 이격되어 위치하는 복수의 제1 P 영역 및 복수의 제2 P 영역;
    상기 복수의 제1 P 영역의 일측에 인접하여 위치하는 제1 N+ 영역;
    상기 복수의 제2 P 영역의 일측에 인접하여 위치하는 제2 N+ 영역; 및
    상기 복수의 제1 P 영역과 상기 복수의 제2 P 영역 사이에 위치하는 복수의 제1 게이트 층을 포함하는, 반도체 소자.
  10. 제9항에 있어서,
    상기 복수의 제1 P 영역과 연결된 제3 P 영역; 및
    상기 복수의 제2 P 영역과 연결된 제4 P 영역을 더 포함하고,
    상기 제1 N+ 영역은 상기 복수의 제1 P 영역과 상기 제3 P 영역 사이에 위치하고,
    상기 제2 N+ 영역은 상기 복수의 제2 P 영역과 상기 제4 P 영역 사이에 위치하는,
    반도체 소자.
  11. 제10항에 있어서,
    상기 제3 P 영역과 상기 제4 P 영역 사이에 위치하는 복수의 제2 게이트 층을 더 포함하는, 반도체 소자.
  12. 제11항에 있어서,
    상기 N- 에피층에 있어서,
    상기 복수의 제1 게이트 층의 깊이는 상기 복수의 제2 게이트 층의 깊이 보다 낮은, 반도체 소자.
  13. 제12항에 있어서,
    상기 복수의 제1 게이트 층과 상기 복수의 제2 게이트 층은 교대로 위치하고, 하나의 층으로 구성된, 반도체 소자.
  14. 제11항에 있어서,
    상기 제3 P 영역과 상기 복수의 제2 게이트 층 사이 및 상기 제4 P 영역과 상기 복수의 제2 게이트 층 사이에 위치하는 게이트 절연막을 더 포함하는,
    반도체 소자.
  15. 제9항에 있어서,
    상기 복수의 제1 P 영역에서 상기 제1 게이트 층과 마주보는 면에 채널이 형성되고,
    상기 복수의 제2 P 영역에서 상기 제1 게이트 층과 마주보는 면에 채널이 형성되는,
    반도체 소자.
  16. 제9항에 있어서,
    상기 복수의 제1 P 영역과 상기 복수의 제1 게이트 층 사이 및 상기 복수의 제2 P 영역과 상기 복수의 제1 게이트 층 사이에 위치하는 게이트 절연막을 더 포함하는,
    반도체 소자.

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