DE102021109364A1 - Halbleiter-Vorrichtung - Google Patents

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Abstract

Halbleiter-Vorrichtung aufweisend ein Substrat (125), eine N- epitaktische Schicht (120), welche auf dem Substrat (125) positioniert ist, eine erste P Region (101) und eine zweite P Region (102), welche voneinander getrennt auf der N- epitaktischen Schicht (120) positioniert sind, eine erste N+ Region (111), welche innerhalb der ersten P Region (101) positioniert ist, eine zweite N+ Region (112), welche innerhalb der zweiten P Region (102) positioniert ist, und eine Gate-Schicht (140), welche zwischen der ersten P Region (101) und der zweiten P Region (102) positioniert ist.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung/Offenbarung betrifft eine Halbleiter-Vorrichtung, und insbesondere eine Halbleiter-Vorrichtung zur Verbesserung einer Stromdichte durch Kombination einer Trench-Gate-Vorrichtung und einer Planar-Gate-Vorrichtung.
  • Beschreibung bezogener Technik
  • In den letzten Jahren ist bedingt durch einen Trend zu immer größeren und leistungsfähigeren Anwendungsgeräten ein Bedarf an Leistungshalbleiter-Vorrichtungen, welche eine hohe Durchbruchspannung, eine hohe Stromstärke, und eine Hochgeschwindigkeits-Schalt-Eigenschaft haben, aufgetreten.
  • Solch eine Leistungshalbleiter-Vorrichtung benötigt insbesondere einen geringen Durchlasswiderstand oder eine niedrige Sättigungsspannung, um eine Verlustleistung in einem leitenden Zustand zu verringern, während der Fluss eines sehr großen Stroms ermöglicht wird. Zusätzlich wird grundsätzlich die Eigenschaft benötigt, fähig zu sein, einer in Rückwärtsrichtung (Sperrrichtung) angelegten hohen Spannung eines PN-Übergangs, welche an entgegengesetzten Enden der Leistungshalbleiter-Vorrichtung angelegt wird, standzuhalten, das heißt, eine hohe Durchbruchspannungs-Eigenschaft in einem ausgeschalteten Zustand, bzw., wenn ein Schalter ausgeschaltet ist.
  • Bei der Fertigung einer Leistungshalbleiter-Vorrichtung werden Konzentration und Dicke einer epi-Region (Epitaxie-Region) oder einer Drift-Region aus einem verwendeten Ausgangsmaterial in Abhängigkeit von einer Nennspannung der Halbleiter-Vorrichtung bestimmt. Ein Anstieg eines elektrischen Oberflächen-Felds an einer Grenzfläche zwischen einem Halbleiter und einem Dielektrikum muss minimiert werden durch geeignetes Dispergieren eines elektrischen Feldes, welches durch Expansion einer Verarmungszone in einem Sperrvorspannungsmodus (Reverse-Bias-Modus) des PN-Übergangs induziert wird, durch geeignete Verwendung einer PN-Übergang-Struktur, und Vorrichtungen müssen so entworfen werden, dass sie einem inhärenten kritischen elektrischen Feld des Ausgangsmaterials bei einem Durchbruch der Leistungshalbleiter-Vorrichtung standhalten, um eine geeignete Durchbruchspannung auf einem gewünschten Niveau mit der Konzentration und Dicke des Ausgangsmaterials, wie durch die Durchbruchspannung-Theorie gefordert, zu erhalten.
  • Die obigen Informationen, welche in diesem Abschnitt der „Beschreibung bezogener Technik“ offenbart wurden, sind nur zur Verbesserung des Verständnisses des Hintergrunds der vorliegenden Erfindung/Offenbarung da, und können deshalb Informationen enthalten, welche nicht Teil des Stands der Technik sind, der dem Fachmann in diesem Staat vorbekannt ist.
  • Erläuterung der Erfindung
  • Die vorliegende Erfindung/Offenbarung stellt eine Halbleiter-Vorrichtung bereit, welche eine Stromdichte verbessert.
  • Eine beispielhafte Halbleiter-Vorrichtung kann aufweisen: ein Substrat, eine N- epitaktische Schicht, welche auf dem Substrat positioniert ist, eine erste P Region und eine zweite P Region, welche voneinander getrennt auf der N- epitaktischen Schicht positioniert sind, eine erste N+ Region, welche innerhalb der ersten P Region positioniert ist, eine zweite N+ Region, welche innerhalb der zweiten P Region positioniert ist, und eine Gate-Schicht, welche zwischen der ersten P Region und der zweiten P Region positioniert ist.
  • Die erste P Region kann eine dritte P Region aufweisen, welche zwischen der ersten N+ Region und der Gate-Schicht positioniert ist. Die zweite P Region kann eine vierte P Region aufweisen, welche zwischen der zweiten N+ Region und der Gate-Schicht positioniert ist.
  • Die Gate-Schicht kann eine Region aufweisen, welche zwischen der ersten N+ Region und der zweiten N+ Region positioniert ist durch Ätzen eines Teils der ersten P Region und eines Teils der zweiten P Region.
  • Die Gate-Schicht kann eine erste Gate-Schicht, welche zwischen einer vorstehenden dritten P Region der ersten P Region und einer vorstehenden vierten P Region der zweiten P Region positioniert ist, und eine zweite Gate-Schicht, welche zwischen der ersten N+ Region und der zweiten N+ Region positioniert ist durch Ätzen eines Teils der ersten P Region und eines Teils der zweiten P Region.
  • In Bezug auf die N- epitaktische Schicht kann eine Tiefe der ersten Gate-Schicht kleiner sein als eine Tiefe der zweiten Gate-Schicht.
  • Die Gate-Schicht kann aufweisen: eine erste Gate-Schicht, welche zwischen einer vorstehenden dritten P Region der ersten P Region und einer vorstehenden vierten P Region der zweiten P Region positioniert ist. Ein Kanal kann in einer Oberfläche der dritten P Region, welche der ersten Gate-Schicht zugewandt ist, gebildet sein, und ein Kanal kann in einer Oberfläche der vierten P Region, welche der ersten Gate-Schicht zugewandt ist, gebildet sein.
  • Eine Breite der ersten Gate-Schicht kann schmaler sein als eine Breite der zweiten Gate-Schicht.
  • Eine beispielhafte Halbleiter-Vorrichtung kann ferner eine Gate-Isolation-Schicht aufweisen, welche positioniert ist zwischen der ersten P Region und der Gate-Schicht und zwischen der zweiten P Region und der Gate-Schicht.
  • Eine beispielhafte Halbleiter-Vorrichtung kann aufweisen: ein Substrat, eine N- epitaktische Schicht, welche auf dem Substrat positioniert ist, eine Mehrzahl an ersten P Regionen und eine Mehrzahl an zweiten P Regionen, welche voneinander getrennt auf der N- epitaktischen Schicht positioniert sind, eine erste N+ Region, welche benachbart zur Mehrzahl an ersten P Regionen positioniert ist, eine zweite N+ Region, welche benachbart zur Mehrzahl an zweiten P Regionen positioniert ist, und eine Mehrzahl an ersten Gate-Schichten, welche zwischen der Mehrzahl an ersten P Regionen und der Mehrzahl an zweiten P Regionen positioniert sind.
  • Eine beispielhafte Halbleiter-Vorrichtung kann ferner eine dritte P Region aufweisen, welche mit der Mehrzahl an ersten P Regionen verbunden ist, und eine vierte P Region, welche mit der Mehrzahl an zweiten P Regionen verbunden ist. Die erste N+ Region kann zwischen der Mehrzahl an ersten P Regionen und der dritten P Region positioniert sein. Die zweite N+ Region kann zwischen der Mehrzahl an zweiten P Regionen und der vierten P Region positioniert sein.
  • Eine beispielhafte Halbleiter-Vorrichtung kann ferner eine Mehrzahl an zweiten Gate-Schichten aufweisen, welche zwischen der dritten P Region und der vierten P Region positioniert sind.
  • In Bezug auf die N- epitaktische Schicht kann eine Tiefe der Mehrzahl an ersten Gate-Schichten kleiner sein als eine Tiefe der Mehrzahl an zweiten Gate-Schichten.
  • Die Mehrzahl an ersten Gate-Schichten und die Mehrzahl an zweiten Gate-Schichten können alternierend positioniert sein, und einstückig ausgebildet sein.
  • Eine beispielhafte Halbleiter-Vorrichtung kann ferner aufweisen eine Gate-Isolation-Schicht, welche positioniert ist zwischen der dritten P Region und der Mehrzahl an zweiten Gate-Schichten und zwischen der vierten P Region und der Mehrzahl an zweiten Gate-Schichten.
  • Ein Kanal kann in der Mehrzahl an ersten P Regionen an Oberflächen, welche der ersten Gate-Schicht zugewandt sind, gebildet sein, und ein Kanal kann in der Mehrzahl an zweiten P Regionen an Oberflächen, welche der ersten Gate-Schicht zugewandt sind, gebildet sein.
  • Eine beispielhafte Halbleiter-Vorrichtung kann ferner aufweisen eine Gate-Isolation-Schicht, welche positioniert ist zwischen der Mehrzahl an ersten P Regionen und der Mehrzahl an ersten Gate-Schichten und zwischen der Mehrzahl an zweiten P Regionen und der Mehrzahl an ersten Gate-Schichten.
  • Gemäß einer Halbleiter-Vorrichtung gemäß einem Ausführungsbeispiel wird die Kanaldichte erhöht, um die Stromdichte zu verbessern (z.B. zu erhöhen).
  • Figurenliste
    • 1 ist eine Zeichnung, welche eine Draufsicht einer Halbleiter-Vorrichtung gemäß einem Ausführungsbeispiel zeigt.
    • 2 zeigt eine Draufsicht einer Halbleiter-Vorrichtung gemäß einem Ausführungsbeispiel, in welcher ein oberer Teil teilweise entfernt ist.
    • 3 ist eine Schnittzeichnung, welche entlang der Linie A-A' der 1 genommen worden ist.
    • 4 ist eine Schnittzeichnung, welche entlang der Linie B-B' der 1 genommen worden ist.
    • 5 ist eine Schnittzeichnung, welche entlang der Linie C-C' der 1 genommen worden ist.
    • 6 stellt einen Kanal der in der Draufsicht der 2 gezeigten Halbleiter-Vorrichtung dar.
    • 7 ist eine perspektivische Schnittzeichnung, welche entlang der Linie D-D`-D" der 6 genommen worden ist.
    • 8 ist eine Schnittzeichnung, welche entlang der Linie G-G' der 6 genommen worden ist.
    • 9 ist eine Schnittzeichnung, welche entlang der Linie H-H' der 6 genommen worden ist.
    • 10 ist eine Schnittzeichnung, welche entlang der Linie I-I' der 6 genommen worden ist.
    • 11 ist eine Schnittzeichnung, welche entlang der Linie J-J' der 6 genommen worden ist.
    • 12 zeigt eine Kanaloberfläche und einen Stromfluss in einer Halbleiter-Vorrichtung gemäß einem Ausführungsbeispiel.
    • 13 stellt ein Vergleichsbeispiel zur Beschreibung eines Ausführungsbeispiels dar.
  • Ausführliche Beschreibung
  • Die vorliegende Erfindung/Offenbarung betrifft eine Halbleiter-Vorrichtung, und besonders eine Halbleiter-Vorrichtung zur Verbesserung einer Stromdichte durch Kombination einer Trench-Gate-Vorrichtung und einer Planar-Gate-Vorrichtung.
  • Die vorliegende Erfindung/Offenbarung wird im Folgenden genauer beschrieben werden unter Bezugnahme auf die begleitenden Figuren, in welchen Ausführungsbeispiele der Erfindung/Offenbarung gezeigt sind. Wie der Fachmann erkennen würde, können die beschriebenen Ausführungsformen auf viele verschiedene Arten verändert werden, ohne sich vom Geist oder Umfang der vorliegenden Erfindung/Offenbarung zu entfernen.
  • In den Figuren sind die Dicken von Schichten, Filmen, Paneelen, Regionen etc. zur Verdeutlichung übertrieben. Gleiche Bezugszeichen bezeichnen durchgehend gleiche Elemente in dieser Spezifikation. Es wird verstanden, dass, wenn ein Element, wie zum Beispiel eine Schicht, Film, Region oder Substrat, bezeichnet wird als „auf“ einem anderen Element, kann es direkt auf dem anderen Element sein oder zwischengeordnete Elemente können auch präsent sein. Im Gegensatz dazu sind keine zwischengeordneten Elemente präsent, wenn ein Element bezeichnet wird als „direkt auf“ einem anderen Element.
  • Im Folgenden wird eine Halbleiter-Vorrichtung gemäß einem Ausführungsbeispiel detailliert unter Bezugnahme auf die Zeichnungen beschrieben.
  • 1 ist eine Zeichnung, welche eine Draufsicht einer Halbleiter-Vorrichtung gemäß einem Ausführungsbeispiel zeigt.
  • Wie in 1 gezeigt, kann in der Draufsicht einer Halbleiter-Vorrichtung 1 eine interne Struktur der Halbleiter-Vorrichtung 1, welche durch gestrichelte Linien kenntlich gemacht wird, nicht von einer Source-Elektrode 11 gesehen werden (z.B. kann ein Teil der Halbleiter-Vorrichtung 1 durch die Source-Elektrode 11 verdeckt sein).
  • Eine obenliegende Oberfläche der Gate-Schicht 140 (welche eine poly-Silicium-Schicht (bzw. eine Schicht aus polykristallinem Silicium, im Folgenden kurz poly-Silicium-Schicht) sein kann) dehnt sich zu N+ Regionen 111 and 112 aus, und hat Grenzen (z. B. Begrenzungen, Grenzlinien oder Ränder) PL1 und PL2. Ein Graben von einem Bereich der Gate-Schicht 140 ist zwischen einer Grenze PL3 und einer Grenze PL4 positioniert. Ein Graben von einem anderen Bereich der Gate-Schicht 140 ist zwischen einer Grenze PL5 und einer Grenze PL6 positioniert.
  • Im Folgenden wird zum besseren Verständnis ein Ausführungsbeispiel unter Bezugnahme auf 2 beschrieben, in welcher die Source-Elektrode 11, ein Teil einer Gate-Isolation-Schicht 130, und ein Teil der Gate-Schicht 140 entfernt sind.
  • 2 zeigt eine Draufsicht einer Halbleiter-Vorrichtung gemäß einem Ausführungsbeispiel, in welcher ein oberer Teil teilweise entfernt ist.
  • 3 ist eine Schnittzeichnung, welche entlang der Linie A-A' der 1 genommen worden ist.
  • 4 ist eine Schnittzeichnung, welche entlang der Linie B-B' der 1 genommen worden ist.
  • Die Linien E-E' und F-F' in den Querschnittzeichnungen der 3 und der 4 sind dieselben. 2 ist eine Draufsicht von oben, welche die Halbleiter-Vorrichtung 1 zeigt, wenn die Anordnungen oberhalb der Linien E-E' und F-F' aus 1 entfernt worden sind.
  • Wie in 2 gezeigt, weisen die P Regionen 101 und 102 vorstehende P Regionen 103 und 104 auf, welche sich um vorbestimmte Breiten w1 und w2 in Richtung eines Zentrums der Halbleiter-Vorrichtung 1 entlang einer x-Richtung ausdehnen, und die vorstehenden P Regionen 103 und 104 können entlang einer y-Richtung in regelmäßigen Abständen y1 und y2 positioniert sein.
  • Wie in 1 bis 4 gezeigt, weist die Halbleiter-Vorrichtung 1 eine P Region 100, eine N+ Region 110, eine N- epitaktische Schicht 120, ein N Substrat (N sub.) 125, die Gate-Isolation-Schicht 130, eine Gate-Schicht 140, die Source-Elektrode 11 und eine Drain-Elektrode 12 auf.
  • Erstens ist ein N Substrat 125 auf der Drain-Elektrode 12 positioniert, und die N- epitaktische Schicht 120 ist auf dem N Substrat 125 positioniert. Die P Regionen 101 und 102, welche voneinander durch einen Abstand getrennt sind, sind auf der N- epitaktischen Schicht 120 positioniert.
  • Wie in 3 und 4 gezeigt, sind die N+ Regionen 111 und 112 auf den P Regionen 101 und 102 positioniert.
  • Wie in 3 gezeigt, ist eine Gate-Schicht 141 durch die Gate-Isolation-Schicht 130 isoliert, und ist zwischen den zwei P Regionen 101 und 102 positioniert. Die Source-Elektrode 11 kann auf der Gate-Isolation-Schicht 130 positioniert sein. Hierbei ist, wie in 3 gezeigt, eine Breite der P Region 101 breiter als eine Breite der N+ Region 111, und ist von einer rechtsseitigen Grenze der N+ Region 111 um eine vorbestimmte Breite w1 ausgedehnt. Zusätzlich ist eine Breite der P Region 102 breiter als eine Breite der N+ Region 112, und ist von einer linksseitigen Grenze der N+ Region 112 um eine vorbestimmte Breite w2 ausgedehnt.
  • In 4 ist eine Gate-Schicht 142 durch die Gate-Isolation-Schicht 130 isoliert, und ist positioniert zwischen der P Region 101 und der N+ Region 111 einerseits und der P Region 102 und der N+ Region 112 andererseits. Die Source-Elektrode 11 kann auf der Gate-Isolation-Schicht 130 positioniert sein. Hierbei ist, wie in 3 gezeigt, die Breite der P Region 101 breiter als die Breite der N+ Region 111, und die rechtsseitige Grenze der N+ Region 111 und eine rechtsseitige Grenze der P Region 101 fallen zusammen. Die Breite der P Region 102 ist breiter als die Breite der N+ Region 112, und die linksseitige Grenze der N+ Region 112 und eine linksseitige Grenze der P Region 102 fallen zusammen.
  • Wie in 3 und 4 gezeigt, weist die Gate-Schicht 140 gemäß einem Ausführungsbeispiel zwei Typen von Gate-Strukturen auf. Zum Beispiel sind die Gate-Schicht 141, welche in 3 gezeigt ist, und eine Gate-Schicht 142, welche in 4 gezeigt ist, in einer Struktur, welche ein flaches Gate (Flat-Gate) und ein Trench-Gate (Graben-Gate) kombiniert (im Folgenden als eine kombinierte Struktur bezeichnet), und eine Breite w4 und eine Tiefe d2 des Trench-Gates, welches in 4 gezeigt ist, sind breiter und tiefer als eine Breite w3 und eine Tiefe d1 des Trench-Gates, welches in 3 gezeigt ist.
  • Wie in 2 gezeigt, sind die Gate-Schicht 141 und die Gate-Schicht 142 alternierend entlang der y-Richtung positioniert, und die Gate-Schicht 141 kann in einem Raum positioniert sein, welcher durch Ätzen der N- epitaktischen Schicht 120 gebildet ist, welche zwischen der Gate-Schicht 142 positioniert ist (z.B. zwischen den Gate-Schichten 142 positioniert ist). Das heißt, eine Gate-Schicht der Trench-Struktur wird durch Ätzen der N- epitaktischen Schicht 120 zwischen der vorstehenden P Region 103 und P Region 104 gebildet, und dadurch existiert keine JFET-Region (bzw. junction-FET-Region, bzw. Sperrschicht-Feldeffekttransistor-Region, im folgenden kurz JFET-Region) in der N- epitaktischen Schicht 120 zwischen der vorstehenden P Region 103 und P Region 104. Dann ist eine Region, welche den Fluss eines Stroms, welcher durch einen Kanal fließt, auf Grund einer konventionellen JFET-Region beeinträchtigt, beseitigt, und entsprechend kann Widerstand beseitigt sein, und ein zusätzlicher vertikaler Kanal kann gebildet werden, wodurch der Strom (z.B. die Stromstärke des Stroms), welcher durch den Kanal fließt, erhöht wird.
  • 5 ist eine Schnittzeichnung, welche entlang der Linie C-C' der 1 genommen worden ist.
  • Wie in 5 gezeigt, ist eine Graben-Tiefe d1 der Gate-Schicht 141 kleiner als eine Graben-Tiefe d2 der Gate-Schicht 142. Wenn - anders als in der 5 - eine Graben-Tiefe der Gate-Schicht 141 tiefer ist als eine Graben-Tiefe der Gate-Schicht 142, werden elektrische Felder auf ein unteres Ende des Grabens der Gate-Schicht 141 konzentriert, wodurch die Durchbruchspannung verringert wird. Um dies zu verhindern, wird, wie in 5 gezeigt, die Graben-Tiefe d1 kleiner als die Graben-Tiefe d2 gebildet, so dass die elektrischen Felder auf zwei Punkte 121 und 122 verteilt werden können, an welchen eine Stufe in der Tiefe der Gate-Schicht auftritt (anders ausgedrückt, an welchen sich die Tiefe der Gate-Schicht stufenförmig ändert).
  • Im Folgenden wird ein Kanal, welcher zwischen der P Region und der Gate-Isolation-Schicht gebildet wird, wenn eine Spannung von einem AN-Niveau (z.B. eine positive Spannung) an die Gate-Schicht angelegt wird, unter Bezugnahme auf die Figuren detailliert beschrieben.
  • 6 stellt einen Kanal der in der Draufsicht der 2 gezeigten Halbleiter-Vorrichtung dar.
  • 7 ist eine perspektivische Schnittzeichnung, welche entlang der Linie D-D'-D" der 6 genommen worden ist.
  • Sowohl in 6 als auch in 7 ist der Planar-Gate-Kanal durch schräge Linien in \ Richtung, d.h. von links-oben nach rechts-unten, kenntlich gemacht, und der Trench-Gate-Kanal ist durch schräge Linien in ↙ Richtung, d.h. von rechts-oben nach links-unten, kenntlich gemacht. Der Planar-Gate-Kanal und der Trench-Gate-Kanal können um eine vorbestimmte Tiefe in eine Oberfläche der P Regionen hineingebildet sein, und der Planar-Gate-Kanal und der Trench-Gate-Kanal sind anhand der Bewegungsrichtung der Elektronen unterscheidbar. Elektronen im Planar-Gate-Kanal sind Ladungsträger, welche entlang der xy-Ebene der 7 fließen, und Elektronen im Trench-Gate-Kanal sind Ladungsträger, welche entlang der z-Richtung der 7 fließen.
  • Wie in 6 gezeigt, wird der Planar-Gate-Kanal in oberen Oberflächen einer Mehrzahl an vorstehenden P Regionen 103 und 104 gebildet. Obwohl nicht in 6 gezeigt, können die oberen Oberflächen der Mehrzahl an vorstehenden P Regionen 103 und 104 in Kontakt mit der Gate-Isolation-Schicht 130 sein.
  • In 7 sind die Gate-Isolation-Schicht 130 und die Gate-Schicht 140 durchsichtig gezeigt. Dies dient dazu, den Planar-Gate-Kanal und den Trench-Gate-Kanal, welche in der P Region gebildet werden, übersichtlicher darzustellen.
  • Wie in 7 gezeigt, wird der Trench-Gate-Kanal ch1 an einer Oberfläche der P Region 101, welche unter der N+ Region 111 positioniert ist (z.B. einer Oberfläche, welche an die Gate-Isolation-Schicht 130 angrenzt), bis zu einer vorbestimmten Tiefe gebildet. Ein Trench-Gate-Kanal, welcher gleich wie der Trench-Gate-Kanal ch1 ist, wird zwischen zwei vorstehenden P Regionen 105 und 106 gebildet, an der Oberfläche der P Region 101, welche unter der N+ Region 111 positioniert ist.
  • Der Planar-Gate-Kanal und der Trench-Gate-Kanal sind im Folgenden detaillierter unter Bezugnahme auf 8 bis 13 beschrieben.
  • 8 ist eine Schnittzeichnung, welche entlang der Linie G-G' der 6 genommen worden ist.
  • Wie in 8 gezeigt, wird der Planar-Gate-Kanal ch2 an einer Oberfläche der P Region 107 bis zu einer vorbestimmten Tiefe hinein gebildet. Der Trench-Gate-Kanal ch3 wird in eine Oberfläche der P Region 101 hinein gebildet, welche an einem unteren Bereich der N+ Region 111 zwischen zwei vorstehenden P Regionen 106 und 107 positioniert ist. Der Trench-Gate-Kanal ch4 wird in eine Oberfläche der P Region 101 hinein gebildet, welche an einem unteren Bereich der N+ Region 111 zwischen zwei vorstehenden Regionen 107 und 103 positioniert ist.
  • 9 ist eine Schnittzeichnung, welche entlang der Linie H-H' der 6 genommen worden ist.
  • Wie in 9 gezeigt, wird der Planar-Gate-Kanal ch5 in einer Oberfläche der P Region 107 gebildet.
  • 10 ist eine Schnittzeichnung, welche entlang der Linie I-I' der 6 genommen worden ist.
  • Wie in 10 gezeigt, wird der Planar-Gate-Kanal ch6 in einer Oberfläche einer vorstehenden P Region 105 gebildet, welche zwischen der N+ Region 111 und der Gate-Schicht 141 positioniert ist, und der Planar-Gate-Kanal ch7 wird in einer Oberfläche einer vorstehenden P Region 108 gebildet, welche zwischen der N+ Region 112 und der Gate-Schicht 141 positioniert ist.
  • 11 ist eine Schnittzeichnung, welche entlang der Linie J-J' der 6 genommen worden ist.
  • Wie in 11 gezeigt, wird der Trench-Gate-Kanal ch8 in eine Oberfläche der P Region 101, welche an einem unteren Bereich der N+ Region 111 positioniert ist (z.B. eine Oberfläche, welche an die Gate-Isolation-Schicht 130 angrenzt), bis zu einer bestimmten Tiefe d3 hinein gebildet, und der Trench-Gate-Kanal ch9 wird in eine Oberfläche der P Region 102, welche an einem unteren Bereich der N+ Region 112 positioniert ist (z.B. eine Oberfläche, welche an die Gate-Isolation-Schicht 130 angrenzt), bis zu einer bestimmten Tiefe d4 hinein gebildet.
  • Zum Beispiel wird in einer Halbleiter-Vorrichtung gemäß einem Ausführungsbeispiel die N-epitaktische Schicht 120 zwischen einer vorstehenden P Region (z.B. 103) und einer anderen vorstehenden P Region (z.B. 104), welche einander in der x-Richtung in 6 gegenüberstehen, geätzt, um die Gate-Schicht 141 aus einer poly-Silicium-Schicht zu bilden. Dann wird eine Breite eines Kanals, welcher in der P Region gebildet wird, größer, und die Anzahl der Kanaloberflächen wird auch größer. Zum Beispiel verkörpert der Planar-Gate-Kanal ch5, welcher in 9 gezeigt ist, die vergrößerte Kanaloberfläche, und der Strom fließt durch den Kanal ch5. Dann, im Gegensatz zur konventionellen Technik, fließt der Strom durch den Kanal ohne die JFET-Region zu passieren. Deshalb kann, bei einer Halbleiter-Vorrichtung gemäß einem Ausführungsbeispiel, der Strom zur Drain-Elektrode 12 fließen, ohne durch den Widerstand der JFET-Region abgeschwächt zu werden.
  • 12 zeigt eine Kanaloberfläche und einen Stromfluss in einer Halbleiter-Vorrichtung gemäß einem Ausführungsbeispiel.
  • 13 stellt ein Vergleichsbeispiel zur Beschreibung eines Ausführungsbeispiels dar.
  • Wie in 12 gezeigt, werden vier Kanaloberflächen CH1, CH2, CH3 und CH4 in der vorstehenden Oberfläche der P Region 107 gebildet. Wie aus dem Stromfluss, welcher durch Pfeile kenntlich gemacht ist, verstanden werden kann, fließt der Strom, welcher durch die Kanaloberfläche CH1 fließt, direkt zur Drain-Elektrode 12 entlang der Kanaloberfläche CH4, d.h. in der z-Richtung in 12, ohne die JFET-Region zu durchqueren (passieren). Außerdem fließt auch ein Teil des Stroms, welcher durch die Kanaloberflächen CH2 und CH3 fließt, zur Drain-Elektrode 12 entlang der Kanaloberfläche CH4.
  • Wenn eine andere N- epitaktische Schicht 129 als die Gate-Schicht 141 eines Ausführungsbeispiels in einem Raum in der x-Richtung vor der vorstehenden P Region 107, wie in 13 gezeigt, existiert, ist dieser Raum eine JFET-Region.
  • Dann fließt der Strom, welcher als gestrichelte Linien in 13 kenntlich gemacht ist, durch die JFET-Region, und nimmt dadurch ab auf Grund des Widerstands der JFET-Region.
  • Während diese Erfindung/Offenbarung in Verbindung mit jenen beschrieben worden ist, welche gegenwärtig als praktische Ausführungsbeispiele gesehen werden, soll verstanden sein, dass die Erfindung/Offenbarung nicht auf die offenbarten Ausführungsformen begrenzt ist. Hingegen ist beabsichtigt verschiedene Modifikationen und äquivalente Anordnungen abzudecken, welche im Geist und Umfang der beiliegenden Ansprüche eingeschlossen sind.

Claims (16)

  1. Halbleiter-Vorrichtung, aufweisend: ein Substrat (125), eine N- epitaktische Schicht (120), welche auf dem Substrat (125) positioniert ist, eine erste P Region (101) und eine zweite P Region (102), welche voneinander getrennt auf der N- epitaktischen Schicht (120) positioniert sind, eine erste N+ Region (111), welche innerhalb der ersten P Region (101) positioniert ist, eine zweite N+ Region (112), welche innerhalb der zweiten P Region (102) positioniert ist, und eine Gate-Schicht (140), welche zwischen der ersten P Region (101) und der zweiten P Region (102) positioniert ist.
  2. Halbleiter-Vorrichtung gemäß Anspruch 1, wobei: die erste P Region (101) eine dritte P Region (103, 105) aufweist, welche zwischen der ersten N+ Region (111) und der Gate-Schicht (140) positioniert ist, und die zweite P Region (102) eine vierte P Region (104, 108) aufweist, welche zwischen der zweiten N+ Region (112) und der Gate-Schicht (140) positioniert ist.
  3. Halbleiter-Vorrichtung gemäß einem der Ansprüche 1 oder 2, wobei die Gate-Schicht (140) eine Region aufweist, welche positioniert ist zwischen der ersten N+ Region (111) und der zweiten N+ Region (112) durch Ätzen eines Teils der ersten P Region (101) und eines Teils der zweiten P Region (102).
  4. Halbleiter-Vorrichtung gemäß einem der Ansprüche 1 bis 3, wobei die Gate-Schicht (140) aufweist: eine erste Gate-Schicht (141), welche zwischen einer vorstehenden dritten P Region (103, 105) der ersten P Region (101) und einer vorstehenden vierten P Region (104, 108) der zweiten P Region (102) positioniert ist, und eine zweite Gate-Schicht (142), welche zwischen der ersten N+ Region (111) und der zweiten N+ Region (112) durch Ätzen eines Teils der ersten P Region (101) und eines Teils der zweiten P Region (102) positioniert ist.
  5. Halbleiter-Vorrichtung gemäß Anspruch 4, wobei, in Bezug auf die N- epitaktische Schicht (120), eine Tiefe (d1) der ersten Gate-Schicht (141) kleiner ist als eine Tiefe (d2) der zweiten Gate-Schicht (142).
  6. Halbleiter-Vorrichtung gemäß einem der Ansprüche 4 oder 5, wobei eine Breite (w3) der ersten Gate-Schicht (141) schmaler ist als eine Breite (w4) der zweiten Gate-Schicht (142).
  7. Halbleiter-Vorrichtung gemäß einem der Ansprüche 1 bis 3, wobei: die Gate-Schicht (140) aufweist eine erste Gate-Schicht (141), welche zwischen einer vorstehenden dritten P Region (103, 105) der ersten P Region (101) und einer vorstehenden vierten P Region (104, 108) der zweiten P Region (102) positioniert ist, und ein Kanal in einer Oberfläche der vorstehenden dritten P Region (103, 105), welche der ersten Gate-Schicht (141) zugewandt ist, gebildet ist, und ein Kanal in einer Oberfläche der vorstehenden vierten P Region (104, 108), welche der ersten Gate-Schicht (141) zugewandt ist, gebildet ist.
  8. Halbleiter-Vorrichtung gemäß einem der Ansprüche 1 bis 7, ferner aufweisend eine Gate-Isolation-Schicht (130), welche positioniert ist zwischen der ersten P Region (101) und der Gate-Schicht (140) und zwischen der zweiten P Region (102) und der Gate-Schicht (140).
  9. Halbleiter-Vorrichtung, aufweisend: ein Substrat (125), eine N- epitaktische Schicht (120), welche auf dem Substrat (125) positioniert ist, eine Mehrzahl an ersten P Regionen (101) und eine Mehrzahl an zweiten P Regionen (102), welche voneinander getrennt auf der N- epitaktischen Schicht (120) positioniert sind, eine erste N+ Region (111), welche benachbart zur Mehrzahl an ersten P Regionen (101) positioniert ist, eine zweite N+ Region (112), welche benachbart zur Mehrzahl an zweiten P Regionen (102) positioniert ist, und eine Mehrzahl an ersten Gate-Schichten (141), welche zwischen der Mehrzahl an ersten P Regionen (101) und der Mehrzahl an zweiten P Regionen (102) positioniert ist.
  10. Halbleiter-Vorrichtung gemäß Anspruch 9, ferner aufweisend: eine dritte P Region (103, 105), welche mit der Mehrzahl an ersten P Regionen (101) verbunden ist, und eine vierte P Region (104, 108), welche mit der Mehrzahl an zweiten P Regionen (102) verbunden ist, wobei die erste N+ Region (111) zwischen der Mehrzahl an ersten P Regionen (101) und der dritten P Region (103, 105) positioniert ist, wobei die zweite N+ Region (112) zwischen der Mehrzahl an zweiten P Regionen (102) und der vierten P Region (104, 108) positioniert ist.
  11. Halbleiter-Vorrichtung gemäß Anspruch 10, ferner aufweisend eine Mehrzahl an zweiten Gate-Schichten (142), welche zwischen der dritten P Region (103, 105) und der vierten P Region (104, 108) positioniert sind.
  12. Halbleiter-Vorrichtung gemäß Anspruch 11, wobei, in Bezug auf die N- epitaktische Schicht (120), eine Tiefe (d1) der Mehrzahl an ersten Gate-Schichten (141) kleiner ist als eine Tiefe (d2) der Mehrzahl an zweiten Gate-Schichten (142).
  13. Halbleiter-Vorrichtung gemäß einem der Ansprüche 11 oder 12, wobei die Mehrzahl an ersten Gate-Schichten (141) und die Mehrzahl an zweiten Gate-Schichten (142) alternierend positioniert sind, und einstückig ausgebildet sind.
  14. Halbleiter-Vorrichtung gemäß einem der Ansprüche 11 bis 13, ferner aufweisend eine Gate-Isolation-Schicht (130), welche positioniert ist zwischen der dritten P Region (103, 105) und der Mehrzahl an zweiten Gate-Schichten (142) und zwischen der vierten P Region (104, 108) und der Mehrzahl an zweiten Gate-Schichten (142).
  15. Halbleiter-Vorrichtung gemäß einem der Ansprüche 9-14, wobei: ein Kanal in der Mehrzahl an ersten P Regionen (101) an Oberflächen, welche der Mehrzahl an ersten Gate-Schichten (141) zugewandt sind, gebildet ist, und ein Kanal in der Mehrzahl an zweiten P Regionen (102) an Oberflächen, welche der Mehrzahl an ersten Gate-Schichten (141) zugewandt sind, gebildet ist.
  16. Halbleiter-Vorrichtung gemäß einem der Ansprüche 9-15, ferner aufweisend eine Gate-Isolation-Schicht (130), welche positioniert ist zwischen der Mehrzahl an ersten P Regionen (101) und der Mehrzahl an ersten Gate-Schichten (141) und zwischen der Mehrzahl an zweiten P Regionen (102) und der Mehrzahl an ersten Gate-Schichten (141).
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