DE112013000784B4 - Halbleiteranordnung mit aktikver Driftzone - Google Patents

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Abstract

Halbleiterbauelementanordnung, die aufweist:ein erstes Halbleiterbauelement (2), mit einer Laststrecke;mehrere zweite Halbleiterbauelemente (3-3) jeweils mit einer Laststrecke zwischen einem ersten und einem zweiten Lastanschluss (32-32, 33-33) und mit einem Steueranschluss (31-31),wobei die zweiten Halbleiterbauelemente (3-3) ihre Laststrecken in Reihe geschaltet und in Reihe zu der Laststrecke des ersten Halbleiterbauelements geschaltet haben;wobei eines (3) der zweiten Halbleiterbauelemente (3-3) seinen Steueranschluss (31) an einen der ersten und zweiten Lastanschlüsse (22, 23) des ersten Halbleiterbauelements (2) angeschlossen hat;wobei die übrigen (3-3) der zweiten Halbleiterbauelemente (3-3) ihren Steueranschluss (31-31) an einen der ersten und zweiten Lastanschlüsse (32-32, 33-33) eines jeweils anderen der zweiten Halbleiterbauelemente (3-3) angeschlossen haben, so dass jedes der übrigen zweiten Halbleiterbauelemente (3-3) durch eine Laststreckenspannung mindestens eines anderen der zweiten Halbleiterbauelemente (3-3) angesteuert ist;wobei jedes der zweiten Halbleiterbauelemente (3-3) wenigstens eine Bauelementeigenschaft besitzt; undwobei wenigstens eine Bauelementeigenschaft wenigstens eines zweiten Halbleiterbauelements (3-3) sich von der entsprechenden Bauelementeigenschaft von anderen der zweiten Halbleiterbauelemente unterscheidet.

Description

  • Ausführungsbeispiele der vorliegenden Erfindung betreffen eine Halbleiteranordnung und, insbesondere, eine Halbleiteranordnung mit einem ersten Halbleiterbauelement und mit mehreren zweiten Halbleiterbauelementen, die in Reihe geschaltet sind.
  • Die Druckschrift US 2010 / 0 301 403 A1 beschreibt einen lateralen Transistor mit einem Sourcegebiet und einem Draingebiet, die in einer lateralen Richtung eines Halbleiterkörpers beabstandet zueinander angeordnet sind, wobei das Sourcegebiet in ein komplementär dotiertes Bodygebiet eingebettet ist. Eine erste Gatelektrode ist oberhalb des Bodygebiets angeordnet. Weitere Gateelektroden, die floatend sind, sind beabstandet zueinander und oberhalb eines Driftgebiets angeordnet, wobei das Driftgebiet zwischen dem Draingebiet und dem Bodygebiet angeordnet ist. Außerdem sind in dem Driftgebiet komplementär zu dem Driftgebiet dotierte Halbleitergebiete angeordnet, und zwar jeweils unterhalb von Freiräumen zwischen zwei floatenden Gateelektroden.
  • Die Druckschrift US 6 365 930 B1 beschreibt eine Schaltungsanordnung mit einem ersten MOSFET (Metal Oxide Semiconductor Field-Effect Transistor) und einer Reihenschaltung mit einer Diode und mehreren zweiten MOSFETs. Die Reihenschaltung ist zwischen eine Sourceanschluss und einen Drainanschluss des ersten MOSFET geschaltet. Außerdem sind ein Gateanschluss und ein Drainanschluss der zweiten MOSFETs jeweils miteinander verbunden.
  • Die Druckschrift US 4 317 055 A beschreibt eine Schaltungsanordnung mit einem ersten MOSFET und mehreren zweiten MOSFETs, deren Laststrecken in Reihe geschaltet sind. Eine Ansteuerung der zweiten MOSFETs erfolgt bei dieser Schaltungsanordnung durch ein Widerstands- und Diodennetzwerk, das an Gateanschlüsse der zweiten MOSFETs angeschlossen ist und das eine Versorgungsspannung erhält.
  • Ein wichtiges Ziel bei der Entwicklung von Leistungshalbleiterbauelementen, wie etwa Leistungstransistoren oder Leistungsdioden, besteht darin, Bauelemente mit einer hohen Sperrspannungsfestigkeit, aber dennoch einem niedrigen Einschaltwiderstand (RON) und mit geringen Schaltverlusten herzustellen.
  • Leistungstransistoren enthalten üblicherweise ein Driftgebiet, das zwischen einem Bodygebiet und einem Draingebiet angeordnet und geringer dotiert ist als das Draingebiet. Der Einschaltwiderstand eines herkömmlichen Leistungstransistors hängt von der Länge des Driftgebiets in einer Stromflussrichtung und von der Dotierungskonzentration des Driftgebiets ab, wobei der Einschaltwiderstand abnimmt, wenn die Länge des Driftgebiets reduziert wird oder wenn die Dotierungskonzentration im Driftgebiet erhöht wird. Das Reduzieren der Länge des Gebiets oder das Erhöhen der Dotierungskonzentration reduziert jedoch die Sperrspannungsfestigkeit.
  • Ein möglicher Weg zum Reduzieren des Einschaltwiderstands eines Leistungstransistors mit einer gegebenen Sperrspannungsfestigkeit besteht in der Bereitstellung von Kompensationsgebieten im Driftgebiet, wobei die Kompensationsgebiete komplementär zum Driftgebiet dotiert sind. Ein weiterer möglicher Weg besteht in der Bereitstellung von Feldplatten in dem Driftgebiet, die dielektrisch von dem Driftgebiet isoliert sind und die beispielsweise mit einem Gate- oder Sourceanschluss des Transistors verbunden sind. Bei diesen Arten von Leistungstransistoren „kompensieren“ die Kompensationszonen oder die Feldplatten teilweise dotierende Ladungen im Driftgebiet, wenn sich das Bauelement in seinem Aus-Zustand befindet. Dies ermöglicht die Bereitstellung einer höheren Dotierung des Driftgebiets - was den Einschaltwiderstand reduziert - ohne die Sperrspannungsfestigkeit zu reduzieren.
  • Eine Leistungsdiode (pin-Diode) enthält üblicherweise ein schwach dotiertes Drift- oder Basisgebiet zwischen einem ersten Emittergebiet von einem ersten Dotierungstyp und einem zweiten Emittergebiet von einem zweiten Dotierungstyp. Eine Leistungsdiode ist dazu ausgebildet zu sperren, wenn eine Spannung mit einer ersten Polarität (Sperrspannung) zwischen dem ersten und zweiten Emittergebiet angelegt wird, und ist dazu ausgebildet, einen Strom zu leiten, wenn eine Spannung mit einer zweiten Polarität zwischen dem ersten und zweiten Emittergebiet angelegt wird. Im leitenden Zustand jedoch wird ein Ladungsträgerplasma mit Ladungsträgern vom ersten und zweiten Typ (Ladungsträger vom p-Typ und n-Typ) im Basisgebiet generiert. Die im Basisgebiet gespeicherte Menge an Ladungsträgerplasma hängt von einer Länge des Basisgebiets ab und hängt deshalb von der Sperrspannungsfestigkeit ab, wobei die Menge an Ladungsträgerplasma zunimmt, wenn die Sperrspannungsfestigkeit zunimmt. Dieses Ladungsträgerplasma muss entfernt werden, bevor die Diode beim Anlegen einer Sperrspannung sperren kann.
  • Diese bekannten Bauelemente weisen jedoch eine hohe Ausgangskapazität auf, die zu einer Zeitverzögerung führen kann, wenn das Bauelement den Betriebszustand von einem Ein-Zustand zu einem Aus-Zustand und umgekehrt ändert. Die Aufgabe besteht somit darin, eine Halbleiteranordnung zur Verfügung zu stellen, die wie ein Leistungshalbleiterbauelement mit hoher Sperrspannungsfestigkeit, einem niedrigen Einschaltwiderstand und einer niedrigen Ausgangskapazität funktioniert.
  • Diese Aufgabe wird durch eine Halbleiteranordnung gemäß Anspruch 1 gelöst. Spezielle Ausführungsformen sind in den Unteransprüchen offenbart.
    Bezugnehmend auf die Zeichnungen werden nun Beispiele erläutert. Die Zeichnungen dienen der Veranschaulichung des Grundprinzips, so dass nur zum Verständnis des Grundprinzips erforderliche Aspekte dargestellt werden. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen bezeichnen die gleichen Bezugszeichen gleiche Merkmale.
    • 1 zeigt eine Halbleiteranordnung mit einem als Transistor ausgebildeten ersten Halbleiterbauelement und mit mehreren Halbleiterbauelementen, die miteinander in Reihe geschaltet sind und in Reihe mit dem ersten Halbleiterbauelement geschaltet sind.
    • 2 zeigt die Anwendung einer Halbleiteranordnung von 1 als elektronischer Schalter zum Schalten einer Last.
    • 3 zeigt eine Halbleiteranordnung mit einem als Diode ausgebildeten ersten Halbleiterbauelement und mit mehreren zweiten Halbleiterbauelementen, die miteinander in Reihe geschaltet sind und in Reihe mit dem ersten Halbleiterbauelement geschaltet sind.
    • 4 veranschaulicht eine Reihenschaltung mit zwei zweiten Transistoren, die unterschiedliche Gatewiderstände besitzen, gemäß einem ersten Ausführungsbeispiel.
    • 5 veranschaulicht eine Reihenschaltung mit zwei zweiten Transistoren, die unterschiedliche Gatewiderstände besitzen, gemäß einem zweiten Ausführungsbeispiel.
    • 6 veranschaulicht eine Reihenschaltung mit zwei zweiten Transistoren, die unterschiedliche Gatewiderstände besitzen, gemäß einem dritten Ausführungsbeispiel.
    • 7 veranschaulicht eine Reihenschaltung mit zwei zweiten Transistoren, die unterschiedliche Gate-Source-Kapazitäten besitzen.
    • 8 veranschaulicht eine Reihenschaltung mit mehreren zweiten Transistoren und mit einem zweiten Transistor, der durch einen resistiven Spannungsteiler angesteuert ist.
    • 9 veranschaulicht eine Reihenschaltung mit mehreren zweiten Transistoren und mit einem zweiten Transistor, der durch einen kapazitiven Spannungsteiler angesteuert ist.
    • 10 veranschaulicht eine Reihenschaltung mit zwei zweiten Transistoren, die unterschiedliche Gate-Drain-Kapazitäten besitzen.
    • 11 veranschaulicht eine Reihenschaltung mit zwei zweiten Transistoren, die unterschiedliche Drain-Source-Kapazitäten besitzen.
    • 12 veranschaulicht schematisch die Realisierung eines zweiten Transistors als Verarmungs-MOSFET.
    • 13 veranschaulicht eine Modifikation der Schaltungsanordnung gemäß 1.
    • 14, die die 14A bis 14C umfasst, veranschaulicht ein erstes Ausführungsbeispiel eines zweiten Halbleiterbauelements, das als FINFET ausgebildet ist.
    • 15, die die 15A bis 15C umfasst, veranschaulicht ein zweites Ausführungsbeispiel eines zweiten Halbleiterbauelements, das als FINFET ausgebildet ist.
    • 16 zeigt eine vertikale Querschnittsansicht eines Halbleiterkörpers gemäß einem ersten Ausführungsbeispiel, in dem ein erstes Halbleiterbauelement und mehrere zweite Halbleiterbauelemente in einer Halbleiterfinne ausgebildet sind.
    • 17 zeigt eine vertikale Querschnittsansicht eines Halbleiterkörpers gemäß einem zweiten Ausführungsbeispiel, in dem ein erstes Halbleiterbauelement und mehrere zweite Halbleiterbauelemente in einer Halbleiterfinne ausgebildet sind.
    • 18 zeigt eine Draufsicht auf einen Halbleiterkörper gemäß einem dritten Ausführungsbeispiel, in dem ein erstes Halbleiterbauelement und mehrere zweite Halbleiterbauelemente, die jeweils mehrere FINFET-Zellen umfassen, ausgebildet sind.
    • 19 zeigt eine vertikale Querschnittsansicht eines zweiten Halbleiterbauelements mit mehreren parallel geschalteten FINFET-Zellen.
    • 20, die 20A bis 20C enthält, zeigt ein weiteres Ausführungsbeispiel eines zweiten Halbleiterbauelements mit mehreren parallel geschalteten FINFET-Zellen.
    • 21 zeigt zwei in Reihe geschaltete Halbleiterbauelemente von dem in 20 dargestellten Typ,.
    • 22 zeigt ein weiteres Ausführungsbeispiel der Halbleiteranordnung.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen.
  • 1 zeigt ein erstes Ausführungsbeispiel einer Halbleiteranordnung 1, die ein erstes Halbleiterbauelement 2 und mehrere zweite Halbleiterbauelemente 31-3n enthält. Das erste Halbleiterbauelement 2 weist eine Laststrecke zwischen einem ersten Lastanschluss 22 und einem zweiten Lastanschluss 23 auf und kann einen Ein-Zustand annehmen, in dem die Laststrecke einen Strom leitet, oder einen Aus-Zustand, in dem die Laststrecke sperrt. Das erste Halbleiterbauelement 2 gemäß 1 ist als ein Transistor ausgebildet und enthält weiterhin einen Steueranschluss 21. Insbesondere ist das erste Halbleiterbauelement 2 gemäß 1 als ein MOSFET ausgebildet, bei dem der Steueranschluss 21 ein Gateanschluss ist und der erste und zweite Lastanschluss 22, 23 ein Source- bzw. Drainanschluss sind.
  • In 1 sowie in den folgenden Figuren bezeichnet die Bezugszahl „3“ gefolgt von einem tiefgestellten Index, die einzelnen zweiten Halbleiterbauelemente. Gleiche Teile der einzelnen zweiten Halbleiterbauelemente, wie etwa Steueranschlüsse und Lastanschlüsse, weisen das gleiche Bezugszeichen auf, gefolgt von einem tiefgestellten Index. Beispielsweise bezeichnet 31 ein erstes der zweiten Halbleiterbauelemente, das einen Steueranschluss 311 und einen ersten und zweiten Lastanschluss 321 , 331 aufweist. Wenn nachfolgend auf ein willkürliches der zweiten Halbleiterbauelemente oder auf die mehreren der zweiten Halbleiterbauelemente Bezug genommen wird und wenn keine Differenzierung zwischen den einzelnen zweiten Halbleiterbauelementen erforderlich ist, werden Bezugszahlen 3, 31, 32, 33 ohne Indizes verwendet, um die zweiten Halbleiterbauelemente und ihre einzelnen Teile zu bezeichnen.
  • Die zweiten Halbleiterbauelemente 3 sind bei dem in 1 dargestellten Ausführungsbeispiel als Transistoren ausgebildet und werden nachfolgend als zweite Transistoren bezeichnet. Jeder der zweiten Transistoren 3 weist einen Steueranschluss 31 und eine Laststrecke zwischen einem ersten Lastanschluss 32 und einem zweiten Lastanschluss 33 auf. Die Laststrecken 32-33 der zweiten Halbleiterbauelemente sind miteinander in Reihe geschaltet, so dass der erste Lastanschluss eines zweiten Transistors mit dem zweiten Lastanschluss eines benachbarten zweiten Transistors verbunden ist. Weiterhin sind die Laststrecken der zweiten Transistoren 3 mit der Laststrecke 22-23 des ersten Halbleiterbauelements 2 in Reihe geschaltet, so dass das erste Halbleiterbauelement 2 und die mehreren zweiten Transistoren 3 eine kaskodenartige Schaltung bilden.
  • Bezugnehmend auf 1 gibt es n zweite Transistoren 3, mit n>1. Von diesen n zweiten Transistoren 3 ist ein erster der zweiten Transistoren 31 der zweite Transistor, der am nächsten zu dem ersten Halbleiterbauelement 2 in der Reihenschaltung mit den n zweiten Transistoren 3 angeordnet ist und dessen Laststrecke 321-331 direkt mit der Laststrecke 22-23 des ersten Halbleiterbauelements 2 verbunden ist. Ein n-ter der zweiten Transistoren 3n ist der zweite Transistor, der am weitesten weg von dem ersten Halbleiterbauelement 2 in der Reihenschaltung mit den n zweiten Transistoren 3 angeordnet ist. Bei dem in 1 dargestellten Ausführungsbeispiel gibt es n=4 zweite Transistoren 3. Dies ist jedoch nur ein Beispiel, die Anzahl n von zweiten Transistoren 3 kann willkürlich gewählt werden, nämlich in Abhängigkeit von einer gewünschten Sperrspannungsfestigkeit der Halbleiterbauelementanordnung 1. Dies wird hier nachfolgend ausführlicher erläutert.
  • Jedes der zweiten Halbleiterbauelemente 3 hat seinen Steueranschluss 31 an einen der Lastanschlüsse eines anderen der zweiten Halbleiterbauelemente 3 oder an einen der Lastanschlüsse des ersten Halbleiterbauelements 2 angeschlossen. Bei dem in 1 dargestellten Ausführungsbeispiel ist der Steueranschluss 311 des ersten zweiten Transistors 31 mit dem ersten Lastanschluss 22 des ersten Halbleiterbauelements 2 verbunden. Die Steueranschlüsse 312-31n , jedes der anderen zweiten Transistoren 32-3n-1 sind mit dem ersten Lastanschluss 321-323 des zweiten Transistors verbunden, der sich in der Reihenschaltung in der Richtung des ersten Halbleiterbauelements 2 benachbart befindet. Zu Erläuterungszwecken sei angenommen, dass 3i einer der zweiten Transistoren 32-3n außer dem ersten Transistor 31 ist. In diesem Fall ist der Steueranschluss 31i dieses zweiten Transistors (oberer zweiter Transistors) 3i mit dem ersten Lastanschluss 32i-1 eines benachbarten zweiten Transistors (unterer zweiten Transistors) 3i-1 verbunden. Der erste Lastanschluss 32i-1 des unteren zweiten Transistors 3i-1 , mit dem der Steueranschluss des oberen zweiten Transistors 3i verbunden ist, ist nicht direkt mit einem der Lastanschlüsse 31i, 33i dieses oberen zweiten Transistors 3i verbunden. Gemäß einem weiteren Ausführungsbeispiel (nicht dargestellt) ist ein Steueranschluss 31i eines zweiten Transistors 3i nicht mit dem ersten Lastanschluss 31i-1 dieses zweiten Transistors 3i-1 verbunden, der direkt mit dem zweiten Transistor 3i verbunden ist, ist aber mit dem Lastanschluss 32i-k eines zweiten Transistors 3i-k verbunden, mit k>1, der weiter weg von dem Transistor ist. Falls beispielsweise k=2, ist der Steueranschluss 31i des zweiten Transistors 3i mit dem ersten Lastanschluss 32i-2 des zweiten Transistors 3i-2 verbunden, der zwei zweite Transistoren in der Richtung des ersten Halbleiterbauelements 2 in der Reihenschaltung von dem zweiten Transistor 3i entfernt ist.
  • Bezugnehmend auf 1 können das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 als MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistor) ausgebildet sein. Jeder dieser MOSFETs weist einen Gateanschluss als Steueranschluss 21, 31, einen Sourceanschluss als einen ersten Lastanschluss 22, 32 und einen Drainanschluss als einen zweiten Lastanschluss 23, 33 auf. MOSFETs sind spannungsgesteuerte Bauelemente, die durch die zwischen dem Gate- und Sourceanschluss (dem Steueranschluss und dem ersten Lastanschluss) angelegte Spannung gesteuert werden können. Somit wird bei der in 1 dargestellten Anordnung der erste der zweiten Transistoren 31 durch eine Spannung gesteuert, die der Laststreckenspannung des ersten Halbleiterbauelements 2 entspricht, und die anderen zweiten Transistoren 3i werden durch die Laststreckenspannung mindestens eines zweiten Transistors 3i-1 oder 3i-2 gesteuert. Die „Laststreckenspannung“ eines MOSFET ist die Spannung zwischen den ersten und zweiten Lastanschlüssen (Drain- und Sourceanschlüssen) dieses MOSFET.
  • Bei dem in 1 dargestellten Ausführungsbeispiel ist das erste Halbleiterbauelement 2 ein selbstsperrender Transistor (Anreicherungstransistor), während die zweiten Transistoren 3 selbstleitende Transistoren (Verarmungstransistoren) sind. Dies ist jedoch nur ein Beispiel. Jedes des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 kann als ein selbstleitender Transistor oder als ein selbstsperrender Transistor ausgebildet werden. Die einzelnen Transistoren können als Transistoren vom n-Typ oder als Transistoren vom p-Typ ausgebildet werden.
  • Das Realisieren des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 als MOSFETs ist nur ein Beispiel. Jeder Typ von Transistor kann zum Realisieren des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 verwendet werden, wie etwa ein MOSFET, ein MISFET (Metal-Insulator-Semiconductor Field-Effect Transistor), ein MESFET (Metal Semiconductor Field-Effect Transistor), ein IGBT (Insulated Gate Bipolar Transistor), ein JFET (Junction Gate Field-Effect Transistor), ein FINFET (Finnen-FET), ein Nanoröhrenbauelement, ein HEMT (High Electron Mobility Transistor) usw. Unabhängig von der Art von Bauelement, die zum Realisieren des ersten Halbleiterbauelements 2 und der zweiten Halbleiterbauelemente 3 verwendet wird, sind diese Bauelemente derart geschaltet, dass jeder der zweiten Transistoren 3 durch die Laststreckenspannung mindestens eines anderen zweiten Transistors 3 oder des ersten Halbleiterbauelements 2 in der Reihenschaltung gesteuert wird.
  • Die Halbleiterbauelementanordnung 1 mit dem als Transistor ausgebildeten ersten Halbleiterbauelement 2 und den zweiten Transistoren 3 kann durch Anlegen einer geeigneten Ansteuerspannung an das erste Halbleiterbauelement 2 wie ein herkömmlicher Transistor ein- und ausgeschaltet werden. Der Steueranschluss 21 des ersten Halbleiterbauelements 2 bildet einen Steueranschluss 11 der Gesamtanordnung 1, und der erste Lastanschluss 21 des ersten Halbleiterbauelements 2 und der zweite Lastanschluss des n-ten zweiten Transistors 3n bilden den ersten bzw. zweiten Lastanschluss 12, 13 der Gesamtanordnung 1.
  • 2 zeigt die Verwendung der Halbleiterbauelementanordnung 1 als ein elektronischer Schalter zum Schalten einer Last Z. Die Laststrecke der Halbleiteranordnung 1, die eine Strecke zwischen dem ersten und zweiten Lastanschluss 12, 13 ist, ist mit der Last in Reihe geschaltet. Die Reihenschaltung mit der Halbleiterbauelementanordnung 1 und der Last Z ist zwischen Anschlüsse für ein erstes (positives) und ein zweites (negatives) Versorgungspotential V+, GND geschaltet.
  • Das Funktionsprinzip der Halbleiteranordnung 1 wird nachfolgend erläutert. Nur zu Erläuterungszwecken wird angenommen, dass das erste Halbleiterbauelement 2 als ein Anreicherungs-MOSFET vom n-Typ ausgebildet ist, dass die zweiten Transistoren 3 als Verarmungs-MOSFETs vom n-Typ oder JFETs vom n-Typ ausgebildet sind und dass die einzelnen Bauelemente 2, 3 so geschaltet sind, wie in 1 dargestellt. Das Grundfunktionsprinzip gilt jedoch auch für Halbleiterbauelementanordnungen, die mit anderen Arten von ersten und zweiten Halbleiterbauelementen realisiert sind.
  • Es ist allgemein bekannt, dass Verarmungs-MOSFETs oder JFETs, die zum Realisieren der zweiten Transistoren 3 verwendet werden können, Halbleiterbauelemente sind, die sich in einem Ein-Zustand befinden, wenn eine Ansteuerspannung (Gate-Source-Spannung) von etwa null angelegt wird, während sich MOSFETs oder JFETs in einem Aus-Zustand befinden, wenn der Betrag der Ansteuerspannung über einer Abschnürspannung des Bauelements liegt. Die „Ansteuerspannung“ ist die Spannung zwischen dem Gateanschluss und dem Sourceanschluss des Bauelements. Bei einem MOSFET oder JFET vom n-Typ ist die Abschnürspannung eine negative Spannung, während die Abschnürspannung bei einem MOSFET oder JFET vom p-Typ eine positive Spannung ist.
  • Wenn eine (positive) Spannung zwischen dem zweiten und ersten Lastanschluss 13, 12 angelegt wird und wenn das erste Halbleiterbauelement 2 durch Anlegen eines geeigneten Ansteuerpotentials an den Steueranschluss 11 eingeschaltet wird, leitet der 1. zweite Transistor 31 (ist in einem Ein-Zustand), der Betrag der Spannung über der Laststrecke 22-23 des ersten Halbleiterbauelements 2 ist zu niedrig, um den 1. zweiten Transistor 31 abzuschnüren. Folglich beginnt auch der durch die Laststreckenspannung des 1. zweiten Transistors 31 gesteuerte 2. zweite Transistor 32 zu leiten usw. Mit anderen Worten: Es leiten schließlich das erste Halbleiterbauelement 2 und jeder der zweiten Transistoren 3, so dass sich die Halbleiteranordnung 1 in einem Ein-Zustand befindet. Wenn sich die Halbleiteranordnung 1 in einem Ein-Zustand befindet und wenn das Halbleiterbauelement 2 abgeschaltet ist, steigt der Spannungsabfall über der Laststrecke des ersten Halbleiterbauelements 2, so dass der 1. zweite Transistor 31 abzuschalten beginnt, wenn der Betrag der Laststreckenspannung die Abschnürspannung des 1. der zweiten Transistoren 3 erreicht. Wenn eine positive Spannung zwischen dem zweiten Lastanschluss 13 und dem ersten Lastanschluss 12 der Gesamtanordnung 1 angelegt wird, ist die Spannung zwischen dem zweiten Lastanschluss 23 und dem ersten Lastanschluss 22 des ersten Halbleiterbauelements 2 ebenfalls eine positive Spannung, wenn das erste Halbleiterbauelement 2 abschaltet. In diesem Fall ist die Gate-Source-Spannung des 1. zweiten Transistors 31 eine zum Abschnüren dieses Transistors 31 geeignete negative Spannung.
  • Wenn der 1. zweite Transistor 31 abgeschaltet wird, steigt der Spannungsabfall über seiner Laststrecke an so, dass der 2. zweite Transistor 32 abgeschaltet wird, was wiederum den 3. zweiten Transistor 33 abschaltet usw., bis jeder der zweiten Transistoren 3 abgeschaltet ist und sich die Halbleiterbauelementanordnung 1 schließlich in einem stabilen Aus-Zustand befindet. Die zwischen dem zweiten und ersten Anschluss 13 und 12 angelegte externe Spannung schaltet so viele der zweiten Transistoren 3 vom Ein-Zustand in den Aus-Zustand, wie erforderlich ist, um die externe Spannung über das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 zu verteilen. Beim Anlegen einer niedrigen externen Spannung befinden sich einige zweite Transistoren 3 immer noch im Ein-Zustand, während sich andere im Aus-Zustand befinden. Die Anzahl an zweiten Transistoren 2, die sich im Aus-Zustand befinden, steigt mit der externen Spannung. Wenn eine hohe externe Spannung angelegt wird, die sich im Bereich der Sperrspannungsfestigkeit der Gesamthalbleiterbauelementanordnung 1 befindet, sind somit das erste Halbleiterbauelement 2 und jeder der zweiten Transistoren 3 im Aus-Zustand.
  • Wenn sich die Halbleiterbauelementanordnung 1 in einem Aus-Zustand befindet und wenn das erste Halbleiterbauelement 2 eingeschaltet wird, nimmt der Spannungsabfall über der Laststrecke des ersten Halbleiterbauelements 2 ab, so dass er den 1. zweite Transistor 31 einschaltet, der wiederum den 2. zweiten Transistor 32 einschaltet usw. Dies geht weiter, bis wieder jeder der zweiten Transistoren 3 eingeschaltet ist.
  • Die Schaltzustände der mit dem ersten Halbleiterbauelement 2 in Reihe geschalteten zweiten Transistoren 3 hängen von dem Schaltzustand des ersten Halbleiterbauelements 2 ab und folgen dem Schaltzustand des ersten Halbleiterbauelements 2. Somit wird der Schaltzustand der Halbleiteranordnung 1 durch den Schaltzustand des ersten Halbleiterbauelements 2 definiert. Die Halbleiteranordnung 1 befindet sich in einem Ein-Zustand, wenn sich das erste Halbleiterbauelement 2 in einem Ein-Zustand befindet, und die Halbleiteranordnung 1 befindet sich in einem Aus-Zustand, wenn sich das erste Halbleiterbauelement 2 in einem Aus-Zustand befindet.
  • Die Halbleiteranordnung 1 weist einen geringen Widerstand zwischen dem ersten und zweiten Lastanschluss 12, 13 auf, wenn sie sich in einem Ein-Zustand befindet, und weist einen hohen Widerstand zwischen dem ersten und zweiten Lastanschluss 12, 13 auf, wenn sie sich in einem Aus-Zustand befindet. Im Aus-Zustand entspricht ein ohmscher Widerstand zwischen dem ersten und zweiten Lastanschluss 12, 13 der Summe der Einschaltwiderstände RON des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3. Eine Sperrspannungsfestigkeit, die die größte Spannung ist, die zwischen dem ersten und zweiten Lastanschluss 12, 13 angelegt werden kann, wenn sich die Halbleiteranordnung 1 in einem Aus-Zustand befindet, bevor ein Lawinendurchbruch einsetzt, entspricht der Summe der Sperrspannungsfestigkeiten des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3. Das erste Halbleiterbauelement 2 und die einzelnen zweiten Transistoren 3 können relativ geringe Sperrspannungsfestigkeiten wie etwa Sperrspannungsfestigkeiten zwischen 3 V und 50 V aufweisen. In Abhängigkeit von der Anzahl n zweiter Transistoren 3 kann jedoch eine hohe Gesamtsperrspannungsfestigkeit bis zu mehreren 100 V, wie etwa 600 V oder mehr, erhalten werden.
  • Die Sperrspannungsfestigkeit und der Einschaltwiderstand der Halbleiteranordnung 1 sind durch die Sperrspannungsfestigkeiten des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 bzw. durch die Einschaltwiderstände des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 definiert. Wenn wesentlich mehr als zwei zweite Transistoren 3 realisiert sind (n>>2), wie beispielsweise mehr als 5, mehr als 10 oder sogar mehr als 20 zweite Transistoren 3 realisiert sind, werden die Sperrspannungsfestigkeit und der Einschaltwiderstand der Halbleiteranordnung 1 hauptsächlich durch die Anordnung 30 mit den zweiten Transistoren 3 definiert. Die Gesamthalbleiteranordnung 1 kann wie ein herkömmlicher Leistungstransistor betrieben werden, wobei in einem herkömmlichen Leistungstransistor ein integriertes Driftgebiet hauptsächlich den Einschaltwiderstand und die Sperrspannungsfestigkeit definiert. Somit besitzt die Anordnung 30 mit den zweiten Transistoren 3 eine Funktion, die äquivalent dem Driftgebiet in einem herkömmlichen Leistungstransistor ist. Die Anordnung 30 mit den zweiten Transistoren 30 wird deshalb hier auch als aktives Driftgebiet (ADR) bezeichnet. Die Gesamthalbleiterbauelementanordnung 1 von 1 kann als ADZ-Transistor oder ADR-Transistor (ADZ-Transistor) oder als ADRFET (ADZFET) bezeichnet werden, wenn das erste Halbleiterbauelement 2 als ein MOSFET ausgebildet ist.
  • Wenn sich die Halbleiteranordnung 1 in einem Aus-Zustand befindet, wird die zwischen dem ersten und zweiten Lastanschluss 12, 13 angelegte Spannung derart verteilt, dass ein Teil dieser Spannung über der Laststrecke 22-23 des ersten Halbleiterbauelements 2 abfällt, während andere Teile dieser Spannung an den Laststrecken der zweiten Transistoren 3 abfallen. Es kann jedoch Fälle geben, wo es keine gleiche Verteilung dieser Spannung über die zweiten Transistoren 3 gibt. Stattdessen können jene zweiten Transistoren 3, die sich näher an dem ersten Halbleiterbauelement 2 befinden, eine höhere Spannungsbelastung aufweisen als jene zweiten Transistoren 3, die von dem ersten Halbleiterbauelement 2 weiter entfernt sind.
  • Um die Spannung gleichmäßiger über die zweiten Transistoren 3 zu verteilen, umfasst die Halbleiteranordnung 1 optional Spannungsbegrenzungsmittel 101-10n , die dazu ausgebildet sind, die Spannung an den Laststrecken der zweiten Transistoren 3 zu begrenzen oder zu klemmen. Optional ist auch ein Klemmelement 100 parallel zu der Laststrecke (zwischen den Source- und Drainanschluss) des ersten Halbleiterbauelements 2 geschaltet. Die Spannungsklemmmittel 100-10n können auf viele unterschiedliche Weisen realisiert sein. Nur zu Veranschaulichungszwecken können die in 1 dargestellten Klemmmittel 100-10n Zenerdioden 100-10n beinhalten, wobei jede Zenerdiode 100-10n parallel zu der Laststrecke eines der zweiten Transistoren 3 und optional dem ersten Halbleiterbauelement 2 geschaltet ist.
  • Statt der Zenerdioden 100-10n können auch Tunneldioden, pin-Dioden, Lawinendioden oder dergleichen verwendet werden. Gemäß einer nicht dargestellten weiteren Ausführungsform sind die einzelnen Klemmelemente 100-10n als Transistoren ausgebildet, beispielsweise als MOSFETs vom p-Typ, wenn die zweiten Transistoren 3 MOSFETs vom n-Typ sind. Der Gateanschluss jedes dieser Klemm-MOSFETs ist mit seinem Drainanschluss verbunden, und die Laststrecke (die Drain-Source-Strecke) jedes MOSFET ist parallel zu der Laststrecke eines zweiten Transistors 3 geschaltet.
  • Die einzelnen Klemmelemente, wie etwa die in 1 dargestellten Zenerdioden 100-10n , können in dem gleichen Halbleiterkörper wie das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 integriert sein. Diese Klemmelemente könnten jedoch auch als externe Bauelemente ausgebildet sein, die außerhalb des Halbleiterkörpers angeordnet sind.
  • 3 zeigt ein weiteres Ausführungsbeispiel einer Halbleiterbauelementanordnung 1. Bei der Anordnung von 3 ist das erste Halbleiterbauelement 2 als eine Diode mit einem den ersten Lastanschluss 21 bildenden Anodenanschluss und einem einen zweiten Lastanschluss bildenden Kathodenanschluss ausgebildet. Das Funktionsprinzip der Halbleiteranordnung 1 von 3 entspricht dem Funktionsprinzip der Halbleiteranordnung 1 von 1 mit dem Unterschied, dass ein Ein-Zustand (in Durchlassrichtung vorgespannter Zustand) und ein Aus-Zustand (in Sperrrichtung vorgespannter Zustand) der Diode nicht über einen Steueranschluss gesteuert werden können (wie bei dem Transistor nach 1), sondern durch die Polarität der zwischen dem zweiten und ersten Lastanschluss 23, 22 angelegten Spannung gesteuert werden. Die Halbleiteranordnung 1 von 3 befindet sich bei Implementierung mit einem Verarmungs-MOSFET vom n-Typ oder einem JFET vom n-Typ als den zweiten Transistoren 3 in einem Ein-Zustand, wenn eine positive Spannung zwischen dem ersten und zweiten Lastanschluss 13, 12 der Halbleiteranordnung 1 angelegt wird, und die Halbleiteranordnung 1 von 3 befindet sich in einem Aus-Zustand, wenn eine negative Spannung zwischen dem ersten und zweiten Lastanschluss 13, 12 der Halbleiteranordnung 1 angelegt wird. Alles andere, was Bezugnehmend auf die Halbleiteranordnung 1 von 1 erläutert wurde, gilt für die Halbleiteranordnung 1 mit der Diode 2 von 3 entsprechend. Die Halbleiteranordnung 1 mit der Diode gemäß 3 kann wie eine herkömmliche (Hochspannungs-) Diode verwendet werden.
  • Wenn nachfolgend keine Unterscheidung zwischen dem ersten Halbleiterbauelement 2 und den zweiten Halbleiterbauelementen (zweiten Transistoren) 3 erforderlich ist, werden das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 einfach als „Bauelemente“ bezeichnet.
  • Die zweiten Transistoren 3 besitzen jeweils wenigstens eine Bauelementeigenschaft, die den Betrieb oder das Schaltverhalten des einzelnen Transistors definiert oder beeinflusst. Wenn die zweiten Transistoren 3 beispielsweise als MOSFET ausgebildet sind, sind mögliche Bauelementeigenschaften der Gatewiderstand, die Schwellenspannung, die Gate-Source-Kapazität, die Gate-Drain-Kapazität, die Drain-Source-Kapazität, die Kanalweite, die Dicke des Gatedielektrikums oder die Dotierungskonzentration eines Sourcegebiets, eines Bodygebiets oder eines Draingebiets. Diese Bauelementeigenschaften sind nachfolgend weiter im Detail erläutert.
  • Gemäß einem Ausführungsbeispiel unterscheidet sich wenigstens eine Bauelementeigenschaft wenigstens eines der zweiten Halbleiterbauelemente 3 von der entsprechenden Bauelementeigenschaft von anderen der zweiten Halbleiterbauelemente 3. Durch Variation der Bauelementeigenschaften der einzelnen zweiten Halbleiterbauelemente 3 kann das Schaltverhalten der Gesamt-Halbleiterbauelementanordnung 1 eingestellt und an spezielle Anforderungen angepasst werden.
  • Gemäß einem Ausführungsbeispiel ist die wenigstens eine Bauelementeigenschaft, die variiert wird, der Gatewiderstand. Damit gibt es wenigstens einen zweiten Transistor 3, der einen Gatewiderstand besitzt, der sich von den Gatewiderständen von anderen der zweiten Transistoren 3 unterscheidet und der insbesondere höher ist als der Gatewiderstand von anderen der zweiten Transistoren 3. Im Zusammenhang mit dem Gatewiderstand, aber auch im Zusammenhang mit anderen unten erläuterten Bauelementeigenschaften, bedeutet „sich unterscheiden“ sich wesentlich unterscheiden, so dass Unterschiede, die aus herkömmlichen Variationen oder Schwankungen im Herstellungsprozess resultieren, nicht umfasst sind. Gemäß einem Ausführungsbeispiel wird die Bauelementeigenschaft, beispielsweise der Gatewiderstand, eines Halbleiterbauelements als verschieden von der entsprechenden Bauelementeigenschaft eines anderen Halbleiterbauelements angesehen, wenn das Verhältnis zwischen den zwei Bauelementeigenschaften wenigstens 1,1, wenigstens 2, wenigstens 5 oder wenigstens 10 ist.
  • Es ist allgemein bekannt, dass der Gatewiderstand eines MOSFET die Schaltgeschwindigkeit des MOSFET definiert. Die Schaltgeschwindigkeit ist ein Maß dafür, wie schnell ein MOSFET von einem Ein-Zustand zu einem Aus-Zustand, oder umgekehrt, wechseln kann. Es ist allgemein bekannt, dass ein MOSFET eine interne Gate-Kapazität (Gate-Source-Kapazität und Gate-Drain-Kapazität) aufweist, die über den Gateanschluss des MOSFET geladen oder entladen werden kann. Der Ladezustand dieser Gate-Kapazität definiert den Schaltzustand (ein oder aus) des MOSFET. Der Gatewiderstand des MOSFET ist der elektrische Widerstand zwischen einem Anschluss, an dem ein Ansteuerpotential für den MOSFET verfügbar ist, und der Gateelektrode des MOSFET. Bei der Halbleiterbauelementanordnung 1 gemäß 1 sind die Anschlüsse, an denen Ansteuerpotentiale für die Gateelektroden der einzelnen zweiten Transistoren 3 verfügbar sind, die ersten Lastanschlüsse (Sourceanschlüsse) 32 von anderen zweiten Transistoren 3 bzw. der erste Lastanschluss (Sourceanschluss) 21 des ersten Transistors 2. Wenn ein hoher Gatewiderstand vorhanden ist, kann die Gate-Kapazität nur relativ langsam geladen und entladen werden, so dass der MOSFET relativ langsam von einem Schaltzustand (ein oder aus) zu dem anderen Schaltzustand (aus oder ein) schaltet. Dadurch kann durch Erhöhen des Gatewiderstands wenigstens eines zweiten Transistors 3 relativ zu den Gatewiderständen von anderen zweiten Transistoren 3 die Schaltgeschwindigkeit des wenigstens einen zweiten Transistors relativ zu den Schaltgeschwindigkeiten von anderen der zweiten Transistoren verlangsamt werden. Eine Reduktion der Schaltgeschwindigkeit von einzelnen zweiten Transistoren 3 kann bei verschiedenen Anwendungen vorteilhaft sein.
  • Wenn die Halbleiterbauelementanordnung 1 beispielsweise als Schalter in einem Schaltwandler, wie beispielsweise einem Tiefsetzsteller, ausgebildet ist, können Spannungsüberschwinger auftreten, wenn die Halbleiterbauelementanordnung 1 ausgeschaltet wird. Beim Ausschalten der Halbleiterbauelementanordnung 1 steigt die Spannung zwischen den ersten und zweiten Lastanschlüssen 12, 13 an, wobei die Geschwindigkeit, mit der die Spannung ansteigt, abhängig ist von der Schaltgeschwindigkeit der einzelnen zweiten Transistoren 3, die beginnend mit dem 1. zweiten Transistor 31 aufeinanderfolgend vom Ein-Zustand in den Aus-Zustand schalten. Spannungsüberschwinger können durch Reduzieren der Schaltgeschwindigkeit solcher zweiter Transistoren 3 verhindert oder wenigstens reduziert werden, die ausschalten, wenn die Spannung zwischen den ersten und zweiten Lastanschlüssen 12, 13 bereits wesentlich angestiegen ist. Es sei beispielsweise angenommen, dass eine Maximalspannung von 520V zwischen die ersten und zweiten Lastanschlüsse 12, 13 angelegt wird. Bei dieser Maximalspannung treten die Spannungsüberschwinger auf. In diesem Fall kann die Halbleiterbauelementanordnung 1 derart realisiert werden, dass der Gatewiderstand solcher zweiter Transistoren 3 erhöht wird (relativ zu dem Gatewiderstand von anderen zweiten Transistoren), die ausgeschaltet werden, nachdem die Spannung zwischen den ersten und zweiten Lastanschlüssen 12, 13 auf etwa 450V angestiegen ist oder, allgemeiner, bis auf etwa 80% oder 85% der Maximalspannung angestiegen ist. Zu Erläuterungszwecken sei angenommen, dass die Halbleiterbauelementanordnung eine Sperrspannungsfestigkeit von etwa 620V besitzt. In diesem Fall kann die Halbleiterbauelementanordnung 1 einen ersten Transistor 2 und n=30 zweite Transistoren 3 besitzen, wobei die zweiten Transistoren 3 derart ausgebildet sind, dass im Aus-Zustand der Halbleiterbauelementanordnung 1 der erste Transistor 2 und jeder der zweiten Transistoren 3 eine Laststreckenspannung von etwa 20V besitzt. Wenn in diesem Fall die Spannung zwischen den ersten und zweiten Lastanschlüssen 12, 13 auf 450V ansteigt, sind der erste Transistor 2 und n=21 der zweiten Transistoren 3 ausgeschaltet. Es sollte also die Schaltgeschwindigkeit der zweiten Transistoren 3n-9 bis 3n reduziert werden, um den zuvor erläuterten Anforderungen zu genügen.
  • Wenn die Halbleiterbauelementanordnung 1 beispielsweise als Schaltelement in einem Hochsetzsteller verwendet wird, wie beispielsweise einem Hochsetzsteller in einer Leistungsfaktorkorrektur-(Power Factor Correction, PFC)-Schaltung, die eine Zwischenkreisspannung von etwa 400V erzeugt, ist die Halbleiterbauelementanordnung 1 beispielsweise so ausgebildet, dass der Gatewiderstand solcher zweiter Transistoren 3 erhöht ist, die auszuschalten beginnen, wenn die Spannung zwischen den ersten und zweiten Lastanschlüssen 12, 13 auf etwa 350V oder etwa 90% der Maximalspannung angestiegen ist. Dadurch ist die Schaltgeschwindigkeit dieser Transistoren reduziert.
  • Wenn die Halbleiterbauelementanordnung 1 beispielsweise als Schalter in einer Halbbrückenschaltung verwendet wird, die Teil eines Inverters ist, der eine Zwischenkreisspannung von 400V erhält, ist die Halbleiterbauelementanordnung 1 beispielsweise so ausgebildet, dass solche zweite Transistoren 3 einen erhöhten Gatewiderstand besitzen, die ausgeschaltet werden, wenn die Spannung zwischen den ersten und zweiten Lastanschlüssen 12, 13 zwischen etwa 175V und 225V oder zwischen 45% und 55% der Maximalspannung ist. Dies ist der Spannungsbereich, in dem der höchste Gradient der Laststreckenspannung der Halbbrücke auftritt, so dass durch Verringern der Schaltgeschwindigkeit solcher zweiter Transistoren 3, die in diesem Spannungsbereich ausgeschaltet werden, der Gradient der Laststreckenspannung reduziert werden kann.
  • Der Gatewiderstand des wenigstens einen zweiten Transistors 3, der einen von den anderen zweiten Transistoren 3 unterschiedlichen Gatewiderstand besitzt, kann auf viele verschiedene Arten eingestellt, insbesondere erhöht werden. Einige Ausführungsbeispiele zum Einstellen des Gatewiderstands oder anderer Bauelementeigenschaften sind unten anhand von Figuren erläutert. In diesen Figuren sind zwei zweite Transistoren 3i, 3i-1 , die in Reihe geschaltet sind, dargestellt. Ein zweiter Transistor 3i, der nachfolgend als oberer Transistor bezeichnet wird, ist durch die Laststreckenspannung eines zweiten Transistors 3i-1 , der nachfolgend als unterer Transistor bezeichnet wird, gesteuert. Der Gateanschluss 31i des oberen Transistors 3i ist an den Sourceanschluss 31i-1 des unteren Transistors 3i-1 angeschlossen. Wenigstens eine Bauelementeigenschaft des oberen Transistors 3i unterscheidet sich von der entsprechenden Bauelementeigenschaft des unteren Transistors 3i-1 . Der obere und untere Transistor 3i , 3i-1 können ein beliebiges Paar von zweiten Transistoren 3 in der Reihenschaltung sein. Wenn der untere Transistor 3i-1 der erste zweite Transistor 31 ist, ist der erste Lastanschluss 321 dieses Transistors 31 nicht an den zweiten Lastanschluss eines anderen zweiten Transistors angeschlossen, sondern ist an den ersten Lastanschluss 23 des ersten Halbleiterbauelements 2 angeschlossen.
  • 4 veranschaulicht ein Ausführungsbeispiel zum Einstellen des Gatewiderstands des oberen zweiten Transistors 3i . Der Gatewiderstand des oberen Transistors 3i ist der elektrische Widerstand zwischen der internen Gateelektrode (in 3 nicht dargestellt) des oberen Transistors 3i und dem ersten Lastanschluss (Sourceanschluss) 32i-1 des unteren Transistors 3i-1 . Dieser Gatewiderstand ist in 4 schematisch durch einen Widerstand 41 dargestellt. Der Gatewiderstand 41 kann auf viele verschiedene Arten eingestellt werden. Gemäß einem Ausführungsbeispiel ist ein Widerstandselement 41 in die Verbindungsleitung zwischen den ersten Lastanschluss 32i-1 und den Gateanschluss 31i geschaltet. Diese Verbindungsleitung ist beispielsweise eine Metallleitung wie beispielsweise eine Aluminiumleitung oder eine Kupferleitung. Das Widerstandselement 41 ist beispielsweise als Polysiliziumwiderstand ausgebildet, der einen höheren Widerstand als die Verbindungsleitung besitzt. Gemäß einem weiteren Ausführungsbeispiel sind der Kontaktwiderstand zwischen der Verbindungsleitung und den einzelnen Anschlüssen, die der Gateanschluss 31i und der zweite Lastanschluss 32i-1 sind, erhöht, um den Gatewiderstand zu erhöhen. Der zweite Lastanschluss 32i kontaktiert das Sourcegebiet (in 4 nicht dargestellt) des unteren Transistors elektrisch. Das Sourcegebiet des unteren Transistors 3i-1 ist ein dotiertes Halbleitergebiet. Üblicherweise umfasst ein dotiertes Halbleitergebiet, wie beispielsweise ein Sourcegebiet eines MOSFET, das an einen Kontaktanschluss angeschlossen ist, ein höher dotiertes Kontaktgebiet, wo das Halbleitergebiet kontaktiert ist. Die Dotierungskonzentration des Kontaktgebiets ist beispielsweise 1E20 cm-3 oder höher. Um den Kontaktwiderstand zu erhöhen, kann die Dotierungskonzentration des Kontaktgebiets reduziert sein oder das Kontaktgebiet kann weggelassen werden. Ein Ohmscher Kontakt wird zwischen dem Kontaktanschluss und dem Kontaktgebiet erhalten, wenn das Kontaktgebiet eine hohe Dotierungskonzentration besitzt. Bei niedrigeren Dotierungskonzentrationen kann der Kontakt ein Schottkykontakt sein. Damit ist gemäß einem Ausführungsbeispiel der Kontaktwiderstand zwischen dem Sourceanschluss 32i-1 und dem Sourcegebiet des unteren Transistors 3i-1 erhöht durch Reduzieren der Dotierungskonzentration eines Kontaktgebiets in dem Sourcegebiet.
  • Wenn der Gatewiderstand eines zweiten Transistors 3, wie beispielsweise des oberen zweiten Transistors 3i gemäß 4 relativ zu dem Gatewiderstand von anderen zweiten Transistoren 3, wie beispielsweise dem unteren zweiten Transistor 3i-1 gemäß 4, erhöht ist, ist die Schaltgeschwindigkeit des wenigstens einen Transistors 3i sowohl beim Einschalten des Transistors 3i, als auch beim Ausschalten des Transistors 3i reduziert.
  • Gemäß weiterer Ausführungsbeispiele, die in den 5 und 6 dargestellt sind, ist ein Gleichrichterelement 42, wie beispielsweise eine pn-Diode oder eine Schottkydiode parallel zu dem zusätzlichen Gatewiderstand 41 geschaltet. Der „zusätzliche Gatewiderstand“ ist der Teil des Gatewiderstands, der hinzugefügt ist, um die Schaltgeschwindigkeit zu beeinflussen. Abhängig von der Polarität des Gleichrichterelements, ist die Schaltgeschwindigkeit des oberen zweiten Transistors 3i gemäß der 5 oder 6 während des Einschaltens oder während des Ausschaltens reduziert. Wenn der obere zweite Transistor 3i ausgeschaltet wird, wird dessen interne Gate-Source-Kapazität CGS , die in 5A schematisch dargestellt ist, über die Laststrecke des unteren zweiten Transistors 3i-1 auf die Spannung V3i-1 aufgeladen. Wenn der untere zweite Transistor 3i-1 eingeschaltet wird, wird die Gate-Source-Kapazität CGS entladen. In dem vorliegenden Ausführungsbeispiel, bei dem die zweiten Transistoren Verarmungstransistoren vom n-Typ sind, kann die Gate-Source-Kapazität CGS nur über den zusätzlichen Gatewiderstand 41 geladen werden, wenn die Polung des Gleichrichterelements 42 derart ist, dass, wie in 5, die Kathode des Gleichrichterelements 42 an den Gateanschluss 31 i angeschlossen ist und der Anodenanschluss an den Sourceanschluss 31i-1 des unteren Transistors 3i-1 angeschlossen ist. In diesem Fall muss aufgrund der Tatsache, dass das Gate auf ein negatives Potential geladen ist, während des Ausschaltens des oberen Transistors 3i ein positiver Strom vom Gate 31i zum Source 32i-1 fließen. Die Schaltgeschwindigkeit des oberen Transistors 3i beim Ausschalten ist durch den Widerstand reduziert, da die Diode rückwärts gepolt ist, während die Gate-Source-Kapazität CGS über das Gleichrichterelement 2 rasch entladen werden kann, wenn die Laststreckenspannung Vi-1 des unteren Transistors 3i-1 abnimmt, um den oberen Transistor 3i einzuschalten. Beim Einschalten des oberen Transistors 3i muss das Gate entladen werden, das heißt im Vergleich zum Aus-Zustand auf ein positives Potential geladen werden. Ein positiver Strom fließt von Source 32i-1 nach 31i . Da der Strom durch die Diode fließen kann, ist das Einschalten schnell. Wenn die Polarität des Gleichrichterelements 42 umgekehrt ist, wie in 6 dargestellt, kann die Gate-Source-Kapazität CGS über das Gleichrichterelement 32 rasch geladen werden, kann aber nur über den zusätzlichen Gatewiderstand entladen werden. In diesem Fall ist die Schaltgeschwindigkeit des oberen zweiten Transistors 3i nur reduziert, wenn der Transistor 3i eingeschaltet wird.
  • Eine weitere Bauelementeigenschaft, die die Schaltgeschwindigkeit des zweiten Transistors beeinflusst, ist die Gate-Source-Kapazität CGS , die für den oberen zweiten Transistor 3i in den 5 und 6 schematisch dargestellt ist. Bezugnehmend auf die vorangehende Erläuterung wird die Gate-Source-Kapazität CGS abhängig von dem gewünschten Schaltzustand des oberen Transistors 3i geladen oder entladen.
  • Bezugnehmend auf 7 ist die Gate-Source-Kapazität wenigstens eines zweiten Transistors 3, wie beispielsweise des oberen zweiten Transistors 3i gemäß 7, höher als die Gate-Source-Kapazitäten CGS von anderen der zweiten Transistoren, wie beispielsweise des unteren zweiten Transistors 3i-1 gemäß 7. Die Schaltgeschwindigkeit des oberen Transistors 3i kann dadurch reduziert werden. Die Gate-Source-Kapazität CGS des oberen zweiten Transistors 3i wird erhöht durch Anschließen einer zusätzlichen Kapazität 43 parallel zu der internen Gate-Source-Kapazität CGS des oberen Transistors 3i. Während die Gate-Source-Kapazität CGS des unteren Transistors 3i-1 nur die interne Gate-Source-Kapazität CGS umfasst, umfasst die Gate-Source-Kapazität CGS des oberen zweiten Transistors 3i die interne Gate-Source-Kapazität CGS und die zusätzliche Kapazität 43.
  • Bezugnehmend auf die 8 und 9 kann die Schaltgeschwindigkeit eines zweiten Transistors 3, wie beispielsweise des zweiten Transistors 3i der 8 und 9, relativ zu den Schaltgeschwindigkeiten von anderen der zweiten Transistoren 3 beeinflusst werden durch Ansteuern des Gateanschluss 31i des zweiten Transistors 3i über einen Ausgang eines Spannungsteilers mit Spannungsteilerelementen. Bezugnehmend auf 8 kann der Spannungsteiler beispielsweise ein resistiver Spannungsteiler mit ersten und zweiten resistiven Spannungselementen 441 , 442 , die als Widerstände ausgebildet sind, sein. Bezugnehmend auf 9 kann der Spannungsteiler auch ein kapazitiver Spannungsteiler sein mit ersten und zweiten Spannungsteilerelementen, die als Kondensatoren 451 , 452 ausgebildet sind. Der Spannungsteiler ist beispielsweise zwischen den ersten Lastanschluss 32i-1 des unteren Transistors 3i-1 und den zweiten Lastanschluss 33i+1 des zweiten Transistors 3i+1 geschaltet und die Mitte (der Abgriff) ist an den ersten Lastanschluss 31 i des zweiten Transistors 3i angeschlossen.
  • Weitere Bauelementeigenschaften, die modifiziert werden können, um die Schaltgeschwindigkeit der einzelnen zweiten Transistoren 3 zu beeinflussen, sind beispielsweise die Gate-Drain-Kapazität oder die Drain-Source-Kapazität. Dies wird unten anhand der 10 und 11 erläutert. 10 zeigt wieder eine Reihenschaltung mit zwei zweiten Transistoren 3i, 3i-1 (obere und untere Transistoren). Jeder zweite Transistor 3 besitzt eine interne Gate-Drain-Kapazität CGD . Die interne Gate-Drain-Kapazität CGD des oberen zweiten Transistors 3i ist in 10 schematisch dargestellt. Während Schaltoperationen der zweiten Transistoren 3 wird nicht nur die Gate-Source-Kapazität CGS (vergleiche 6 und 7) geladen oder entladen, sondern auch die Gate-Drain-Kapazitäten CGD werden geladen und entladen, wobei die Gate-Drain-Kapazität CGD eines zweiten Transistors 3 geladen wird, wenn der Transistor 3 ausgeschaltet wird, und annähernd entladen ist, wenn der Transistor ein ist. Damit kann die Schaltgeschwindigkeit eines einzelnen zweiten Transistors 3 durch variieren der Gate-Drain-Kapazität variiert werden. Ein einzelner zweiter Transistor 3 schaltet langsamer, wenn die Gesamt-Gate-Drain-Kapazität erhöht ist. Bezugnehmend auf 10 kann die Gate-Drain-Kapazität erhöht werden durch Anschließen einer zusätzlichen Kapazität 45 parallel zu der internen Gate-Drain-Kapazität CGD .
  • Bezugnehmend auf 11 besitzt der obere zweite Transistor 3i eine Drain-Source-Kapazität CDS zwischen dem Drainanschluss 32i und dem Sourceanschluss 33i (die entsprechende Drain-Source-Kapazität des unteren Transistors 3i-1 ist in 11 nicht dargestellt). Die Drain-Source-Kapazität CDS wird geladen, wenn der obere zweite Transistor 3i ausgeschaltet wird, so dass die Lastspannung ansteigt, und wird entladen, wenn der untere zweite Transistor 3i ausgeschaltet wird, so dass die Lastspannung abnimmt. Die Drain-Source-Kapazität CDS des oberen zweiten Transistors 3i beeinflusst dessen Schaltgeschwindigkeit. Die Schaltgeschwindigkeit des oberen zweiten Transistors 3i kann reduziert werden durch Anschließen einer zusätzlichen Kapazität 46 parallel zu der internen Drain-Source-Kapazität CDS , das heißt durch Erhöhen der Gesamt-Drain-Source-Kapazität.
  • Um zu veranschaulichen, wie die Gate-Source-Kapazität CGS , die Gate-Drain-Kapazität CGD oder die Drain-Source-Kapazität CDS erhöht werden kann, sind in den 7, 10 beziehungsweise 11 zusätzliche Kapazitäten 43, 45, 46 dargestellt. Dies ist allerdings nur veranschaulichend. Die Gesamt-Gate-Source-Kapazität, Gate-Drain-Kapazität, oder Drain-Source-Kapazität umfasst nicht notwendigerweise zwei parallel geschaltete Kapazitäten. Stattdessen können mehrere verschiedene Maßnahmen angewendet werden, um diese Kapazitäten relativ zu den entsprechenden Kapazitäten von anderen der zweiten Transistoren 3 zu erhöhen.
  • 12 veranschaulicht schematisch eine mögliche Realisierung eines zweiten Transistors 3, der als Verarmungs-MOSFET ausgebildet ist, um weitere Bauelementeigenschaften zu erläutern, die modifiziert werden können, um das Schaltverhalten des Transistors zu beeinflussen. Bezugnehmend auf 12 umfasst der zweite Transistor 3 ein Sourcegebiet 53, ein Draingebiet 54 und ein Bodygebiet 55 zwischen dem Sourcegebiet 53 und dem Draingebiet 54. Bei einem Verarmungs-MOSFET besitzen das Sourcegebiet 53, das Draingebiet 54 und das Bodygebiet 55 denselben Dotierungstyp. Bei einem Verarmungs-MOSFET vom n-Typ sind diese Halbleitergebiete n-dotiert, während diese Halbleitergebiete bei einem Verarmungs-MOSFET vom p-Typ p-dotiert sind. Der Verarmungs-MOSFET umfasst außerdem eine Gateelektrode 56, die zu dem Bodygebiet 55 benachbart und durch ein Gatedielektrikum 57 dielektrisch gegenüber dem Bodygebiet 55 isoliert ist. Bei dem in 12 dargestellten Ausführungsbeispiel ist die Gateelektrode 56 benachbart zu gegenüberliegenden Seiten der Bodygebiete 55.
  • Das Sourcegebiet 53 ist an den Sourceanschluss 32 (erster Lastanschluss) angeschlossen, das Draingebiet 54 ist an den Drainanschluss 33 (zweiter Lastanschluss) angeschlossen und die Gateelektrode 56 ist an den Gateanschluss 31 (Steueranschluss) angeschlossen. Diese Anschlüsse sind in 12 nur schematisch dargestellt.
  • Das Funktionsprinzip des Verarmungs-MOSFET von 12 ist wie folgt. Wenn eine Spannung zwischen die Drain- und Sourceanschlüsse 33, 32 angelegt wird und wenn die Gateelektrode 56 nicht vorgespannt ist, das heißt, wenn das elektrische Potential der Gateelektrode 56 dem elektrischen Potential an dem Sourceanschluss 32 entspricht, fließt ein Strom zwischen den Drain- und Sourceanschlüssen 33, 32 durch das Draingebiet 54, das Bodygebiet 55 und das Sourcegebiet 53. Wenn die Gateelektrode 56 bei einem Transistor vom n-Typ relativ zu dem elektrischen Potential des Sourceanschlusses 32 negativ vorgespannt ist oder bei einem Transistor vom p-Typ relativ zu dem elektrischen Potential an dem Sourceanschluss 32 positiv vorgespannt ist, bildet sich ein Verarmungsgebiet in dem Bodygebiet 55 benachbart zu dem Gatedielektrikum 57. Der Verarmungs-MOSFET ist ausgeschaltet, wenn das Verarmungsgebiet den leitenden Kanal zwischen dem Sourcegebiet 53 und dem Draingebiet 54 in dem Bodygebiet 55 vollständig abschnürt. Die Gate-Source-Spannung, bei der der Transistor 3 abschnürt, ist die Abschnürspannung des Transistors 3. Diese Abschnürspannung ist abhängig von verschiedenen Parametern.
  • Die Abschnürspannung ist abhängig von einer Dicke d1 des Gatedielektrikums 57, wobei der Betrag der Abschnürspannung zunimmt, wenn die Dicke des Gatedielektrikums 57 zunimmt. Die Abschnürspannung ist auch abhängig von der Dotierungskonzentration des Bodygebiets 55, wobei der Betrag der Abschnürspannung zunimmt, wenn die Dotierungskonzentration des Bodygebiets 55 zunimmt.
  • Außerdem ist die Abschnürspannung abhängig von einer Dicke d2 des Bodygebiets 55 zwischen den zwei gegenüberliegenden Abschnitten der Gateelektrode 56. Wenn der zweite Transistor 3 als FINFET ausgebildet ist, was unten anhand der 14 und 15 erläutert wird, entspricht die Dicke d2 des Bodygebiets 55 einer Dicke einer Halbleiterfinne. Die Abschnürspannung nimmt zu, wenn die Dicke d2 des Bodygebiets 55 zunimmt.
  • Gemäß einem weiteren Ausführungsbeispiel ist die Abschnürspannung wenigstens eines zweiten Transistors 3 unterschiedlich von der Abschnürspannung von anderen der zweiten Transistoren 3. Bezugnehmend auf die vorangehende Erläuterung kann die Abschnürspannung durch Variieren der Dicke d1 des Gatedielektrikums 57, der Dicke d2 des Bodygebiets 55 variiert werden oder durch Variieren der Dotierungskonzentration des Bodygebiets 55.
  • Ein weiterer Parameter, der variiert werden kann, um das Schaltverhalten des Schalttransistors 3 zu beeinflussen, ist die Länge L des Bodygebiets 55 und die Weite W des Bodygebiets 55. Die „Länge L des Bodygebiets“ 55 entspricht dem Abstand zwischen dem Sourcegebiet 53 und dem Draingebiet 54. Die „Weite W des Bodygebiets“ 55 ist die Abmessung des Bodygebiets in einer Richtung senkrecht zu der in 12 dargestellten Ebene. Durch Variieren der Weite W und/oder durch Variieren der Länge L kann die Gate-Source-Kapazität und die Gate-Drain-Kapazität variiert werden, wobei diese Kapazitäten erhöht sind, wenn wenigstens einer dieser Parameter zunimmt. Gemäß einem Ausführungsbeispiel unterscheidet sich wenigstens eine von der Länge L und der Weite W eines der zweiten Transistoren 3 von dem entsprechenden Parameter in einem anderen zweiten Transistor 3.
  • Der Transistor 3 gemäß 12 kann weiterhin einen Bulk-Anschluss aufweisen. Der Bulk-Anschluss ist ein Anschluss eines Halbleitergebiets, das an das Bodygebiet 55 angrenzt. Dieses Halbleitergebiet kann ein Halbleitersubstrat sein. Wenn der Transistor als FINFET ausgebildet ist (wie in den 14 und 15 dargestellt) kann der Bulk-Anschluss ein Anschluss sein, der ein Substrat kontaktiert, auf dem der Transistor realisiert ist, oder kann von oben an das Bodygebiet 55 angeschlossen sein, wie dargestellt.
  • Gemäß einem Ausführungsbeispiel kann eine Vorspannung an dem Bulk-Anschluss angelegt werden. Die an den Bulk-Anschluss angelegte Vorspannung beeinflusst die Abschnürspannung, wobei die Abschnürspannung zunimmt, wenn die Vorspannung zunimmt. Gemäß einem Ausführungsbeispiel unterscheidet sich die den Bulk-Anschluss vorspannende Spannung wenigstens eines zweiten Transistors von der den Bulk-Anschluss vorspannenden Spannung von anderen der zweiten Transistoren 3.
  • Bezugnehmend auf die obige Erläuterung kann das Schaltverhalten jedes des zweiten Transistoren 3 durch Einstellen einer der oben erläuterten Bauelementeigenschaften variiert oder eingestellt werden. Gemäß einem Ausführungsbeispiel sind der 1. zweite Transistor 31 und der n-te zweite Transistor 3n so ausgebildet, dass sie wenigstens eine Bauelementeigenschaft besitzen, die sich von der entsprechenden Bauelementeigenschaft von anderen der zweiten Transistoren 3 unterscheidet.
  • 13 veranschaulicht ein weiteres Ausführungsbeispiel einer Halbleiterbauelementanordnung 1. Die Halbleiterbauelementanordnung 1 gemäß 12 basiert auf der Halbleiterbauelementanordnung von 1 und umfasst weiterhin einen dritten Lastanschluss 13', der an einen Abgriff zwischen zwei Laststrecken von zwei zweiten Transistoren (32 , 33 in dem Ausführungsbeispiel gemäß 13) angeschlossen ist. Bezugnehmend auf die anhand von 2 gemachte Erläuterung kann die Halbleiterbauelementanordnung 1 als elektronischer Schalter zum Schalten einer in Reihe zu der Halbleiterbauelementanordnung 1 geschalteten Last verwendet werden. Abhängig von der Amplitude der Spannung, die geschaltet werden soll, kann der zweite Lastanschluss 13 oder der dritte Lastanschluss 13' dazu verwendet werden, die Halbleiterbauelementanordnung 1 an einen Anschluss für ein Versorgungspotential bzw. die Last anzuschließen. Wenn die Versorgungsspannung oder die Lastspannung eine niedrige Spannung ist, kann der dritte Lastanschluss 13' verwendet werden, wenn der zweite Lastanschluss 13 verwendet wird, wenn die Versorgungsspannung eine hohe Spannung ist. Im ersten Fall werden solche zweiten Transistoren 3, die zwischen den zweiten Lastanschluss 13 und dem Abgriff an den dritten Schaltungsknoten angeschlossen sind, überbrückt. Wie viele zweite Transistoren 3 überbrückt werden, ist abhängig davon, wo der dritte Lastanschluss 13' an die Anordnung 30 mit den zweiten Transistoren 3 angeschlossen ist. Das Überbrücken von einigen zweiten Transistoren 3 verringert die Sperrspannungsfestigkeit der Halbleiterbauelementanordnung 1. Allerdings ist der Einschaltwiderstand der Bauelemente, die zwischen dem ersten Lastanschluss 12 und dem dritten Lastanschluss 13' aktiv sind, niedriger als der Einschaltwiderstand der Bauelemente zwischen dem ersten Lastanschluss 12 und dem zweiten Lastanschluss 13.
  • Gemäß einem weiteren Ausführungsbeispiel (das in 13 in gestrichelten Linien dargestellt ist) ist der dritte Lastanschluss 13' dauerhaft an den zweiten Lastanschluss 13 angeschlossen. Dies ist gleichbedeutend damit, dass nur der zweite Lastanschluss 13 anstelle der zweiten und dritten Lastanschlüsse 13, 13' vorhanden ist. Bei diesem Ausführungsbeispiel ist ein Schalter 35 zwischen den zweiten Lastanschluss 13 (den dritten Lastanschluss 13') geschaltet. Dieser Schalter 35 kann ein niederohmiger mechanischer Schalter (Relay) oder ein Halbleiterschalter sein und dient dazu, die zweiten Transistoren 3 zwischen dem zweiten Lastanschluss 13 und dem Abgriff zu überbrücken, wenn eine niedrige Spannung an dem zweiten Lastanschluss 13 angelegt wird.
  • Die Sperrspannungsfestigkeit des Schalters 35 entspricht der Sperrspannungsfestigkeit der Reihenschaltung der überbrückten zweiten Transistoren 33 , 3n . Er kann jedoch einen niedrigeren Einschaltwiderstand besitzen als diese Reihenschaltung. Allerdings muss der Schalter 35 nicht bezüglich Schaltverlusten, Schaltgeschwindigkeit oder ähnlichem optimiert sein, da dieser Schalter 35 üblicherweise bei niedrigen Frequenzen ein- und ausgeschaltet wird.
  • Gemäß einem weiteren Ausführungsbeispiel ist anstelle des Schalters 35 eine Sicherung implementiert. Bei diesem Ausführungsbeispiel kann die Halbleiteranordnung dazu ausgebildet sein, bei einer hohen Spannung betrieben zu werden (wenn die Sicherung durchgebrannt ist und die zweiten Transistoren nicht überbrückt sind) oder bei einer niedrigen Spannung betrieben zu werden (wenn die Sicherung aktiv ist, so dass einige zweite Transistoren überbrückt sind).
  • Das erste Halbleiterbauelement 2 und die zweiten Halbleiterbauelemente (zweiten Transistoren) 3, die in den zuvor erläuterten Figuren durch Schaltsymbole repräsentiert sind, können auf vielfältige unterschiedliche Weise realisiert werden. Einige veranschaulichten der Ausführungsbeispiele zum Realisieren der zweiten Transistoren 3 sind nachfolgend anhand von Figuren erläutert.
  • 14A zeigt eine perspektivische Ansicht eines zweiten Transistors 3. 14B zeigt eine vertikale Querschnittsansicht und 14C zeigt eine horizontale Querschnittsansicht dieses zweiten Transistors 3. Die 14A, 14B, 14C zeigen nur den Abschnitt des Halbleiterkörpers 100, in dem der zweite Transistor 3 ausgebildet ist. Aktive Gebiete des ersten Halbleiterbauelements 2 und aktive Gebiete von benachbarten zweiten Transistoren 3 sind nicht gezeigt. Der zweite Transistor 3 gemäß 14A bis 14C ist als MOSFET ausgebildet, insbesondere als FINFET, und enthält ein Sourcegebiet 53, ein Draingebiet 54 und ein Bodygebiet 55, die jeweils in einem finnenartigen Halbleiterabschnitt 52 angeordnet sind, der nachfolgend auch als „Halbleiterfinne“ bezeichnet wird. Die Halbleiterfinne 52 ist auf einem Substrat 51 angeordnet. In einer ersten horizontalen Richtung erstrecken sich das Source- und Draingebiet 53, 54 von einer ersten Seitenwand 522 zu einer zweiten Seitenwand 523 der Halbleiterfinne 52. In einer zweiten Richtung senkrecht zur ersten Richtung sind das Source- und Draingebiet 53, 54 voneinander entfernt und durch das Bodygebiet 55 getrennt. Die Gateelektrode 56 (in 14A in gestrichelten Linien dargestellt) ist durch ein Gatedielektrikum 57 dielektrisch von der Halbleiterfinne 52 isoliert und grenzt an den Seitenwänden 522 , 523 und auf einer oberen Oberfläche 521 der Halbleiterfinne 52 an das Bodygebiet 55 an.
  • Die 15A bis 15C veranschaulichen ein weiteres Ausführungsbeispiel eines als ein FINFET ausgebildeten zweiten Transistors 3. 15A zeigt eine perspektivische Ansicht, 15B zeigt eine vertikale Querschnittsansicht in einer vertikalen Schnittebene E-E, und 15C zeigt eine horizontale Querschnittsansicht in einer horizontalen Schnittebene D-D. Die vertikale Schnittebene E-E erstreckt sich senkrecht zur oberen Oberfläche 521 der Halbleiterfinne 52 und in einer Längsrichtung der Halbleiterfinne 52. Die horizontale Schnittebene D-D erstreckt sich parallel zur oberen Oberfläche 521 der Halbleiterfinne. Die „Längsrichtung“ der Halbleiterfinne 52 entspricht der zweiten horizontalen Richtung und ist die Richtung, in der das Source- und Draingebiet 53, 54 voneinander entfernt sind.
  • Der Transistor 3 gemäß der 15A bis 15C ist als ein U-Shape-Surround-Gate-FINFET ausgebildet. Bei diesem Transistor erstrecken sich das Sourcegebiet 53 und das Draingebiet 54 52 in der ersten horizontalen Richtung von der ersten Seitenwand 522 zu der zweiten Seitenwand 523 der Halbleiterfinne und sind voneinander in der zweiten horizontalen Richtung (die Längsrichtung der Halbleiterfinne 52), die senkrecht zur ersten horizontalen Richtung verläuft, getrennt. Bezugnehmend auf die 15A und 15B sind das Sourcegebiet 53 und das Draingebiet 54 durch einen Graben getrennt, der sich von der oberen Oberfläche 521 der Halbleiterfinne 52 in das Bodygebiet 55 erstreckt und der sich von der Seitenwand 522 in der ersten horizontalen Richtung zu der Seitenwand 523 erstreckt. Das Bodygebiet 55 ist unter dem Sourcegebiet 53, dem Draingebiet 54 und dem Graben in der Halbleiterfinne 52 angeordnet. Die Gateelektrode 56 grenzt an das Bodygebiet 55 im Graben und entlang der Seitenwände 522 , 523 der Halbleiterfinne 52 an und ist durch das Gatedielektrikum 57 dielektrisch von dem Bodygebiet 55 und von den Source- und Draingebieten 53, 54 isoliert. In einem oberen Gebiet des Grabens, das ein Gebiet ist, in dem die Gateelektrode 56 nicht benachbart zu dem Bodygebiet 55 angeordnet ist, kann die Gateelektrode 56 mit einem isolierenden oder dielektrischen Material 58 bedeckt sein.
  • Die zweiten Transistoren 3 der 14A bis 14C und der 15A bis 15C sind beispielsweise als Verarmungstransistoren wie beispielsweise Verarmungstransistoren vom n-Typ oder p-Typ ausgebildet. In diesem Fall weisen das Source- und Draingebiet 53, 54 und das Bodygebiet 55 den gleichen Dotierungstyp auf. Das Bodygebiet 55 weist üblicherweise eine geringere Dotierungskonzentration als die Source- und Draingebiete 53, 54 auf. Die Dotierungskonzentration des Bodygebiets 55 beträgt zum Beispiel etwa 2E18 cm-3. Damit ein leitender Kanal im Bodygebiet 55 zwischen dem Sourcegebiet 53 und dem Draingebiet 54 vollständig unterbrochen werden kann, erstreckt sich die Gateelektrode 56 entlang der Seitenwände 522 , 523 der Halbleiterfinne 52 in der zweiten horizontalen Richtung (der Längsrichtung) vollständig entlang der Halbleiterfinne 52. In der vertikalen Richtung erstreckt sich die Gateelektrode 56 entlang der Seitenwände 522 , 523 von den Source- und Draingebieten 53, 54 wenigstens bis unter den Graben.
  • Bezugnehmend auf die 14A und 15A ist das Sourcegebiet 53 mit dem ersten Lastanschluss (Sourceanschluss) 32, das Draingebiet 54 mit dem zweiten Lastanschluss (Drainanschluss) 33 und die Gateelektrode 56 mit dem Steueranschluss (Gateanschluss) 31 verbunden. Diese Anschlüsse sind in den 14A und 15A nur schematisch dargestellt.
  • Eine Dicke der Halbleiterfinne 52, die die Abmessung der Halbleiterfinne in der ersten horizontalen Richtung ist, und die Dotierungskonzentration des Bodygebiets 55 sind derart eingestellt, dass sich ein durch die Gateelektrode 56 gesteuertes Verarmungsgebiet von Seitenwand 522 zu Seitenwand 523 erstrecken kann, um einen leitenden Kanal zwischen dem Source- und dem Draingebiet 53, 54 vollständig zu unterbrechen und den zweiten Transistor 3 abzuschalten. Bei einem Verarmungs-MOSFET vom n-Typ breitet sich ein Verarmungsgebiet im Bodygebiet 55 aus, wenn eine negative Steuerspannung (Ansteuerspannung) zwischen der Gateelektrode 56 und dem Sourcegebiet 53 bzw. zwischen dem Gateanschluss 31 und dem Sourceanschluss 32 angelegt wird. Bezugnehmend auf die anhand von 1 dargelegte Erläuterung hängt diese Ansteuerspannung von der Lastspannung des ersten Halbleiterbauelements 2 ab oder hängt von der Lastspannung eines anderen der zweiten Transistoren 3 ab. Wie weit sich das Verarmungsgebiet senkrecht zu den Seitenwänden 522 , 523 ausbreitet, hängt auch von der Größe der zwischen dem Gateanschluss 31 und dem Sourceanschluss 32 angelegten Steuerspannung ab. Somit werden die Dicke der Halbleiterfinne 52 und die Dotierungskonzentration des Bodygebiets 55 auch in Abhängigkeit von der Höhe der Steuerspannung ausgelegt, die während des Betriebs der Halbleiterbauelementanordnung 1 auftreten kann.
  • Das Realisieren der in den 14A bis 14C und 15A bis 15C gezeigten FINFETs als U-Shape-Surround-Gate-FINFET, bei dem der Kanal (das Bodygebiet) 55 eine U-Form aufweist und die Gateelektrode 56 ebenfalls an den Seitenwänden 522 , 523 und auf einer oberen Oberfläche 521 der Halbleiterfinne 52 angeordnet ist, ist nur ein Beispiel. Diese FINFETs könnten auch so modifiziert werden (nicht dargestellt), dass die Gateelektrode 56 mit zwei an den Seitenwänden 522 , 523 , aber nicht auf der oberen Oberfläche 521 der Halbleiterfinne 52 angeordneten Gateelektrodenabschnitten ausgebildet sind. Ein FINFET dieses Typs kann als ein Doppel-Gate-FINFET bezeichnet werden. Jeder der oben und unten erläuterten FINFETs kann als U-förmiger Surround-Gate-FINFET oder als ein Doppel-Gate-FINFET ausgebildet werden. Es ist sogar möglich, die einzelnen zweiten Transistoren 3 als verschiedene Arten von MOSFETs oder FINFETs in einer integrierten Schaltung zu realisieren.
  • Jeder der zweiten Transistoren 3 und des ersten Halbleiterbauelements 2 können als ein FINFET ausgebildet werden. Diese einzelnen FINFETs können auf unterschiedliche Weisen realisiert werden, um die Halbleiteranordnung 1 zu realisieren.
  • 16 zeigt eine vertikale Querschnittsansicht einer Halbleiterfinne 52, in der aktive Gebiete (Source-, Drain- und Bodygebiete) eines ersten Halbleiterbauelements 2 und von n zweiten Transistoren 3 angeordnet sind. Bei diesem Ausführungsbeispiel sind das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 als U-Shape-Surround-Gate-FINFETs oder als Doppel-Gate-FINFETs ausgebildet. In 16 sind mit gleichen Bezugszahlen gleiche Merkmale wie in den 14A bis 14C und 15A bis 15C bezeichnet. In 16 besitzen die Bezugszahlen von gleichen Merkmalen der verschiedenen zweiten Transistoren 31-3n unterschiedliche Indizes (1, 2, 3, n).
  • Bezugnehmend auf 16 sind die aktiven Gebiete von benachbarten zweiten Transistoren 3 durch dielektrische Schichten 59, die sich in einer vertikalen Richtung der Halbleiterfinne 52 erstrecken, voneinander isoliert. Diese dielektrischen Schichten 59 können sich hinunter bis zu dem oder hinunter bis in das Substrat 51 erstrecken. Weiterhin erstrecken sich die dielektrischen Schichten 59 von Seitenwand zu Seitenwand der Halbleiterfinne 52. Dies ist jedoch in 16 außerhalb der Darstellung. Die aktiven Gebiete des ersten Halbleiterbauelements 2 sind dielektrisch von aktiven Gebieten des 1. zweiten Transistors 31 durch eine weitere dielektrische Schicht 66 isoliert, die sich ebenfalls in einer vertikalen Richtung der Halbleiterfinne 52 erstreckt. Bei dem ersten Halbleiterbauelement 2 sind ein Sourcegebiet 61 und ein Draingebiet 62 durch ein Bodygebiet 63 getrennt. Die Gateelektrode 64, die im Graben angeordnet ist (und deren Position an Seitenwänden der Halbleiterfinne durch gepunktete Linien gezeigt ist), erstreckt sich vom Sourcegebiet 61 entlang des Bodygebiets 63 in das Draingebiet 62. Das Sourcegebiet 61 ist mit dem ersten Lastanschluss 22 verbunden, der den ersten Lastanschluss 12 der Halbleiteranordnung 1 bildet, das Draingebiet 62 ist mit dem zweiten Lastanschluss 23 verbunden, und die Gateelektrode 64 ist mit dem Steueranschluss 21 verbunden, der den Steueranschluss 11 der Halbleiteranordnung 1 bildet. Das Bodygebiet 63 ist auch mit dem ersten Lastanschluss 22 verbunden.
  • Das erste Halbleiterbauelement 2 ist beispielsweise als ein Anreicherungs-MOSFET ausgebildet. In diesem Fall ist das Bodygebiet 63 komplementär zum Source- und Draingebiet 61, 62 dotiert. Bei einem MOSFET vom n-Typ sind das Source- und Draingebiet 61, 62 n-dotiert, während das Bodygebiet 63 p-dotiert ist, und bei einem MOSFET vom p-Typ sind das Source- und Draingebiet 61, 62 p-dotiert, während das Bodygebiet 63 n-dotiert ist.
  • Gemäß einem Ausführungsbeispiel ist das Substrat 51 komplementär zu den aktiven Gebieten der zweiten Transistoren 3 und zu dem Source- und Draingebiet 61, 62 des ersten Halbleiterbauelements 2 dotiert. In diesem Fall gibt es eine Sperrschichtisolation zwischen den einzelnen zweiten Transistoren 3. Gemäß einem weiteren Ausführungsbeispiel (in gestrichelten Linien gezeigt) ist das Substrat 51 ein SOI-Substrat (Silicon on Insulator) und enthält ein Halbleitersubstrat 511 und eine Isolationsschicht 512 auf dem Halbleitersubstrat 511 . Die Halbleiterfinne 52 ist auf der Isolationsschicht 512 angeordnet. Bei diesem Ausführungsbeispiel gibt es eine dielektrische Schicht zwischen den einzelnen zweiten Transistoren 3 im Substrat 51.
  • Gemäß noch einem weiteren, in 17 dargestellten Ausführungsbeispiel weist das Substrat 51 den gleichen Dotierungstyp wie die aktiven Gebiete der zweiten Transistoren 3 und wie die Source- und Draingebiete 61, 62 des ersten Halbleiterbauelements 2 auf. Bei diesem Ausführungsbeispiel erstreckt sich die Gateelektrode 64 des ersten Halbleiterbauelements 2 bis zu dem Substrat 51, so dass es einen leitenden Pfad im Bodygebiet 63 zwischen dem Sourcegebiet 61 und dem Substrat 51 gibt, wenn sich das erste Halbleiterbauelement 2 in Ein-Zustand befindet. Außerdem ist das Substrat 51 mit dem zweiten Lastanschluss 13 der Halbleiteranordnung 1 durch ein Kontaktgebiet 67 vom gleichen Dotierungstyp wie das Substrat 51 verbunden. Das Kontaktgebiet 67 ist stärker dotiert als das Substrat 51 und erstreckt sich von der ersten Oberfläche 521 der Halbleiterfinne 52 bis zu dem Substrat 51. Das Kontaktgebiet 67 kann an das Draingebiet 54n des n-ten zweiten Transistors 3 angrenzen. Das Kontaktgebiet 67 ist optional. Eine Verbindung zwischen dem zweiten Lastanschluss 13 und dem Substrat 51 könnte auch durch die Drain- und Bodygebiete 54n , 55n des zweiten Transistors 3n bereitgestellt werden.
  • Bei der Halbleiteranordnung von 17 bildet das Substrat 51 einen Strompfad, der parallel zum Strompfad durch die zweiten Transistoren 3 verläuft oder der parallel zur ADZ verläuft. Das Substrat 51 ist ähnlich dem Driftgebiet in einem herkömmlichen Leistungstransistor. Bei dieser Ausführungsform sind die Bodygebiete 55 der einzelnen zweiten Transistoren 3 an das Driftgebiet 51 gekoppelt.
  • Gemäß einer weiteren Ausführungsform (in 17 in gestrichelten Linien dargestellt) enthält das Substrat 51 eine Halbleiterschicht 513 , die komplementär zu übrigen Abschnitten des Substrats 51 und zu den Bodygebieten 55 der zweiten Transistoren 3 dotiert ist. Diese Schicht 513 ist zwischen den Bodygebieten 55 der zweiten Transistoren 3 und jenen Abschnitten des Substrats 51 angeordnet, die als Driftgebiet wirken, und liefert eine Sperrschichtisolation zwischen den einzelnen zweiten Transistoren 3 im Substrat 51.
  • Die Halbleiteranordnung 1 von 3 mit der mit den zweiten Transistoren 3 in Reihe geschalteten Diode 2 kann leicht aus den in 14 und 15 gezeigten Anordnungen erhalten werden, indem entweder der Steueranschluss des ersten Halbleiterbauelements 2 mit dem ersten Lastanschluss 22 verbunden wird oder indem der Steueranschluss 21 floatend gehalten wird. In diesem Fall ist nur die Bodydiode des MOSFET, die die Diode ist, die durch den pn-Übergang zwischen dem Bodygebiet 63 und dem Draingebiet 65 gebildet wird, zwischen dem ersten und zweiten Lastanschluss 22, 23 des zweiten Halbleiterbauelements 3 aktiv.
  • Jedes des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 (nachfolgend als Bauelemente bezeichnet) kann mehrere identische Zellen (Transistorzellen) enthalten, die parallel geschaltet sind. Jede dieser Zellen kann wie das erste Halbleiterbauelement 2 bzw. wie die zweiten Transistoren 3 ausgebildet sein, die in den 14 und 15 dargestellt sind. Mehrere parallel in einem Bauelement geschaltete Zellen vorzusehen, kann dazu beitragen, die Stromtragfähigkeit zu erhöhen und den Einschaltwiderstand des einzelnen Bauelements zu reduzieren.
  • 18 zeigt eine Draufsicht auf eine Halbleiteranordnung gemäß einem ersten Ausführungsbeispiel, die ein erstes Halbleiterbauelement 2 und mehrere zweite Transistoren 3 enthält, wobei jedes dieser Bauelemente mehrere parallel geschaltete Zellen aufweist (von denen drei dargestellt sind). Die einzelnen Zellen eines Bauelements sind in verschiedenen Halbleiterfinnen 52I , 52II , 52III ausgebildet. Jede dieser Zellen besitzt ein Sourcegebiet 61, 53, das in 18 zusätzlich mit „S“ bezeichnet ist, und ein Draingebiet 62, 54, das in 18 zusätzlich mit „D“ bezeichnet ist. Die Zellen eines Bauelements sind parallel geschaltet, indem die Sourcegebiete des einen Bauelements miteinander verbunden werden und indem die Draingebiete des einen Bauelements miteinander verbunden sind. Diese Verbindungen sowie Verbindungen zwischen den Lastanschlüssen der verschiedenen Bauelemente sind in 18 mit fetten Linien schematisch gezeigt. Verbindungen zwischen den Steueranschlüssen (Gateanschlüssen) und den Lastanschlüssen der verschiedenen Bauelemente sind in 18 nicht dargestellt. Die Verbindungen zwischen den Zellen und den verschiedenen Bauelementen können unter Verwendung herkömmlicher Verdrahtungsanordnungen ausgebildet werden, die über dem Halbleiterkörper angeordnet sind und die einzelnen aktiven Gebiete (Source- und Draingebiete) durch Vias kontaktieren. Solche Verdrahtungsanordnungen sind allgemein bekannt, so dass diesbezüglich keine weiteren Erläuterungen erforderlich sind. Die einzelnen Zellen eines Bauelements 2, 31 , 33 , 3n weisen eine gemeinsame Gateelektrode 64, 561 , 562 , 563 , 56n auf, die in den U-förmigen Gräben der einzelnen Halbleiterfinnen und in Gräben zwischen den einzelnen Finnen angeordnet sind. Diese „Gräben zwischen den Finnen“ sind Längsgräben entlang der Finnen. Alle Gates 64, 561 , 562 , 563 , 56n sind durch ein Dielektrikum 66 und 59 voneinander isoliert.
  • 19 zeigt ein weiteres Ausführungsbeispiel zum Realisieren eines zweiten Transistors 3 mit mehreren Transistorzellen. Bei diesem Ausführungsbeispiel sind mehrere Transistorzellen des zweiten Transistors 3 in einer Halbleiterfinne 52 ausgebildet. In der Längsrichtung der Halbleiterfinne 52 sind Source- und Draingebiete 53, 54 abwechselnd angeordnet, wobei ein Sourcegebiet 53 und ein benachbartes Draingebiet 54 durch einen (U-förmigen) Graben getrennt sind, der die Gateelektrode 56 aufnimmt. Die Sourcegebiete 53 sind mit dem ersten Lastanschluss 22 verbunden, und die Draingebiete 54 sind mit dem zweiten Lastanschluss 23 verbunden, so dass die einzelnen Transistorzellen parallel geschaltet sind. Die Gateelektrode ist den einzelnen Transistorzellen gemeinsam und erstreckt sich entlang der Seitenwände der Halbleiterfinne 52 in der Längsrichtung. Jedes Sourcegebiet 53 und jedes Draingebiet 54 (mit Ausnahme der Source- und Draingebiete, die an den Längsenden der Halbleiterfinne 52 angeordnet sind) ist den beiden benachbarten Transistorzellen gemeinsam.
  • Das anhand von 19 erläuterte Konzept des Bereitstellens von mehreren Transistorzellen in einer Halbleiterfinne lässt sich natürlich auch auf die Realisierung des ersten Halbleiterbauelements 2 anwenden.
  • Bezugnehmend auf die 20A bis 20C kann ein zweiter Transistor 3 mehrere Halbleiterfinnen 52IV , 52V , 52VI , 52VII enthalten, wobei jede Halbleiterfinne 52IV-52VII mehrere Transistorzellen enthält (eine dieser Zellen ist in 20A durch einen strichgepunkteten Rahmen hervorgehoben). 20A zeigt eine Draufsicht auf einen zweiten Transistor 3, 20B zeigt einen vertikalen Querschnitt in einer Schnittebene F-F, die die Sourcegebiete 53 in verschiedenen Finnen durchschneidet, und 20C zeigt einen vertikalen Querschnitt in einer Schnittebene G-G, die die Gräben mit der Gateelektrode 56 in verschiedenen Finnen durchschneidet. Bezugnehmend auf 20A sind die Sourcegebiete 53 der einzelnen Transistorzellen mit dem ersten Lastanschluss 22 und die Draingebiete 54 der einzelnen Transistorzellen mit dem zweiten Lastanschluss 23 verbunden, so dass die einzelnen Transistorzellen parallel geschaltet sind. Diese Verbindungen sind in 20A nur schematisch dargestellt.
  • Das anhand der 20A bis 20C erläuterte Konzept des Bereitstellens von mehreren Halbleiterfinnen, wobei jede Halbleiterfinne mehrere Transistoren enthält, lässt sich natürlich auf die Realisierung des ersten Halbleiterbauelements 2 anwenden.
  • Wenngleich in 20A nur 20 Transistorzellen gezeigt sind, nämlich fünf Zellen in jeder der Halbleiterfinnen 52IV-52VII , können ein zweiter Transistor 3 oder das erste Halbleiterbauelement 2 bis zu mehrere tausend oder sogar bis zu mehrere zehnmillionen oder mehrere hundertmillionen Transistorzellen, die parallel geschaltet sind, enthalten. Die einzelnen Transistorzellen bilden eine Matrix von Transistorzellen, die parallel geschaltet sind. Ein Bauelement (erstes Halbleiterbauelement 2 oder zweiter Transistor 3) mit mehreren in einer Matrix angeordneten Transistorzellen wird nachfolgend als Matrixbauelement bezeichnet.
  • 21 zeigt, wie als Matrixbauelemente ausgebildete zweite Transistoren 3 in Reihe geschaltet werden können. Zu Veranschaulichungszwecken sind in 21 nur zwei zweite Transistoren 3i, 3i+1 gezeigt. Um diese beiden Transistoren in Reihe zu schalten, werden die Sourcegebiete 53 des zweiten Transistors 3i+1 mit den Draingebieten 54 des Transistors 3i verbunden. Die Sourcegebiete 53 des zweiten Transistors 3i werden mit den Draingebieten 54 der zweiten Transistoren 3i-1 (nicht dargestellt) verbunden, und die Draingebiete 54 des zweiten Transistors 3i+1 werden mit den Sourcegebieten 53 der zweiten Transistoren 3i+2 verbunden (nicht dargestellt).
  • Bezugnehmend auf die vorangehende Erläuterung kann jeder der einzelnen Transistoren in der Reihenschaltung mit dem ersten Transistor 2 und den zweiten Transistoren 3 mit mehreren Transistorzellen realisiert werden. Gemäß einem Ausführungsbeispiel ist die Halbleiterbauelementanordnung so partitioniert, dass mehrere Reihenschaltungen vorhanden sind, die jeweils einen ersten Transistor und mehrere zweite Transistoren umfassen, die parallel geschaltet sind. Eine derart partitionierte Halbleiteranordnung ist schematisch in 22 dargestellt.
  • In 22 bezeichnen die Bezugszeichen 11 , 12 , 1p die einzelnen parallel geschalteten Reihenschaltungen. Die ersten Transistoren der einzelnen Reihenschaltungen 11 , 12 , 1p besitzen getrennte Gateanschlüsse 111 , 112 , 11p , die an den Steueranschluss 1 (Hauptsteueranschluss) der Gesamtanordnung angeschlossen sind. Gatewiderstände R1, R2, Rp sind zwischen die Gateanschlüsse 111 , 112 , 11p und den Hauptsteueranschluss 11 geschaltet. Über diese Gatewiderstände R1, R2, Rp kann der Beginn des Schaltens der ersten Transistoren der einzelnen Reihenschaltungen eingestellt werden, wobei der Start des Schaltens eines Transistors verzögert ist, wenn der zugehörige Widerstand zunimmt, und umgekehrt. Gemäß einem Ausführungsbeispiel sind diese Gatewiderstände unterschiedlich, um die einzelnen Reihenschaltungen aufeinanderfolgend in den Ein-Zustand oder den Aus-Zustand zu schalten. Dies kann im Hinblick auf das Reduzieren der Gesamt-di/dt, und daher der EMI, hilfreich sein. Optional sind Kondensatoren C1, C2, Cp zwischen die Gateanschlüsse 111 , 112 , 11p und das gemeinsame Source 12 geschaltet. Diese Kondensatoren sind parallel zu den Gate-Source-Kapazitäten (nicht dargestellt) der ersten Transistoren in den einzelnen Reihenschaltungen geschaltet. Durch diese zusätzlichen Kondensatoren C1, C2, Cp kann der Beginn des Schaltens für jede Reihenschaltung 11 , 12 , 1p ebenso eingestellt werden, wobei der Beginn des Schaltens verzögert werden kann, wenn der zugehörige Kondensator zunimmt. Gemäß einem Ausführungsbeispiel sind die einzelnen Kondensatoren C1, C2, Cp gegenseitig verschieden. In jedem Fall bildet ein Widerstand R1, R2, Rp und ein Kondensator C1, C2, Cp ein RC-Element, so dass die Gateanschlüsse 111 , 112 , 11p an den Hauptsteueranschluss (Ansteueranschluss) 11 über ein RC-Element gekoppelt sind. Die Widerstände R1, R2, Rp und die Kondensatoren sind derart ausgelegt, dass wenigstens zwei dieser RC-Elemente unterschiedliche Zeitkonstanten besitzen.
  • Gemäß einem weiteren Ausführungsbeispiel sind die Widerstände R1, R2, Rp weggelassen und die Schaltgeschwindigkeit wird nur durch Variieren der Kondensatoren C1, C2, Cp variiert.

Claims (14)

  1. Halbleiterbauelementanordnung, die aufweist: ein erstes Halbleiterbauelement (2), mit einer Laststrecke; mehrere zweite Halbleiterbauelemente (31-3n) jeweils mit einer Laststrecke zwischen einem ersten und einem zweiten Lastanschluss (321-32n, 331-33n) und mit einem Steueranschluss (311-31n), wobei die zweiten Halbleiterbauelemente (31-3n) ihre Laststrecken in Reihe geschaltet und in Reihe zu der Laststrecke des ersten Halbleiterbauelements geschaltet haben; wobei eines (31) der zweiten Halbleiterbauelemente (31-3n) seinen Steueranschluss (311) an einen der ersten und zweiten Lastanschlüsse (22, 23) des ersten Halbleiterbauelements (2) angeschlossen hat; wobei die übrigen (32-3n) der zweiten Halbleiterbauelemente (31-3n) ihren Steueranschluss (312-31n) an einen der ersten und zweiten Lastanschlüsse (322-32n, 332-33n) eines jeweils anderen der zweiten Halbleiterbauelemente (31-3n) angeschlossen haben, so dass jedes der übrigen zweiten Halbleiterbauelemente (31-3n) durch eine Laststreckenspannung mindestens eines anderen der zweiten Halbleiterbauelemente (31-3n) angesteuert ist; wobei jedes der zweiten Halbleiterbauelemente (31-3n) wenigstens eine Bauelementeigenschaft besitzt; und wobei wenigstens eine Bauelementeigenschaft wenigstens eines zweiten Halbleiterbauelements (31-3n) sich von der entsprechenden Bauelementeigenschaft von anderen der zweiten Halbleiterbauelemente unterscheidet.
  2. Halbleiterbauelementanordnung nach Anspruch 1, bei der die zweiten Halbleiterbauelemente (31-3n) MOSFETs, MISFETs, MESFETs, FINFETs, JFETs, HEMTs, IGBTs oder Nanoröhrchenbauelemente sind und wobei die wenigstens eine Bauelementeigenschaft ausgewählt ist aus: einem Gatewiderstand; einer Schwellenspannung; einer Gate-Source-Kapazität; einer Gate-Drain-Kapazität; einer Drain-Source-Kapazität; einer Kanalweite; einer Bodydicke; einer Kanallänge; einer Gateoxiddicke; und einer Dotierungskonzentration eines von einem Sourcegebiet, einem Bodygebiet und einem Draingebiet.
  3. Halbleiterbauelementanordnung nach Anspruch 1 oder 2, bei der das erste Halbleiterbauelement ein Transistor ist.
  4. Halbleiterbauelementanordnung nach Anspruch 3, bei der der Transistor ein selbstsperrender Transistor ist.
  5. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der die zweiten Halbleiterbauelemente selbstleitende Transistoren sind.
  6. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der eines (31) der zweiten Halbleiterbauelemente (31-3n), das seine Laststrecke direkt an die Laststrecke des ersten Halbleiterbauelements (2) angeschlossen hat, seinen Steueranschluss (311) an einen ersten Lastanschluss (22) des ersten Halbleiterbauelements angeschlossen hat; und bei dem jedes der anderen zweiten Halbleiterbauelemente (32-3n) seinen Steueranschluss (312-31n) an einen ersten Lastanschluss (321-32n) eines anderen zweiten Halbleiterbauelements (31-3n) angeschlossen hat.
  7. Halbleiterbauelementanordnung nach Anspruch 6, bei der jedes der anderen zweiten Halbleiterbauelemente (32-3n) seinen Steueranschluss (312-31n) an einen ersten Lastanschluss (321-32n) eines benachbarten zweiten Halbleiterbauelements angeschlossen hat.
  8. Halbleiterbauelementanordnung nach Anspruch 6, bei der ein Widerstand (41) zwischen den Steueranschluss (31i) des wenigstens einen zweiten Halbleiterbauelements (3i) und den ersten Lastanschluss (32i-1) eines anderen zweiten Halbleiterbauelements (3i-1) geschaltet ist.
  9. Halbleiterbauelementanordnung nach Anspruch 8, bei der ein Gleichrichterelement (42) parallel zu dem Widerstand (41) geschaltet ist.
  10. Halbleiterbauelementanordnung nach einem der Ansprüche 1 bis 7, bei der ein Kondensator (43) zwischen den Steueranschluss (31i) und den ersten Lastanschluss (32i) des wenigstens einen zweiten Halbleiterbauelements (3i) geschaltet ist, wobei der Kondensator (43) zusätzlich zu einer Gate-Source-Kapazität (CGS) des wenigstens einen zweiten Halbleiterbauelements (3i) vorhanden ist.
  11. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der das erste Halbleiterbauelement (2) ein n-Kanal- oder p-Kanal-Transistor ist.
  12. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei dem die zweiten Halbleiterbauelemente (31-3n) n-Kanal- oder p-Kanal-Transistoren sind.
  13. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, bei der die zweiten Halbleiterbauelemente FINFETs sind, die jeweils aufweisen: wenigstens eine Halbleiterfinne (52); ein Sourcegebiet (53), ein Bodygebiet (55) und ein Draingebiet (54), die in der wenigstens einen Halbleiterfinne angeordnet sind, wobei das Bodygebiet (55) zwischen dem Sourcegebiet (53) und dem Draingebiet (54) angeordnet ist; und eine Gateelektrode (56), die benachbart zu dem Bodygebiet (55) angeordnet ist und die durch ein Gatedielektrikum (57) dielektrisch gegenüber dem Bodygebiet (55) isoliert ist.
  14. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, die drei, vier, fünf, mehr als fünf, mehr als zehn oder mehr als zwanzig zweite Halbleiterbauelemente (31-3n) aufweist.
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