DE112013000782T5 - Halbleiteranordnung mit aktiver Driftzone - Google Patents

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Abstract

Eine Halbleiterbauelementanordnung enthält eine Halbleiterschicht und mindestens eine Reihenschaltung mit einem ersten Halbleiterbauelement und einer Vielzahl von n zweiten Halbleiterbauelementen, mit n > 1. Das erste Halbleiterbauelement weist eine Laststrecke und aktive Bauelementgebiete auf, die in die Halbleiterschicht integriert sind. Jedes zweite Halbleiterbauelement weist aktive Bauelementgebiete auf, die in die Halbleiterschicht integriert sind, und eine Laststrecke zwischen einen ersten und zweiten Lastanschluss und einem Steueranschluss. Die Laststrecken der zweiten Halbleiterbauelemente sind in Reihe geschaltet und sind in Reihe mit der Laststrecke des ersten Halbleiterbauelements geschaltet. Jedes zweite Halbleiterbauelement hat seinen Steueranschluss mit dem Lastanschluss eines der anderen zweiten Halbleiterbauelemente verbunden. Eines der zweiten Halbleiterbauelemente hat seinen Steueranschluss mit einem der Lastanschlüsse des ersten Halbleiterbauelements verbunden. Die Anordnung enthält weiterhin eine Randabschlussstruktur.

Description

  • Ausführungsbeispiele der vorliegenden Erfindung betreffen eine Halbleiteranordnung, insbesondere eine Halbleiteranordnung mit einem ersten Halbleiterbauelement und mit mehreren zweiten Halbleiterbauelementen, die in Reihe geschaltet sind.
  • Ein wichtiges Ziel bei der Entwicklung von Leistungshalbleiterbauelementen, wie etwa Leistungstransistoren oder Leistungsdioden, besteht darin, Bauelemente mit einer hohen Sperrspannungsfestigkeit, aber dennoch einem niedrigen Einschaltwiderstand (RON) und mit geringen Schaltverlusten herzustellen.
  • Leistungstransistoren enthalten üblicherweise ein Driftgebiet, das zwischen einem Bodygebiet und einem Draingebiet angeordnet und geringer dotiert ist als das Draingebiet. Der Einschaltwiderstand eines herkömmlichen Leistungstransistors hängt von der Länge des Driftgebiets in einer Stromflussrichtung und von der Dotierungskonzentration des Driftgebiets ab, wobei der Einschaltwiderstand abnimmt, wenn die Länge des Driftgebiets reduziert wird oder wenn die Dotierungskonzentration im Driftgebiet erhöht wird. Das Reduzieren der Länge des Gebiets oder das Erhöhen der Dotierungskonzentration reduziert jedoch die Sperrspannungsfestigkeit.
  • Ein möglicher Weg zum Reduzieren des Einschaltwiderstands eines Leistungstransistors mit einer gegebenen Sperrspannungsfestigkeit besteht in der Bereitstellung von Kompensationsgebieten im Driftgebiet, wobei die Kompensationsgebiete komplementär zum Driftgebiet dotiert sind. Ein weiterer möglicher Weg besteht in der Bereitstellung von Feldplatten in dem Driftgebiet, die dielektrisch von dem Driftgebiet isoliert sind und die beispielsweise mit einem Gate- oder Sourceanschluss des Transistors verbunden sind. Bei diesen Arten von Leistungstransistoren „kompensieren” die Kompensationszonen oder die Feldplatten teilweise dotierende Ladungen im Driftgebiet, wenn sich das Bauelement in seinem Aus-Zustand befindet. Dies ermöglicht die Bereitstellung einer höheren Dotierung des Driftgebiets – was den Einschaltwiderstand reduziert – ohne die Sperrspannungsfestigkeit zu reduzieren.
  • Eine Leistungsdiode (pin-Diode) enthält üblicherweise ein schwach dotiertes Drift- oder Basisgebiet zwischen einem ersten Emittergebiet von einem ersten Dotierungstyp und einem zweiten Emittergebiet von einem zweiten Dotierungstyp. Eine Leistungsdiode ist dazu ausgebildet zu sperren, wenn eine Spannung mit einer ersten Polarität (Sperrspannung) zwischen dem ersten und zweiten Emittergebiet angelegt wird, und ist dazu ausgebildet, einen Strom zu leiten, wenn eine Spannung mit einer zweiten Polarität zwischen dem ersten und zweiten Emittergebiet angelegt wird. Im leitenden Zustand jedoch wird ein Ladungsträgerplasma mit Ladungsträgern vom ersten und zweiten Typ (Ladungsträger vom p-Typ und n-Typ) im Basisgebiet generiert. Die im Basisgebiet gespeicherte Menge an Ladungsträgerplasma hängt von einer Länge des Basisgebiets ab und hängt deshalb von der Sperrspannungsfestigkeit ab, wobei die Menge an Ladungsträgerplasma zunimmt, wenn die Sperrspannungsfestigkeit zunimmt. Dieses Ladungsträgerplasma muss entfernt werden, bevor die Diode beim Anlegen einer Sperrspannung sperren kann.
  • Diese bekannten Bauelemente weisen jedoch eine hohe Ausgangskapazität auf, die zu einer Zeitverzögerung führen kann, wenn das Bauelement den Betriebszustand von einem Ein-Zustand zu einem Aus-Zustand und umgekehrt ändert. Die Aufgabe besteht somit darin, ein Leistungshalbleiterbauelement mit hoher Sperrspannungsfestigkeit, einem niedrigen Einschaltwiderstand und einer niedrigen Ausgangskapazität zur Verfügung zu stellen.
  • Diese Aufgabe wird durch Halbleiterbauelementanordnungen gemäß der Ansprüche 1 und 26 gelöst. Spezielle Ausführungsformen sind in den Unteransprüchen offenbart.
  • Ein erstes Ausführungsbeispiel der Erfindung betrifft eine Halbleiterbauelementanordnung. Die Halbleiterbauelementanordnung umfasst eine Halbleiterschicht und mindestens eine Reihenschaltung mit einem ersten Halbleiterbauelement und mit einer Vielzahl von n zweiten Halbleiterbauelementen, mit n > 1. Das erste Halbleiterbauelement weist eine Laststrecke auf und weist aktive Bauelementgebiete auf, die in die Halbleiterschicht integriert sind, wobei jedes der zweiten Halbleiterbauelemente aktive Bauelementgebiete aufweist, die in die Halbleiterschicht integriert sind, und eine Laststrecke zwischen einem ersten und einem zweiten Lastanschluss und einen Steueranschluss aufweist, wobei die zweiten Halbleiterbauelemente ihre Laststrecken in Reihe geschaltet haben und in Reihe zu der Laststrecke des ersten Halbleiterbauelements geschaltet haben, wobei jedes der zweiten Halbleiterbauelemente seinen Steueranschluss mit dem Lastanschluss eines der anderen zweiten Halbleiterbauelemente verbunden hat und eines der zweiten Halbleiterbauelemente seinen Steueranschluss mit einem der Lastanschlüsse des ersten Halbleiterbauelements verbunden hat. Die Halbleiterbauelementanordnung enthält weiterhin eine Randabschlussstruktur.
  • Ein zweites Ausführungsbeispiel betrifft ein erstes Ausführungsbeispiel der Erfindung betrifft eine Halbleiterbauelementanordnung. Die Halbleiterbauelementanordnung umfasst eine Halbleiterschicht und mindestens eine Reihenschaltung mit einem ersten Halbleiterbauelement und einer Vielzahl von n zweiten Halbleiterbauelementen, mit n > 1. Das erste Halbleiterbauelement umfasst eine Laststrecke und aktive Bauelementgebiete, die in der Halbleiterschicht integriert sind, auf, wobei jedes der zweiten Halbleiterbauelemente aktive Bauelementgebiete umfasst, die in die Halbleiterschicht integriert sind, und eine Laststrecke zwischen einem ersten und einem zweiten Lastanschluss und einen Steueranschluss umfasst, wobei die zweiten Halbleiterbauelemente ihre Laststrecken in Reihe geschaltet haben und in Reihe zu der Laststrecke des ersten Halbleiterbauelements geschaltet haben, wobei jedes der zweiten Halbleiterbauelemente seinen Steueranschluss mit dem Lastanschluss eines der anderen zweiten Halbleiterbauelemente verbunden hat und eines der zweiten Halbleiterbauelemente seinen Steueranschluss mit einem der Lastanschlüsse des ersten Halbleiterbauelements verbunden hat. Das aktive Bauelementgebiet des ersten Halbleiterbauelements umgibt die aktiven Bauelementgebiete der zweiten Halbleiterbauelemente in einer horizontalen Ebene der Halbleiterschicht.
  • Bezugnehmend auf die Zeichnungen werden nun Beispiele erläutert. Die Zeichnungen dienen der Veranschaulichung des Grundprinzips, so dass nur zum Verständnis des Grundprinzips erforderliche Aspekte dargestellt werden. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen bezeichnen die gleichen Bezugszeichen gleiche Merkmale.
  • 1 zeigt eine Halbleiteranordnung mit einem als Transistor ausgebildeten ersten Halbleiterbauelement und mit mehreren Halbleiterbauelementen, die miteinander in Reihe geschaltet sind und in Reihe mit dem ersten Halbleiterbauelement geschaltet sind.
  • 2 zeigt die Anwendung einer Halbleiteranordnung von 1 als elektronischer Schalter zum Schalten einer Last.
  • 3 zeigt eine Halbleiteranordnung mit einem als Diode ausgebildeten ersten Halbleiterbauelement und mit mehreren zweiten Halbleiterbauelementen, die miteinander in Reihe geschaltet sind und in Reihe mit dem ersten Halbleiterbauelement geschaltet sind.
  • 4 zeigt schematisch eine Draufsicht auf einen Halbleiterkörper, in dem eine Halbleiteranordnung gemäß einem ersten Ausführungsbeispiel mit einem ersten Halbleiterbauelement und mit mehreren zweiten Halbleiterbauelementen ausgebildet ist.
  • 5 zeigt schematisch eine Draufsicht auf einen Halbleiterkörper, in dem eine Halbleiteranordnung gemäß einem zweiten Ausführungsbeispiel mit einem ersten Halbleiterbauelement und mit mehreren zweiten Halbleiterbauelementen ausgebildet ist.
  • 6 zeigt eine Draufsicht auf eine Randabschlussstruktur gemäß einem ersten Ausführungsbeispiel.
  • 7 zeigt eine vertikale Querschnittsansicht der Randabschlussstruktur von 6.
  • 8 zeigt eine Draufsicht auf eine Randabschlussstruktur gemäß einem zweiten Ausführungsbeispiel.
  • 9 zeigt eine vertikale Querschnittsansicht der Randabschlussstruktur von 8.
  • 10 zeigt eine Draufsicht auf eine Randabschlussstruktur gemäß einem dritten Ausführungsbeispiel.
  • 11 zeigt eine Draufsicht auf eine Randabschlussstruktur gemäß einem vierten Ausführungsbeispiel.
  • 12 zeigt eine vertikale Querschnittsansicht der Randabschlussstruktur von 11.
  • 13 zeigt eine vertikale Querschnittsansicht einer Randabschlussstruktur gemäß einem fünften Ausführungsbeispiel.
  • 14 zeigt eine vertikale Querschnittsansicht einer Randabschlussstruktur gemäß einem weiteren Ausführungsbeispiel.
  • 15, die 15A bis 15C umfasst, zeigt eine erstes Ausführungsbeispiel eines als ein FINFET ausgebildeten Halbleiterbauelements.
  • 16, die 16A bis 16C umfasst, zeigt ein zweites Ausführungsbeispiel eines als ein FINFET ausgebildeten zweiten Halbleiterbauelements.
  • 17 zeigt eine vertikale Querschnittsansicht eines Halbleiterkörpers gemäß einem ersten Ausführungsbeispiel, in dem ein erstes Halbleiterbauelement und mehrere zweite Halbleiterbauelemente in einer Halbleiterfinne ausgebildet sind.
  • 18 zeigt eine vertikale Querschnittsansicht eines Halbleiterkörpers gemäß einem zweiten Ausführungsbeispiel, in dem ein erstes Halbleiterbauelement und mehrere zweite Halbleiterbauelemente in einer Halbleiterfinne ausgebildet sind.
  • 19 zeigt eine Draufsicht auf einen Halbleiterkörper gemäß einem dritten Ausführungsbeispiel, in dem ein erstes Halbleiterbauelement und mehrere zweite Halbleiterbauelemente, die jeweils mehrere FINFET-Zellen umfassen, ausgebildet sind.
  • 20 zeigt eine vertikale Querschnittsansicht eines zweiten Halbleiterbauelements mit mehreren parallel geschalteten FINFET-Zellen.
  • 21, die 21A bis 21C enthält, zeigt ein weiteres Ausführungsbeispiel eines zweiten Halbleiterbauelements mit mehreren parallel geschalteten FINFET-Zellen.
  • 22 zeigt zwei in Reihe geschaltete Halbleiterbauelemente von dem in 21 dargestellten Typ,.
  • 23 zeigt ein weiteres Ausführungsbeispiel einer Halbleiterbauelementanordnung mit einem ersten Halbleiterbauelement und mehreren zweiten Halbleiterbauelementen, die in einem Halbleiterkörper integriert sind.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt werden, in denen die Erfindung praktiziert werden kann.
  • 1 zeigt ein erstes Ausführungsbeispiel einer Halbleiteranordnung 1, die ein erstes Halbleiterbauelement 2 und mehrere zweite Halbleiterbauelemente 3 1–3 n enthält. Das erste Halbleiterbauelement 2 weist eine Laststrecke zwischen einem ersten Lastanschluss 22 und einem zweiten Lastanschluss 23 auf und kann einen Ein-Zustand annehmen, in dem die Laststrecke einen Strom leitet, oder einen Aus-Zustand, in dem die Lastsrecke sperrt. Das erste Halbleiterbauelement 2 gemäß 1 ist als ein Transistor ausgebildet und enthält weiterhin einen Steueranschluss 21. Insbesondere ist das erste Halbleiterbauelement 2 gemäß 1 als ein MOSFET ausgebildet, bei dem der Steueranschluss 21 ein Gateanschluss ist und der erste und zweite Lastanschluss 22, 23 ein Source- bzw. Drainanschluss sind.
  • In 1 sowie in den folgenden Figuren bezeichnet die Bezugszahl „3” gefolgt von einem tiefgestellten Index, die einzelnen zweiten Halbleiterbauelemente. Gleiche Teile der einzelnen zweiten Halbleiterbauelemente, wie etwa Steueranschlüsse und Lastanschlüsse, weisen das gleiche Bezugszeichen auf, gefolgt von einem tiefgestellten Index. Beispielsweise bezeichnet 3 1 ein erstes der zweiten Halbleiterbauelemente, das einen Steueranschluss 31 1 und einen ersten und zweiten Lastanschluss 32 1, 33 1 aufweist. Wenn nachfolgend auf ein willkürliches der zweiten Halbleiterbauelemente oder auf die mehreren der zweiten Halbleiterbauelemente Bezug genommen wird und wenn keine Differenzierung zwischen den einzelnen zweiten Halbleiterbauelementen erforderlich ist, werden Bezugszahlen 3, 31, 32, 33 ohne Indizes verwendet, um die zweiten Halbleiterbauelemente und ihre einzelnen Teile zu bezeichnen.
  • Die zweiten Halbleiterbauelemente 3 sind bei dem in 1 dargestellten Ausführungsbeispiel als Transistoren ausgebildet und werden nachfolgend als zweite Transistoren bezeichnet. Jeder der zweiten Transistoren 3 weist einen Steueranschluss 31 und eine Laststrecke zwischen einem ersten Lastanschluss 32 und einem zweiten Lastanschluss 33 auf. Die Laststrecken 32–33 der zweiten Halbleiterbauelemente sind miteinander in Reihe geschaltet, so dass der erste Lastanschluss eines zweiten Transistors mit dem zweiten Lastanschluss eines benachbarten zweiten Transistors verbunden ist. Weiterhin sind die Laststrecken der zweiten Transistoren 3 mit der Laststrecke 22–23 des ersten Halbleiterbauelements 2 in Reihe geschaltet, so dass das erste Halbleiterbauelement 2 und die mehreren zweiten Transistoren 3 eine kaskodenartige Schaltung bilden.
  • Bezugnehmend auf 1 gibt es n zweite Transistoren 3, mit n > 1. Von diesen n zweiten Transistoren 3 ist ein erster der zweiten Transistoren 3 1 der zweite Transistor, der am nächsten zu dem ersten Halbleiterbauelement 2 in der Reihenschaltung mit den n zweiten Transistoren 3 angeordnet ist und dessen Laststrecke 32 1–33 1 direkt mit der Laststrecke 22–23 des ersten Halbleiterbauelements 2 verbunden ist. Ein n-ter der zweiten Transistoren 3 n ist der zweite Transistor, der am weitesten weg von dem ersten Halbleiterbauelement 2 in der Reihenschaltung mit den n zweiten Transistoren 3 angeordnet ist. Bei dem in 1 dargestellten Ausführungsbeispiel gibt es n = 4 zweite Transistoren 3. Dies ist jedoch nur ein Beispiel, die Anzahl n von zweiten Transistoren 3 kann willkürlich gewählt werden, nämlich in Abhängigkeit von einer gewünschten Sperrspannungsfestigkeit der Halbleiterbauelementanordnung 1. Dies wird hier nachfolgend ausführlicher erläutert.
  • Jedes der zweiten Halbleiterbauelemente 3 hat seinen Steueranschluss 31 an einen der Lastanschlüsse eines anderen der zweiten Halbleiterbauelemente 3 oder an einen der Lastanschlüsse des ersten Halbleiterbauelements 2 angeschlossen. Bei dem in 1 dargestellten Ausführungsbeispiel ist der Steueranschluss 31 1 des ersten zweiten Transistors 3 1 mit dem ersten Lastanschluss 22 des ersten Halbleiterbauelements 2 verbunden. Die Steueranschlüsse 31 2–31 n jedes der anderen zweiten Transistoren 3 2–3 n sind mit dem ersten Lastanschluss 32 1–32 n-1, des zweiten Transistors verbunden, der sich in der Reihenschaltung in der Richtung des ersten Halbleiterbauelements 2 benachbart befindet. Zu Erläuterungszwecken sei angenommen, dass 3 i einer der zweiten Transistoren 3 2–3 n außer dem ersten Transistor 3 1 ist. In diesem Fall ist der Steueranschluss 31 i dieses zweiten Transistors (oberer zweiter Transistors) 3 i mit dem ersten Lastanschluss 32 i-1 eines benachbarten zweiten Transistors (unterer zweiten Transistors) 3 i-1 verbunden. Der erste Lastanschluss 32 i-1, mit dem der Steueranschluss 31 i des oberen zweiten Transistors 3 i verbunden ist, ist nicht direkt mit einem der Lastanschlüsse 23 i, 33 i dieses oberen zweiten Transistors 3 i verbunden. Gemäß einem weiteren Ausführungsbeispiel (nicht dargestellt) ist ein Steueranschluss 31 i eines zweiten Transistors 3 i nicht mit dem ersten Lastanschluss 31 i-1 dieses zweiten Transistors 3 i-1 verbunden, der direkt mit dem zweiten Transistor 3 i verbunden ist, ist aber mit dem Lastanschluss 32 i-k eines zweiten Transistors 3 i-k verbunden, mit k > 1, der weiter weg von dem Transistor ist. Falls beispielsweise k = 2, ist der Steueranschluss 31 i des zweiten Transistors 3 i mit dem ersten Lastanschluss 32 i-2 des zweiten Transistors 3 i-2 verbunden, der zwei zweite Transistoren in der Richtung des ersten Halbleiterbauelements 2 in der Reihenschaltung von dem zweiten Transistor 3 i entfernt ist.
  • Bezugnehmend auf 1 können das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 als MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistor) ausgebildet sein. Jeder dieser MOSFETs weist einen Gateanschluss als Steueranschluss 21, 31, einen Sourceanschluss als einen ersten Lastanschluss und einen Drainanschluss als einen zweiten Lastanschluss 22, 32 auf. MOSFETs sind spannungsgesteuerte Bauelemente, die durch die zwischen dem Gate- und Sourceanschluss (dem Steueranschluss und dem ersten Lastanschluss) angelegte Spannung gesteuert werden können. Somit wird bei der in 1 dargestellten Anordnung der erste der zweiten Transistoren 3 1 durch eine Spannung gesteuert, die der Laststreckenspannung des ersten Halbleiterbauelements 2 entspricht, und die anderen zweiten Transistoren 3 i werden durch die Laststreckenspannung mindestens eines zweiten Transistors 3 i-1 oder 3 i-2 gesteuert. Die „Laststreckenspannung” eines MOSFET ist die Spannung zwischen den ersten und zweiten Lastanschlüssen (Drain- und Sourceanschlüssen) dieses MOSFET.
  • Bei dem in 1 dargestellten Ausführungsbeispiel ist das erste Halbleiterbauelement 2 ein selbstsperrender Transistor (Anreicherungstransistor), während die zweiten Transistoren 3 selbstleitende Transistoren (Verarmungstransistoren) sind. Dies ist jedoch nur ein Beispiel. Jedes des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 kann als ein selbstleitender Transistor oder als ein selbstsperrender Transistor ausgebildet werden. Die einzelnen Transistoren können als Transistoren vom n-Typ oder als Transistoren vom p-Typ ausgebildet werden.
  • Das Realisieren des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 als MOSFETs ist nur ein Beispiel. Jeder Typ von Transistor kann zum Realisieren des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 verwendet werden, wie etwa ein MOSFET, ein MISFET (Metal-Insulator-Semiconductor Field-Effect Transistor), ein MESFET (Metal Semiconductor Field-Effect Transistor), ein IGBT (Insulated Gate Bipolar Transistor), ein JFET (Junction Gate Field-Effect Transistor), ein FINFET (Finnen-FET), ein Nanoröhrenbauelement, ein HEMT (High Electron Mobility Transistor) usw. Unabhängig von der Art von Bauelement, die zum Realisieren des ersten Halbleiterbauelements 2 und der zweiten Halbleiterbauelemente 3 verwendet wird, sind diese Bauelemente derart geschaltet, dass jeder der zweiten Transistoren 3 durch die Laststreckenspannung mindestens eines anderen zweiten Transistors 3 oder des ersten Halbleiterbauelements 2 in der Reihenschaltung gesteuert wird.
  • Die Halbleiterbauelementanordnung 1 mit dem als Transistor ausgebildeten ersten Halbleiterbauelement 2 und den zweiten Transistoren 3 kann durch Anlegen einer geeigneten Ansteuerspannung an das erste Halbleiterbauelement 2 wie ein herkömmlicher Transistor ein- und ausgeschaltet werden. Der Steueranschluss 21 des ersten Halbleiterbauelements 2 bildet einen Steueranschluss 11 der Gesamtanordnung 1, und der erste Lastanschluss 21 des ersten Halbleiterbauelements 2 und der zweite Lastanschluss des n-ten zweiten Transistors 3 n bilden den ersten bzw. zweiten Lastanschluss 12, 13 der Gesamtanordnung 1.
  • 2 zeigt die Verwendung der Halbleiterbauelementanordnung 1 als ein elektronischer Schalter zum Schalten einer Last Z. Die Laststrecke der Halbleiteranordnung 1, die eine Strecke zwischen dem ersten und zweiten Lastanschluss 12, 13 ist, ist mit der Last in Reihe geschaltet. Die Reihenschaltung mit der Halbleiterbauelementanordnung 1 und der Last Z ist zwischen Anschlüsse für ein erstes (positives) und ein zweites (negatives) Versorgungspotential V+, GND geschaltet.
  • Das Funktionsprinzip der Halbleiteranordnung 1 wird nachfolgend erläutert. Nur zu Erläuterungszwecken wird angenommen, dass das erste Halbleiterbauelement 2 als ein Anreicherungs-MOSFET vom n-Typ ausgebildet ist, dass die zweiten Transistoren 3 als Verarmungs-MOSFETs vom n-Typ oder JFETs vom n-Typ ausgebildet sind und dass die einzelnen Bauelemente 2, 3 so geschaltet sind, wie in 1 dargestellt. Das Grundfunktionsprinzip gilt jedoch auch für Halbleiterbauelementanordnungen, die mit anderen Arten von ersten und zweiten Halbleiterbauelementen realisiert sind.
  • Es ist allgemein bekannt, dass Verarmungs-MOSFETs oder JFETs, die zum Realisieren der zweiten Transistoren 3 verwendet werden können, Halbleiterbauelemente sind, die sich in einem Ein-Zustand befinden, wenn eine Ansteuerspannung (Gate-Source-Spannung) von etwa null angelegt wird, während sich MOSFETs oder JFETs in einem Aus-Zustand befinden, wenn der Betrag der Ansteuerspannung über einer Abschnürspannung des Bauelements liegt. Die „Ansteuerspannung” ist die Spannung zwischen dem Gateanschluss und dem Sourceanschluss des Bauelements. Bei einem MOSFET oder JFET vom n-Typ ist die Abschnürspannung eine negative Spannung, während die Abschnürspannung bei einem MOSFET oder JFET vom p-Typ eine positive Spannung ist.
  • Wenn eine (positive) Spannung zwischen dem zweiten und ersten Lastanschluss 13, 12 angelegt wird und wenn das erste Halbleiterbauelement 2 durch Anlegen eines geeigneten Ansteuerpotentials an den Steueranschluss 11 eingeschaltet wird, leitet der 1. zweite Transistor 3 1 (ist in einem Ein-Zustand), der Betrag der Spannung über der Laststrecke 22–23 des ersten Halbleiterbauelements 2 ist zu niedrig, um den 1. zweiten Transistor 3 1 abzuschnüren. Folglich beginnt auch der durch die Laststreckenspannung des 1. zweiten Transistors 3 1 gesteuerte 2. Transistor 3 2 zu leiten usw. Mit anderen Worten: Es leiten schließlich das erste Halbleiterbauelement 2 und jeder der zweiten Transistoren 3, so dass sich die Halbleiteranordnung 1 in einem Ein-Zustand befindet. Wenn sich die Halbleiteranordnung 1 in einem Ein-Zustand befindet und wenn das Halbleiterbauelement 2 abgeschaltet ist, steigt der Spannungsabfall über der Laststrecke des ersten Halbleiterbauelements 2, so dass der 1. zweite Transistor 3 1 abzuschalten beginnt, wenn der Betrag der Laststreckenspannung des ersten Halbleiterbauelements 2 die Abschnürspannung des 1. der zweiten Transistoren 3 erreicht. Wenn eine positive Spannung zwischen dem zweiten Lastanschluss 13 und dem ersten Lastanschluss 12 der Gesamtanordnung 1 angelegt wird, ist die Spannung zwischen dem zweiten Lastanschluss 23 und dem ersten Lastanschluss 22 des ersten Halbleiterbauelements 2 ebenfalls eine positive Spannung, wenn das erste Halbleiterbauelement 2 abschaltet. In diesem Fall ist die Gate-Source-Spannung des 1. zweiten Transistors 3 1 eine zum Abschnüren dieses Transistors 3 1 geeignete negative Spannung.
  • Wenn der 1. zweite Transistor 3 1 abgeschaltet wird, steigt der Spannungsabfall über seiner Laststrecke an so, dass der 2. zweite Transistor 3 2 abgeschaltet wird, was wiederum den 3. zweiten Transistor 3 3 abschaltet usw., bis jeder der zweiten Transistoren 3 abgeschaltet ist und sich die Halbleiterbauelementanordnung 1 schließlich in einem stabilen Aus-Zustand befindet. Die zwischen dem zweiten und ersten Anschluss 13 und 12 angelegte externe Spannung schaltet so viele der zweiten Transistoren vom Ein-Zustand in den Aus-Zustand, wie erforderlich ist, um die externe Spannung über das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 zu verteilen. Beim Anlegen einer niedrigen externen Spannung befinden sich einige zweite Transistoren 3 immer noch im Ein-Zustand, während sich andere im Aus-Zustand befinden. Die Anzahl an zweiten Transistoren 3, die sich im Aus-Zustand befinden, steigt mit der externen Spannung. Wenn eine hohe externe Spannung angelegt wird, die sich im Bereich der Sperrspannungsfestigkeit der Gesamthalbleiterbauelementanordnung 1 befindet, sind somit das erste Halbleiterbauelement 2 und jeder der zweiten Transistoren im Aus-Zustand.
  • Wenn sich die Halbleiterbauelementanordnung 1 in einem Aus-Zustand befindet und wenn das erste Halbleiterbauelement 2 eingeschaltet wird, nimmt der Spannungsabfall über der Laststrecke des ersten Halbleiterbauelements 2 ab, so dass er den 1. zweite Transistor 3 1 einschaltet, der wiederum den 2. zweiten Transistor 3 2 einschaltet usw. Dies geht weiter, bis wieder jeder der zweiten Transistoren 3 eingeschaltet ist.
  • Die Schaltzustände der mit dem ersten Halbleiterbauelement 2 in Reihe geschalteten zweiten Transistoren 3 hängen von dem Schaltzustand des ersten Halbleiterbauelements 2 ab und folgen dem Schaltzustand des ersten Halbleiterbauelements 2. Somit wird der Schaltzustand der Halbleiteranordnung 1 durch den Schaltzustand des ersten Halbleiterbauelements 2 definiert. Die Halbleiteranordnung 1 befindet sich in einem Ein-Zustand, wenn sich das erste Halbleiterbauelement 2 in einem Ein-Zustand befindet, und die Halbleiteranordnung 1 befindet sich in einem Aus-Zustand, wenn sich das erste Halbleiterbauelement 2 in einem Aus-Zustand befindet.
  • Die Halbleiteranordnung 1 weist einen geringen Widerstand zwischen dem ersten und zweiten Lastanschluss 12, 13 auf, wenn sie sich in einem Ein-Zustand befindet, und weist einen hohen Widerstand zwischen dem ersten und zweiten Lastanschluss 12, 13 auf, wenn sie sich in einem Aus-Zustand befindet. Im Aus-Zustand entspricht ein ohmscher Widerstand zwischen dem ersten und zweiten Lastanschluss 12, 13 der Summe der Einschaltwiderstände RON des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3. Eine Sperrspannungsfestigkeit, die die größte Spannung ist, die zwischen dem ersten und zweiten Lastanschluss 12, 13 angelegt werden kann, wenn sich die Halbleiteranordnung 1 in einem Aus-Zustand befindet, bevor ein Lawinendurchbruch einsetzt, entspricht der Summe der Sperrspannungsfestigkeiten des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3. Das erste Halbleiterbauelement 2 und die einzelnen zweiten Transistoren 3 können relativ geringe Sperrspannungsfestigkeiten wie etwa Sperrspannungsfestigkeiten zwischen 3 V und 50 V aufweisen. In Abhängigkeit von der Anzahl n zweiter Transistoren 3 kann jedoch eine hohe Gesamtsperrspannungsfestigkeit bis zu mehreren 100 V, wie etwa 600 V oder mehr, erhalten werden.
  • Die Sperrspannungsfestigkeit und der Einschaltwiderstand der Halbleiteranordnung 1 sind durch die Sperrspannungsfestigkeiten des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 bzw. durch die Einschaltwiderstände des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 definiert. Wenn wesentlich mehr als zwei zweite Transistoren 3 realisiert sind (n >> 2), wie beispielsweise mehr als 5, mehr als 10 oder sogar mehr als 20 zweite Transistoren 3 realisiert sind, werden die Sperrspannungsfestigkeit und der Einschaltwiderstand der Halbleiteranordnung 1 hauptsächlich durch die Anordnung 30 mit den zweiten Transistoren 3 definiert. Die Gesamthalbleiteranordnung 1 kann wie ein herkömmlicher Leistungstransistor betrieben werden, wobei in einem herkömmlichen Leistungstransistor ein integriertes Driftgebiet hauptsächlich den Einschaltwiderstand und die Sperrspannungsfestigkeit definiert. Somit besitzt die Anordnung 30 mit den zweiten Transistoren 3 eine Funktion, die äquivalent dem Driftgebiet in einem herkömmlichen Leistungstransistor ist. Die Anordnung 30 mit den zweiten Transistoren 30 wird deshalb auch als aktives Driftgebiet (ADR) oder aktive Driftzone (ADZ) bezeichnet. Die Gesamthalbleiterbauelementanordnung 1 von 1 kann als ADR-Transistor (ADZ-Transistor) oder als ADRFET (ADZFET) bezeichnet werden, wenn das erste Halbleiterbauelement 2 als ein MOSFET ausgebildet ist.
  • Wenn sich die Halbleiteranordnung 1 in einem Aus-Zustand befindet, wird die zwischen dem ersten und zweiten Lastanschluss 12, 13 angelegte Spannung derart verteilt, dass ein Teil dieser Spannung über der Laststrecke 22–23 des ersten Halbleiterbauelements 2 abfällt, während andere Teile dieser Spannung an den Laststrecken der zweiten Transistoren 3 abfallen. Es kann jedoch Fälle geben, wo es keine gleiche Verteilung dieser Spannung über die zweiten Transistoren 3 gibt. Stattdessen können jene zweiten Transistoren 3, die sich näher an dem ersten Halbleiterbauelement 2 befinden, eine höhere Spannungsbelastung aufweisen als jene zweiten Transistoren 3, die von dem ersten Halbleiterbauelement 2 weiter entfernt sind.
  • Um die Spannung gleichmäßiger über die zweiten Transistoren 3 zu verteilen, umfasst die Halbleiteranordnung 1 optional Spannungsbegrenzungsmittel 10 1–10 n, die dazu ausgebildet sind, die Spannung an den Laststrecken der zweiten Transistoren 3 zu begrenzen oder zu klemmen. Optional ist auch ein Klemmelement 10 0 parallel zu der Laststrecke (zwischen den Source- und Drainanschluss) des ersten Halbleiterbauelements 2 geschaltet. Die Spannungsklemmmittel 10 0–10 n können auf viele unterschiedliche Weisen realisiert sein. Nur zu Veranschaulichungszwecken können die in 1 dargestellten Klemmmittel 10 0–10 n Zenerdioden 10 0–10 n beinhalten, wobei jede Zenerdiode 10 0–10 n parallel zu der Laststrecke eines der zweiten Transistoren 3 und optional dem ersten Halbleiterbauelement 2 geschaltet ist.
  • Statt der Zenerdioden 10 0–10 n können auch Tunneldioden, pin-Dioden, Lawinendioden oder dergleichen verwendet werden. Gemäß einer nicht dargestellten weiteren Ausführungsform sind die einzelnen Klemmelemente 10 0–10 n als Transistoren ausgebildet, beispielsweise als MOSFETs vom p-Typ, wenn die zweiten Transistoren 3 MOSFETs vom n-Typ sind. Der Gateanschluss jedes dieser Klemm-MOSFETs ist mit seinem Drainanschluss verbunden, und die Laststrecke (die Drain-Source-Strecke) jedes MOSFET ist parallel zu der Laststrecke eines zweiten Transistors 3 geschaltet.
  • Die einzelnen Klemmelemente, wie etwa die in 1 dargestellten Zenerdioden 10 0–10 n, können in der gleichen Halbleiterschicht oder dem gleichen Halbleiterkörper wie das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 integriert sein. Diese Klemmelemente könnten jedoch auch als externe Bauelemente ausgebildet sein, die außerhalb des Halbleiterkörpers angeordnet sind.
  • 3 zeigt ein weiteres Ausführungsbeispiel einer Halbleiterbauelementanordnung 1. Bei der Anordnung von 3 ist das erste Halbleiterbauelement 2 als eine Diode mit einem den ersten Lastanschluss 12 bildenden Anodenanschluss und einem einen zweiten Lastanschluss bildenden Kathodenanschluss ausgebildet. Das Funktionsprinzip der Halbleiteranordnung 1 von 3 entspricht dem Funktionsprinzip der Halbleiteranordnung 1 von 1 mit dem Unterschied, dass ein Ein-Zustand (in Durchlassrichtung vorgespannter Zustand) und ein Aus-Zustand (in Sperrrichtung vorgespannter Zustand) der Diode nicht über einen Steueranschluss gesteuert werden können (wie bei dem Transistor nach 1), sondern durch die Polarität der zwischen dem zweiten und ersten Lastanschluss 23, 22 angelegten Spannung gesteuert werden. Die Halbleiteranordnung 1 von 3 befindet sich bei Implementierung mit einem Verarmungs-MOSFET vom n-Typ oder einem JFET vom n-Typ als den zweiten Transistoren 3 in einem Ein-Zustand, wenn eine positive Spannung zwischen dem ersten und zweiten Lastanschluss 13, 12 der Halbleiteranordnung 1 angelegt wird, und die Halbleiteranordnung 1 von 3 befindet sich in einem Aus-Zustand, wenn eine negative Spannung zwischen dem ersten und zweiten Lastanschluss 13, 12 der Halbleiteranordnung 1 angelegt wird. Alles andere, was Bezugnehmend auf die Halbleiteranordnung 1 von 1 erläutert wurde, gilt für die Halbleiteranordnung 1 mit der Diode 2 von 3 entsprechend. Die Halbleiteranordnung 1 mit der Diode gemäß 3 kann wie eine herkömmliche (Hochspannungs-)Diode verwendet werden.
  • Wenn nachfolgend keine Unterscheidung zwischen dem ersten Halbleiterbauelement 2 und den zweiten Halbleiterbauelementen (zweiten Transistoren) 3 erforderlich ist, werden das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 einfach als „Bauelemente” bezeichnet. Diese Bauelemente 2, 3 sind in einem herkömmlichen Halbleiterkörper 100 realisiert. Dies ist in 4 schematisch dargestellt.
  • 4 zeigt schematisch eine Draufsicht auf eine Halbleiterschicht oder einen Halbleiterkörper 100, in der/dem aktive Bauelementgebiete, wie etwa Source- und Draingebiete, des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 integriert sind. Die Halbleiterschicht 100, in der die aktiven Bauelementgebiete ausgebildet sind, kann Teil eines Halbleiterkörpers sein oder kann einen Halbleiterkörper bilden. Gemäß einem weiteren Ausführungsbeispiel ist die Halbleiterschicht 100 Teil eines SOI-(Silicon on Insulator)-Substrats.
  • Gebiete des Halbleiterkörpers 100, in denen aktive Bauelementgebiete dieser Bauelemente 2, 3 integriert sind, sind schematisch als Rechtecke dargestellt. Dies ist jedoch nur ein Beispiel. Die spezifische Form dieser Gebiete hängt von der Realsierung der einzelnen Bauelemente 2, 3 ab. Die aktiven Gebiete der einzelnen Bauelemente 2, 3 können voneinander entfernt sein oder können durch Isolationsgebiete voneinander isoliert sein. Der Abstand zwischen den in 4 dargestellten einzelnen Bauelementen ist nicht maßstabsgetreu. Die aktiven Bauelementgebiete der einzelnen Bauelemente sind so zusammengeschaltet, wie in 1 und 3 dargestellt. Verbindungsleitungen, die die einzelnen Bauelemente zusammenschalten, können in einer Verdrahtungsanordnung über dem Halbleiterkörper 100 ausgebildet sein und sind in 4 nicht dargestellt. Die Verdrahtungsanordnung kann wie eine herkömmliche Verdrahtungsanordnung zum Zusammenschalten von Halbleiterbauelementen in einem Halbleiterkörper ausgebildet sein und kann mehrere Metallisierungsschichten und Vias enthalten. Solche Verdrahtungsanordnungen sind allgemein bekannt, so dass diesbezüglich keine weiteren Erläuterungen erforderlich sind.
  • In 4 sind weiterhin der erste und zweite Lastanschluss 12, 13 schematisch dargestellt. Gemäß einem Ausführungsbeispiel ist der zweite Lastanschluss 13 der Drainanschluss des n-ten zweiten Transistors 3 n, und der erste Lastanschluss 12 ist der Anodenanschluss des ersten Halbleiterbauelements 2, wenn es als Diode ausgebildet ist, oder ist der Sourceanschluss des ersten Halbleiterbauelements 2, wenn es als Transistor ausgebildet ist.
  • Die einzelnen Bauelemente liegen im Wesentlichen auf einer Linie, so dass der erste und zweite Lastanschluss 12, 13 in einer lateralen Richtung des Halbleiterkörpers 100 beabstandet sind. Wenn sich die Halbleiterbauelementanordnung 1 in einem Aus-Zustand befindet und wenn eine Spannung an die Lastanschlüsse 12, 13 angelegt wird, fällt die angelegte Spannung über der Reihenschaltung mit den einzelnen Bauelementen 2, 3 ab. Bezugnehmend auf die oben gemachte Erläuterung hängt die Sperrspannungsfestigkeit der Halbleiterbauelementanordnung 1 von der Sperrspannungsfestigkeit der einzelnen Bauelemente 2, 3 ab. Da die einzelnen Bauelemente 2, 3 in einem Halbleiterkörper 100 ausgebildet sind, gibt es nicht nur einen Weg für einen Spannungsabfall zwischen dem ersten und zweiten Lastanschluss 12, 13 durch die Reihenschaltung mit den einzelnen Bauelementen 2, 3, sondern es gibt auch einen Weg für das elektrische Feld zwischen dem ersten und zweiten Lastanschluss 12, 13 durch jene Gebiete außerhalb der aktiven Gebiete der einzelnen Bauelemente 2, 3 der Halbleiterbauelementanordnung 1 des Halbleiterkörpers 100, die an die Gebiete angrenzen, in denen aktive Gebiete der Bauelemente 2, 3 ausgebildet sind.
  • In diesen äußeren Gebieten, die an die aktiven Gebiete der Bauelemente 2, 3 angrenzen, umfasst der Halbleiterkörper 100 einen Randabschluss 4, der in 4 nur schematisch dargestellt ist. Der Randabschluss 4 reicht von dem ersten Lastanschluss 12 (und dem aktiven Bauelementgebiet, mit dem er verbunden ist) zu dem zweiten Lastanschluss 13 (und dem aktiven Bauelementgebiet, mit dem er verbunden ist) entlang der Reihenschaltung mit den einzelnen Bauelementen 2, 3.
  • Nachfolgend wird eine Richtung, in der die einzelnen Bauelemente 2, 3 in einer Linie liegen, als eine Längsrichtung bezeichnet. Das erste Halbleiterbauelement 2 befindet sich an einem ersten Längsende einer Struktur mit den aktiven Gebieten der einzelnen Bauelemente 2, 3, und der n-te Transistor 3 n befindet sich an einem zweiten Längsende. Bezugnehmend auf 4 kann sich der Randabschluss 4 entlang beider Längsseiten dieser Struktur und um das zweite Längsende herum erstrecken.
  • 5 zeigt schematisch ein weiteres Ausführungsbeispiel zum Realisieren einer Halbleiterbauelementanordnung 1 mit einem ersten Halbleiterbauelement 2 und mit einer Vielzahl von n zweiten Transistoren 3 in einem Halbleiterkörper 100. Bei diesem Ausführungsbeispiel enthält die Halbleiterbauelementanordnung 1 zwei Reihenschaltungen 1 I, 1 II, wobei jede Reihenschaltung ein erstes Halbleiterbauelement 2 und n zweite Transistoren 3 I...n enthält. Weiterhin enthält jede Reihenschaltung einen ersten Lastanschluss 12 I, 12 II und einen zweiten Lastanschluss 13 I, 13 II. Gemäß einem Ausführungsbeispiel sind die zweiten Lastanschlüsse 13 I, 13 II elektrisch verbunden, und die ersten Lastanschlüsse 12 I, 12 II sind elektrisch verbunden, so dass die beiden Reihenschaltungen 1 I, 1 II parallel geschaltet sind. Beim Betrieb der Halbleiterbauelementanordnung 1 sind die Spannungen an jeder der beiden Reihenschaltungen 1 I, 1 II identisch.
  • Die aktiven Bauelementgebiete der einzelnen Bauelemente 2, 3 sind derart in dem Halbleiterkörper 100 integriert, dass die aktiven Bauelementgebiete der n-ten Transistoren 3 n in den Reihenschaltungen 1 I, 1 II benachbart sind, und derart, dass die zweiten Längsenden (jene Enden, wo sich die n-ten zwei Transistoren 3 n befinden) der Strukturen mit den aktiven Gebieten der einzelnen Bauelemente 2, 3 benachbart sind, während die ersten Längsenden in einer lateralen Richtung des Halbleiterkörpers 100 entfernt sind. Bei dieser Ausführungsform enthält die Randabschlussstruktur eine erste Teilstruktur 4 1, die entlang einer Längsseite der Struktur mit den aktiven Gebieten der einzelnen Bauelemente 2, 3 angeordnet ist, und eine zweiten Teilstruktur 4 2, die entlang einer zweiten Längsseite der Struktur angeordnet ist. Die erste und zweite Teilstruktur 4 1, 4 2 sind identisch, aber achsensymmetrisch relativ zu einer Linie, die senkrecht zu einer Linie verläuft, entlang derer die aktiven Gebiete der einzelnen Transistoren 2, 3 1–3 n zwischen den Lastanschlüssen 12 I, 12 II, 13 I, 13 II angeordnet sind, so dass nachfolgend nur eine dieser Teilstrukturen ausführlich erläutert wird. Wie die in 4 dargestellte Randabschlussstruktur 4 erstrecken sich die Teilstrukturen 4 1, 4 2 von 5 nicht um die ersten Längsenden herum.
  • 6 zeigt schematisch ein erstes Ausführungsbeispiel einer 4 1 der Randabschlussstrukturen. 6 zeigt schematisch eine Draufsicht auf den Halbleiterkörper 100. Neben der Randabschlussstruktur 4 1 sind jene Gebiete des Halbleiterkörpers 100, in denen aktive Gebiete der einzelnen Bauelemente 2, 3 und die ersten Lastanschlüsse 21, 31 1, 31 2, 31 n der einzelnen Bauelement, schematisch dargestellt.
  • Der Halbleiterkörper 100 weist eine Grunddotierung von einem Leitfähigkeitstyp zumindest in jenen Gebieten auf, in denen die Randabschlussstruktur 4 1 ausgebildet ist, oder ist intrinsisch. In den Figuren bezeichnet die Bezugszahl 40 jene Gebiete des Halbleiterkörpers 100, die die Grunddotierung 40 aufweisen. Gemäß einem Ausführungsbeispiel ist der Typ der Grunddotierung komplementär zum Leitungstyp der zweiten Transistoren 3. Somit enthält der Halbleiterkörper 100 eine Grunddotierung vom p-Typ, wenn die zweiten Transistoren 3 Transistoren vom n-Typ sind, und enthält eine Grunddotierung vom n-Typ, wenn die zweiten Transistoren 3 Transistoren vom p-Typ sind. Die Dotierungskonzentration der Grunddotierung hängt von der gewünschten Sperrspannungsfestigkeit des Bauelements ab. Die Grunddotierung ist kleiner oder gleich den Dotierungskonzentrationen, die in Driftgebieten von herkömmlichen MOSFETs verwendet werden, beispielsweise geringer als 1E15 cm–3 für ein 600 V-Bauelement.
  • Die Randabschlussstruktur 4 1 enthält mehrere Feldringe 41 0–41 n eines Dotierungstyps, der zu der Grunddotierung des Halbleiterkörpers 100 komplementär ist. Bei dem in 6 dargestellten Ausführungsbeispiel sind diese Feldringe elliptische Ringsegmente, insbesondere kreisförmige Ringsegmente. Die Form dieser Feldringe 41 0–41 n ist jedoch nicht auf elliptische Ringsegmente beschränkt. Es können auch andere Formen dieser Feldringe angewendet werden, z. B. rechteckige Ringsegmente mit abgerundeten Ecken. Bei dem in 6 dargestellten Ausführungsbeispiel beginnt jeder Feldring 41 0–41 n bei dem aktiven Gebiet eines Bauelements in der ersten Reihenschaltung 1 I und endet bei dem aktiven Gebiet des entsprechenden Bauelements in der zweiten Reihenschaltung 1 II. „Entsprechende Bauelemente” in der ersten und zweiten Reihenschaltung 1 I, 1 II sind Bauelemente mit der gleichen Ordnungsnummer, so dass das erste Halbleiterbauelement 2 in der ersten Reihenschaltung 1 I dem ersten Halbleiterbauelement 2 in der zweiten Reihenschaltung 1 II entspricht, der erste Transistor 3 I in der ersten Reihenschaltung 1 I dem ersten Transistor 3 1 in der zweiten Reihenschaltung 1 II entspricht, usw. Gemäß einem Ausführungsbeispiel ist jedem Bauelement 2, 3 ein Feldring 41 0–41 n zugeordnet, wobei entsprechende Bauelemente in der ersten und zweiten Reihenschaltung 1 I, 1 II einen Feldring gemeinsam haben. Jeder Feldring ist elektrisch mit dem ersten Lastanschluss des Bauelements verbunden, dem er zugeordnet ist, so dass bei dem in 6 dargestellten Ausführungsbeispiel jeder Feldring 41 0–41 n elektrisch mit dem ersten Lastanschluss von zwei Bauelementen verbunden ist. Gemäß einem nicht gezeigten weiteren Ausführungsbeispiel sind die Feldringe 41 0–41 n außer dem äußeren Feldring 41 0 mit dem ersten Lastanschluss nur eines Bauelements verbunden. Der „äußere Feldring” 41 0 ist der Feldring, der mit den ersten Lastanschlüssen 22 der ersten Halbleiterbauelemente 2 in der ersten und zweiten Teilstruktur 1 I, 1 II verbunden ist.
  • Die einzelnen Feldringe 41 0–41 n sind beabstandet und weisen verschiedene Radien auf, wobei der Feldring 41 0, der dem ersten Halbleiterbauelement 2 zugeordnet ist, den größten Radius besitzt, während der Feldring 41 n, der dem n-ten Transistor 3 n zugeordnet ist, den kleinsten Radius besitzt. Die dotierten Feldringe 41 0–41 n können unter Verwendung herkömmlicher Diffusions- und/oder Implantierungsverfahren realisiert werden. Die Dotierungskonzentration der Feldringe 41 0–41 n wird derart optimiert, dass das elektrische Feld unter dem kritischen elektrischen Feld (in Silizium 3E5 V/cm) liegt, wenn die Durchbruchspannung zwischen dem zweiten und ersten Anschluss 12 und 13 angelegt wird.
  • Das Gebiet des Halbleiterkörpers außerhalb des äußeren Feldrings 41 0 kann mit einem Anschluss der Halbleiterbauelementanordnung 1 verbunden sein, der das niedrigste elektrische Potential aufweist, wenn das Halbleiterbauelement 1 in Betrieb ist, oder kann mit einem externen Anschluss verbunden sein, der dieses elektrische Potential aufweist. Gemäß einem Ausführungsbeispiel ist das Gebiet außerhalb des äußeren Feldrings 41 0 mit dem ersten Lastanschluss 22 des ersten Halbleiterbauelements 2 verbunden oder ist mit einem Masseanschluss verbunden.
  • 7 zeigt schematisch eine vertikale Querschnittsansicht der Randabschlussstruktur 4 1 in einer in 6 dargestellten Schnittebene A-A. Diese Schnittebene A-A durchschneidet die Randabschlussstruktur 4 1 und den zweiten Lastanschluss 13 I der ersten Reihenschaltung 1 I. In 7 bezeichnet das Bezugszeichen 54 ein aktives Bauelementgebiet des n-ten Transistors 3 n, mit dem der zweite Lastanschluss 13 I verbunden ist. Gemäß einem Ausführungsbeispiel ist dieses Bauelementgebiet 54 ein Draingebiet des n-ten Transistors 3 n. In 7 bezeichnet die Bezugszahl 40' ein optionales Kontaktgebiet zum Verbinden des äußeren Gebiets des Halbleiterkörpers 100 mit dem niedrigsten elektrischen Potential. Dieses Kontaktgebiet 40' kann ein dotiertes Gebiet vom gleichen Dotierungstyp wie der der Grunddotierung sein, aber höhert dotiert. Dieses Kontaktgebiet 40 kann als ein Ring ausgebildet sein, der die Gesamtanordnung mit den aktiven Bauelementgebieten 2, 3 und den Feldringen 41 0–41 n in der horizontalen Ebene des Halbleiterkörpers 100 umgibt.
  • Das Funktionsprinzip der Randabschlussstruktur 4 1 von 6 wird nachfolgend erläutert. Zu Erläuterungszwecken wird angenommen, dass die zweiten Transistoren 3 Transistoren vom n-Typ sind und dass der Halbleiterkörper 100 eine Grunddotierung vom p-Typ aufweist. Weiterhin wird angenommen, dass die zwischen den zweiten Anschlüssen 13 I, 13 II (die elektrisch verbunden sind) und den ersten Lastanschlüssen 12 I, 12 II der beiden Reihenschaltungen 1 I, 1 II angelegten Spannungen derart sind, dass die zweiten Anschlüsse 13 I, 13 II ein höheres elektrisches Potential als die ersten Anschlüsse 12 I, 12 II aufweisen. Bezugnehmend auf die obige Erläuterung übernimmt jeder der einzelnen zweiten Transistoren 3 einen Anteil der zwischen den Lastanschlüssen 13 I, 13 II, 12 I, 12 II angelegten Gesamtspannung, so dass die ersten Lastanschlüsse 31 1, 31 2, 31 n der zweiten Transistoren 3 und der erste Lastanschluss 21 des ersten Halbleiterbauelements 2 unterschiedliche elektrische Potentiale aufweisen. Folglich weisen die mit den ersten Lastanschlüssen verbundenen Feldringe 41 0–41 n unterschiedliche elektrische Potentiale auf. Bezugnehmend auf 7 bildet jeder Feldring eine Diode mit den umgebenden und komplementär dotierten Halbleitergebieten 40. Die Sperrspannungsfestigkeit der Randabschlussstruktur 4 1 ist lateral durch die Potentialschritte von einem Ring zum nächsten Ring und vertikal durch die Dotierungskonzentration der Grunddotierung 40 des Halbleiterkörpers 100 definiert.
  • 7 zeigt auch die Äquipotentiallinien eines im Halbleiterkörper 100 auftretenden elektrischen Felds, wenn zwischen den Lastanschlüssen 13 I, 13 II 13 I, 13 II eine Spannung angelegt wird. Das niedrigste Potential tritt am Kontaktring 40' auf, der mit Masse oder dem niedrigsten in der Schaltung auftretenden elektrischen Potential verbunden sein kann, während das höchste elektrische Potential am zweiten Lastanschluss 13 I auftritt.
  • Optional grenzen elektrische Leitungen 42 0–42 n, wie etwa Metallleitungen oder stark dotierte Polysiliziumleitungen, an die Feldringe 41 0–41 n an und sind über der ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet. Die Form dieser elektrischen Leitungen 42 0–42 n in der horizontalen Ebene entspricht der Form der Feldringe 41 0–41 n, so dass diese elektrischen Leitungen 42 0–42 n beispielsweise eine elliptische oder kreisförmige Form aufweisen. Die elektrischen Leitungen 42 0–42 n helfen, die ersten Lastanschlüsse 21, 31 1, 31 2, 31 n der einzelnen Bauelemente 2, 3 1, 3 2, 3 n elektrisch mit den Feldringen 41 0–41 n besser zu verbinden, so dass entlang eines einzelnen Feldrings keine Potentialdifferenz vorliegt. Gemäß einem Ausführungsbeispiel ist jeder der einzelnen Feldringe 41 0–41 n mit einem Bauelement in nur einer der Teilstrukturen 1 I, 1 II verbunden, und der entsprechende Feldring ist mit dem Bauelement in der anderen Teilstruktur 1 II, 1 I verbunden.
  • 8 zeigt eine weiteres Ausführungsbeispiel einer Randabschlussstruktur 4 1. Das in 8 dargestellte Ausführungsbeispiel basiert auf dem in 6 dargestellten Ausführungsbeispiel, wobei das Ausführungsbeispiel von 8 zusätzlich zweite Feldringe 43 0–43 n umfasst, wobei die Grunddotierung des Halbleiterkörpers 100 intrinsisch ist. Die Dotierungskonzentration der zweiten Ringe 43 0–43 n kann hoch sein, z. B. mindestens 1E19 cm–3. Jeder zweite Feldring 43 0–43 n grenzt an einen der Feldringe 41 0–41 n an (die nachfolgend als erste Feldringe bezeichnet werden). Bei der Anordnung von 9 bilden ein erster Feldring 41, ein zu dem ersten Feldring beabstandeter zweiter Feldring 43 und das Halbleitergebiet mit der Grunddotierung zwischen dem einen ersten Feldring und dem einen zweiten Feldring eine p-i-n-Diode. Weiterhin ist eine p-i-n-Diode zwischen dem zweiten Feldring 43 n und einem aktiven Bauelementgebiet 54 n ausgebildet, mit dem der zweite Lastanschluss 13 I verbunden ist. Gemäß einem Ausführungsbeispiel ist dieses aktive Bauelementgebiet 54 n das Draingebiet des n-ten zweiten Transistors 54 n. Somit existiert eine p-i-n-Diodenkette zwischen dem ersten Lastanschluss 12 I und dem zweiten Lastanschluss 13 I. Diese Diodenkette definiert die Sperrspannungsfestigkeit im Randgebiet.
  • Bezugnehmend auf 9, die schematisch ein vertikales Querschnittsfeld der Randabschlussstruktur 4 1 zeigt, umfasst die Randabschlussstruktur 4 1 optional elektrische Leitungen 42 0–42 n, wobei jede elektrische Leitung einen ersten Feldring 41 0–41 n, und den entsprechenden benachbarten zweiten Feldring 43 0–43 n elektrisch verbindet. Das Funktionsprinzip der Randabschlussstruktur 4 1 der 8 und 9 entspricht dem Funktionsprinzip der Randabschlussstruktur der 6 und 7 mit dem Unterschied, dass bei der Randabschlussstruktur 4 1 gemäß der 8 und 9 Lawinen- oder Zenerdioden zwischen zwei benachbarten Paaren von Feldringen ausgebildet sind, wobei jedes „Paar von Feldringen” einen ersten Feldring und einen angrenzenden zweiten Feldring umfasst. Beispielsweise bilden der erste Feldring 41 0 und der zweite Feldring 43 0 ein Paar von Feldringen, und eine Zenerdiode ist zwischen dem zweiten Feldring 43 0 und dem ersten Feldring 41 1 des benachbarten Paars von Feldringen 41 1, 43 1 ausgebildet. Diese Lawinen- oder Zenerdioden können als die in 1 dargestellten Spannungsbegrenzungselemente 10 0–10 n verwendet werden.
  • 10 zeigt schematisch ein weiteres Ausführungsbeispiel zum Realisieren einer Randabschlussstruktur mit integrierten Zenerdioden oder Lawinendioden. In 10 sind nur zwei erste Feldringe 41 i 41 i+1 und ein an den ersten Feldring 41 i angrenzender zweiter Feldring 43 i dargestellt. Bezugnehmend auf 10 enthalten der einzelne erste und zweite Feldring jeweils mehrere Schenkel, wobei sich die Schenkel der ersten Feldringe 41 i, 41 i+1 radial nach außen erstrecken, während sich die Schenkel des zweiten Feldrings 43 i radial nach innen erstrecken. Die Schenkel eines zweiten Feldrings, wie etwa des zweiten Feldrings 43 i von 10, und die Schenkel des benachbarten und entfernten ersten Feldrings, wie etwa des Feldrings 41 i+1 von 10, sind voneinander entfernt und überlappen sich in der radialen Richtung, so dass zwischen einem Schenkel 143 i des zweiten Feldrings 43 i und einem Schenkel 141 i+1 des ersten Feldrings 41 i+1 eine Lawinendiode oder Zenerdiode ausgebildet ist.
  • Jede Art von Substrat, abgesehen von einem einfachen Halbleitersubstrat, kann verwendet werden, um die aktiven Bauelementgebiete der Halbleiterbauelemente 2, 3 1–3 n aufzunehmen. Gemäß einem Ausführungsbeispiel ist das Substrat ein SOI-Substrat. Bei diesem Ausführungsbeispiel sind die aktiven Bauelementgebiete der Halbleiterbauelemente 2, 3 in einer Halbleiterschicht über einer Isolationsschicht ausgebildet, wobei die Isolationsschicht auf einer anderen Halbleiterschicht angeordnet ist.
  • 11 zeigt ein weiteres Ausführungsbeispiel einer Randabschlussstruktur 4 1. Diese Randabschlussstruktur 4 1 umfasst nur einen zweiten Feldring 43 0, der vom Dotierungstyp der Grunddotierung des Halbleiterkörpers 100, aber höher als die Grunddotierung dotiert ist und der mit den ersten Lastanschlüssen 12 I, 12 II verbunden ist.
  • Bezugnehmend auf 12, die eine vertikale Querschnittsansicht der Randabschlussstruktur 4 1 von 11 zeigt, ist eine Diode, z. B. eine pn-Diode oder eine p-i-n-Diode mit einem optionalen Feldring 41 0, zwischen 43 0 und dem aktiven Bauelementgebiet 54 n, mit dem der zweite Lastanschluss 13 I verbunden ist, ausgebildet.
  • Die in 11 und 12 dargestellte Randabschlussstruktur 4 1 kann auf viele unterschiedliche Weisen modifiziert werden, wie zum Beispiel unten unter Bezugnahme auf die 13 und 14 erläutert.
  • Bezugnehmend auf 13 kann die Randabschlussstruktur 4 1 elektrische Leitungen 42 1, 42 2, 42 n umfassen, die über der ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet und die durch eine dielektrische Schicht 44 dielektrisch von dem Halbleiterkörper 100 isoliert sind. Diese elektrischen Leitungen 42 1, 42 2, 42 n können den in den 7 und 9 dargestellten elektrischen Leitungen entsprechen und sind mit den ersten Lastanschlüssen der zweiten Transistoren 3 1, 3 2, 3 n (in 13 nicht gezeigt) verbunden. Diese elektrischen Leitungen 42 1, 42 2, 42 n können beispielsweise elliptisch oder kreisförmig sein.
  • Zusätzlich oder alternativ zu Vorsehen der elektrischen Leitungen 42 1, 42 n kann die Randabschlussstruktur 4 1 einen ersten Feldring 41 0 umfassen, der vom entgegengesetzten Dotierungstyp wie die Grunddotierung des Halbleiterkörpers 100, aber höher dotiert ist. Dieser Feldring 41 0 grenzt radial nach innen an den ersten Feldring 43 0 an. Weiterhin können der erste und zweite Feldring 41 0, 43 0 durch eine Verbindungsleitung oder Verbindungselektrode elektrisch verbunden sein. Eine derartige Verbindungsleitung ist in 13 in fetten Linien schematisch dargestellt.
  • 14 zeigt ein weiteres Ausführungsbeispiel einer Randabschlussstruktur 4 1, die auf der Randabschlussstruktur von 12 basiert. Die Randabschlussstruktur 4 1 gemäß 14 enthält einen MOSFET zwischen dem ersten Feldring 41 0 und dem aktiven Bauelementgebiet 54 n. Dieser MOSFET enthält ein Driftgebiet 45, das vom gleichen Dotierungstyp wie der erste Feldring 41 0 und das aktive Bauelementgebiet 54 n, aber schwächer dotiert ist, und ein Bodygebiet 46 vom gleichen Dotierungstyp wie die Grunddotierung des Halbleiterkörpers 100. Die Dotierungskonzentration des Bodygebiets 46 kann der Grunddotierung des Halbleiterkörpers 100 entsprechen. Eine Gateelektrode 47 ist benachbart zu dem Bodygebiet 46 angeordnet und durch ein Gatedielektrikum 48 dielektrisch von dem Bodygebiet 46 isoliert. Bei dem in 14 dargestellten Ausführungsbeispiel ist die Gateelektrode 47 eine ebene Gateelektrode, die sich über der ersten Oberfläche 101 befindet. Dies ist jedoch nur ein Beispiel. Diese Gateelektrode 47 könnte auch als eine Grabenelektrode in einem Graben des Halbleiterkörpers 100 ausgebildet sein. Das Bodygebiet 46 kann ringförmig sein und grenzt an den ringformigen ersten Feldring 41 0 an. Dieser erste Feldring 41 0 bildet ein Sourcegebiet des MOSFET, der nachfolgend auch als Rand-MOSFET bezeichnet. Gemäß einem Ausführungsbeispiel ist die Gateelektrode 47 elektrisch mit dem Steueranschluss des ersten Halbleiterbauelements verbunden (in 14 nicht dargestellt).
  • Optional umfasst die Randabschlussstruktur 4 1 weiterhin die anhand von 12 erläuterten elektrischen Leitungen 42 1, 42 2, 42 n. Weiterhin kann eine RESURF-Schicht 49, die vom gleichen Dotierungstyp wie die Grunddotierung des Halbleiterkörpers 100, aber stärker dotiert ist, unter dem Driftgebiet 45 angeordnet sein. Optional grenzt der erste Feldring 41 0 an einen zweiten Feldring 43 0 an, der vom gleichen Dotierungstyp wie die Grunddotierung des Halbleiterkörpers 100, aber stärker dotiert ist.
  • Das erste Halbleiterbauelement 2 und die zweiten Transistoren 3, die in den 1 und 3 durch Schaltungssymbole dargestellt sind und die in den 4, 5, 6, 8 und 11 nur schematisch dargestellt sind, können auf viele unterschiedliche Weisen realisiert werden. Einige veranschaulichende Ausführungsbeispiele zum Realisieren der zweiten Transistoren 3 werden anhand von Figuren nachfolgend erläutert.
  • Die anhand der 6 bis 14 erläuterten Randabschlussstrukturen können auch in Verbindung mit der Bauelementstruktur von 4 verwendet werden, bei der sich das erste Halbleiterbauelement 2 und das n-te zweite Halbleiterbauelement 3 n an entgegengesetzten Enden der (in einer Linie liegenden) Struktur mit den einzelnen aktiven Bauelementgebieten befinden. Während bei den Ausführungsbeispielen gemäß de 6 bis 14 die einzelnen Feldringe bevorzugt elliptische oder kreisförmige Ringsegmente von etwa 180° sind und sich von einem Bauelement in der ersten Reihenschaltung 1 I zum entsprechenden Bauelement in der zweiten Reihenschaltung 1 II erstrecken, würden die Feldringe in der Anordnung von 4 mit einem Winkel von mehr als 180° ausgebildet werden, so dass sich jede Feldringstruktur vom aktiven Gebiet eines Bauelements auf einer Seite der in einer Linie liegenden Struktur zum aktiven Gebiet des gleichen Bauelements auf der anderen Seite der in einer Linie liegenden Struktur und um das zweite Längsende herum erstreckt.
  • Bei jeder der oben erläuterten Randabschlussstrukturen kann die Sperrspannungsfestigkeit der Randabschlussstruktur so eingestellt werden, dass sie der Sperrspannungsfestigkeit der Reihenschaltung mit den einzelnen Bauelementen 2, 3 entspricht, kann so eingestellt werden, dass sie höher ist als die Sperrspannungsfestigkeit der Reihenschaltung, oder kann so eingestellt werden, dass sie niedriger ist als die Sperrspannungsfestigkeit der Reihenschaltung. Abhängig von der Sperrspannungsfestigkeit der Randabschlussstruktur 4 relativ zur Sperrspannungsfestigkeit der Reihenschaltung kann die Position eines Spannungsdurchbruchs bei Anlegen einer über der Sperrspannungsfestigkeit liegenden Spannung eingestellt werden. Der Spannungsdurchbruch erfolgt in der Randabschlussstruktur 4, wenn die Sperrspannungsfestigkeit der Randabschlussstruktur 4 unter der Sperrspannungsfestigkeit der Reihenschaltung liegt, und erfolgt in der Reihenschaltung, wenn die Sperrspannungsfestigkeit der Randabschlussstruktur 4 über der Sperrspannungsfestigkeit der Reihenschaltung liegt.
  • 15A zeigt eine perspektivische Ansicht eines zweiten Transistors 3. 15B zeigt eine vertikale Querschnittsansicht und 15C zeigt eine horizontale Querschnittsansicht dieses zweiten Transistors 3. Die 15A, 15B, 15C zeigen nur den Abschnitt des Halbleiterkörpers 100, in dem der zweite Transistor 3 ausgebildet ist. Aktive Gebiete des ersten Halbleiterbauelements 2 und aktive Gebiete von benachbarten zweiten Transistoren 3 sind nicht gezeigt. Der zweite Transistor 3 gemäß 15A bis 15C ist als MOSFET ausgebildet, insbesondere als FINFET, und enthält ein Sourcegebiet 53, ein Draingebiet 54 und ein Bodygebiet 55, die jeweils in einem finnenartigen Halbleiterabschnitt 52 angeordnet sind, der nachfolgend auch als „Halbleiterfinne” bezeichnet wird. Die Halbleiterfinne 52 ist auf einem Substrat 51 angeordnet. In einer ersten horizontalen Richtung erstrecken sich das Source- und Draingebiet 53, 54 von einer ersten Seitenwand 52 2 zu einer zweiten Seitenwand 52 3 der Halbleiterfinne 52. In einer zweiten Richtung senkrecht zur ersten Richtung sind das Source- und Draingebiet 53, 54 voneinander entfernt und durch das Bodygebiet 55 getrennt. Die Gateelektrode 56 (in 15A in gestrichelten Linien dargestellt) ist durch ein Gatedielektrikum 57 dielektrisch von der Halbleiterfinne 52 isoliert und grenzt an den Seitenwänden 52 2, 52 3 und auf einer oberen Oberfläche 52 1 der Halbleiterfinne 52 an das Bodygebiet 55 an.
  • Die 16A bis 16C veranschaulichen ein weiteres Ausführungsbeispiel eines als ein FINFET ausgebildeten zweiten Transistors 3. 16A zeigt eine perspektivische Ansicht, 16B zeigt eine vertikale Querschnittsansicht in einer vertikalen Schnittebene E-E, und 16C zeigt eine horizontale Querschnittsansicht in einer horizontalen Schnittebene D-D. Die vertikale Schnittebene E-E erstreckt sich senkrecht zur oberen Oberfläche 52 1 der Halbleiterfinne 52 und in einer Längsrichtung der Halbleiterfinne 52. Die horizontale Schnittebene D-D erstreckt sich parallel zur oberen Oberfläche 52 1 der Halbleiterfinne. Die „Längsrichtung” der Halbleiterfinne 52 entspricht der zweiten horizontalen Richtung und ist die Richtung, in der das Source- und Draingebiet 53, 54 voneinander entfernt sind.
  • Der Transistor 3 gemäß der 16A bis 16C ist als ein U-Shape-Surround-Gate-FINFET ausgebildet. Bei diesem Transistor erstrecken sich das Sourcegebiet 53 und das Draingebiet 54 52 in der ersten horizontalen Richtung von der ersten Seitenwand 52 2 zu der zweiten Seitenwand 52 3 der Halbleiterfinne und sind voneinander in der zweiten horizontalen Richtung (die Längsrichtung der Halbleiterfinne 52), die senkrecht zur ersten horizontalen Richtung verläuft, getrennt. Bezugnehmend auf die 16A und 16B sind das Sourcegebiet 53 und das Draingebiet 54 durch einen Graben getrennt, der sich von der oberen Oberfläche 52 1 der Halbleiterfinne 52 in das Bodygebiet 55 erstreckt und der sich von der Seitenwand 52 2 in der ersten horizontalen Richtung zu der Seitenwand 52 3 erstreckt. Das Bodygebiet 55 ist unter dem Sourcegebiet 53, dem Draingebiet 54 und dem Graben in der Halbleiterfinne 52 angeordnet. Die Gateelektrode 56 grenzt an das Bodygebiet 55 im Graben und entlang der Seitenwände 52 2, 52 3 der Halbleiterfinne 52 an und ist durch das Gatedielektrikum 57 dielektrisch von dem Bodygebiet 55 und von den Source- und Draingebieten 53, 54 isoliert. In einem oberen Gebiet des Grabens, das ein Gebiet ist, in dem die Gateelektrode 56 nicht benachbart zu dem Bodygebiet 55 angeordnet ist, kann die Gateelektrode 56 mit einem isolierenden oder dielektrischen Material 58 bedeckt sein.
  • Die zweiten Transistoren 3 der 15A bis 15C und der 16A bis 16C sind beispielsweise als Verarmungstransistoren wie beispielsweise Verarmungstransistoren vom n-Typ oder p-Typ ausgebildet. In diesem Fall weisen das Source- und Draingebiet 53, 54 und das Bodygebiet 55 den gleichen Dotierungstyp auf. Das Bodygebiet 55 weist üblicherweise eine geringere Dotierungskonzentration als die Source- und Draingebiete 53, 54 auf. Die Dotierungskonzentration des Bodygebiets 55 beträgt zum Beispiel etwa 2E18 cm–3. Damit ein leitender Kanal im Bodygebiet 55 zwischen dem Sourcegebiet 53 und dem Draingebiet 54 vollständig unterbrochen werden kann, erstreckt sich die Gateelektrode 56 entlang der Seitenwände 52 2, 52 3 der Halbleiterfinne 52 in der zweiten horizontalen Richtung (der Längsrichtung) vollständig entlang der Halbleiterfinne 52. In der vertikalen Richtung erstreckt sich die Gateelektrode 56 entlang der Seitenwände 52 2, 52 3 von den Source- und Draingebieten 53, 54 wenigstens bis unter den Graben.
  • Bezugnehmend auf die 15A und 16A ist das Sourcegebiet 53 mit dem ersten Lastanschluss (Sourceanschluss) 32, das Draingebiet 54 mit dem zweiten Lastanschluss (Drainanschluss) 33 und die Gateelektrode 56 mit dem Steueranschluss (Gateanschluss) 31 verbunden. Diese Anschlüsse sind in den 15A und 16A nur schematisch dargestellt.
  • Eine Dicke der Halbleiterfinne 52, die die Abmessung der Halbleiterfinne in der ersten horizontalen Richtung ist, und die Dotierungskonzentration des Bodygebiets 55 sind derart eingestellt, dass sich ein durch die Gateelektrode 56 gesteuertes Verarmungsgebiet von Seitenwand 52 2 zu Seitenwand 52 3 erstrecken kann, um einen leitenden Kanal zwischen dem Source- und dem Draingebiet 53, 54 vollständig zu unterbrechen und den zweiten Transistor 3 abzuschalten. Bei einem Verarmungs-MOSFET vom n-Typ breitet sich ein Verarmungsgebiet im Bodygebiet 55 aus, wenn eine negative Steuerspannung (Ansteuerspannung) zwischen der Gateelektrode 56 und dem Sourcegebiet 53 bzw. zwischen dem Gateanschluss 31 und dem Sourceanschluss 32 angelegt wird. Bezugnehmend auf die anhand von 1 dargelegte Erläuterung hängt diese Ansteuerspannung von der Lastspannung des ersten Halbleiterbauelements 2 ab oder hängt von der Lastspannung eines anderen der zweiten Transistoren 3 ab. Wie weit sich das Verarmungsgebiet senkrecht zu den Seitenwänden 52 2, 52 3 ausbreitet, hängt auch von der Größe der zwischen dem Gateanschluss 31 und dem Sourceanschluss 32 angelegten Steuerspannung ab. Somit werden die Dicke der Halbleiterfinne 52 und die Dotierungskonzentration des Bodygebiets 55 auch in Abhängigkeit von der Höhe der Steuerspannung ausgelegt, die während des Betriebs der Halbleiterbauelementanordnung 1 auftreten kann.
  • Das Realisieren der in den 15A bis 15C und 16A bis 16C gezeigten FINFETs als U-Shape-Surround-Gate-FINFET, bei dem der Kanal (das Bodygebiet) 55 eine U-Form aufweist und die Gateelektrode 56 ebenfalls an den Seitenwänden 52 2, 52 3 und auf einer oberen Oberfläche 52 1 der Halbleiterfinne 52 angeordnet ist, ist nur ein Beispiel. Diese FINFETs könnten auch so modifiziert werden (nicht dargestellt), dass die Gateelektrode 56 mit zwei an den Seitenwänden 52 2, 52 3, aber nicht auf der oberen Oberfläche 52 1 der Halbleiterfinne 52 angeordneten Gateelektrodenabschnitten ausgebildet sind. Ein FINFET dieses Typs kann als ein Doppel-Gate-FINFET bezeichnet werden. Jeder der oben und unten erläuterten FINFETs kann als U-förmiger Surround-Gate-FINFET oder als ein Doppel-Gate-FINFET ausgebildet werden. Es ist sogar möglich, die einzelnen zweiten Transistoren 3 als verschiedene Arten von MOSFETs oder FINFETs in einer integrierten Schaltung zu realisieren.
  • Jeder der zweiten Transistoren 3 und des ersten Halbleiterbauelements 2 können als ein FINFET ausgebildet werden. Diese einzelnen FINFETs können auf unterschiedliche Weisen realisiert werden, um die Halbleiteranordnung 1 zu realisieren.
  • 17 zeigt eine vertikale Querschnittsansicht einer Halbleiterfinne 52, in der aktive Gebiete (Source-, Drain- und Bodygebiete) eines ersten Halbleiterbauelements 2 und von n zweiten Transistoren 3 angeordnet sind. Bei dieserm Ausführungsbeispiel sind das erste Halbleiterbauelement 2 und die zweiten Transistoren 3 als U-Shape-Surround-Gate-FINFETs oder als Doppel-Gate-FINFETs ausgebildet. In 17 sind mit gleichen Bezugszahlen gleiche Merkmale wie in den 15A bis 15C und 16A bis 16C bezeichnet. In 17 besitzen die Bezugszahlen von gleichen Merkmalen der verschiedenen zweiten Transistoren 3 1–3 n unterschiedliche Indizes (1, 2, 3, n).
  • Bezugnehmend auf 17 sind die aktiven Gebiete von benachbarten zweiten Transistoren 3 durch dielektrische Schichten 59, die sich in einer vertikalen Richtung der Halbleiterfinne 52 erstrecken, voneinander isoliert. Diese dielektrischen Schichten 59 können sich hinunter bis zu dem oder hinunter bis in das Substrat 51 erstrecken. Weiterhin erstrecken sich die dielektrischen Schichten 59 von Seitenwand zu Seitenwand der Halbleiterfinne 52. Dies ist jedoch in 17 außerhalb der Darstellung. Die aktiven Gebiete des ersten Halbleiterbauelements 2 sind dielektrisch von aktiven Gebieten des 1. zweiten Transistors 3 1 durch eine weitere dielektrische Schicht 66 isoliert, die sich ebenfalls in einer vertikalen Richtung der Halbleiterfinne 52 erstreckt. Bei dem ersten Halbleiterbauelement 2 sind ein Sourcegebiet 61 und ein Draingebiet 62 durch ein Bodygebiet 63 getrennt. Die Gateelektrode 64, die im Graben angeordnet ist (und deren Position an Seitenwänden der Halbleiterfinne durch gepunktete Linien gezeigt ist), erstreckt sich vom Sourcegebiet 61 entlang des Bodygebiets 63 in das Draingebiet 62. Das Sourcegebiet 61 ist mit dem ersten Lastanschluss 22 verbunden, der den ersten Lastanschluss 12 der Halbleiteranordnung 1 bildet, das Draingebiet 62 ist mit dem zweiten Lastanschluss 23 verbunden, und die Gateelektrode 64 ist mit dem Steueranschluss 21 verbunden, der den Steueranschluss 11 der Halbleiteranordnung 1 bildet. Das Bodygebiet 63 ist auch mit dem ersten Lastanschluss 22 verbunden.
  • Das erste Halbleiterbauelement 2 ist beispielsweise als ein Anreicherungs-MOSFET ausgebildet. In diesem Fall ist das Bodygebiet 63 komplementär zum Source- und Draingebiet 61, 62 dotiert. Bei einem MOSFET vom n-Typ sind das Source- und Draingebiet 61, 62 n-dotiert, während das Bodygebiet 63 p-dotiert ist, und bei einem MOSFET vom p-Typ sind das Source- und Draingebiet 61, 62 p-dotiert, während das Bodygebiet 63 n-dotiert ist.
  • Gemäß einem Ausführungsbeispiel ist das Substrat 51 komplementär zu den aktiven Gebieten der zweiten Transistoren 3 und zu dem Source- und Draingebiet 61, 62 des ersten Halbleiterbauelements 2 dotiert. In diesem Fall gibt es eine Sperrschichtisolation zwischen den einzelnen zweiten Transistoren 3. Gemäß einem weiteren Ausführungsbeispiel (in gestrichelten Linien gezeigt) ist das Substrat 51 ein SOI-Substrat (Silicon on Insulator) und enthält ein Halbleitersubstrat 51 1 und eine Isolationsschicht 51 2 auf dem Halbleitersubstrat 51 1. Die Halbleiterfinne 52 ist auf der Isolationsschicht 51 2 angeordnet. Bei diesem Ausführungsbeispiel gibt es eine dielektrische Schicht zwischen den einzelnen zweiten Transistoren 3 im Substrat 51.
  • Gemäß noch einem weiteren, in 18 dargestellten Ausführungsbeispiel weist das Substrat 51 den gleichen Dotierungstyp wie die aktiven Gebiete der zweiten Transistoren 3 und wie die Source- und Draingebiete 61, 62 des ersten Halbleiterbauelements 2 auf. Bei diesem Ausführungsbeispiel erstreckt sich die Gateelektrode 64 des ersten Halbleiterbauelements 2 bis zu dem Substrat 51, so dass es einen leitenden Pfad im Bodygebiet 63 zwischen dem Sourcegebiet 61 und dem Substrat 51 gibt, wenn sich das erste Halbleiterbauelement 2 in Ein-Zustand befindet. Außerdem ist das Substrat 51 mit dem zweiten Lastanschluss 13 der Halbleiteranordnung 1 durch ein Kontaktgebiet 67 vom gleichen Dotierungstyp wie das Substrat 51 verbunden. Das Kontaktgebiet 67 ist stärker dotiert als das Substrat 51 und erstreckt sich von der ersten Oberfläche 52 1 der Halbleiterfinne 52 bis zu dem Substrat 51. Das Kontaktgebiet 67 kann an das Draingebiet 54 n des n-ten zweiten Transistors 3 angrenzen. Das Kontaktgebiet 67 ist optional. Eine Verbindung zwischen dem zweiten Lastanschluss 13 und dem Substrat 51 könnte auch durch die Drain- und Bodygebiete 54 n, 55 n des zweiten Transistors 3 n bereitgestellt werden.
  • Bei der Halbleiteranordnung von 18 bildet das Substrat 51 einen Strompfad, der parallel zum Strompfad durch die zweiten Transistoren 3 verläuft oder der parallel zur ADZ verläuft. Das Substrat 51 ist ähnlich dem Driftgebiet in einem herkömmlichen Leistungstransistor. Bei dieser Ausführungsform sind die Bodygebiete 55 der einzelnen zweiten Transistoren 3 an das Driftgebiet 51 gekoppelt.
  • Gemäß einer weiteren Ausführungsform (in 18 in gestrichelten Linien dargestellt) enthält das Substrat 51 eine Halbleiterschicht 51 3, die komplementär zu übrigen Abschnitten des Substrats 51 und zu den Bodygebieten 55 der zweiten Transistoren 3 dotiert ist. Diese Schicht 51 3 ist zwischen den Bodygebieten 55 der zweiten Transistoren 3 und jenen Abschnitten des Substrats 51 angeordnet, die als Driftgebiet wirken, und liefert eine Sperrschichtisolation zwischen den einzelnen zweiten Transistoren 3 im Substrat 51.
  • Die Halbleiteranordnung 1 von 3 mit der mit den zweiten Transistoren 3 in Reihe geschalteten Diode 2 kann leicht aus den in 15 und 16 gezeigten Anordnungen erhalten werden, indem entweder der Steueranschluss des ersten Halbleiterbauelements 2 mit dem ersten Lastanschluss 22 verbunden wird oder indem der Steueranschluss 21 floatend gehalten wird. In diesem Fall ist nur die Bodydiode des MOSFET, die die Diode ist, die durch den pn-Übergang zwischen dem Bodygebiet 63 und dem Draingebiet 65 gebildet wird, zwischen dem ersten und zweiten Lastanschluss 22, 23 des zweiten Halbleiterbauelements 3 aktiv.
  • Jedes des ersten Halbleiterbauelements 2 und der zweiten Transistoren 3 (nachfolgend als Bauelemente bezeichnet) kann mehrere identische Zellen (Transistorzellen) enthalten, die parallel geschaltet sind. Jede dieser Zellen kann wie das erste Halbleiterbauelement 2 bzw. wie die zweiten Transistoren 3 ausgebildet sein, die in den 15 und 16 dargestellt sind. Mehrere parallel in einem Bauelement geschaltete Zellen vorzusehen, kann dazu beitragen, die Stromtrafähigkeit zu erhöhen und den Einschaltwiderstand des einzelnen Bauelements zu reduzieren.
  • 19 zeigt eine Draufsicht auf eine Halbleiteranordnung gemäß einem ersten Ausführungsbeispiel, die ein erstes Halbleiterbauelement 2 und mehrere zweite Transistoren 3 enthält, wobei jedes dieser Bauelemente mehrere parallel geschaltete Zellen aufweist (von denen drei dargestellt sind). Die einzelnen Zellen eines Bauelements sind in verschiedenen Halbleiterfinnen 52 I, 52 II, 52 III ausgebildet. Jede dieser Zellen besitzt ein Sourcegebiet 61, 53, das in 19 zusätzlich mit „S” bezeichnet ist, und ein Draingebiet 62, 54, das in 19 zusätzlich mit „D” bezeichnet ist. Die Zellen eines Bauelements sind parallel geschaltet, indem die Sourcegebiete des einen Bauelements miteinander verbunden werden und indem die Draingebiete des einen Bauelements miteinander verbunden sind. Diese Verbindungen sowie Verbindungen zwischen den Lastanschlüssen der verschiedenen Bauelemente sind in 19 mit fetten Linien schematisch gezeigt. Verbindungen zwischen den Steueranschlüssen (Gateanschlüssen) und den Lastanschlüssen der verschiedenen Bauelemente sind in 19 nicht dargestellt. Die Verbindungen zwischen den Zellen und den verschiedenen Bauelementen können unter Verwendung herkömmlicher Verdrahtungsanordnungen ausgebildet werden, die über dem Halbleiterkörper angeordnet sind und die einzelnen aktiven Gebiete (Source- und Draingebiete) durch Vias kontaktieren. Solche Verdrahtungsanordnungen sind allgemein bekannt, so dass diesbezüglich keine weiteren Erläuterungen erforderlich sind. Die einzelnen Zellen eines Bauelements 2, 3 1, 3 3, 3 n weisen eine gemeinsame Gateelektrode 64, 56 1, 56 2, 56 3, 56 n auf, die in den U-förmigen Gräben der einzelnen Halbleiterfinnen und in Gräben zwischen den einzelnen Finnen angeordnet sind. Diese „Gräben zwischen den Finnen” sind Längsgräben entlang der Finnen. Alle Gates 64, 56 1, 56 2, 56 3, 56 n sind durch ein Dielektrikum 66 und 59 voneinander isoliert.
  • 20 zeigt ein weiteres Ausführungsbeispiel zum Realisieren eines zweiten Transistors 3 mit mehreren Transistorzellen. Bei diesem Ausführungsbeispiel sind mehrere Transistorzellen des zweiten Transistors 3 in einer Halbleiterfinne 52 ausgebildet. In der Längsrichtung der Halbleiterfinne 52 sind Source- und Draingebiete 53, 54 abwechselnd angeordnet, wobei ein Sourcegebiet 53 und ein benachbartes Draingebiet 54 durch einen (U-förmigen) Graben getrennt sind, der die Gateelektrode 56 aufnimmt. Die Sourcegebiete 53 sind mit dem ersten Lastanschluss 22 verbunden, und die Draingebiete 54 sind mit dem zweiten Lastanschluss 23 verbunden, so dass die einzelnen Transistorzellen parallel geschaltet sind. Die Gateelektrode ist den einzelnen Transistorzellen gemeinsam und erstreckt sich entlang der Seitenwände der Halbleiterfinne 52 in der Längsrichtung. Jedes Sourcegebiet 53 und jedes Draingebiet 54 (mit Ausnahme der Source- und Draingebiete, die an den Längsenden der Halbleiterfinne 52 angeordnet sind) ist den beiden benachbarten Transistorzellen gemeinsam.
  • Das anhand von 20 erläuterte Konzept des Bereitstellens von mehreren Transistorzellen in einer Halbleiterfinne lässt sich natürlich auch auf die Realisierung des ersten Halbleiterbauelements 2 anwenden.
  • Bezugnehmend auf die 21A bis 21C kann ein zweiter Transistor 3 mehrere Halbleiterfinnen 52 IV, 52 V, 52 VI, 52 VII enthalten, wobei jede Halbleiterfinne 52 IV–52 VII mehrere Transistorzellen enthält (eine dieser Zellen ist in 19A durch einen strichgepunkteten Rahmen hervorgehoben). 21A zeigt eine Draufsicht auf einen zweiten Transistor 3, 21B zeigt einen vertikalen Querschnitt in einer Schnittebene F-F, die die Sourcegebiete 53 in verschiedenen Finnen durchschneidet, und 21C zeigt einen vertikalen Querschnitt in einer Schnittebene G-G, die die Gräben mit der Gateelektrode 56 in verschiedenen Finnen durchschneidet. Bezugnehmend auf 21A sind die Sourcegebiete 53 der einzelnen Transistorzellen mit dem ersten Lastanschluss 22 und die Draingebiete 54 der einzelnen Transistorzellen mit dem zweiten Lastanschluss 23 verbunden, so dass die einzelnen Transistorzellen parallel geschaltet sind. Diese Verbindungen sind in 21A nur schematisch dargestellt.
  • Das anhand der 21A bis 21C erläuterte Konzept des Bereitstellens von mehreren Halbleiterfinnen, wobei jede Halbleiterfinne mehrere Transistoren enthält, lässt sich natürlich auf die Realisierung des ersten Halbleiterbauelements 2 anwenden.
  • Wenngleich in 21A nur 20 Transistorzellen gezeigt sind, nämlich fünf Zellen in jeder der Halbleiterfinnen 52 IV–52 VII, können ein zweiter Transistor 3 oder das erste Halbleiterbauelement 2 bis zu mehrere tausend oder sogar bis zu mehrere zehnmillionen oder mehrere hundertmillionen Transistorzellen, die parallel geschaltet sind, enthalten. Die einzelnen Transistorzellen bilden eine Matrix von Transistorzellen, die parallel geschaltet sind. Ein Bauelement (erstes Halbleiterbauelement 2 oder zweiter Transistor 3) mit mehreren in einer Matrix angeordneten Transistorzellen wird nachfolgend als Matrixbauelement bezeichnet.
  • 22 zeigt, wie als Matrixbauelemente ausgebildete zweite Transistoren 3 in Reihe geschaltet werden können. Zu Veranschaulichungszwecken sind in 22 nur zwei zweite Transistoren 3 i, 3 i+1 gezeigt. Um diese beiden Transistoren in Reihe zu schalten, werden die Sourcegebiete 53 des zweiten Transistors 3 i+1 mit den Draingebieten 54 des Transistors 3 i verbunden. Die Sourcegebiete 53 des zweiten Transistors 3 i werden mit den Draingebieten 54 der zweiten Transistoren 3 i-1 (nicht dargestellt) verbunden, und die Draingebiete des zweiten Transistors 3 i+1 werden mit den Sourcegebieten 53 der zweiten Transistoren 3 i+2 verbunden (nicht dargestellt).
  • 23 zeigt ein weiteres Ausführungsbeispiel einer Halbleiterbauelementanordnung mit einem ersten Halbleiterbauelement 2 und mit einer Vielzahl von n zweiten Halbleiterbauelementen 3. 23 zeigt schematisch eine Draufsicht auf einen Halbleiterkörper 100, in dem aktive Gebiete der einzelnen Bauelemente 2, 3 ausgebildet sind. Nur zu Erläuterungszwecken wird angenommen, dass n = 3 ist. Bezugnehmend auf 23 ist das aktive Bauelementgebiet des n-ten zweiten Halbleiterbauelements 3 n von dem aktiven Bauelementgebiet des zweiten Halbleiterbauelements umgeben, das direkt mit dem n-ten zweiten Halbleiterbauelement 3 n verbunden ist, das in der in 23 gezeigten Ausführungsform das zweite Halbleiterbauelement 3 2 ist. Allgemein ist das aktive Bauelementgebiet eines beliebigen zweiten Halbleiterbauelements 3 i von dem aktiven Bauelementgebiet des zweiten Halbleiterbauelements 3 i-1 umgeben, das direkt mit dem Halbleiterbauelement 3 i verbunden ist, und das 1. zweite Halbleiterbauelement 3 1 ist von dem aktiven Bauelementgebiet des ersten Halbleiterbauelements 2 umgeben. Die aktiven Bauelementgebiete der Bauelemente 2, 3, mit Ausnahme des n-ten zweiten Halbleiterbauelements 3, sind im Wesentlichen ringförmig. In der Darstellung gemäß 23 sind diese Ringe rechteckige Ringe. Dies ist jedoch nur ein Beispiel, und es kann auch eine beliebige andere Ringgeometrie verwendet werden.
  • Die einzelnen Halbleiterbauelemente können als Matrixbauelemente ausgebildet werden, so dass innerhalb jedes der in 23 gezeigten Ringe ein Matrixbauelement, wie in 2 gezeigt, integriert ist. Gemäß einem Ausführungsbeispiel werden mehrere Matrixbauelemente in jedes der in 23 gezeigten ringförmigen Gebiete integriert, wobei diese Matrixbauelemente innerhalb jedes Rings parallel geschaltet sind, um eines der Bauelemente 2, 3 auszubilden. Die Lastanschlüsse der einzelnen Bauelemente 2, 3 können ebenfalls ringförmig sein und sind in 23 schematisch als fette Linien dargestellt. Steueranschlüsse der einzelnen Bauelemente 2, 3 sowie die Zwischenverbindung der einzelnen Bauelemente 2, 3 sind in 23 nicht gezeigt. Zum Zusammenschalten der einzelnen Bauelemente 2, 3 können allgemein bekannte Verdrahtungs- und Verschaltungstechniken verwendet werden.
  • Bei der Halbleiterbauelementanordnung nach 23 ist keine zusätzliche Randabschlussstruktur erforderlich, weil bei dieser Ausführungsform der Anschluss mit dem höchsten elektrischen Potential, nämlich der zweite Lastanschluss 13, der durch den zweiten Lastanschluss 33 n des n-ten zweiten Halbleiterbauelements 3 n gebildet wird, sich in der Mitte der Ringstruktur befindet und durch die anderen Bauelemente „abgeschirmt” wird, die das n-te zweite Halbleiterbauelement 3 umgeben. Die „Grenze” der in dem Halbleiterkörper 100 integrierten Halbleiterbauelementanordnung wird durch das aktive Gebiet des ersten Halbleiterbauelements 2 mit dem ersten Lastanschluss 12 gebildet. Der erste Lastanschluss ist der Anschluss, der in der Halbleiterbauelementanordnung das niedrigste elektrische Potential aufweist, das einem Bezugspotential oder Massepotential entsprechen kann, das an den Halbleiterkörper 100 angelegt ist. Diese Verbindung zu Bezugs- oder Massepotential des Halbleiterkörpers 100 ist in 23 jedoch nicht explizit dargestellt.

Claims (28)

  1. Halbleiterbauelementanordnung, die aufweist: eine Halbleiterschicht (100); mindestens eine erste Reihenschaltung (1) mit einem ersten Halbleiterbauelement (2) und mit einer Vielzahl von n zweiten Halbleiterbauelementen (3 1–3 n), mit n > 1, wobei das erste Halbleiterbauelement (2) eine Laststrecke aufweist und aktive Bauelementgebiete aufweist, die in die Halbleiterschicht integriert sind, wobei jedes der zweiten Halbleiterbauelemente (3 1–3 n) aktive Bauelementgebiete aufweist, die in die Halbleiterschicht integriert sind, und eine Laststrecke zwischen einem ersten und einem zweiten Lastanschluss (32 1–32 n, 33 1–33 n) und einen Steueranschluss (31 1–31 n) aufweist, wobei die zweiten Halbleiterbauelemente (3 1–3 n) ihre Laststrecken in Reihe geschaltet haben und in Reihe zu der Laststrecke des ersten Halbleiterbauelements (2) geschaltet haben, wobei jedes der zweiten Halbleiterbauelemente (3 1–3 n) seinen Steueranschluss (31 1–31 n) mit dem Lastanschluss eines der anderen zweiten Halbleiterbauelemente (3 1–3 n) verbunden hat und eines der zweiten Halbleiterbauelemente (3 1–3 n) seinen Steueranschluss (31 1–31 n) mit einem der Lastanschlüsse (22, 23) des ersten Halbleiterbauelements (2) verbunden hat; und eine Randabschlussstruktur (4).
  2. Halbleiterbauelementanordnung nach Anspruch 1, bei der das erste Halbleiterbauelement (2) ein Transistor ist.
  3. Halbleiterbauelementanordnung nach Anspruch 1, bei der das erste Halbleiterbauelement (2) eine Diode ist.
  4. Halbleiterbauelementanordnung nach einem der vorhergehenden Ansprüche, bei der die aktiven Bauelementgebiete des ersten Halbleiterbauelements und die aktiven Bauelementgebiete der zweiten Halbleiterbauelemente in der Halbleiterschicht (100) in einer Längsrichtung auf einer Linie liegen, und bei der die Randabschlussstruktur (4) wenigstens in Richtungen senkrecht zu der Längsrichtung zu den aktiven Bauelementgebieten benachbart ist.
  5. Halbleiterbauelementanordnung nach einem der vorhergehenden Ansprüche, die weiterhin aufweist: zwei Reihenschaltungen (1 I, 1 II), wobei jede Reihenschaltung ein erstes Halbleiterbauelement (2) und eine Vielzahl von n zweiten Halbleiterbauelemente (3 1–3 n) umfasst, wobei die aktiven Bauelementgebiete des ersten Halbleiterbauelements (2) und der zweiten Halbleiterbauelemente (3 1–3 n) jeder Reihenschaltung in einer Linie in der Halbleiterschicht (100) liegen und eine Längsstruktur mit einem ersten Längsende, wo die aktiven Bauelementgebiete des ersten Halbleiterbauelements angeordnet sind, und mit einem zweiten Längsende, wo die aktiven Bauelementgebiete der zweiten Halbleiterbauelemente (3 1–3 n) angeordnet sind, bilden, wobei die Längsstrukturen der beiden Reihenschaltungen (1 I, 1 II) derart in einer Linie liegen, dass die zweiten Längsenden der ersten und zweiten Längsstruktur benachbart sind.
  6. Halbleiterbauelementanordnung nach Anspruch 5, bei der die beiden Reihenschaltungen elektrisch parallel geschaltet sind.
  7. Halbleiterbauelementanordnung nach Anspruch 5 oder 6, bei der die Randabschlussstruktur (4) eine erste Teilrandabschlussstruktur (4 1), die zu der Längsstruktur in einer ersten Richtung benachbart ist, und eine zweite Teilrandabschlussstruktur (4 2), die zu der Längsstruktur in einer der ersten Richtung entgegengesetzten zweiten Richtung benachbart ist, aufweist.
  8. Halbleiterbauelementanordnung nach Anspruch 7, bei der wenigstens eine der Teilrandabschlussstrukturen (4 1, 4 2) aufweist: einen ersten Feldring (41 0), der dem ersten Halbleiterbauelement (2) oder einem der zweiten Halbleiterbauelemente (3 1–3 n) in einer der Reihenschaltungen (1 I, 1 II) zugeordnet ist und dem entsprechenden Halbleiterbauelement in der anderen der Reihenschaltungen (1 I, 1 II) zugeordnet ist, und bei der sich der erste Feldring (41 0) zwischen den aktiven Bauelementgebieten der Halbleiterbauelemente erstreckt, denen er zugeordnet ist, und mit den ersten Lastanschlüssen der Halbleiterbauelemente verbunden ist, denen er zugeordnet ist.
  9. Halbleiterbauelementanordnung nach Anspruch 8, bei dem der erste Feldring (41 0) in einer horizontalen Ebene der Halbleiterschicht (100) elliptisch oder kreisförmig ist.
  10. Halbleiterbauelementanordnung nach Anspruch 8 oder 9, bei dem die Halbleiterschicht (100) eine Grunddotierung von einem ersten Dotierungstyp in einem Gebiet aufweist, in dem der erste Feldring (41 0) angeordnet ist, und bei dem der erste Feldring (41 0) ein dotiertes Gebiet von einem zu dem ersten Dotierungstyp komplementären zweiten Dotierungstyp aufweist.
  11. Halbleiterbauelementanordnung nach Anspruch 10, die weiterhin aufweist: eine elektrische Leitung (42 0), die an den ersten Feldring (41 0) angrenzt und sich entlang des ersten Feldrings (41 0) auf einer ersten Oberfläche der Halbleiterschicht (100) erstreckt.
  12. Halbleiterbauelementanordnung nach Anspruch 10 oder 11, die weiterhin aufweist: einen zweiten Feldring (43 0), der vom ersten Dotierungstyp und stärker als die Grunddotierung der Halbleiterschicht (100) dotiert ist, wobei der zweite Feldring (43 0) an den ersten Feldring (41 0) angrenzt und sich entlang des ersten Feldrings (41 0) erstreckt.
  13. Halbleiterbauelementanordnung nach Anspruch 12, bei der der erste Feldring (41 0) und der zweite Feldring (43 0) durch eine oberhalb der ersten Oberfläche der Halbleiterschicht (100) angeordnete elektrische Leitung (42 0) elektrisch verbunden sind.
  14. Halbleiterbauelementanordnung nach Anspruch 10, bei der die Randabschlussstruktur (4) einen MOSFET aufweist, der ein durch den ersten Feldring (41 0) gebildetes Sourcegebiet aufweist und der weiterhin aufweist: ein Driftgebiet (45), das vom zweiten Dotierungstyp und an Lastanschlüsse der zweiten Halbleiterbauelemente (3 1–3 n) der Reihenschaltung (1 I–1 II) gekoppelt ist; ein Bodygebiet (46) vom ersten Dotierungstyp; und eine Gateelektrode (47), die benachbart zu dem Bodygebiet (46) und durch ein Gatedielektrikum (48) dielektrisch gegenüber dem Bodygebiet (46) isoliert ist.
  15. Halbleiterbauelementanordnung nach Anspruch 14, bei der der MOSFET weiterhin aufweist: ein Halbleitergebiet (49), das vom ersten Dotierungstyp iat, das starker als die Grunddotierung dotiert ist und das an das Driftgebiet (45) angrenzt.
  16. Halbleiterbauelementanordnung nach Anspruch 14 oder 15, bei dem das Halbleiterbauelement, dem der erste Feldring (41 0) zugeordnet ist, ein Transistor mit einem Steueranschluss ist, und bei dem die Gateelektrode des MOSFET mit dem Steueranschluss verbunden ist.
  17. Halbleiterbauelementanordnung nach einem der Ansprüche 8 bis 16, bei dem der erste Feldring (41 0) einem ersten Halbleiterbauelement (2) zugeordnet ist.
  18. Halbleiterbauelementanordnung nach einem der Ansprüche 6 bis 17, bei dem wenigstens eine der Teilrandabschlussstrukturen (4 1–4 2) aufweist: mehrere erste Feldringe (41 0–41 n), wobei jeder dem ersten Halbleiterbauelement (2) oder einem der zweiten Halbleiterbauelemente (3 1–3 n) in einer der Reihenschaltungen (1 I–1 II) zugeordnet ist und mit dem entsprechenden Halbleiterbauelement in der anderen der Reihenschaltungen (1 I–1 II) zugeordnet ist, und wobei sich jeder erste Feldring zwischen den aktiven Bauelementgebieten der Halbleiterbauelemente, denen er zugeordnet ist, erstreckt und mit den ersten Lastanschlüssen der Halbleiterbauelemente, denen er zugeordnet ist, verbunden ist.
  19. Halbleiterbauelementanordnung nach Anspruch 18, bei der jedes des ersten Halbleiterbauelements (2) und der zweiten Halbleiterbauelemente (3 1–3 n) einen zugeordneten Feldring aufweist.
  20. Halbleiterbauelementanordnung nach Anspruch 18 oder 19, die weiterhin aufweist: mehrere zweite Feldringe (42 0–42 n), die vom ersten Dotierungstyp und stärker als die Grunddotierung der zweiten Halbleiterschicht (100) dotiert sind, wobei jeder zweite Feldring (42 0–42 n) einem ersten Feldring (41 0–41 n) uigeordnet ist, an den zugeordneten ersten Feldring (41 0–41 n) angrenzt und sich entlang des zugeordneten ersten Feldring (41 0–41 n) erstreckt.
  21. Halbleiterbauelementanordnung nach Anspruch 20, die weiterhin aufweist: mehrere elektrische Leitungen (43 0–43 n), wobei jede elektrische Leitung (43 0–43 n) einen ersten Feldring (41 0–41 n) und den zugeordneten zweiten Feldring (42 0–42 n) elektrisch verbindet.
  22. Halbleiterbauelementanordnung nach einem der vorhergehenden Ansprüche, bei der die Halbleiterbauelemente (3 1–3 n) MOSFETs sind, wobei jeder MOSFET einen Sourceanschluss als einen ersten Lastanschluss, einen Drainanschluss als einen zweiten Lastanschluss und einen Gateanschluss als einen Steueranschluss aufweist.
  23. Halbleiterbauelementanordnung nach Anspruch 22, bei der die zweiten Halbleiterbauelemente (3 1–3 n) FINFETs sind.
  24. Halbleiterbauelementanordnung nach einem der vorhergehenden Ansprüche, bei der die Halbleiterschicht (100) Teil eines Halbleiterkörpers ist oder einen Halbleiterkörper bildet.
  25. Halbleiterbauelementanordnung nach einem der vorhergehenden, bei der die Halbleiterschicht (100) Teil eines SOI-Substrats ist.
  26. Halbleiterbauelementanordnung, die aufweist: eine Halbleiterschicht (100); wenigstens eine erste Reihenschaltung mit einem ersten Halbleiterbauelement (2) und mit einer Vielzahl von n zweiten Halbleiterbauelementen (3 1–3 n), mit n > 1, wobei das erste Halbleiterbauelement (2) eine Laststrecke aufweist und aktive Bauelementgebiete aufweist, die in der Halbleiterschicht (100) integriert sind, wobei jedes der zweiten Halbleiterbauelemente (3 1–3 n) aktive Bauelementgebiete aufweist, die in die Halbleiterschicht (100) integriert sind, und eine Laststrecke zwischen einem ersten und einem zweiten Lastanschluss (32 1–32 n, 33 1–33 n) und einen Steueranschluss (31 1–31 n) aufweist, wobei die zweiten Halbleiterbauelemente (3 1–3 n) ihre Laststrecken in Reihe geschaltet haben und in Reihe zu der Laststrecke des ersten Halbleiterbauelements (2) geschaltet haben, wobei jedes der zweiten Halbleiterbauelemente (3 1–3 n) seinen Steueranschluss mit dem Lastanschluss eines der anderen zweiten Halbleiterbauelemente (3 1–3 n) verbunden hat und eines der zweiten Halbleiterbauelemente (3 1–3 n) seinen Steueranschluss mit einem der Lastanschlüsse (22, 23) des ersten Halbleiterbauelements (2) verbunden hat; und wobei das aktive Bauelementgebiet des ersten Halbleiterbauelements (2) die aktiven Bauelementgebiete der zweiten Halbleiterbauelemente (3 1–3 n) in einer horizontalen Ebene der Halbleiterschicht (100) umgibt.
  27. Halbleiterbauelementanordnung nach Anspruch 26, bei der jedes von n – 1 zweiten Halbleiterbauelementen ein aktives Bauelementgebiet benachbart zu dem aktiven Bauelementgebiet eines anderen zweiten Halbleiterbauelements aufweist und das aktive Bauelementgebiet des anderen zweiten Halbleiterbauelementgebiets umgibt.
  28. Halbleiterbauelementanordnung nach einem der vorhergehenden Ansprüche, die 3, 4, 5, mehr als 5, mehr als 10 oder mehr als 20 zweite Halbleiterbauelemente (3 1–3 n) aufweist.
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