KR101668168B1 - 활성 드리프트 구역을 갖는 반도체 장치 - Google Patents

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Abstract

반도체 소자 장치는 반도체 층 및 적어도 하나의 직렬 회로를 포함하는데, 이 직렬 회로는 제 1 반도체 소자와 복수의 n개의 제 2 반도체 소자를 가지며, 이때 n>1이다. 제 1 반도체 소자는 반도체 층에 집적된 부하 경로 및 활성 소자 영역을 갖는다. 각각의 제 2 반도체 소자는 반도체 층에 집적된 활성 소자 영역과, 제 1 및 제 2 부하 단자사이의 부하 경로 및 제어 단자를 갖는다. 제 2 반도체 소자도 자신의 부하 경로들을 갖는데, 이 부하 경로들는 직렬 연결되어 제 1 반도체 소자의 부하 경로에 직렬 연결된다. 각각의 제 2 반도체 소자의 제어 단자는 다른 제 2 반도체 소자중 하나의 부하 단자에 연결된다. 제 2 반도체 소자중 하나는 제 1 반도체 소자의 부하 단자중 하나에 연결된 제어 단자를 갖는다. 이 장치는 에지 종단 구조도 포함한다.

Description

활성 드리프트 구역을 갖는 반도체 장치{SEMICONDUCTOR ARRANGEMENT WITH ACTIVE DRIFT ZONE}
본 발명의 실시예는 반도체 장치(semiconductor arrangement)에 관한 것으로, 특히 제 1 반도체 소자 및 직렬 연결의 복수의 제 2 반도체 소자를 갖는 반도체 장치에 관한 것이다.
예를 들어 전력용 트랜지스터나 전력용 다이오드같은 전력용 반도체 소자의 개발에서 한 가지 중요한 목표는 높은 전압 차단 능력이지만 낮은 온-저항(on-resistance)(Ron)과 낮은 스위칭 손실을 갖는 소자를 만드는 것이다.
전력용 트랜지스터는 보통 몸체 영역과 드레인 영역 사이에 배열되며 드레인 영역보다 더 낮게 도핑된 드리프트 영역을 포함한다. 종래의 전력용 트랜지스터의 온-저항은 전류 흐름 방향으로의 드리프트 영역의 길이 및 드리프트 영역의 도핑 농도에 영향을 받는데, 드리프트 영역의 길이가 감소될 때 또는 드리프트 영역의 도핑 농도가 증가될 때 온-저항은 감소한다. 그러나, 이 영역의 길이를 감소시키는 것이나 도핑 농도를 증가시키는 것은 전압 차단 능력을 감소시킨다.
소정의 전압 차단 능력을 갖는 전력용 트랜지스터의 온-저항을 감소시키는 한 가지 가능한 방법은 드리프트 영역에 보상 영역(compensation region)을 제공하는 것인데, 이 보상 영역은 드리프트 영역에 대해 상보적으로 도핑된다. 다른 가능한 방법은 드리프트 영역내에 전계판(field plates)을 제공하는 것인데, 이 전계판은 유전체에 의해 드리프트 영역으로부터 절연되며 예컨대 트랜지스터의 게이트나 소스에 연결된다. 이러한 유형의 전력용 트랜지스터에서, 구성요소가 자신의 오프-상태에 있을 때 보상 구역이나 전계판은 드리프트 영역내의 도핑 전하를 부분적으로 "보상"한다. 이것은 더 높은 도핑의 드리프트 영역을 제공할 수 있게 하여, 전압 차단 능력을 감소시키지 않으면서 온-저항을 감소시킨다.
전력용 다이오드(핀 다이오드)는 보통 제 1 도핑 유형의 제 1 에미터 영역과 제 2 도핑 유형의 제 2 에미터 영역 사이에 낮게 도핑된 드리프트 또는 베이스 영역을 포함한다. 전력용 다이오드는 제 1 극성을 갖는 전압(차단 전압)이 제 1 및 제 2 에미터 영역 사이에 인가될 때 전류를 차단하도록 구성되고, 제 2 극성을 갖는 전압이 제 1 및 제 2 에미터 영역 사이에 인가될 때 전류를 도전시키도록 구성된다. 그러나 도전 상태에서는 제 1 및 제 2 유형의 전하 캐리어(p-형 및 n-형 전하 캐리어)가 베이스 영역에서 발생된다. 베이스 영역에 저장된 전하 캐리어 플라즈마의 양은 베이스 영역의 길이에 영향을 받고, 따라서 전압 차단 능력에도 영향을 받는데, 여기서 전압 차단 능력이 증가할 때 전하 캐리어 플라즈마의 양은 증가한다. 이러한 전하 캐리어 플라즈마는 다이오드가 차단 전압을 인가하는 것을 막기전에 제거되어야 한다.
그러나 공지의 소자들은 소자가 온-상태에서 오프-상태로 동작 상태를 변경하거나 혹은 그 반대로 동작 상태를 변경할 때 시간 지연을 초래할 수 있는 높은 출력 캐패시턴스를 갖는다. 그러므로 문제점은 높은 전압 차단 능력과 낮은 온-저항 및 낮은 출력 캐패시턴스를 갖는 전력용 반도체 소자를 제공하는 것이다.
전술한 문제점은 청구항 제1항 및 제26항에 따른 반도체 소자 장치에 의해 해결된다. 종속항에는 특정 실시예들이 개시된다.
본 발명의 제 1 실시예는 반도체 소자 장치와 관련있다. 이 반도체 소자 장치는 반도체 층과, 제 1 반도체 소자와 n개의 복수의 제 2 반도체 소자를 갖는 적어도 하나의 직렬 회로를 포함하며, 여기서 n>1이다. 제 1 반도체 소자는 부하 경로를 가지며, 반도체 층에 집적된 활성 소자 영역을 갖고, 제 2 반도체 소자의 각각은 반도체 층에 집적된 활성 소자 영역을 가지며, 제 1 및 제 2 부하 단자 사이의 부하 경로 및 제어 단자를 갖고, 제 2 반도체 소자들은 직렬 연결되며, 제 1 반도체 소자의 부하 경로에 직렬 연결된 부하 경로를 갖고, 제 2 반도체 소자의 각각은 다른 제 2 반도체 소자 중 하나의 부하 단자에 연결된 제어 단자를 갖고, 제 2 반도체 소자 중 하나는 제 1 반도체 소자의 부하 단자 중 하나에 연결된 제어 단자를 갖는다. 반도체 소자 장치는 또한 에지 종단 구조(edge termination structure)를 더 포함한다.
본 발명의 제 1 실시예와 관련있는 제 2 실시예는 반도체 소자 장치와 관련있다. 반도체 소자 장치는 반도체 층과, 제 1 반도체 소자와 n개의 복수의 제 2 반도체 소자를 갖는 적어도 하나의 직렬 회로를 포함하며, 여기서 n>1이다. 제 1 반도체 소자는 부하 경로를 가지며, 반도체 층에 집적된 활성 소자 영역을 갖고, 제 2 반도체 소자의 각각은 반도체 층에 집적된 활성 소자 영역을 가지며, 제 1 및 제 2 부하 단자 사이의 부하 경로 및 제어 단자를 갖고, 제 2 반도체 소자들은 직렬 연결되며, 제 1 반도체 소자의 부하 경로에 직렬 연결된 부하 경로를 갖고, 제 2 반도체 소자의 각각은 다른 제 2 반도체 소자 중 하나의 부하 단자에 연결된 제어 단자를 갖고, 제 2 반도체 소자 중 하나는 제 1 반도체 소자의 부하 단자 중 하나에 연결된 제어 단자를 갖는다. 제 1 반도체 소자의 활성 소자 영역은 반도체 층의 수평면(horizontal plane)에서 제 2 반도체 소자의 활성 소자 영역을 둘러싼다.
이제 실시예들이 도면을 참조하여 설명될 것이다. 이 도면들은 기본 원리를 예시하는 것이므로, 기본 원리를 이해하는데 필요한 양상들만이 예시된다. 이 도면들은 일정 비율로 그려진 것이 아니다. 도면에서, 동일한 참조 부호는 유사한 특징을 표시한다.
도 1은 트랜지스터로서 구현된 제 1 반도체 소자와, 상호 직렬 연결되며 제 1 반도체 소자와 직렬 연결된 복수의 제 2 반도체 소자를 갖는 반도체 장치를 예시한다.
도 2는 부하를 스위칭하는 전자 스위치로서의 도 1의 반도체 장치의 응용을 예시한다.
도 3은 다이오드로서 구현된 제 1 반도체 소자와, 상호 직렬 연결되며 제 1 반도체 소자와 직렬 연결된 복수의 제 2 반도체 소자를 갖는 반도체 장치를 예시한다.
도 4는 제 1 반도체 소자와 복수의 제 2 반도체 소자를 갖는 제 1 실시예에 따른 반도체 장치가 구현된 반도체 몸체에 대한 상평면도를 개략적으로 예시한다.
도 5는 제 1 반도체 소자와 복수의 제 2 반도체 소자를 갖는 제 2 실시예에 따른 반도체 장치가 구현된 반도체 몸체에 대한 상평면도를 개략적으로 예시한다.
도 6은 제 1 실시예에 따른 에지 종단 구조에 대한 상평면도를 예시한다.
도 7은 도 6의 에지 종단 구조의 수직 단면도를 예시한다.
도 8은 제 2 실시예에 따른 에지 종단 구조에 대한 상평면도를 예시한다.
도 9는 도 8의 에지 종단 구조의 수직 단면도를 예시한다.
도 10은 제 3 실시예에 따른 에지 종단 구조에 대한 상평면도를 예시한다.
도 11은 제 4 실시예에 따른 에지 종단 구조에 대한 상평면도를 예시한다.
도 12는 도 11의 에지 종단 구조의 수직 단면도를 예시한다.
도 13은 제 5 실시예에 따른 에지 종단 구조의 수직 단면도를 예시한다.
도 14는 추가 실시예에 따른 에지 종단 구조의 수직 단면도를 예시한다.
도 15는 FINFET으로서 구현된 하나의 제 2 반도체 소자의 제 1 실시예를 예시하는 도 15(a) 내지 도 15(c)를 포함한다.
도 16은 FINFET으로서 구현된 하나의 제 2 반도체 소자의 제 2 실시예를 예시하는 도 16(a) 내지 도 16(c)를 포함한다.
도 17은 제 1 반도체 소자와 복수의 제 2 반도체 소자가 하나의 반도체 핀(semiconductor fin)에 구현된 제 1 실시예에 따른 반도체 몸체의 수직 단면도를 예시한다.
도 18은 제 1 반도체 소자와 복수의 제 2 반도체 소자가 하나의 반도체 핀에 구현된 제 2 실시예에 따른 반도체 몸체의 수직 단면도를 예시한다.
도 19는 제 1 반도체 소자와 몇 개의 FINFET 셀을 각기 포함하는 복수의 제 2 반도체 소자가 구현된 제 3 실시예에 따른 반도체 몸체의 상평면도를 예시한다.
도 20은 병렬 연결된 몇 개의 FINFET 셀을 포함하는 제 2 반도체 소자의 수직 단면도를 예시한다.
도 21은 병렬 연결된 몇 개의 FINFET 셀을 포함하는 하나의 제 2 반도체 소자의 추가 실시예를 예시하는 도 21(a) 내지 도 21(c)를 포함한다.
도 22는 직렬 연결된 도 21에 예시된 유형의 두 개의 반도체 소자를 예시한다.
도 23은 하나의 반도체 몸체에 집적된 제 1 반도체 소자와 복수의 제 2 반도체 소자를 포함하는 반도체 소자 장치의 추가 실시예를 예시한다.
다음의 상세한 설명에서는 본 명세서의 일부를 이루고 있는 첨부 도면을 참조하는데, 첨부 도면은 본 발명이 실시될 수 있는 특정 실시예를 예시적으로 도시하고 있다.
도 1은 제 1 반도체 소자(2)와, 복수의 제 2 반도체 소자(31-3n)를 포함하는 반도체 장치(1)의 제 1 실시예를 예시한다. 제 1 반도체 소자(2)는 제 1 부하 단자(22)와 제 2 부하 단자(23) 사이에 부하 경로를 가지며, 이 부하 경로가 전류를 도전하면 온-상태로, 이 부하 경로가 전류를 차단하면 오프-상태로 가정할 수 있다. 도 1에 따른 제 1 반도체 소자(2)는 트랜지스터로서 구현되며, 제어 단자(21)를 더 포함한다. 구체적으로, 도 1에 따른 제 1 반도체 소자(2)는 MODFET로서 구현되는데, 제어 단자(21)는 게이트 단자이고, 제 1 및 제 2 부하 단자(22, 23)는 각각 소스 및 드레인 단자이다.
도 1 및 이후의 도면들에서, "3" 뒤에 아래첨자가 붙은 참조부호는 개별의 제 2 반도체 소자를 표시한다. 예컨대 제어 단자와 부하 단자처럼 개별의 제 2 반도체 소자의 동일한 부분들은 동일한 참조 부호뒤에 아래 첨자가 붙는다. 예를 들어, 31은 제 2 반도체 소자 중 첫 번째 소자를 표시하며, 제어 단자(311)와 제 1 및 제 2 부하 단자(321, 331)를 갖는다. 다음의 내용에서, 제 2 반도체 소자 중 임의의 소자 또는 복수의 제 2 반도체 소자를 언급할 때, 그리고 개별의 제 2 반도체 소자들 사이에 구별이 필요하지 않을 때에는, 첨자없이 참조 부호 "3", "31", "32", "33"을 이용하여 제 2 반도체 소자와 그 개별 부분들을 표시한다.
제 2 반도체 소자(3)는 도 1에 예시된 실시예에서 트랜지스터로서 구현되며, 다음부터는 제 2 트랜지스터로 지칭될 것이다. 제 2 트랜지스터(3)의 각각은 제어 단자(31) 및, 제 1 부하 단자(32)와 제 2 부하 단자(33) 사이의 부하 경로를 갖는다. 제 2 반도체 소자의 부하 경로(32-33)는 서로 직렬 연결되고, 따라서 하나의 제 2 트랜지스터의 제 1 부하 단자는 인접하는 제 2 트랜지스터의 제 2 부하 단자에 연결된다. 또한, 제 2 트랜지스터(3)의 부하 경로는 제 1 반도체 장치의 부하 경로(22-23)와 직렬 연결되고, 따라서 제 1 반도체 소자(2)와 복수의 제 2 트랜지스터(3)는 캐스코드 유사 회로(cascode-like circuit)를 형성한다.
도 1을 참조하면, n개의 제 2 트랜지스터(3)가 있고, 여기서 n>1이다. 이러한 n개의 제 2 트랜지스터(3)로부터, 제 2 트랜지스터 중 첫 번째 트랜지스터(31)는, n개의 제 2 트랜지스터(3)와 직렬 회로를 이루는 제 1 반도체 소자(2)에 가장 근접하게 배열되면서 제 1 반도체 소자(2)의 부하 경로(22-23)에 직접 연결된 부하 경로(321-331)를 갖는 제 2 트랜지스터이다. 제 2 트랜지스터의 n번째 트랜지스터(3n)는 n개의 제 2 트랜지스터(3)와의 직렬 회로에서 제 1 반도체 소자(2)에서 가장 멀리 배열된 제 2 트랜지스터이다. 도 1에 예시된 실시예에는, n=4인 제 2 트랜지스터(3)가 있다. 그러나, 이것은 오로지 실시예이며, 제 2 트랜지스터(3)의 개수 n은 임의로 선택될 수 있으며, 다시 말해서 반도체 소자 장치(1)의 원하는 전압 차단 능력에 따라 결정될 수 있다. 이와 관련하여서는 이후에 더 상세히 설명된다.
제 2 반도체 소자(3)의 각각은 제 2 반도체 소자(3)의 다른 반도체 소자의 부하 단자에 연결되거나 또는 제 1 반도체 소자(2)의 부하 단자중 하나에 연결된 제어 단자(31)를 갖는다. 도 1에 예시된 실시예에서, 첫 번째 제 2 트랜지스터(31)는 제 1 반도체 소자(2)의 제 1 부하 단자(22)에 연결된 제어 단자(311)를 갖는다. 나머지 제 2 트랜지스터(32-3n)의 각각은 제 1 반도체 소자(2)의 방향으로 직렬 회로내에서 인접한 제 2 트랜지스터의 제 1 부하 단자(321-32n-1)에 연결된다. 설명을 위해, 도면 부호(3i)는 제 1 트랜지스터(31)가 아닌 제 2 트랜지스터(32-3n)중 하나인 것으로 가정한다. 이 경우, 이 제 2 트랜지스터(상부 제 2 트랜지스터)(3i)의 제어 단자(31i)는 인접하는 제 2 트랜지스터(하부 제 2 트랜지스터)(3i-1)의 제 1 부하 단자(32i-1)에 연결된다. 상부 제 2 트랜지스터(3i)의 제어 단자(31i)가 연결되는 제 1 부하 단자(32i-1)는 이 상부 제 2 트랜지스터(3i)의 부하 단자(23i, 33i) 중 하나에 직접 연결되지 않는다. 추가의 실시예(예시되지 않음)에 따르면, 하나의 제 2 트랜지스터(3i)의 제어 단자(31i)는 제 2 트랜지스터(3i)에 직접 연결된 제 2 트랜지스터(3i-1)의 제 1 부하 단자(31i-1)에 연결되지 않지만, 이 트랜지스터로부터 멀리 떨어진 제 2 트랜지스터(3i-k)의 부하 단자(32i-k)에 연결되며, 이때 k>1이다. 만약에 예를 들어 k=2이면, 제 2 트랜지스터(3i)의 제어 단자(31i)는 직렬 회로내의 제 1 반도체 소자(2)의 방향으로 제 2 트랜지스터(3i)로부터 떨어진 두 개의 제 2 트랜지스터인 제 2 트랜지스터(3i-2)의 제 1 부하 단자(32i-2)에 연결된다.
도 1을 참조하면, 제 1 반도체 소자(2)와 제 2 트랜지스터(3)는 MOSFET(metal-oxide semiconductor field effect transistors)로 구현될 수 있다. MOSFET의 각각은 제어 단자(21, 31)로서 게이트 단자를, 제 1 부하 단자로서 소스 단자를, 제 2 부하 단자(22, 32)로서 드레인 단자를 갖는다. MOSFET는 게이트와 소스 단자(제어 단자 및 제 1 부하 단자)사이에 인가된 전압에 의해 제어될 수 있는 전압 제어 장치이다. 그러므로, 도 1에 예시된 장치에서, 첫 번째 제 2 트랜지스터(31)는 제 1 반도체 소자(2)의 부하 경로 전압에 대응하는 전압을 통해 제어되고, 다른 제 2 트랜지스터(3i)는 적어도 하나의 제 2 트랜지스터(3i-1 또는 3i-2)의 부하 경로 전압을 통해 제어된다. 하나의 MOSFET의 "부하 경로" 전압은 이 MOSFET의 제 1 및 제 2 부하 단자(드레인 및 소스 단자)사이의 전압이다.
도 1에 예시된 실시예에서, 제 1 반도체 소자(2)는 노멀리-오프(normally-off)형(증가형) 트랜지스터인 반면, 제 2 트랜지스터(3)는 노멀리-온(normally-on)형(공핍형) 트랜지스터이다. 그러나, 이것은 단지 실시예일 뿐이다. 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)의 각각이 노멀리-온 트랜지스터로서 구현될 수 있거나 또는 노멀리-오프 트랜지스터로서 구현될 수 있다. 개별의 트랜지스터는 n-형 트랜지스터로서 구현될 수 있거나 또는 p-형 트랜지스터로서 구현될 수 있다.
제 1 반도체 소자(2) 및 제 2 트랜지스터(3)를 MOSFET로서 구현하는 것은 단지 실시예일 뿐이다. 예컨대 MOSFET, MISFET(metal-insulator-semiconductor field-effect transistor), MESFET(metal-semiconductor field-effect transistor), IGBT(insulated gate bipolar transistor)), JFET(junction gate field-effect transistor), FINFET(fin FET), 나노튜브 소자(nanotube device), HEMT(high electron mobility transistor) 등처럼 임의의 유형의 트랜지스터가 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)를 구현하는데 이용될 수 있다. 제 1 반도체 소자(2) 및 제 2 반도체 소자(3)를 구현하는데 이용되는 소자의 유형에 따라서 이들 소자가 연결이 되는데, 즉, 제 3 트랜지스터(3)의 각각이 직렬 연결의 적어도 하나의 다른 제 2 트랜지스터(3)나 또는 제 1 반도체 소자(2)의 부하 경로 전압에 의해 제어되도록 연결된다.
트랜지스터로서 구현된 제 1 반도체 소자(2)를 갖는 반도체 소자 장치(1)와 제 2 트랜지스터(3)는 제 1 반도체 소자(2)에 적절한 구동 전압을 인가함으로써 종래의 트랜지스터처럼 스위치 온 및 오프될 수 있다. 제 1 반도체 소자(2)의 제어 단자는 종합적인 장치(1)의 제어 단자(11)를 형성하고, 제 1 반도체 소자(2)의 제 1 제어 단자(21)와 n번째 제 2 트랜지스터(3n)의 제 2 부하 단자는 종합적인 장치(1)의 제 1 및 제 2 부하 단자(12, 13)를 각각 형성한다.
도 2는 부하 Z를 스위칭하는 전자 스위치로서의 반도체 소자 장치(1)의 이용을 예시한다. 제 1 및 제 2 부하 단자(12, 13)사이의 경로인 반도체 장치(1)의 부하 경로는 부하와 직렬 연결된다. 반도체 소자 장치(1)와 부하 Z를 갖는 이 직렬 회는 제 1 (정극성) 및 제 2 (부극성) 공급원 전위 V+, GND사이에 연결된다.
반도체 장치(1)의 동작 원리가 다음에 설명된다. 설명을 위해, 제 1 반도체 소자(2)는 n-형 증가 MOSFET로서 구현되고, 제 2 트랜지스터(3)는 n-형 공핍 MOSFET 또는 n-형 JFET로서 구현되고, 각각의 소자(2, 3)는 도 1에 예시된 것처럼 상호 연결된다고 가정한다. 그러나 기본적인 동작 원리는 다른 유형의 제 1 및 제 2 반도체 소자로 구현된 반도체 소자 장치에도 적용된다.
반도체 트랜지스터(3)를 구현하는데 이용될 수 있는 공핍 MOSFET 또는 JFET가 약 0의 구동 전압(게이트-소스 전압)이 인가되면 온-상태가 되는 반면에 구동 전압의 절대값이 소자의 핀치-오프 전압(pinch-off voltage)을 초과하면 오프-상태가 되는 반도체 소자라는 사실은 잘 알려져 있다. "구동 전압"은 소자의 게이트 단자와 소스 단자사이의 전압이다. n-형 MOSFET 또는 JFET에서, 핀치-오프 전압은 부극성 전압인 반면, p-형 MOSFET 또는 JFET에서는 핀치-오프 전압이 정극성 전압이다.
(정극성) 전압이 제 2 및 제 1 부하 단자(13, 12)사이에 인가될 때, 그리고 제어 단자(11)에 적절한 구동 전위를 인가함으로써 제 1 반도체 소자(2)가 스위치 온될 때, 첫 번째 제 2 트랜지스터(31)는 도전되고(온-상태이고), 제 1 반도체 소자(2)의 부하 경로(22-23) 양단의 전압의 절대값은 첫 번째 제 2 트랜지스터(31)를 핀치-오프하기엔 너무 낮다. 따라서, 첫 번째 제 2 트랜지스터(31)의 부하 경로 전압에 의해 제어되는 두 번째 트랜지스터(32)도 역시 도전하기 시작하고, 나머지 트랜지스터들도 도전하기 시작한다. 다시 말해서, 제 1 반도체 소자(2)와 제 2 트랜지스터(3)의 각각이 결국 도전되어, 반도체 장치(1)는 온-상태가 된다. 반도체 장치(1)가 온-상태일 때, 그리고 반도체 소자(2)가 스위치 오프될 때, 제 1 반도체 소자(2)의 부하 경로 양단의 전압 강하는 증가하고, 따라서 제 1 반도체 소자(2)의 부하 경로 전압의 절대값이 첫 번째 제 2 트랜지스터(3)의 핀치-오프 전압에 도달할 때 첫 번째 반도체 트랜지스터(31)는 스위치 오프를 시작한다. 종합적인 장치(1)의 제 2 부하 단자(13)와 제 1 부하 단자(12)사이에 정극성 전압이 인가되면, 제1 반도체 소자(2)가 스위치 오프될 때 제 1 반도체 소자(2)의 제 1 부하 단자(22)와 제 2 부하 단자(23)사이의 전압은 마찬가지로 정극성 전압이다. 이 경우, 첫 번째 제 2 트랜지스터(31)의 게이트-소스 전압은 이 트랜지스터(31)를 핀치 오프시키기에 적합한 부극성 전압이다.
첫 번째 제 2 트랜지스터(31)가 스위치 오프될 때, 그 부하 경로 양단의 전압 강하는 두 번째 제 2 트랜지스터(32)를 스위치 오프하도록 증가하고, 이것은 각각의 제 2 트랜지스터(3)가 스위치 오프되고 결국은 반도체 소자 장치(1)가 안정한 오프-상태가 될 때까지 차례로 세 번째 제 2 트랜지스터(33), 네 번째 제 2 트랜지스터 등등을 스위치 오프시킨다. 제 2 및 제 1 단자(13, 12)사이에 인가된 외부 전압은 제 1 반도체 소자(2)와 제 2 트랜지스터(3)에 외부 전압을 분배하기 위해 요구되는대로 많은 제 2 트랜지스터를 온-상태에서 오프-상태로 스위치한다. 낮은 외부 전압을 인가할 때, 일부 제 2 트랜지스터(3)는 여전히 온-상태이지만, 나머지 제 2 트랜지스터는 오프-상태이다. 오프-상태인 제 2 트랜지스터(3)의 개수는 외부 전압이 증가할수록 증가한다. 따라서, 전체 반도체 소자 장치(1)의 전압 차단 능력의 범위내에 있는 높은 외부 전압이 인가될 때, 제 1 반도체 소자(2)와 각각의 제 2 트랜지스터는 오프-상태이다.
반도체 소자 장치(1)가 오프-상태일 때, 그리고 제 1 반도체 소자(2)가 온(on)으로 스위치될 때, 첫 번째 제 2 트랜지스터(31)를 온으로 스위치하도록 제 1 반도체 소자(2)의 부하 경로 양단의 전압 강하는 감소하고, 따라서 이것은 두 번째 제 2 스위치(32), 세 번째 제 2 스위치 등등을 차례로 온으로 스위치한다. 이것은 제 2 트랜지스터(3)의 각각이 다시 스위치 온될 때까지 계속된다.
제 1 반도체 소자(2)와 직렬 연결된 제 2 트랜지스터(3)의 스위칭 상태는 제 1 반도체 소자(2)의 스위칭 상태에 따라 좌우되고, 제 1 반도체 소자(2)의 스위칭 상태를 따른다. 그러므로, 반도체 장치(1)의 스위칭 상태는 제 1 반도체 소자(2)의 스위칭 상태에 의해 정의된다. 제 1 반도체 소자(2)가 온-상태일 때 반도체 장치(1)는 온-상태이고, 제 1 반도체 소자(2)가 오프-상태일 때 반도체 장치(1)는 오프-상태이다.
반도체 장치(1)는 온-상태일 때 제 1 및 제 2 부하 단자(12, 13)사이에 낮은 저항을 갖고, 오프-상태일 때는 제 1 및 제 2 부하 단자(12, 13)사이에 높은 저항을 갖는다. 온-상태에서, 제 1 및 제 2 부하 단자(12, 13)사이의 옴 저항은 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)의 온-저항 RON의 합(sum)에 상응한다. 애벌런치 브레이크스루(avalanche breakthrough)가 시작되기 이전에 반도체 장치(1)가 오프-상태일 때 제 1 및 제 2 부하 단자(12, 13)사이에 인가될 수 있는 최대 전압인 전압 차단 능력은 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)의 전압 차단 능력의 합에 대응한다. 제1 반도체 소자(2)와 개별의 제 2 트랜지스터(3)는 예컨대 3V~50V사이의 전압 차단 능력처럼 비교적 낮은 전압 차단 능력을 가질 수 있다. 그러나, 제 2 트랜지스터(3)의 개수 n에 따라서, 예컨대 600V 이상처럼 최대 수 백V에 이르는 높은 총 전압 차단 능력이 획득될 수 있다.
반도체 장치(1)의 전압 차단 능력과 온-저항은 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)의 전압 차단 능력과, 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)의 온-저항에 의해 각각 정의된다. 2개보다 더 많은 제 2 트랜지스터(3)가 구현될 때(n>>2), 예컨대 5개이상, 10개이상 또는 심지어 20개이상의 제 2 트랜지스터(3)가 구현될 때, 반도체 장치(1)의 전압 차단 능력과 온-저항은 제 2 트랜지스터(3)를 갖는 장치(30)에 의해 주로 정의된다. 전체 반도체 장치(1)는 종래의 전력용 트랜지스터처럼 작동될 수 있고, 이때 종래의 전력용 트랜지스터에서, 집적된 드리프트 영역은 온-저항 및 전압 차단 능력을 주로 정의한다. 따라서, 제 2 트랜지스터(3)를 갖는 장치(30)는 종래의 전력용 트랜지스터의 드리프트 영역과 등가인 기능을 갖는다. 그러므로, 제 2 트랜지스터(3)를 갖는 장치(30)는 활성 드리프트 영역(ADR,active drift region) 또는 활성 드리프트 구역(ADZ,active drift zone)으로 지칭될 수 있다. 도 1의 전체적인 반도체 소자 장치(1)는 ADR 트랜지스터(ADZ 트랜지스터)로 지칭될 수 있고, 또는 제 1 반도체 소자(2)가 MOSFET로 구현될 때에는 ADRFET(ADZFET)로 지칭될 수 있다.
반도체 소자 장치(10)가 오프-상태일 때, 제 1 및 제 2 부하 단자(12, 13)사이에 인가된 전압은 이 전압의 일부가 제 1 반도체 소자(2)의 부하 경로(22-23) 양단에 나타나는 반면에 이 전압의 다른 부분들은 제 2 트랜지스터(3)의 부하 경로 양단에 나타나도록 분배된다. 그러나, 이 전압이 제 2 트랜지스터(3)에 대해 동일하게 분배되지 않는 경우가 있을 수도 있다. 대신에, 제 1 반도체 소자(2)에 보다 근접한 제 2 트랜지스터(3)가 제 1 반도체 소자(2)에서 멀리 있는 제 2 트랜지스터(3)보다 더 높은 전압 부하를 가질 수도 있다.
제 2 트랜지스터(3)에 전압을 더 균등하게 분배하기 위해, 반도체 장치(1)는 제 2 트랜지스터(3)의 부하 경로 양단의 전압을 제한하거나 또는 클램핑하도록 구성된 전압 제한 수단(101-10n)을 선택적으로 포함한다. 선택적으로, 클램핑 요소(100)는 제 1 반도체 소자(2)의 부하 경로(소스 및 드레인 단자 사이)에 병렬로 연결된다. 전압 클램핑 수단(100-10n)은 많은 상이한 방식으로 구현될 수 있다. 예시를 위해, 도 1에 예시된 클램핑 수단(100-10n)은 제너 다이오드(100-10n)를 포함할 수 있고, 제너 다이오드(100-10n)의 각각은 제 2 트랜지스터(3)중 하나의 부하 경로와 병렬로 연결되고, 그리고 선택적으로 제 1 반도체 소자(2)와 병렬로 연결된다.
제너 다이오드(100-10n)를 대신하여, 터널 다이오드, PIN 다이오드, 애벌런치 다이오드 또는 그와 유사한 다이오드가 마찬가지로 이용될 수도 있다. 다른 실시예(예시되지 않음)에 따르면, 각각의 클램핑 요소(100-10n)는 트랜지스터로 구현되는데, 예컨대 제 2 트랜지스터(3)가 n-형 MOSFET일 때는 p-형 MOSFET로 구현된다. 이러한 클램핑 MOSFET의 각각은 드레인 단자에 연결된 게이트 단자를 가지며, 각각의 MOSFET의 부하 경로(드레인-소스 경로)는 하나의 제 2 트랜지스터(3)의 부하 경로와 병렬로 연결된다.
예컨대 도 1에 예시된 제너 다이오드(100-10n)같은 개별 클램핑 요소는 반도체 소자(2) 및 제 2 트랜지스터(3)와 동일한 반도체 층 또는 반도체 몸체에 집적될 수 있다. 그러나 이러한 클램핑 요소는 반도체 몸체의 외부에 배열된 외부 장치처럼 구현될 수도 있다.
도 3은 반도체 소자 장치(1)의 다른 실시예를 예시한다. 도 3의 장치에서, 제 1 반도체 소자(2)는 제 1 부하 단자(12)를 형성하는 애노드 단자와 제 2 부하 단자를 형성하는 캐소드 단자를 갖는 다이오드로 구현된다. 도 3의 반도체 장치(1)의 동작 원리는 도 1의 반도체 장치(1)의 동작 원리에 대응하는데, 다이오드의 온-상태(순방향 바이어스 상태)와 오프-상태(역방향 바이어스 상태)가 제어 단자(도 1에 다른 트랜지스터에서처럼)를 통해 제어될 수 없으며 제 2 및 제 1 부하 단자(23, 22)사이에 인가되는 전압의 극성에 의해 제어될 수 있다는 점만이 다르다. 도 3의 반도체 장치(1)는, 제 2 트랜지스터(3)로서 n-형 공핍 MOSFET 또는 n-형 JFET가 구현될 경우 반도체 장치(1)의 제 1 및 제 2 부하 단자(13, 12)사이에 정극성 전압이 인가될 때 온-상태이고, 반도체 장치(1)의 제 1 및 제 2 부하 단자(13, 12)사이에 부극성 전압이 인가될 때에는 오프-상태이다. 그에 부응하여 도 1의 반도체 장치(1)를 참조하여 설명된 것이외의 모든 것은 도 3의 다이오드를 갖는 반도체 장치(1)에 적용된다. 도 3에 따른 다이오드를 갖는 반도체 장치(1)는 종래의 (고 전압) 다이오드처럼 이용될 수 있다.
다음의 내용에서, 제 1 반도체 소자(2)와 제 2 반도체 소자(제 2 트랜지스터)(3)사이의 구별이 요구되지 않을 때, 제 1 반도체 소자(2)와 제 2 트랜지스터(3)는 단순히 "소자"로서 지칭될 것이다. 이 소자들(2, 3)은 공통 반도체 몸체(100)에 구현된다. 이것은 도 4에 개략적으로 예시된다.
도 4는 반도체 층 또는 반도체 몸체(100)의 상평면도를 개략적으로 예시하는데, 여기서 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)의 예컨대 소스 및 드레인 영역같은 활성 소자 영역은 집적된다. 활성 소자 영역이 구현되는 반도체 층(100)은 반도체 몸체의 일부를 형성할 수 있고, 또는 반도체 몸체를 형성할 수도 있다. 다른 실시예에 따르면, 반도체 층(100)은 SOI(silicon on insulator) 기판의 일부이다.
이 소자들(2, 3)의 활성 소자 영역이 집적되는 반도체 몸체(100)의 영역들은 직사각형으로 개략적으로 예시된다. 그러나, 이것은 단지 실시예이다. 이 영역들의 특정 형태는 개별 소자(2, 3)의 구현에 따라 좌우된다. 개별 소자(2, 3)의 활성 영역들은 서로 떨어져 있을 수도 있고 또는 절연 영역에 의해 서로 절연될 수 있다. 도 4에 예시된 개별 소자들 사이의 거리는 일정 비율로 그려진 것이 아니다. 개별 소자들의 활성 소자 영역들은 도 1 및 도 3에 예시된 것처럼 상호 연결된다. 개별 소자들을 상호 연결하는 연결선은 반도체 몸체(100) 상부에 배선 구조내에 구현될 수 있으며, 도 4에 예시되지 않는다. 배선 구조는 반도체 몸체의 반도체 소자를 상호 연결하는 종래의 배선 구조처럼 구현될 수 있으며, 몇 개의 금속화 층 및 비아(via)를 포함할 수도 있다. 이러한 배선 구조는 공지되어 있으므로, 이와 관련하여 추가의 설명은 요구되지 않는다.
또한, 제 1 및 제 2 부하 단자(12, 13)가 도 4에 개략적으로 예시된다. 일 실시예에 따르면, 제 2 부하 단자(13)는 n번째 제 2 트랜지스터(3n)의 드레인 단자이고, 제 1 부하 단자(12)는 제 1 반도체 소자(2)가 다이오드로 구현되면 제 1 반도체 소자(2)의 애노드 단자이고, 트랜지스터로 구현되면 제 1 반도체 소자(2)의 소스 단자이다.
개별 소자는 기본적으로 정렬되고, 제 1 및 제 2 부하 단자(12, 13)는 반도체 몸체(100)의 횡방향(lateral direction)으로 떨어져있다. 반도체 소자 장치(1)가 오프-상태일 때, 그리고 전압이 부하 단자(12, 13)사이에 인가될 때, 인가된 전압은 개별 소자(2, 3)의 직렬 회로 양단에 전압을 인가한다. 이전의 설명을 참조하면, 반도체 소자 장치(1)의 전압 차단 능력은 개별 소자(2, 3)의 전압 차단 능력에 따라 좌우된다. 개별 소자(2, 3)가 하나의 반도체 몸체(100)에 구현되므로, 개별 소자(2, 3)와의 직렬 회로를 통한 제 1 및 제 2 부하 단자(12, 13) 양단의 전압 강하 경로(path for a voltage drop)가 존재할 뿐만 아니라 소자(2, 3)의 활성 영역이 구현되는 영역에 인접한 반도체 몸체(100)의 반도체 소자 장치(1)의 개별 소자(2, 3)의 활성 영역 외부에 이들 영역을 통한 제 1 및 제 2 부하 단자(12, 13)사이의 전계 경로(electrical field path)도 존재한다.
소자(2, 3)의 활성 영역에 인접한 이러한 외부 영역에서, 반도체 몸체(100)는 에지 종단(4)을 포함하고, 이것은 도 4에 개략적으로 도시되어 있다. 에지 종단(4)은 개별 소자(2, 3)와의 직렬 회로를 따라 제 1 부하 단자(12)(및 이에 연결된 활성 소자 영역)으로부터 제 2 부하 단자(13)(및 이에 연결된 활성 소자 영역)에 이른다.
이후의 내용에서, 개별 소자(2, 3)가 정렬된 방향은 종방향(longitudinal direction)으로 지칭될 것이다. 제 1 반도체 소자(2)는 개별 소자(2, 3)의 활성 영역을 갖는 구조의 제 1 종방향 단부(end)에 위치되고, n번째 트랜지스터(3n)는 제 2 종방향 단부에 위치된다. 도 4를 참조하면, 에지 종단(4)은 이 구조의 양쪽 종방향 측면들과 제 2 종방향 단부 둘레를 따라 확장되어 있다.
도 5는 제 1 반도체 소자(2)와 n개의 복수의 제 2 트랜지스터(3)를 반도체 몸체(100)에 갖는 반도체 소자 장치(1)를 구현하는 추가 실시예를 개략적으로 예시한다. 이 실시예에서, 반도체 소자 장치(1)는 두 개의 직렬 회로(1Ⅰ, 1Ⅱ)을 포함하고, 각각의 직렬 회로는 제 1 반도체 소자(2)와 n개의 제 2 트랜지스터(31...n)를 포함한다. 또한, 각각의 직렬 회로는 제 1 부하 단자(12Ⅰ, 12Ⅱ) 및 제 2 부하 단자(13Ⅰ, 13Ⅱ)를 포함한다. 일 실시예에 따르면, 제 2 부하 단자(13Ⅰ, 13Ⅱ)는 전기적으로 연결되고, 제 1 부하 단자(12Ⅰ, 12Ⅱ)도 전기적으로 연결되며, 따라서 두 개의 직렬 회로(1Ⅰ, 1Ⅱ)는 병렬로 연결된다. 반도체 소자 장치(1)의 동작시, 두 개의 직렬 회로(1Ⅰ, 1Ⅱ)의 각각의 양단의 전압은 동일하다.
개별 소자(2, 3)의 활성 소자 영역은 반도체 몸체(100)에 집적되므로, 직렬 회로(1Ⅰ, 1Ⅱ)내의 n번째 트랜지스터(3n)의 활성 소자 영역은 인접하고, 개별 소자(2, 3)의 활성 영역을 갖는 이 구조의 제 2 종방향 단부(n번째 제 2 트랜지스터(3n)이 위치된 곳의 단부)도 인접하며, 반면에 제 1 종방향 단부들은 반도체 몸체(100)의 횡방향으로 떨어져 있다. 이 실시예에서, 에지 종단 구조는 개별 소자(2, 3)의 활성 영역을 갖는 구조의 한 쪽 종방향 편(longitudinal side)을 따라 배열된 제 1 부분 구조(41)와, 이 구조의 제 2 종방향 편을 따라 배열된 제 2 부분 구조(42)를 포함한다. 제 1 및 제 2 부분 구조(41, 42)는 동일하며, 다만 개별 트랜지스터(2, 31-3n)의 활성 영역이 부하 단자(12Ⅰ, 12Ⅱ, 13Ⅰ, 13Ⅱ)사이에 배열되는 라인에 수직인 라인에 대해서 축대칭이므로, 이후의 내용에서는 이들 부분 구조중 하나만 상세히 설명될 것이다. 도 4에 예시된 에지 종단 구조(4)와 마찬가지로, 도 5의 부분 구조(41, 42)는 제 1 종방향 단부 둘레에 확장되지 않는다.
도 6은 에지 종단 구조중 하나(41)의 제 1 실시예를 개략적으로 예시한다. 도 6은 반도체 몸체(100)에 대한 상평면도를 개략적으로 예시한다. 에지 종단 구조(41)외에도, 개별 소자(2, 3)의 활성 영역과 이 개별 소자의 제 1 부하 단자(21, 311, 312, 31n)를 갖는 반도체 몸체(100)가 개략적으로 예시되었다.
반도체 몸체(100)는 에지 종단 구조(41)가 구현된 영역들이 적어도 하나의 도전형으로 기본적으로 도핑되거나 또는 진성(intrinsic)이다. 도면에서, 참조 부호(40)는 기본 도핑을 갖는 반도체 몸체(100)의 영역(40)을 표시한다. 일 실시예에 따르면, 기본 도핑의 유형은 제 2 트랜지스터(3)의 도전형에 상보적이다. 그러므로, 제 2 트랜지스터(3)가 n-형 트랜지스터일 때 반도체 몸체(100)는 p-형 기본 도핑을 포함하고, 제 2 트랜지스터(3)가 p-형 트랜지스터일 때 반도체 몸체(100)는 n-형 기본 도핑을 포함한다. 기본 도핑의 도핑 농도는 소자의 원하는 전압 차단 능력에 따른다. 기본 도핑은 종래의 MOSFET의 드리프트 영역에 이용되는 도핑 농도와 동일하거나 또는 그보다 낮은데, 예를 들면 600V 소자의 경우 1E15cm-3 미만이다.
에지 종단 구조(41)는 반도체 몸체(100)의 기본 도핑에 상보적인 도핑 유형의 복수의 필드 링(field ring)(410-41n)을 포함한다. 도 6에 예시된 실시예에서, 이 필드 링은 타원형 링 세그먼트(elliptical ring segment)인데, 특히 원형 링 세그먼트(circular ring segment)이다. 그러나 이러한 필드 링(410-41n)의 형태는 타원형 링 세그먼트로 제한되지 않는다. 예컨대 둥근 모서리를 갖는 직사각형 링 세그먼트같은 다른 형태의 필드 링이 적용될 수도 있다. 도 6에 예시된 실시예에서, 각각의 필드 링(410-41n)은 제 1 직렬 회로(1Ⅰ)내의 하나의 소자의 활성 영역에 인접하여 시작해서, 제 2 직렬 회로(1Ⅱ)내의 대응하는 소자의 활성 영역에 인접하여 종료한다. 제 1 및 제 2 직렬 회로(1Ⅰ, 1Ⅱ)내의 "대응하는 소자"란, 동일한 체계 번호를 갖는 소자이므로, 제 1 직렬 회로(1Ⅰ)내의 제 1 반도체 소자(2)는 제 2 직렬 회로(1Ⅱ)내의 제 1 반도체 소자(2)에 대응하고, 제 1 직렬 회로(1Ⅰ)내의 제 1 트랜지스터(31)는 제 2 직렬 회로(1Ⅱ)내의 제 1 트랜지스터(31)에 대응하는 방식이다. 일 실시예에 따르면, 각각의 소자(2, 3)는 그와 연관된 필드 링(410-41n)을 갖고, 여기서 제 1 및 제 2 직렬 회로(1Ⅰ, 1Ⅱ)내의 대응 소자는 공통의 하나의 링을 갖는다. 각각의 필드 링은 그와 연관된 소자의 제 1 부하 단자에 전기적으로 연결되므로, 도 6에 예시된 실시예에서, 각각의 필드 링(410-41n)은 두 개의 소자의 제 1 부하 단자에 전기적으로 연결된다. 추가의 실시예(도시 안 됨)에 따르면, 외곽 필드 링(410)이 아닌 필드 링(411-41n)은 단 하나의 소자의 제 1 부하 단자에 연결된다. "외곽 필드 링(410)"은 제 1 및 제 2 부분 구조(1Ⅰ, 1Ⅱ)내의 제 1 반도체 소자(2)의 제 1 부하 단자(22)에 연결된 필드 링이다.
개별 필드 링(410-41n)은 상이한 반지름을 갖고 이격되어 있는데, 필드 링(410)은 가장 큰 반지름을 갖는 제 1 반도체 소자(2)와 연관된 반면, n번째 트랜지스터(3n)와 연관된 필드 링(41n)은 가장 작은 반지름을 갖는다. 도핑된 필드 링(410-41n)은 종래의 확산법 및/또는 주입법을 이용하여 구현될 수 있다. 필드 링(410-41n)의 도핑 농도는 제 2 및 제 1 단자(12, 13)사이에 브레이크스루 전압을 인가할 때 전계가 임계 전계(실리콘에서 3E5 V/cm) 미만이되도록 최적화된다.
외곽 필드 링(410) 외부의 반도체 몸체(100)의 영역은 반도체 소자(1)가 동작상태일 때 최저 전위를 갖는 반도체 소자 장치(1)의 단자에 연결될 수 있거나 또는 이 전위를 갖는 외부 단자에 연결될 수 있다. 일 실시예에 따르면, 외곽 필드 링(410) 외부의 영역은 제 1 반도체 소자(2)의 제 1 부하 단자(22)에 연결되거나 또는 접지 단자에 연결된다.
도 7은 도 6에 예시된 단면 A-A에서 에지 종단 구조(41)의 수직 단면도를 개략적으로 예시한다. 이 단면 A-A는 제 1 직렬 회로(1Ⅰ)의 제 2 부하 단자(13Ⅰ)을 통과하도록 에지 종단 구조(41)를 절단한다. 도 7에서, 참조 부호(54)는 제 2 부하 단자(13Ⅰ)가 연결된 n번째 트랜지스터(3n)의 활성 소자 영역을 표시한다. 일 실시예에 따르면, 이 소자 영역(54)은 n번째 트랜지스터(3n)의 드레인 영역이다. 도 7에서, 참조 부호(40')는 반도체 몸체(100)의 외곽 영역을 최저 전위에 연결하는 선택성 콘택트 영역을 표시한다. 콘택트 영역(40')은 기본 도핑과 동일한 유형으로 도핑된 영역일 수 있지만, 더 높게 도핑되어 있다. 콘택트 영역(40')은 반도체 몸체(100)의 수평면에 활성 소자 영역(2, 3)과 필드 링(410-41n)을 갖는 전체 장치를 둘러싸고 있는 링으로서 구현될 수 있다.
도 6의 에지 종단 구조(41)의 동작 원리는 다음에 설명된다. 예시를 위해서, 제 2 트랜지스터(3)는 n-형 트랜지스터이고 반도체 몸체(100)는 p-형 기본 도핑을 갖는 것으로 가정된다. 또한, 두 개의 직렬 회로(1Ⅰ, 1Ⅱ)의 제 2 단자(13Ⅰ, 13Ⅱ)(이것은 전기적을 연결되어 있음)와 제 1 부하 단자(12Ⅰ, 12Ⅱ)사이에 인가되는 전압은 제 2 단자(13Ⅰ, 13Ⅱ)가 제 1 단자(12Ⅰ, 12Ⅱ)보다 더 높은 전위를 갖도록 인가되는 것으로 가정된다. 본원에서 이전에 설명되었듯이, 개별의 제 2 트랜지스터(3)의 각각은 부하 단자(13Ⅰ, 13Ⅱ, 12Ⅰ, 12Ⅱ)사이에 인가되는 전체 전압을 공유하므로, 제 2 트랜지스터(3)의 제 1 부하 단자(311, 312, 31n)와 제 1 반도체 소자(2)의 제 1 부하 단자(21)는 상이한 전위를 갖는다. 따라서, 제 1 부하 단자에 연결된 필드 링(410-41n)은 상이한 전위를 갖는다. 도 7을 참조하면, 각각의 필드 링은 상보적으로 도핑된 주변 반도체 영역(40)을 갖는 다이오드를 형성한다. 에지 종단 구조(41)의 전압 차단 능력은 수평방향으로는 하나의 링으로부터 다음 링까지의 전위 스텝(potential step)에 의해 정의되고, 수직방향으로는 반도체 몸체(100)의 기본 도핑(40)의 도핑 농도에 의해 정의된다.
도 7은 부하 단자(13Ⅰ, 13Ⅱ, 12Ⅰ, 12Ⅱ)사이에 전압을 인가할 때 반도체 몸체(100)에서 발생하는 전계의 등전위선을 예시한다. 최저 전위는 회로내에서 발생하는 최저 전위 또는 접지에 연결될 수 있는 콘택트 링(40')에서 발생하는 반면에 최고 전위는 제 2 부하 단자(13Ⅰ)에서 발생한다.
선택적으로, 예컨대 금속선 또는 고도핑된 폴리실리콘 선(line)같은 전기적 도전선(420-42n)은 필드 링(410-41n)에 인접하고, 반도체 몸체(100)의 제 1 표면(101) 상부에 배열된다. 수평면에서 이러한 전기 도전선(420-42n)의 형상은 필드 링(410-41n)의 형상에 대응하므로, 이러한 전기 도전선(420-42n)은 예를 들면 타원형 또는 원형을 갖는다. 전기 도전선(420-42n)은 개별 소자(2, 31, 32, 3n)의 제 1 부하 단자(21, 311, 312, 31n)를 필드 링(410-41n)에 전기적으로 더 잘 연결하도록 도와주므로, 개별 필드 링을 따라 전위차는 존재하지 않는다. 일 실시예에 따르면, 개별 필드 링(411-41n)의 각각은 부분 구조(1Ⅰ, 1Ⅱ) 중 하나의 소자에만 연결되고, 대응하는 필드 링은 나머지 부분 구조(1Ⅱ, 1Ⅰ)의 소자에 연결된다.
도 8은 에지 종단 구조(41)의 다른 실시예를 예시한다. 도 8에 예시된 실시예는 도 6에 예시된 실시예에 기반으로 하는데, 도 8의 실시예가 반도체 몸체(100)의 기본 도핑이 진성인 제 2 필드 링(431-43n)을 추가로 포함하고 있다. 제 2 링(431-43n)의 도핑 농도는 예컨대 1E19cm- 3정도로 높을 수 있다. 각각의 제 2 필드 링(431-43n)은 필드 링(411-41n) 중 하나와 인접한다(이것은 이후에서처럼 제 1 필드 링으로 지칭될 것이다). 도 9의 장치에서, 하나의 제 1 필드 링(41)과, 이 제 1 필드 링에서 떨어져 있는 하나의 제 2 필드 링(43) 및, 상기 하나의 제 1 필드 링과 상기 하나의 제 2 필드 링사이에서 기본 도핑을 갖는 반도체 영역은 p-i-n 다이오드를 형성한다. 또한, p-i-n 다이오드는 제 2 필드 링(43n)과, 제 2 부하 단자(13Ⅰ)이 연결되는 활성 소자 영역(54n)사이에 형성된다. 일 실시예에 따르면, 이 활성 소자 영역(54n)은 n번째 트랜지스터(54n)의 드레인 영역이다. 그러므로, 제 1 부하 단자(12Ⅰ)와 제 2 부하 단자(13Ⅰ)사이에는 p-i-n 다이오드 체인이 존재한다. 이 다이오드 체인은 에지 영역에서의 전압 차단 능력을 정의한다.
에지 종단 구조(41)의 수직 단면도를 개략적으로 예시하는 도 9를 참조하면, 에지 종단 구조(41)는 전기적 도전선(420-42n)을 선택적으로 포함하는데, 각각의 전기 도전선은 하나의 제 1 필드 링(411-41n)과 대응하는 인접하는 제 2 필드 링(431-43n)을 전기적으로 연결한다. 도 8 및 도 9의 에지 종단 구조(41)의 동작 원리는 도 6 및 도 7의 에지 종단 구조의 동작 원리에 대응하는데, 다만 도 8 및 도 9에 따른 에지 종단 구조(41)에서 애벌런치 또는 제너 다이오드가 두 개의 이웃하는 필드 링 쌍사이에 형성되고, 각각의 "필드 링 쌍"은 제 1 필드 링 및 인접하는 제 2 필드 링을 포함한다는 것만이 다르다. 예를 들어, 제 1 필드 링(410)와 제 2 필드 링(430)은 하나의 필드 링 쌍을 형성하고, 제 2 필드 링(430)과 인접의 필드 링 쌍(411,431)의 제 1 필드 링(410)사이에는 제너 다이오드가 형성된다. 이러한 애벌런치 또는 제너 다이오드는 도 1에 예시된 전압 제한 요소(100-10n)으로서 이용될 수 있다.
도 10은 집적된 제너 다이오드 또는 애벌런치 다이오드를 갖는 에지 종단 구조를 구현하는 다른 실시예를 개략적으로 예시한다. 도 10에는, 단지 두 개의 제 1 필드 링(41i, 41i+1)와 이 제 1 필드 링(41i)에 인접하는 하나의 제 2 필드 링(43i)이 예시되어 있다. 도 10을 참조하면, 개별의 제 1 및 제 2 필드 링은 각각 복수의 레그(legs)를 포함하는데, 제 1 필드 링(41i, 41i+1)의 레그는 바깥쪽을 향해 방사상으로 확장되어 있는 반면, 제 2 필드 링(43i)의 레그는 안쪽을 향해 방사상으로 확장되어 있다. 예컨대 도 10의 제 2 필드 링(43i)같은 하나의 제 2 필드 링의 레그와, 예컨대 도 10의 필드 링(41i+1)처럼 이웃하여 인접하는 제 1 필드 링의 레그는 서로 떨어져서 반경 방향으로 겹쳐져 있으므로, 제 2 필드 링(43i)의 하나의 레그(143i)와 제 1 필드 링(41i+1)의 하나의 레그(141i+1)사이에는 애벌런치 다이오드 또는 제너 다이오드가 형성된다.
단순 반도체 기판이 아닌 임의의 종류의 기판이 반도체 소자(2, 31-3n)의 활성 소자 영역을 수용하는데 이용될 수 있다. 일 실시예에 따르면, 기판은 SOI 기판이다. 이 실시예에서, 반도체 소자(2, 3)의 활성 소자 영역은 절연층위의 반도체 층에 구현될 수 있는데, 이때 절연층은 다른 반도체 층상에 배열된다.
도 11은 에지 종단 구조(41)의 다른 실시예를 예시한다. 이 에지 종단 구조(41)는 오로지 하나의 제 2 필드 링(430)을 포함하고 있는데, 이 제 2 필드링은 반도체 몸체(100)의 기본 도핑의 도핑 유형을 갖지만 이 기본 도핑보다는 더 높게 도핑되며 제 1 부하 단자(12Ⅰ, 12Ⅱ)에 연결되어 있다.
도 11의 에지 종단 구조(41)의 수직 단면도를 예시하는 도 12를 참조하면, 다이오드, 예컨대 선택성 필드 링(410)을 갖는 pn-다이오드 또는 p-i-n 다이오드가 필드 링(430)과 활성 소자 영역(54n)사이에 형성되며, 활성 소자 영역(54n)에는 제 2 부하 단자(13Ⅰ)가 연결된다.
도 11 및 도 12에 예시된 에지 종단 구조(41)는 아래의 도 13 및 도 14를 참조하여 설명되는 것처럼 많은 다른 방식으로 수정될 수 있다.
도 13을 참조하면, 에지 종단 구조(41)는 전기 도전선(421, 422, 42n)을 포함하며, 전기 도전선(421, 422, 42n)은 반도체 몸체(100)의 제 1 표면(101) 위에 배열되며 유전층(44)에 의해 반도체 몸체(100)로부터 유전체에 의해 절연되어 있다. 전기 도전선(421, 422, 42n)은 도 7 및 도 9에 예시된 전기 도전선에 대응할 수 있으며, 제 2 트랜지스터(31, 32, 3n)의 제 1 부하 단자에 연결된다(예시되지 않음). 이러한 전기 도전선(421, 422, 42n)은 예를 들어 타원형 또는 원형일 수 있다.
전기 도전선(421, 422, 42n)은 을 제공하는 것에 추가적으로, 또는 대안적으로, 에지 종단 구조(41)는 반도체 몸체(100)의 기본 도핑과 반대의 도핑 유형을 가지면서 더 높게 도핑된 제 1 필드 링(410)을 포함할 수도 있다. 이러한 제 1 필드 링(410)은 안쪽 방향을 향해 방사상으로 제 1 필드 링(430)과 인접한다. 또한, 제 1 및 제 2 필드 링(410, 430)은 연결선 또는 연결 전극을 통해 전기적으로 연결될 수 있다. 이러한 연결선은 도 13에서 굵은 선으로 개략적으로 예시된다.
도 14는 도 12의 에지 종단 구조에 기반하는 에지 종단 구조(41)의 다른 실시예를 예시한다. 도 14에 따른 에지 종단 구조(41)는 제 1 필드 링(410)과 활성 소자 영역(54n)사이에 MOSFET를 포함한다. 이 MOSFET는 제 1 필드 링(410) 및 활성 소자 영역(54n)과 동일한 도핑 유형을 갖지만 더 낮게 도핑된 드리프트 영역(45)과, 반도체 몸체(100)의 기본 도핑과 동일한 도핑 유형을 갖는 몸체 영역(46)을 포함한다. 몸체 영역(46)의 도핑 농도는 반도체 몸체(100)의 기본 도핑에 대응할 수도 있다. 게이트 전극(47)은 몸체 영역(46)에 인접하여 배열되고, 게이트 유전체(48)에 의해 몸체 영역(46)으로부터 유전체에 의해 절연된다. 도 14에 예시된 실시예에서, 게이트 전극(47)은 제 1 표면(101) 상부에 위치된 평면 게이트 전극(planar gate electrode)이다. 그러나 이것은 단지 실시예이다. 이 게이트 전극(47)은 또한 반도체 몸체(100)의 트렌치내에 트렌치 전극으로서 구현될 수 있다. 몸체 영역(46)은 링 형상일 수 있으며, 링 형상의 제 1 필드 링(410)에 인접한다. 이러한 제 1 필드 링(410)은 MOSFET의 소스 영역을 형성하며, 이것은 본원에서 이후에 에지 MOSFET로도 지칭된다. 일 실시예에 따르면, 게이트 전극(47)은 제 1 반도체 소자의 제어 단자에 전기적으로 연결된다(도14에는 도시되지 않음).
선택적으로, 에지 종단 구조(41)는 도 12를 참조하여 설명된 전기 도전선(421, 422, 42n)을 더 포함한다. 또한, 반도체 몸체(100)의 기본 도핑과 동일한 도핑 유형을 갖지만 더 높게 도핑된 RESURF 층(49)이 드리프트 영역(45) 아래에 배열될 수 있다. 선택적으로, 제 1 필드 링(410)은 반도체 몸체(100)의 기본 도핑과 동일한 도핑 유형을 갖지만 더 높게 도핑된 제 2 필드 링(430)과 인접한다.
도 1 및 도 3에서 회로 부호로 표시되고 도 4, 도 5, 도 6, 도 8 및 도 11에서는 단지 개략적으로만 예시된 제 1 반도체 소자(2)와 제 2 트랜지스터(3)는 많은 상이한 방식으로 구현될 수 있다. 제 2 트랜지스터(3)를 구현하는 일부 예시적인 실시예는 이후에 도면을 참조하여 설명된다.
도 6 내지 도 14를 참조하여 설명된 에지 종단 구조는 제 1 반도체 소자(2)와 n번째 제 3 반도체 소자(3n)가 개별 활성 소자 영역을 갖는 (정렬) 구조의 반대쪽 단부에 위치되는 도 4의 소자 구조와 연계하여 이용될 수 있다. 도 6 내지 도 14에 따른 실시예에서 개별 필드 링은 약 180°의 타원형 또는 원형인 것이 바람직하며 제 1 직렬 회로(1Ⅰ)내의 하나의 소자로부터 제 2 직렬 회로(1Ⅱ)내의 대응하는 소자까지 확장되어 있지만, 도 4의 장치의 필드 링은 180°이상의 각도로 구현되어, 각각의 필드 링이 제 2 종방향 단부 둘레에서 정렬 구조의 한 쪽의 하나의 소자의 활성 영역으로부터 그 정렬 구조의 다른 쪽의 동일한 소자의 활성 영역까지 확장되어 있다.
이전에 설명된 에지 종단 구조의 각각에서, 에지 종단 구조의 전압 차단 능력은 개별 소자(2, 3)를 갖는 직렬 회로의 전압 차단 능력에 대응하도록 조정될 수 있거나, 직렬 회로의 전압 차단 능력보다 높아지도록 조정될 수 있거나 또는 직렬 회로의 전압 차단 능력보다 낮아지도록 조정될 수 있다. 직렬 회로의 전압 차단 능력에 대한 에지 종단 구조(4)의 전압 차단 능력에 따라서, 전압 차단 능력보다 더 높은 전압을 인가할 때 전압 브레이크스루의 위치가 조정될 수 있다. 에지 종단 구조(4)의 전압 차단 능력이 직렬 회로의 전압 차단 능력보다 더 낮을 때, 전압 브레이크스루는 에지 종단 구조(4)에서 발생하고, 에지 종단 구조(4)의 전압 차단 능력이 직렬 회로의 전압 차단 능력보다 더 높을 때, 전압 브레이크스루는 직렬 회로에서 발생한다.
도 15(a)는 하나의 제 2 트랜지스터(3)의 투시도를 도시한다. 도 15(b)는 수직 단면도를 도시하고, 도 15(c)는 제 2 트랜지스터(3)의 수평 단면도를 도시한다. 도 15(a), 도 15(b) 및 도 15(c)는 제 2 트랜지스터(3)가 구현된 반도체 몸체(100)의 해당 섹션만을 도시한다. 제 1 반도체 소자(2)의 활성 영역과 이웃하는 제 2 트랜지스터(3)의 활성 영역은 도시되지 않는다. 도 15(a) 내지 도 15(c)에 따른 제 2 트랜지스터(3)는 MOSFET로서 구현되는데, 특히 FINFET으로 구현되며, 이후의 내용에서 "반도체 핀(semiconductor fin)"으로 지칭되는 핀(fin)형 반도체 섹션(52)에 각기 배열된 소스 영역(53), 드레인 영역(54) 및 몸체 영역(55)을 포함한다. 반도체 핀(52)은 기판(51)상에 배열된다. 제 1 수평 방향으로, 소스 및 드레인 영역(53, 54)이 반도체 핀(52)의 제 1 측벽(522)에서부터 제 2 측벽(523)까지 확장되어 있다. 제 1 방향에 수직인 제 2 방향으로, 소스 및 드레인 영역(53, 54)은 서로 떨어져서 몸체 영역(55)에 의해 분리되어 있다. (도 15(a)에서 파선으로 예시된) 게이트 전극(56)는 게이트 유전체(57)에 의해 반도체 핀(52)으로부터 유전체에 의해 분리되어 있고, 반도체 핀(52)의 측벽(522, 523) 및 상부 표면(521)상의 몸체 영역(55)에 인접한다.
도 16(a) 내지 도 16(c)는 FINFET으로 구현된 제 2 트랜지스터(3)의 다른 실시예를 예시한다. 도 16(a)는 투시도를 도시하고, 도 16(b)는 수직 단면 E-E에서의 수직 단면도를 도시하며, 도 16(c)는 수평 단면 D-D에서의 수평 단면을 도시한다. 수직 단면 E-E은 반도체 핀(52)의 상부 표면(521)에 수직으로, 그리고 반도체 핀(52)의 종방향으로 확장되어 있다. 수평 단면 D-D는 반도체 핀(52)의 상부 표면(521)에 평행하게 확장되어 있다. 반도체 핀(52)의 "종방향"은 제 2 수평 방향에 대응하며, 소스 및 드레인 영역(53, 54)이 서로 떨어져 있는 방향이다.
도 16(a) 내지 도 16(c)에 따른 트랜지스터(3)는 U-형상-서라운드-게이트-FINFET(U-shape-surround-gate-FINFET)으로 구현된다. 이 트랜지스터에서, 소스 영역(53)과 드레인 영역(54)은 제 1 수평 방향으로 반도체 핀(52)의 제 1 측벽(522)에서부터 제 2 측벽(523)까지 확장되어 있고, 제 1 수평 방향에 수직인 제 2 수평 방향(반도체 핀(52)의 종방향)으로 서로 떨어져 있다. 도 16(a) 및 도 16(b)를 참조하면, 소스 영역(53) 및 드레인 영역(54)은 트렌치에 의해 분리되는데, 이 트렌치는 반도체 핀(52)의 상부 표면(521)으로부터 몸체 영역(55) 속으로 침투해 있으며, 제 1 수평 방향으로 측벽(522)에서부터 측벽(523)까지 확장되어 있다. 몸체 영역(55)은 반도체 핀(52)에서 소스 영역(53), 드레인 영역(54) 및 트렌치 아래에 배열되어 있다. 게이트 전극(56)은 트렌치내에서 반도체 핀(52)의 측벽(522, 523)을 따라서 몸체 영역(55)에 인접하고, 게이트 유전체(57)에 의해 몸체 영역(55)과 소스 및 드레인 영역(53, 54)으로부터 유전체에 의해 절연되어 있다. 게이트 전극(56)이 몸체 영역(55)에 인접하여 배열되지 않은 영역인 트렌치의 상부 영역에서, 게이트 전극(56)은 절연 또는 유전 물질(58)로 덮여질 수 있다.
도 15(a) 내지 도 15(c) 및 도 16(a) 내지 도 16(c)의 제 2 트랜지스터(3)는 예를 들면 n-형 또는 p-형 공핍 트랜지스터같은 공핍 트랜지스터로서 구현된다. 이 경우, 소스 및 드레인 영역(53, 54)과 몸체 영역(55)은 동일한 도핑 유형을 갖는다. 몸체 영역(55)은 흔히 소스 및 드레인 영역(53, 54)보다 더 낮은 도핑 농도를 갖는다. 몸체 영역(55)의 도핑 농도는 예컨대 2E18cm-3이다. 소스 영역(53)과 드레인 영역(54) 사이의 몸체 영역(55)내에서 도전 채널을 완전히 차단할 수 있기 위해서, 반도체 핀(52)의 측벽(522, 523)을 따라 있는 게이트 전극(56)이 제 2 수평 방향(종방향)으로 반도체 핀(52)을 따라 확장된다. 수직 방향으로, 측벽(522, 523)을 따라 있는 게이트 전극(56)은 소스 및 드레인 영역(53, 54)으로부터 적어도 트렌치 아래까지 확장된다.
도 15(a) 및 도 16(a)를 참조하면, 소스 영역(53)은 제 1 부하 단자(소스 단자)(32)에 연결되고, 드레인 영역(54)은 제 2 부하 단자(드레인 단자)(33)에 연결되며, 게이트 전극(56)은 제어 단자(게이트 단자)(31)에 연결된다. 이 단자들은 도 15(a) 및 도 16(a)에 개략적으로 예시된다.
소스 및 드레인 영역(53, 54)사이의 도전 채널을 완전히 차단하고 제 2 트랜지스터(3)를 오프 상태로 스위칭하기 위해서, 제 1 수평 방향으로 반도체 핀의 크기에 해당하는 반도체 핀(52)의 두께 및 몸체 영역(55)의 도핑 농도가 조정되고, 이로써 게이트 전극(56)에 의해 제어되는 공핍 영역은 측벽(522)으로부터 측벽(523)까지 확장할 수 있게 된다. n-형 공핍 MOSFET에서, 게이트 전극(56)과 소스 영역(53)사이에 또는 게이트 단자(31)와 소스 단자(32)사이에 부극성 제어(구동) 전압이 각각 인가될 때, 공핍 영역은 몸체 영역(55)내로 확장된다. 도 1을 참조하여 제시된 설명을 돌아보면, 이 구동 전압은 제 1 반도체 소자(2)의 부하 전압에 따라 좌우되고, 제 2 트랜지스터(3)중 다른 것의 부하 전압에 따라 좌우된다. 공핍 영역이 측벽(522, 523)에 수직으로 얼마나 멀리 확장되느냐는 게이트 단자(31)와 소스 단자(32)사이에 인가된 제어 전압의 크기에 따른다. 그러므로, 반도체 핀(52)의 두께 및 몸체 영역(55)의 도핑 농도는 반도체 소자 장치(1)의 동작 동안에 일어날 수 있는 제어 전압의 크기에 따라 설계된다.
도 15(a) 내지 도 15(c) 및 도 16(a) 내지 도 16(c)에 예시된 FINFET을 U-형상-서라운드-게이트-FINFET으로 구현하는 것(즉, 채널(몸체 영역)(55)은 U-형상이고 게이트 전극(56)은 반도체 핀(52)의 측벽(522, 523)과 상부 표면(521)상에 배열됨)은 단지 예시를 위한 것이다. 이러한 FINFET은 또한 반도체 핀(52)의 측벽(522, 523)상에 배열되지만 상부 표면(521)상에는 배열되지 않는 두 개의 게이트 전극 섹션과 함께 구현되는 게이트 전극(56)을 갖도록 수정될 수 있다(도시 안 됨). 이런 유형의 FINFET을 이중-게이트 FINFET(double-gate FINFET)으로 부를 수 있다. 이전과 이후에 설명된 FINFET의 각각은 U-형상-서라운드-게이트-FINFET 또는 이중-게이트 FINFET으로 구현될 수 있다. 하나의 집적 회로에 개별 제 2 트랜지스터(3)를 상이한 유형의 MOSFET 또는 FINFET으로서 구현하는 것도 가능하다.
제 2 트랜지스터(3)와 제 1 반도체 소자(2)의 각각은 FINFET으로서 구현될 수 있다. 이러한 개별 FINFET은 반도체 장치(1)를 형성하는 상이한 방식으로 구현될 수 있다.
도 17은 제 1 반도체 소자(2)와 n개의 제 2 트랜지스터(3)의 활성 영역들(소스, 드레인 및 몸체 영역들)이 배열된 반도체 핀(52)의 수직 단면도를 예시한다. 이 실시예에서, 제 1 반도체 소자(2)와 제 2 트랜지스터(3)는 U-형상-서라운드-게이트-FINFET 또는 이중-게이트 FINFET으로 구현된다. 도 17에서, 동일한 참조 부호는 도 15(a) 내지 도 15(c) 및 도 16(a) 내지 도 16(c)에서처럼 동일한 특징을 표시하는데 이용된다. 도 17에서, 상이한 제 2 트랜지스터(31-3n)의 동일한 특성의 참조 부호는 상이한 첨자(1, 2, 3, n)를 갖는다.
도 17을 참조하면, 이웃하는 제 2 트랜지스터(3)의 활성 영역은 반도체 핀(52)의 수직 방향으로 확장되어 있는 유전층(59)에 의해 서로 절연된다. 이러한 유전층(59)은 아래쪽으로 확장되거나 기판(51)속으로 확장될 수 있다. 또한, 유전층(59)은 반도체 핀(52)의 측벽에서부터 측벽까지 확장된다. 그러나 이것은 도 17에 도시되지 않는다. 제 1 반도체 소자(2)의 활성 영역은 반도체 핀(52)의 수직 방향으로 뻗어 있는 추가의 유전층(66)에 의해 첫 번째 제 2 트랜지스터(31)의 활성 영역으로부터 유전체에 의해 절연된다. 첫 번째 반도체 소자(2)에서, 소스 영역(61)과 드레인 영역(62)은 몸체 영역(63)에 의해 분리된다. 트렌치내에 배열된 게이트 전극(64)(그 위치는 반도체핀의 측벽에서 점선으로 예시됨)은 몸체 영역(63)을 따라 소스 영역(61)으로부터 드레인 영역(62)까지 확장되어 있다. 소스 영역(61)은 반도체 장치(2)의 제 1 부하 단자(12)를 형성하는 제 1 부하 단자(22)에 연결되고, 드레인 영역(62)은 제 2 부하 단자(23)에 연결되며, 게이트 전극(64)은 반도체 장치91)의 제어 단자(11)를 형성하는 제어 단자(21)에 연결된다. 몸체 영역(63) 역시 제 1 부하 단자(22)에 연결된다.
제 1 반도체 소자(2)는 예를 들면 증가형 MOSFET로서 구현된다. 이 경우, 몸체 영역(63)은 소스 및 드레인 여역(61, 62)에 상보적으로 도핑된다. n-형 MOSFET에서, 소스 및 드레인(61, 62)은 n-형 도핑되는 반면, 몸체 영역(63)은 p-형도핑되고, p-형 MOSFET에서, 소스 및 드레인(61, 62)은 p-형 도핑되는 반면에, 몸체 영역(63)은 n-형 도핑된다.
일 실시예에 따르면, 기판(51)은 제 2 트랜지스터(3)의 활성 영역 및 제 1 반도체 소자(2)의 소스 및 드레인 영역(61, 62)에 상보적으로 도핑된다. 이 경우, 개별 제 2 트랜지스터(3)사이에 접합 격리(junction isolation)가 존재한다. 다른 실시예(파선으로 예시됨)에 따르면, 기판(51)은 SOI(silicon-on-insulator) 기판이며, 반도체 기판(511)과 이 반도체 기판(511)위의 절연층(512)를 포함한다. 반도체 핀(52)은 절연층(511)상에 배열되다. 이 실시예에서, 기판(51)내의 개별 제 2 트랜지스터(3)사이에 절연층이 존재한다.
도 18에 예시된 또다른 실시예에 따르면, 기판(51)은 제 2 트랜지스터(3)의 활성 영역 및 제 1 반도체 소자(2)의 소스 및 드레인 영역(61, 62)과 동일한 도핑 유형을 갖는다. 이 실시예에서, 제 1 반도체 소자(2)의 게이트 전극(64)은 기판(51)까지 확장되므로, 제 1 반도체 소자(2)가 온-상태일 때에 소스 영역(61)과 기판(51)사이에는 몸체 영역(63)내에 도전 경로가 존재한다. 또한, 기판(51)은 이 기판(51)과 동일한 도핑 유형의 콘택트 영역(67)을 통해 반도체 장치(1)의 제 2 부하 단자(13)에 연결된다. 콘택트 영역(67)은 기판(51)보다 더 높게 도핑되며, 반도체 핀(52)의 제 1 표면(521)으로부터 기판(51)까지 확장된다. 콘택트 영역(67)은 n번째 제 2 트랜지스터(30의 드레인 영역(54n)에 인접할 수도 있다. 이 콘택트 영역(67)은 선택성이다. 제 2 부하 단자(13)와 기판(51)사이의 연결은 제 2 트랜지스터(3n)의 드레인 및 몸체 영역(54n, 55n)을 통해 제공될 수도 있다.
도 18의 반도체 장치에서, 기판(51)은 제 2 트랜지스터(3)을 통해 전류 경로에 평행하면서 ADZ에 평행한 전류 경로를 형성한다. 기판(51)은 종래의 전력용 트랜지스터내의 드레인 영역과 유사하다. 이 실시예에서, 개별 제 2 트랜지스터(3)의 몸체 영역(55)은 드리프트 영역(51)에 접속된다.
다른 실시예(도 18에서 파선으로 예시됨)에 따르면, 기판(51)은 이 기판(51)의 나머지 섹션과 제 2 트랜지스터(3)의 몸체 영역(55)에 상보적으로 도핑된 반도체 층(513)을 포함한다. 이 층(513)은 제 2 트랜지스터(3)의 몸체 영역(55)과 드리프트 영역으로서 동작하는 기판(51)의 해당 섹션사이에 배열되며, 기판(51)내의 개별 제 2 트랜지스터(3)사이에 접합 격리를 제공한다.
제 2 트랜지스터(3)와 직렬 연결된 다이오드(2)를 갖는 도 3의 반도체 장치(1)는 제 1 반도체 소자(2)의 제어 단자를 제 1 부하 단자(22)에 연결하거나 또는 제어 단자(21)을 플로팅하게 함으로써 도 15 및 도 16에 예시된 장치로부터 쉽게 획득될 수 있다. 이 경우, 몸체 영역(63)과 드레인 영역(65)사이의 pn-접합에 의해 형성된 다이오드인 MOSFET의 몸체 다이오드만이 제 2 반도체 소자(3)의 제 1 및 제 2 부하 단자(22, 23)사이에서 활성이다.
제 1 반도체 소자(2) 및 제 2 트랜지스터(3)의 각각은(이것은 이후의 내용에서 소자(들)로 지칭된다) 병렬 연결되어 있는 복수의 동일한 셀(트랜지스터 셀)을 포함할 수 있다. 이 셀들의 각각은 제 1 반도체 소자(2)와 유사하게 구현되거나 또는 제 2 트랜지스터(3)와 유사하게 구현될 수 있고, 이것은 도 15 및 도 16에 각각 예시된다. 하나의 소자에 병렬 연결된 복수의 셀을 제공하는 것은 전류 지지 능력(current bearing capability)을 증가시키고 개별 소자의 온-저항을 줄이는데 도움이 될 수 있다.
도 19는 제 1 반도체 소자(2)와 복수의 제 2 트랜지스터(3)를 포함하되, 이들 소자 각각은 병렬 연결된 복수의 셀(이중에 3개가 예시되어 있음)을 포함하는 제 1 실시예에 따르는 반도체 장치의 상편면도를 예시한다. 하나의 소자의 개별 셀들은 상이한 반도체 핀(52Ⅰ, 52Ⅱ, 52Ⅲ)에 구현된다. 이 셀들의 각각은 도 19에서 추가적으로 "S"라는 도면부호가 붙은 소스 영역(61, 53)과, 도 19에서 추가적으로 "D"라는 도면 부호가 붙은 드레인 영역(62, 54)을 갖는다. 하나의 소자의 셀들은 이 소자의 소스 영역들을 함께 연결하고 드레인 영역들도 함께 연결함으로써 병렬 연결된다. 이러한 연결들과 상이한 소자들의 부하 단자사이의 연결은 도 19에 굵은 선으로 개략적으로 예시된다. 상이한 소자들의 제어 단자(게이트 단자)와 부하 단자사이의 연결은 도 19에 도시되지 않는다. 셀과 상이한 소자사이의 연결은 반도체 몸체 위에 배열된 종래의 배선도를 이용하여 비아를 통해 개별 활성 영역(소스 및 드레인 영역)을 접촉함으로써 구현될 수 있다. 이러한 배선도는 공지된 것이므로, 이와 관련하여 더 이상의 설명은 필요하지 않다. 하나의 소자의 개별 셀들(2, 31, 32, 33, 3n)은 개별 반도체 핀의 U-형상 트렌치내와 개별 핀사이의 트렌치내에 배열된 공통의 게이트 전극(64, 561, 562, 563, 56n)을 갖는다. 이러한 "핀사이의 트렌치"는 핀을 따른 종방향 트렌치이다. 모든 게이트(64, 561, 562, 563, 56n)는 절연체(66, 59)에 의해 서로 전기적으로 절연된다.
도 20은 복수의 트랜지스터 셀을 갖는 하나의 제 2 트랜지스터(3)를 구현하는 추가 실시예를 예시한다. 이 실시예에서, 제 2 트랜지스터(3)의 복수의 트랜지스터 셀은 하나의 반도체 핀(52)내에 구현된다. 반도체 핀(52)의 종방향으로, 소스 및 드레인 영역(53, 54)은 게이트 전극(56)을 포함하고 있는 (U-형상) 트렌치에 의해 분리되어 있는 소스 영역(53) 및 이웃의 드레인 영역(54)과 교대로(alternatingly) 배열된다. 소스 영역(53)은 제 1 부하 단자(22)에 연결되고, 드레인 영역(54)은 제 2 부하 단자(23)에 연결되므로, 개별 트랜지스터 셀은 병렬로 연결된다. 게이트 전극(56)은 개별 트랜지스터 셀에 공통이며, 종방향으로 반도체 핀(52)의 측벽을 따라 확장된다. 각각의 소스 영역(53) 및 각각의 드레인 영역(54)(반도체 핀(52)의 종방향 단부에 배열된 소스 및 드레인 영역은 제외)은 두 개의 이웃하는 트랜지스터 셀에 대해 공통이다.
도 20을 참조하여 설명된 하나의 반도체 핀에 몇 개의 트랜지스터 셀을 제공하는 개념은 당연히 제 1 반도체 소자(2)의 구현에도 적용가능하다.
도 21(a) 내지 도 21(c)를 참조하면, 하나의 제 2 트랜지스터(3)는 복수의 반도체 핀(52Ⅳ, 52Ⅴ, 52Ⅵ, 52Ⅶ)을 포함할 수 있으며, 각각의 반도체 핀(52Ⅳ-52Ⅶ)은 복수의 트랜지스터 셀(이 셀들중 하나가 도 19a에 파선 및 점선 프레임으로 강조되어 있다)을 포함한다. 도 21(a)는 하나의 제 2 트랜지스터(3)의 상면도를 도시하고, 도 21(b)는 상이한 핀내에서 소스 영역들(53)을 통과하는 단면 F-F를 자를 때 수직 단면도를 도시하며, 도 21(c)는 상이한 핀내에서 게이트 전극(56)과 함께 트렌치를 통과하는 단면 G-G를 자를 때 수직 단면도를 도시한다. 도 21(a)를 참조하면, 개별 트랜지스터 셀의 소스 영역(53)은 제 1 부하 단자(22)에 연결되고, 개별 트랜지스터 셀의 드레인 영역(54)은 제 2 부하 단자(23)에 연결되므로, 개별 트랜지스터 셀들은 병렬 연결된다. 이러한 연결은 단지 도 21(a)에서 개략적으로 예시된다.
도 21(a) 내지 도 21(c)를 참조하여 설명된 것처럼 복수의 트랜지스터 셀을 각기 포함하고 있는 복수의 반도체 핀을 제공하는 개념은 당연히 제 1 반도체 소자(2)의 구현에도 적용가능하다.
비록 20개의 트랜지스터 셀만이 도 21(a)에 예시되었지만, 즉, 4개의 반도체 핀(52Ⅳ-52Ⅶ)의 각각에 5개의 셀이 예시되었지만, 하나의 제 2 트랜지스터(3) 또는 제 1 반도체 소자(2)는 수 천개에 이르는 트랜지스터 셀을 포함할 수 있고, 또는 병렬로 연결된 수 천만개 또는 수 억개의 트랜지스터 셀까지 포함할 수도 있다. 개별 트랜지스터 셀은 병렬 연결된 트랜지스터 셀 매트릭스(a matrix of transistor cells)을 형성한다. 매트릭스로 배열된 복수의 트랜지스터 셀을 갖는 소자(제 1 반도체 소자(2) 또는 제 2 트랜지스터(3))는 이후의 내용에서 매트릭스 소자로 지칭될 것이다.
도 22는 매트릭스 소자로 구현된 제 2 트랜지스터(3)가 직렬로 연결될 수 있는 방법을 예시한다. 예시를 위해, 오로지 두 개의 제 2 트랜지스터(3i, 3i+1)만이 도 22에 도시된다. 이러한 두 개의 트랜지스터를 직렬로 연결하기 위해, 제 2 트랜지스터(3i+1)의 소스 영역(53)은 트랜지스터(3i)의 드레인 영역(54)에 연결된다. 제 2 트랜지스터(3i)의 소스 영역(53)은 제 2 트랜지스터(3i+1)의 드레인 영역(54)에 연결되고(예시되지 않음), 제 2 트랜지스터(3i+1)의 드레인 영역은 제 2 트랜지스터(3i+2)의 소스 영역(53)에 연결된다(예시되지 않음).
도 23은 하나의 제 1 반도체 소자(2)와 복수의 n개의 제 2 반도체 소자(3)를 갖는 반도체 소자 장치의 다른 실시예를 예시한다. 도 23은 개별 소자(2, 3)의 활성 영역들이 구현되는 반도체 몸체(100)의 상면도를 개략적으로 예시한다. 단지 설명만을 위해서, n=3으로 가정된다. 도 23을 참조하면, n번째 제 2 반도체 소자(3n)의 활성 소자 영역은 이 n번째 제 2 반도체 소자(3n)에 직접 연결된 제 2 반도체 소자의 활성 소자 영역에 의해 포위되며, 여기서 도 23에 예시된 실시예에서 n번째 제 2 반도체 소자(3n)는 제 2 반도체 소자(32)이다. 일반적으로, 임의의 제 2 반도체 소자(3i)의 활성 소자 영역은 이 반도체 소자(3i)에 직접 연결된 제 2 반도체 소자(3i+1)의 활성 소자 영역에 의해 포위되며, 첫 번째 제 2 반도체 소자(31)는 제 1 반도체 소자(2)의 활성 소자 영역에 의해 포위된다. n번째 제 2 반도체 소자(3n)를 제외한 소자(2, 3)의 활성 소자 영역들은 기본적으로 링(ring) 형상이다. 도 23에 따른 예시에서, 이 링은 직사각형 링이다. 그러나 이것은 오로지 실시예이며, 임의의 다른 링 구조가 마찬가지로 이용될 수도 있다.
개별 반도체 소자는 매츠릭스 소자로서 구현될 수 있으므로, 도 23에 예시된 링의 각각의 내부에는 도 2에 예시된 매트릭스 소자가 집적된다. 일 실시예에 따르면, 몇 개의 매트릭스 소자가 도 23에 예시된 링-형상 영역의 각각에 집적되고, 여기서 각각의 링 내부의 매트릭스 소자들은 소자(2, 3)중 하나을 형성하도록 병렬 연결된다. 개별 소자(2, 3)의 부하 단자도 링 형상이며, 도 23에서 굵은 선으로 개략적으로 예시된다. 개별 소자(2, 3)의 상호 연결과 함께 개별 소자(2, 3)의 제어 단자는 도 23에 예시되지 않는다. 개별 소자(2, 3)를 상호 연결하기 위해서, 공지의 배선 및 상호 연결 기술이 활용될 수 있다.
도 23에 따른 반도체 소자 장치에서 추가의 에지 종단 구조는 요구되지 않는데, 그 이유는 이 실시예에서 최고 전위를 갖는 단자, 다시 말해서 n번째 제 2 반소체 소자(3n)의 제 2 부하 단자(33n)에 의해 형성되는 제 2 부하 단자(13)가 링 구보의 중앙에 위치하며, 이것은 n번째 제 2 반도체 소자(3)를 포위하고 있는 다른 소자에 의해 "차폐(shielded)"된다. 반도체 몸체(100)에 집적된 반도체 소자 장치의 "둘레부(border)"는 제 1 부하 단자(12)를 갖는 제 1 반도체 소자(2)의 활성 영역에 의해 형성된다. 제 1 부하 단자는 반도체 소자 장치에서 최저 전위를 갖는 단자인데, 이것은 반도체 몸체(100)에 인가되는 접지 전위 또는 기준 전위에 대응할 수 있다. 그러나, 반도체 몸체(100)의 기준 또는 접지 전위에 대한 연결은 도 23에 명시적으로 예시되지 않는다.

Claims (28)

  1. 반도체 층(100)과,
    제 1 반도체 소자(2) 및 n>1인 복수의 n개의 제 2 반도체 소자(31-3n)를 갖는 적어도 하나의 직렬 회로(1)―상기 제 1 반도체 소자(2)는 부하 경로와, 상기 반도체 층에 집적된 활성 소자 영역을 갖고,
    상기 제 2 반도체 소자(31-3n)의 각각은 상기 반도체 층에 집적된 활성 소자 영역과, 제 1 부하 단자(321-32n)와 제 2 부하 단자(331-33n) 사이의 부하 경로 및 제어 단자(311-31n)를 갖고, 상기 제 2 반도체 소자(31-3n)는 직렬 연결된 부하 경로를 갖고, 상기 제 2 반도체 소자(31-3n)의 부하 경로는 상기 제 1 반도체 소자(2)의 부하 경로에 직렬로 연결되며,
    상기 제 2 반도체 소자(31-3n) 중에서 상기 제 1 반도체 소자(2)에 가장 가깝게 배치된 제 2 반도체 소자(31)는 상기 제 1 반도체 소자(2)의 부하 단자(22, 23) 중 하나의 부하 단자에 연결된 제어 단자(311)를 구비하되, 나머지 제 2 반도체 소자(32-3n)의 각각은 다른 제 2 반도체 소자(31-3n)의 부하 단자 중 하나의 부하 단자에 연결된 제어 단자(312-31n)를 구비함―와,
    에지 종단 구조(edge termination structure)(4)를 갖고,
    상기 제 1 반도체 소자의 활성 영역 및 상기 제 2 반도체 소자의 활성 영역은 상기 반도체 층(100)내에서 종방향(longitudinal direction)으로 정렬되고,
    상기 에지 종단 구조(4)는 적어도 상기 종방향에 수직인 방향으로 상기 활성 영역에 인접하는
    반도체 소자 장치.
  2. 제1항에 있어서,
    상기 제 1 반도체 소자(2)는 트랜지스터인
    반도체 소자 장치.
  3. 제1항에 있어서,
    상기 제 1 반도체 소자(2)는 다이오드인
    반도체 소자 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 적어도 하나의 직렬 회로(1)는 두 개의 직렬 회로(1Ⅰ, 1Ⅱ)를 포함하되, 상기 직렬 회로의 각각은 제 1 반도체 소자(2) 및 복수의 n개의 제 2 반도체 소자(31-3n)를 포함하고, 상기 직렬 회로의 각각의 상기 제 1 반도체 소자(2) 및 상기 제 2 반도체 소자(31-3n)의 활성 소자 영역은 상기 반도체 층(100)내에서 정렬되고, 상기 제 1 반도체 소자의 활성 소자 영역이 위치되는 제 1 종방향 단부(longitudinal end)와 상기 제 2 반도체 소자(31-3n)의 활성 소자 영역이 위치되는 제 2 종방향 단부를 갖는 종방향 구조를 형성하고, 상기 두 개의 직렬 회로(1Ⅰ, 1Ⅱ)의 종방향 구조는 정렬되어 제 1 종방향 구조 및 제 2 종방향 구조의 제 2 종방향 단부들이 인접하는
    반도체 소자 장치.
  5. 제4항에 있어서,
    상기 두 개의 직렬 회로는 전기적으로 병렬로 연결되는
    반도체 소자 장치.
  6. 제4항에 있어서,
    상기 에지 종단 구조(4)는 제 1 방향으로 상기 종방향 구조에 인접한 제 1 부분 에지 종단 구조(41)와, 상기 제 1 방향과 반대인 제 2 방향으로 상기 종방향 구조에 인접한 제 2 부분 에지 종단 구조(42)를 포함하는
    반도체 소자 장치.
  7. 제6항에 있어서,
    상기 제 1 부분 에지 종단 구조(41) 및 상기 제 2 부분 에지 종단 구조(42)중 적어도 하나는 제 1 필드 링(field ring)(410)―상기 제 1 필드 링은, 상기 직렬 회로(1Ⅰ, 1Ⅱ)중 하나의 직렬 회로의 상기 제 1 반도체 소자(2) 또는 상기 제 2 반도체 소자(31-3n)중 하나의 제 2 반도체 소자와 연관되고, 상기 직렬 회로(1Ⅰ, 1Ⅱ)중 나머지 직렬 회로의 대응하는 반도체 소자와 연관됨―을 포함하고,
    상기 제 1 필드 링(410)은 상기 연관된 반도체 소자들의 활성 소자 영역들 사이에서 연장되어 있고, 상기 연관된 반도체 소자들의 제 1 부하 단자들을 연결하는
    반도체 소자 장치.
  8. 제7항에 있어서,
    상기 제 1 필드 링(410)은 상기 반도체 층(100)의 수평면에서 타원형이거나 또는 원형인
    반도체 소자 장치.
  9. 제7항에 있어서,
    상기 반도체 층(100)은 상기 제 1 필드 링(410)이 배열되어 있는 영역내에 제 1 도핑 유형의 기본 도핑을 갖고,
    상기 제 1 필드 링(410)은 상기 제 1 도핑 유형에 상보적인 제 2 도핑 유형으로 도핑된 영역을 포함하는
    반도체 소자 장치.
  10. 제9항에 있어서,
    상기 제 1 필드 링(410)에 인접하면서 상기 반도체 층(100)의 제 1 표면상에서 상기 제 1 필드 링(410)을 따라 확장되는 전기 도전선(420)을 더 포함하는
    반도체 소자 장치.
  11. 제9항에 있어서,
    상기 제 1 도핑 유형이며 상기 반도체 층(100)의 상기 기본 도핑보다 더 높게 도핑된 제 2 필드 링(430)을 더 포함하되,
    상기 제 2 필드 링(430)은 상기 제 1 필드 링(410)에 인접하며 상기 제 1 필드 링(410)을 따라 연장되는
    반도체 소자 장치.
  12. 제11항에 있어서,
    상기 제 1 필드 링(410) 및 상기 제 2 필드 링(430)은 상기 반도체 층(100)의 제 1 표면 위에 배열된 전기 도전선(420)을 통해 전기적으로 연결되는
    반도체 소자 장치.
  13. 제9항에 있어서,
    상기 에지 종단 구조(4)는 상기 제 1 필드 링(410)에 의해 형성된 소스 영역을 갖는 MOSFET를 포함하고,
    상기 반도체 소자 장치는
    상기 제 2 도핑 유형이며 상기 직렬 회로(1Ⅰ, 1Ⅱ)의 제 2 반도체 소자(31-3n)의 부하 단자에 연결된 드리프트 영역(drift region)(45)과,
    상기 제 1 도핑 유형인 몸체 영역(46)과,
    상기 몸체 영역(46)에 인접하고 게이트 유전체(48)에 의해 상기 몸체 영역(46)으로부터 유전적으로 절연되는 게이트 전극(47)을 더 포함하는
    반도체 소자 장치.
  14. 제13항에 있어서,
    상기 MOSFET는 상기 제 1 도핑 유형의 반도체 영역(49)을 더 포함하되,
    상기 반도체 영역(49)은 상기 기본 도핑보다 더 높게 도핑되며 상기 드리프트 영역(45)에 인접하는
    반도체 소자 장치.
  15. 제13항에 있어서,
    상기 제 1 필드 링(410)이 연관된 상기 반도체 소자는 제어 단자를 갖는 트랜지스터이고,
    상기 MOSFET의 게이트 전극은 상기 제어 단자에 연결되는
    반도체 소자 장치.
  16. 제7항에 있어서,
    상기 제 1 필드 링(410)은 상기 제 1 반도체 소자(2)와 연관되는
    반도체 소자 장치.
  17. 제6항에 있어서,
    상기 부분 에지 종단 구조(41-42)중 적어도 하나는 복수의 제 1 필드 링(410-41n)―상기 복수의 제 1 필드 링의 각각은, 상기 직렬 회로(1Ⅰ, 1Ⅱ)중 하나의 직렬 회로 내의 상기 제 1 반도체 소자(2) 또는 상기 제 2 반도체 소자(31-3n)중 하나의 제 2 반도체 소자와 연관되고, 상기 직렬 회로 (1Ⅰ, 1Ⅱ)의 나머지 직렬 회로의 대응하는 반도체 소자와 연관됨―을 포함하고,
    상기 제 1 필드 링의 각각은 상기 연관된 반도체 소자들의 활성 소자 영역들 사이에서 연장되어 있고, 상기 연관된 반도체 소자들의 제 1 부하 단자들을 연결하는
    반도체 소자 장치.
  18. 제17항에 있어서,
    상기 제 1 반도체 소자(2) 및 상기 제 2 반도체 소자(31-3n)의 각각은 연관된 필드 링을 갖는
    반도체 소자 장치.
  19. 제17항에 있어서,
    제 1 도핑 유형이며 상기 반도체 층(100)의 기본 도핑보다 더 높게 도핑된 복수의 제 2 필드 링(430-43n)을 더 포함하되,
    상기 제 2 필드 링(430-43n)의 각각은 하나의 제 1 필드 링(410-41n)과 연관되고, 상기 연관된 제 1 필드 링(410-41n)과 인접하며, 상기 연관된 제 1 필드 링(410-41n)을 따라 연장되는
    반도체 소자 장치.
  20. 제19항에 있어서,
    복수의 전기 도전선(420-42n)을 더 포함하되, 상기 전기 도전선(420-42n)의 각각은 하나의 제 1 필드 링(410-41n) 및 연관된 상기 제 2 필드 링(430-43n)을 전기적으로 연결하는
    반도체 소자 장치.
  21. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제 2 반도체 소자(31-3n)는 MOSFET이고, 상기 MOSFET의 각각은 제 1 부하 단자로서 소스 단자를 갖고, 제 2 부하 단자로서 드레인 단자를 가지며, 제어 단자로서 게이트 단자를 갖는
    반도체 소자 장치.
  22. 제21항에 있어서,
    상기 제 2 반도체 소자(31-3n)는 FINFET인
    반도체 소자 장치.
  23. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 층(100)은 반도체 몸체의 일부이거나 또는 반도체 몸체를 형성하는
    반도체 소자 장치.
  24. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 층(100)은 SOI 기판의 일부인
    반도체 소자 장치.
  25. 반도체 층(100)과,
    제 1 반도체 소자(2) 및 n>1인 복수의 n개의 제 2 반도체 소자(31-3n)를 갖는 적어도 하나의 직렬 회로―상기 제 1 반도체 소자(2)는 부하 경로와, 상기 반도체 층(100)에 집적된 활성 소자 영역을 갖고, 상기 제 2 반도체 소자(31-3n)의 각각은 상기 반도체 층(100)에 집적된 활성 소자 영역과, 제 1 부하 단자(321-32n)와 제 2 부하 단자(331-33n)사이의 부하 경로 및 제어 단자(311-31n)를 갖고, 상기 제 2 반도체 소자(31-3n)는 직렬 연결된 부하 단자를 갖고, 상기 제 2 반도체 소자(31-3n)의 부하 경로는 상기 제 1 반도체 소자(2)의 부하 경로에 직렬로 연결되며, 상기 제 2 반도체 소자(31-3n)의 각각은 나머지 다른 제 2 반도체 소자(31-3n)중 하나의 제 2 반도체 소자의 부하 단자에 연결되거나, 상기 제 1 반도체 소자(2)의 부하 단자(22, 23)중 하나의 부하 단자에 연결된 제어 단자를 가짐―를 포함하여,
    상기 제 2 반도체 소자(31-3n) 중 하나(31)는 상기 제 1 반도체 소자(2)의 부하 경로 전압을 제어 단자(311)와 상기 제 1 부하 단자(321) 및 상기 제 2 부하 단자(331) 중 하나 사이의 구동 전압으로서 수신하고, 다른 제 2 반도체 소자(32-3n)의 각각은 적어도 하나의 제 2 반도체 소자의 부하 경로 전압을 구동 전압으로서 수신하고,
    상기 제 1 반도체 소자(2)의 활성 소자 영역은 상기 반도체 층(100)의 수평면에서 상기 제 2 반도체 소자(31-3n)의 활성 소자 영역을 둘러싸는
    반도체 소자 장치.
  26. 제25항에 있어서,
    n-1개의 상기 제 2 반도체 소자의 각각은 다른 제 2 반도체 소자의 활성 소자 영역에 인접하면서 또 다른 제 2 반도체 소자의 활성 소자 영역을 둘러싸는 활성 소자 영역을 갖는
    반도체 소자 장치.
  27. 제1항 또는 제25항에 있어서,
    3개의 제 2 반도체 소자(31-3n)를 갖거나, 4개의 제 2 반도체 소자(31-3n)를 갖거나, 5개의 제 2 반도체 소자(31-3n)를 갖거나, 5개를 초과하는 개수의 제 2 반도체 소자(31-3n)를 갖거나, 10개를 초과하는 개수의 제 2 반도체 소자(31-3n)를 갖거나 또는 20개를 초과하는 개수의 제 2 반도체 소자(31-3n)를 갖는
    반도체 소자 장치.
  28. 삭제
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