KR101665836B1 - 활성 드리프트 구역을 갖는 반도체 장치 - Google Patents

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제랄드 드보이
아민 빌메로스
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Abstract

반도체 소자 장치는 부하 경로를 갖는 제 1 반도체 소자와, 제 1 및 제 2 부하 단자 및 제어 단자 사이에 부하 경로를 각각 갖는 복수의 제 2 반도체 소자를 포함한다. 제 2 반도체 소자는 직렬 연결되고 또한 제 1 반도체 소자의 부하 경로에 직렬 연결된 부하 경로들을 갖는다. 제 2 반도체 소자 각각은 다른 제 2 반도체 소자 중 하나에 대한 부하 단자에 연결된 제어 단자를 갖고, 제 2 반도체 소자 중 하나는 제 1 반도체 소자의 부하 단자 중 하나에 연결된 제어 단자를 갖는다. 제 2 반도체 소자 각각은 적어도 하나의 소자 특성을 갖는다. 제 2 반도체 소자 중 적어도 하나에 대한 적어도 하나의 소자 특성은 제 2 반도체 소자의 다른 것에 대한 상응하는 소자 특성과 다르다.

Description

활성 드리프트 구역을 갖는 반도체 장치{SEMICONDUCTOR ARRANGEMENT WITH ACTIVE DRIFT ZONE}
본 발명의 실시예는 반도체 장치에 관한 것으로서, 특히 제 1 반도체 소자 및 직렬 연결된 복수의 제 2 반도체 소자를 갖는 반도체 장치에 관한 것이다.
전력 트랜지스터 또는 전력 다이오드와 같은 전력 반도체 소자 개발의 하나의 중요한 목표는 고전압 차단 능력을 가지지만 그럼에도 낮은 온저항(RON)을 갖고 낮은 스위칭 손실을 갖는 소자를 제조하는 것이다.
전력 트랜지스터는 통상 바디 영역과 드레인 영역 사이에 배열되고 드레인 영역보다 더 낮게 도핑된 드리프트 영역을 포함한다. 종래의 전력 트랜지스터의 온저항은 전류 흐름 방향으로의 드리프트 영역의 길이 및 드리프트 영역의 도핑 농도에 의존하며, 온저항은 드리프트 영역의 길이가 감소될 때 또는 드리프트 영역 내의 도핑 농도가 증가될 때 감소한다. 그러나, 영역의 길이를 감소시키거나 도핑 농도를 증가시키는 것은 전압 차단 능력을 감소시킨다.
주어진 전압 차단 능력을 갖는 전력 트랜지스터의 온저항을 감소시키는 하나의 중요한 방법은 드리프트 영역에 보상 영역을 제공하는 것이며, 보상 영역은 드리프트 영역에 상보적으로 도핑된다. 다른 가능한 방법은 드리프트 영역으로부터 유전체로 절연되고 예를 들어 트랜지스터의 게이트 또는 소스 단자에 연결되는 필드 플레이트를 드리프트 영역에 제공하는 것이다. 이러한 타입의 전력 트랜지스터에서, 보상 구역 또는 필드 플레이트는 구성요소가 그것의 오프 상태에 있을 때 드리프트 영역에서 도핑 전하를 부분적으로 "보상"한다. 이것은 전압 차단 능력을 감소시키지 않으면서 - 온저항을 감소시키는 - 드리프트 영역의 더 높은 도핑을 제공하는 것을 허용한다.
전력 다이오드(핀 다이오드)는 통상 제 1 도핑 타입의 제 1 이미터 영역과 제 2 도핑 타입의 제 2 이미지 영역 사이에 저농도로 도핑된 드리프트 또는 베이스 영역을 포함한다. 전력 다이오드는 제 1 극성을 갖는 전압(차단 전압)이 제 1 및 제 2 이미터 영역 사이에 인가될 때 차단하도록 구성되고, 제 2 극성를 갖는 전압이 제 1 및 제 2 이미터 영역 사이에 적용될 때 전류를 전도시키도록 구성된다. 그러나, 전도 상태에서, 제 1 및 제 2 타입(p형 및 n형 전하 캐리어)의 전하 캐리어를 갖는 전하 캐리어 플라즈마는 베이스 영역에 생성된다. 베이스 영역에 저장된 전하 캐리어 플라즈마의 양은 베이스 영역의 길이에 의존하고, 따라서 전압 차단 능력에 의존하며, 전하 캐리어 플라즈마의 양은 전압 차단 능력이 증가할 때 증가한다. 이러한 전하 캐리어 플라즈마는 다이오드가 차단 전압을 인가할 시에 차단할 수 있기 전에 제거되어야 한다.
그러나, 이렇게 공지된 소자는 소자가 동작 상태를 온 상태로부터 오프 상태로 변화시킬 때 시간 지연을 야기할 수 있는 고출력 커패시턴스를 갖고 그 역도 또한 마찬가지이다. 따라서, 문제점은 고전압 차단 능력, 낮은 온저항 및 저출력 커패시턴스를 갖는 전력 반도체 소자와 같은 역할을 하는 반도체 장치를 제공하는 것이다. 이러한 문제는 청구항 1, 14 및 19의 반도체 장치에 의해 해결된다. 특정 실시예는 종속항에 개시되어 있다.
제 1 실시예는 반도체 소자 장치에 관한 것이다. 반도체 소자 장치는 부하 경로를 갖는 제 1 반도체 소자와, 제 1 및 제 2 부하 단자 및 제어 단자 사이에 부하 경로를 각각 갖는 복수의 제 2 반도체 소자를 포함한다. 제 2 반도체 소자는 직렬 연결되고 제 1 반도체 소자의 부하 경로에 직렬 연결된 부하 경로들을 갖고, 제 2 반도체 소자 각각은 다른 제 2 반도체 소자 중 하나에 대한 부하 단자에 연결된 제어 단자를 갖고, 제 2 반도체 소자 중 하나는 제 1 반도체 소자의 부하 단자 중 하나에 연결된 제어 단자를 갖는다. 게다가, 제 2 반도체 소자 각각은 적어도 하나의 소자 특성을 갖고, 제 2 반도체 소자 중 적어도 하나에 대한 적어도 하나의 소자 특성은 제 2 반도체 소자의 다른 것에 대한 상응하는 소자 특성과 다르다.
제 2 실시예는 반도체 소자 장치에 관한 것이다. 반도체 소자 장치는 부하 경로를 갖는 제 1 반도체 소자와, 제 1 부하 단자 및 제 2 부하 단자 및 제어 단자 사이에 부하 경로를 각각 갖는 복수의 제 2 트랜지스터를 포함한다. 제 2 트랜지스터는, 직렬 연결되고 또한 제 1 반도체 소자의 부하 경로에 직렬 연결된 부하 경로들을 갖고, 제 1 반도체 소자 및 제 2 트랜지스터를 갖는 직렬 회로는 반도체 소자 장치의 제 1 부하 단자와 제 2 부하 단자 사이에 연결된다. 반도체 소자 장치는 직렬 회로의 탭과 - 탭은 제 2 트랜지스터 중 2개에 대한 부하 경로 사이에 위치됨 - , 탭에 연결된 제 3 부하 단자를 더 포함한다.
제 3 실시예는 반도체 소자 장치에 관한 것이다. 반도체 소자 장치는 병렬 연결된 적어도 2개의 직렬 회로를 포함한다. 각각의 직렬 회로는 부하 경로 및 제어 단자를 갖는 제 1 반도체 소자와, 제 1 및 제 2 부하 단자와 제어 단자 사이에 부하 경로를 각각 갖는 복수의 제 2 반도체 소자를 포함한다. 반도체 소자 장치는 구동 단자를 더 포함한다. 적어도 하나의 저항기는 하나의 직렬 회로의 제 1 반도체 소자의 제어 단자와 구동 단자 사이에 연결되고, 각각의 직렬 회로의 제 2 반도체 소자는 직렬 연결되고 제 1 반도체 소자의 부하 경로에 직렬 연결된 부하 경로를 갖고, 각각의 직렬 회로의 제 2 반도체 소자 각각은 다른 제 2 반도체 소자 중 하나에 대한 부하 단자에 연결된 제어 단자를 갖고, 각각의 직렬 회로의 제 2 반도체 소자 중 하나는 제 1 반도체 소자의 부하 단자 중 하나에 연결된 제어 단자를 갖는다.
당업자는 이하의 상세한 설명을 읽고, 첨부 도면을 검토하면 부가 특징 및 장점을 인식할 것이다.
예는 이제 도면을 참조하여 설명될 것이다. 도면은 기본 원리를 예시하여, 그 결과 기본 원리를 이해하는데 필요한 양태만이 예시된다. 도면은 축척에 따라 도시되지 않는다. 도면에서, 동일한 참조 부호는 동일한 특징을 나타낸다.
도 1은 트랜지스터로 구현되는 제 1 반도체 소자 및 서로 직렬 연결되고 제 1 반도체 소자와 직렬 연결된 복수의 제 2 반도체 소자를 갖는 반도체 장치를 예시한다.
도 2는 부하를 스위칭하는 전자 스위치로서 도 1의 반도체 장치의 응용을 예시한다.
도 3은 다이오드로 구현되는 제 1 반도체 소자 및 서로 직렬 연결되고 제 1 반도체 소자와 직렬 연결된 복수의 제 2 반도체 소자를 갖는 반도체 장치를 예시한다.
도 4는 제 1 실시예에 따른 상이한 게이트 저항을 갖는 2개의 제 2 트랜지스터를 갖는 직렬 회로를 예시한다.
도 5는 제 2 실시예에 따른 상이한 게이트 저항을 갖는 2개의 제 2 트랜지스터를 갖는 직렬 회로를 예시한다.
도 6은 제 3 실시예에 따른 상이한 게이트 저항을 갖는 2개의 제 2 트랜지스터를 갖는 직렬 회로를 예시한다.
도 7은 상이한 게이트-소스 커패시턴스를 갖는 2개의 제 2 트랜지스터를 갖는 직렬 회로를 예시한다.
도 8은 수개의 제 2 트랜지스터를 갖고 저항 전압 분할기를 통해 구현되는 하나의 제 2 트랜지스터를 갖는 직렬 회로를 예시한다.
도 9는 수개의 제 2 트랜지스터를 갖고 용량성 전압 분할기를 통해 구동되는 하나의 제 2 트랜지스터를 갖는 직렬 회로를 예시한다.
도 10은 상이한 게이트-드레인 커패시턴스를 갖는 2개의 제 2 트랜지스터를 갖는 직렬 회로를 예시한다.
도 11은 상이한 드레인-소스 커패시턴스를 갖는 2개의 제 2 트랜지스터를 갖는 직렬 회로를 예시한다.
도 12는 공핍 MOSFET로서 하나의 제 2 트랜지스터의 구현을 개략적으로 예시한다.
도 13은 도면의 회로 장치의 수정을 예시한다.
도 14a 내지 도 14c를 포함하는 도 14는 FINFET로 구현되는 하나의 제 2 반도체 소자의 제 1 실시예를 예시한다.
도 15a 내지 도 15c를 포함하는 도 15는 FINFET로 구현되는 하나의 제 2 반도체 소자의 제 2 실시예를 예시한다.
도 16은 제 1 반도체 소자 및 복수의 제 2 반도체 소자가 하나의 반도체 핀으로 구현되는 제 1 실시예에 따른 반도체 바디의 수직 단면도를 예시한다.
도 17은 제 1 반도체 소자 및 복수의 제 2 반도체 소자가 하나의 반도체 핀으로 구현된 제 2 실시예에 따른 반도체 바디의 수직 단면도를 예시한다.
도 18은 수개의 FINFET 셀을 각각 갖는 제 1 반도체 소자 및 복수의 제 2 반도체 소자가 구현되는 제 3 실시예에 따른 반도체 바디의 평면도를 예시한다.
도 19는 병렬 연결된 수개의 FINFET 셀을 포함하는 하나의 제 2 반도체 소자의 수직 단면도를 예시한다.
도 20a 내지 도 20c를 포함하는 도 20은 병렬 연결된 수개의 FINFET 셀을 포함하는 하나의 제 2 반도체 소자의 추가 실시예를 예시한다.
도 21은 직렬 연결된 도 20에 예시된 타입의 2개의 제 2 반도체 소자를 예시한다.
도 22는 반도체 장치의 추가 실시예를 예시한다.
이하의 상세한 설명에서, 그 일부를 형성하고, 본 발명이 실시될 수 있는 특정 실시예가 예시로서 도시되는 첨부 도면이 참조된다. 본 명세서에 설명되는 다양한 예시적 실시예의 특징은 구체적으로 다르게 언급되지 않으면 서로 결합될 수 있다는 점이 이해되어야 한다.
도 1은 제 1 반도체 소자(2) 및 복수의 제 2 반도체 소자(31-3n)를 포함하는 반도체 장치(1)의 제 1 실시예를 예시한다. 제 1 반도체 소자(2)는 제 1 부하 단자(22)와 제 2 부하 단자(23) 사이에 부하 경로를 갖고 부하 경로가 전류를 전도시키는 온 상태, 부하 경로가 차단하는 오프 상태를 가정할 수 있다. 도 1에 따른 제 1 반도체 소자(2)는 트랜지스터로 구현되고 제어 단자(21)를 더 포함한다. 구체적으로, 도 1에 따른 제 1 반도체 소자(2)는 제어 단자(21)가 게이트 단자이고 제 1 및 제 2 부하 단자(22, 23)가 각각 소스 및 드레인 단자인 MOSFET로 구현된다.
이하의 도면에서 뿐만 아니라 도 1에서 참조 번호 "3" 다음에 아래 첨자 표시는 개별 제 2 반도체 소자를 나타낸다. 제어 단자 및 부하 단자와 같은 개별 제 2 반도체 소자의 동일한 부분은 동일한 참조 부호 다음에 아래첨자 표시를 갖는다. 예를 들어, 31은 제어 단자(311) 및 제 1 및 제 2 부하 단자(321, 331)를 갖는 제 2 반도체 소자의 첫번째 것을 나타낸다. 이하에서, 제 2 반도체 소자 중 임의의 하나 또는 제 2 반도체 소자 중 복수가 참조될 때, 그리고 개별 제 2 반도체 소자 사이의 구별이 요구되지 않을 때, 표시를 갖지 않는 참조 번호 3, 31, 32, 33은 제 2 반도체 소자 및 그것의 개별 부분을 나타내기 위해 사용될 것이다.
제 2 반도체 소자(3)는 도 1에 예시된 실시예에서 트랜지스터로 구현되고 이하에서 제 2 트랜지스터로 지칭될 것이다. 제 2 트랜지스터(3) 각각은 제어 단자(31) 및 제 1 부하 단자(32)와 제 2 부하 단자(33) 사이의 부하 경로를 갖는다. 제 2 반도체 소자의 부하 경로(32-33)는 하나의 제 2 트랜지스터의 제 1 부하 단자가 인접 제 2 트랜지스터의 제 2 부하 단자에 연결되도록 서로 직렬 연결된다. 게다가, 제 2 트랜지스터(3)의 부하 경로는 제 1 반도체 소자(2)의 부하 경로(22-23)와 직렬 연결되며, 제 1 반도체 소자(2) 및 복수의 제 2 트랜지스터(3)는 캐스코우드형 회로를 형성한다.
도 1을 참조하면, n>1을 갖는 n개의 제 2 트랜지스터(3)가 있다. 이러한 n개의 제 2 트랜지스터(3)로부터, 제 2 트랜지스터(31)의 첫번째 것은 n개의 제 2 트랜지스터(3)를 직렬 회로 내의 제 1 반도체 소자(2)에 가장 가깝게 배열되고 제 1 반도체 소자(2)의 부하 경로(22-23)에 직접 연결된 부하 경로(321-331)를 갖는 제 2 트랜지스터이다. 제 2 트랜지스터(3n)의 n번째의 것은 n개의 제 2 트랜지스터(3)를 갖는 직렬 회로 내의 제 1 반도체 소자(2)에 가장 멀게 배열되는 제 2 트랜지스터이다. 도 1에 예시된 실시예에서, n=4의 제 2 트랜지스터(3)가 있다. 그러나, 이것은 단지 일 예이며, 제 2 트랜지스터(3)의 수 n은 임의로, 즉 반도체 소자 장치(1)의 원하는 전압 차단 능력에 따라 선택될 수 있다. 이것은 아래에 더 상세히 설명된다.
제 2 반도체 소자(3) 각각은 제 2 반도체 소자(3)의 다른 것의 부하 단자의 하나에 또는 제 1 반도체 소자(2)의 부하 단자의 하나에 연결된 제어 단자(31)를 갖는다. 도 1에 예시된 실시예에서, 첫번째 제 2 트랜지스터(31)는 제 1 반도체 소자(2)의 제 1 부하 단자(22)에 연결된 제어 단자(311)를 갖는다. 다른 제 2 트랜지스터(32-3n-1) 각각은 제 1 반도체 소자(2)의 방향으로 직렬 회로에 인접한 제 2 트랜지스터의 제 1 부하 단자(321-323)에 연결된 그의 제어 단자(312-31n)를 갖는다. 설명의 목적을 위해, 3i는 제 1 트랜지스터(31)와 다른 제 2 트랜지스터(32-3n) 중 하나인 것으로 가정한다. 이러한 경우에, 이러한 제 2 트랜지스터(상부 제 2 트랜지스터)(3i)의 제어 단자(31i)는 인접 제 2 트랜지스터(하부 제 2 트랜지스터)(3i-1)의 제 1 부하 단자(32i-1)에 연결된다. 상부 제 2 트랜지스터(3i)의 제어 단자가 연결되는 하부 제 2 트랜지스터(3i-1)의 제 1 부하 단자(32i-1)는 이러한 상부 제 2 트랜지스터(3i)의 부하 단자(32i, 33i) 중 하나에 직접 연결된다. 추가 실시예(예시되지 않은)에 따르면, 하나의 제 2 트랜지스터(3i)의 제어 단자(31i)는 제 2 트랜지스터(3i)에 직접 연결되는 그 제 2 트랜지스터(3i-1)의 제 1 부하 단자(31i-1)에 연결되는 것이 아니라, 트랜지스터에서 더 멀리 떨어져 있는, k>1을 갖는 제 2 트랜지스터(3i-k)의 부하 단자(32i-k)에 연결된다. 예를 들어, k=2이면, 이때 제 2 트랜지스터(3i)의 제어 단자(31i)는 직렬 회로 내의 제 1 반도체 소자(2)의 방향으로 제 2 트랜지스터(3i)에서 떨어져 있는 2개의 제 2 트랜지스터인 제 2 트랜지스터(3i-2)의 제 1 부하 단자(32i-2)에 연결된다.
도 1을 참조하면, 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)는 MOSFET(metal-oxide-semiconductor field-effect transistor)로 구현될 수 있다. 이러한 MOSFET 각각은 제어 단자(21, 31)로서의 게이트 단자, 제 1 부하 단자(22, 32)로서의 소스 단자, 및 제 2 부하 단자(23, 33)로서의 드레인 단자이다. MOSFET는 게이트와 소스 단자(제어 단자 및 제 1 부하 단자) 사이에 인가된 전압에 의해 제어될 수 있는 전압 제어 소자이다. 따라서, 도 1에 예시된 장치에서, 첫번째 제 2 트랜지스터(31)는 제 1 반도체 소자(2)의 부하 경로 전압에 상응하는 전압을 통해 제어되고, 다른 제 2 트랜지스터(3i)는 적어도 하나의 제 2 트랜지스터(3i-1 또는 3i-2)의 부하 경로 전압을 통해 제어된다. 하나의 MOSFET의 "부하 경로" 전압은 이러한 MOSFET의 제 1 및 제 2 부하 단자(드레인 및 소스 단자) 사이의 전압이다.
도 1에 예시된 실시예에서, 제 1 반도체 소자(2)는 노멀리 오프(증대) 트랜지스터인 반면, 제 2 트랜지스터(3)는 노멀리 온(depletion) 트랜지스터이다. 그러나, 이것은 단지 일 예이다. 제 1 반도체 소자(2) 및 제 2 트랜지스터(3) 각각은 노멀리 온 트랜지스터 또는 노멀리 오프 트랜지스터로 구현될 수 있다. 개별 트랜지스터는 n형 트랜지스터 또는 p형 트랜지스터로 구현될 수 있다.
제 1 반도체 소자(2) 및 제 2 트랜지스터(3)를 MOSFET로 구현하는 것은 단지 일 예이다. 임의의 타입의 트랜지스터는 MOS-FET, MISFET(metal-insulator-semiconductor field-effect transistor), MES-FET(metal semiconductor field effect transistor), IGBT(insulated gate bipolar transistor), JFET(junction gate field-effect transistor), FINFET(fin FET), 나노튜브 소자, HEMT(high electron mobility transistor) 등과 같은 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)를 구현하기 위해 사용될 수 있다. 제 1 반도체 소자(2) 및 제 2 반도체 소자(3)를 구현하기 위해 사용되는 소자의 타입과 관계없이, 이러한 소자는 제 2 트랜지스터(3) 각각이 직렬 회로 내의 적어도 하나의 다른 제 2 트랜지스터(3) 또는 제 1 반도체 소자(2)의 부하 경로 전압에 의해 제어되도록 연결된다.
트랜지스터로 구현되는 제 1 반도체 소자(2), 및 제 2 트랜지스터(3)를 갖는 반도체 소자 장치(1)는 적절한 구동 전압을 제 1 반도체 소자(2)에 인가함으로써 종래의 트랜지스터와 같이 스위칭 온 및 오프될 수 있다. 제 1 반도체 소자(2)의 제어 단자(21)는 전체 장치(1)의 제어 단자(11)를 형성하고, 제 1 반도체 소자(2)의 제 1 부하 단자(21) 및 n번째 제 2 트랜지스터(3n)의 제 2 부하 단자는 전체 장치의 제 1 및 제 2 부하 단자(12, 13) 각각을 형성한다.
도 2는 부하(Z)를 스위칭하는 전자 스위치로서 반도체 소자 장치(1)의 사용을 예시한다. 제 1 및 제 2 부하 단자(12, 13) 사이의 경로인 반도체 장치(1)의 부하 경로는 부하와 직렬 연결된다. 반도체 소자 장치(1) 및 부하(Z)를 갖는 직렬 회로는 제 1(포지티브) 및 제 2(네거티브) 공급 전위(V+, GND)에 대한 단자 사이에 연결된다.
반도체 장치(1)의 동작 원히는 이하에 설명된다. 단지 설명의 목적을 위해, 제 1 반도체 소자(2)는 n형 증대 MOSFET로 구현되며, 제 2 트랜지스터(3)는 n형 공핍 MOSFET 또는 n형 JFET로 구현되고, 개별 소자(2, 3)는 도 1에 예시된 것으로 상호연결되는 것으로 가정된다. 그러나, 기본 동작 원리는 또한 다른 타입의 제 1 및 제 2 반도체 소자로 구현되는 반도체 소자 장치에 적용된다.
제 2 트랜지스터(3)를 구현하기 위해 사용될 수 있는 공핍 MOSFET 또는 JFET는 대략 제로의 구동 전압(게이트-소스 전압)이 인가될 때 온 상태에 있는 반도체 소자인 반면, MOSFET 또는 JFET는 구동 전압의 절대 값이 소자의 핀치 오프 전압보다 더 높을 때 오프 상태에 있는 것으로 통상 알려져 있다. "구동 전압"은 소자의 게이트 단자 및 소스 단자 사이의 전압이다. n형 MOSFET 또는 JFET에서, 핀치 오프 전압은 네거티브 전압인 반면, 핀치 오프 전압은 p형 MOSFET 또는 JFET에서 포지티브 전압이다.
(포지티브) 전압이 제 2 및 제 1 부하 단자(13, 12) 사이에 인가될 때 그리고 제 1 반도체 소자(2)가 적절한 구동 전위를 제어 단자(11)에 인가함으로써 스위칭 온될 때, 첫번째 제 2 트랜지스터(31)는 (온 상태에서) 전도성이며, 제 1 반도체 소자(2)의 부하 경로(22-23)를 가로지르는 전압의 절대 값은 첫번째 제 2 트랜지스터(31)를 핀치 오프하기 위해 매우 낮다. 따라서, 첫번째 제 2 트랜지스터(31)의 부하 경로 전압에 의해 제어되는 두번째 제 2 트랜지스터(32)는 또한 전도 등하기 시작한다. 다시 말하면, 제 1 반도체 소자(2) 및 제 2 트랜지스터(3) 각각은 반도체 장치(1)가 온 상태에 있도록 최종적으로 전도되고 있다. 반도체 장치(1)가 온 상태에 있을 때 그리고 반도체 소자(2)가 스위칭 오프될 때, 제 1 반도체 소자(2)의 부하 경로를 가로지르는 전압 강하가 증가되며, 그 결과 첫번째 제 2 트랜지스터(31)는 부하 경로 전압의 절대 값이 제 2 트랜지스터(3)의 첫번째에 대한 핀치 오프 전압에 도달할 때 스위칭 오프하기 시작한다. 포지티브 전압이 전체 장치(1)의 제 2 부하 단자(13)와 제 1 부하 단자(12) 사이에 적용될 때, 제 1 반도체 소자(2)의 제 2 부하 단자(23)와 제 1 부하 단자(22) 사이의 전압은 또한 제 1 반도체 소자(2)가 스위칭 오프될 때 포지티브 전압이다. 이러한 경우에, 첫번째 제 2 트랜지스터(31)의 게이트-소스 전압은 이러한 트랜지스터(31)를 핀치 오프하는데 적절한 네거티브 전압이다.
첫번째 제 2 트랜지스터(31)가 스위칭 오프될 때, 제 2 트랜지스터의 부하 경로를 가로지르는 전압 강하는 두번째 제 2 트랜지스터(32)가 스위칭 오프되도록 증가되며, 이는 차례로 제 2 트랜지스터(3) 각각이 스위칭 오프되고 반도체 소자 장치(1)가 최종적으로 안정한 오프 상태에 있을 때까지 세번째 제 2 트랜지스터(33) 등을 스위칭 오프시킨다. 제 2 및 제 1 단자(13 및 12) 사이에 인가되는 외부 전압은 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)를 통해 외부 전압을 분배하는 데 요구되는 바와 같이 온 상태로부터 오프 상태로 제 2 트랜지스터(3) 중 다수로 스위칭된다. 낮은 외부 전압을 인가할 때, 일부 제 2 트랜지스터(3)는 여전히 온 상태에 있는 반면, 다른 것은 오프 상태에 있다. 오프 상태에 있는 트랜지스터(2)의 수는 외부 전압이 증가함에 따라 증가한다. 따라서, 전체 반도체 소자 장치(1)의 전압 차단 능력의 범위에 있는 높은 외부 전압이 인가될 때, 제 1 반도체 소자(2) 및 제 2 트랜지스터(3) 각각은 오프 상태에 있다.
반도체 소자 장치(1)가 오프 상태에 있을 때 그리고 제 1 반도체 소자(2)가 스위칭 온될 때, 제 1 반도체 소자(2)의 부하 경로를 가로지르는 전압 강하는 그것이 첫번째 제 2 트랜지스터(31)을 스위칭 온하도록 감소되며, 이는 차례로 두번째 제 2 트랜지스터(32) 등을 스위칭 온한다. 이것은 제 2 트랜지스터(3) 각각이 다시 스위칭 온될 때까지 계속된다.
제 1 반도체 소자(2)와 직렬 연결된 제 2 트랜지스터(3)의 스위칭 상태는 제 1 반도체 소자(2)의 스위칭 상태에 의존하고 제 1 반도체 소자(2)의 스위칭 상태를 따른다. 따라서, 반도체 장치(1)의 스위칭 상태는 제 1 반도체 소자(2)의 스위칭 상태에 의해 정의된다. 반도체 장치(1)는 제 1 반도체 소자(2)가 온 상태에 있을 때 온 상태에 있고, 반도체 장치(1)는 제 1 반도체 소자(2)가 오프 상태에 있을 때 오프 상태에 있다.
반도체 장치(1)는 그것이 온 상태에 있을 때 제 1 및 제 2 부하 단자(12, 13) 사이에 저저항을 갖고, 그것이 오프 상태에 있을 때 제 1 및 제 2 부하 단자(12, 13) 사이에 고저항을 갖는다. 온 상태에서, 제 1 및 제 2 부하 단자(12, 13) 사이의 옴 저항은 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)의 온저항(RON)의 합에 상응한다. 애벌란시 급증이 시작되기 전에 반도체 장치(1)가 오프 상태에 있을 때 제 1 및 제 2 부하 단자(12, 13) 사이에 인가될 수 있는 최대 전압인 전압 차단 능력은 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)의 전압 차단 능력의 합에 상응한다. 제 1 반도체 소자(2) 및 개별 제 2 트랜지스터(3)는 3V와 50V 사이의 전압 차단 능력과 같은 비교적 낮은 전압 차단 능력을 가질 수 있다. 그러나, 제 2 트랜지스터(3)의 수 n에 따라, 600V 이상과 같은 수 100V까지의 높은 전체 전압 차단 능력이 획득될 수 있다.
반도체 장치(1)의 전압 차단 능력 및 온저항은 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)의 전압 차단 능력 및 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)의 온저항 각각에 의해 정의된다. 2개보다 상당히 많은 2개의 제 2 트랜지스터(3)가 구현될 때(n>>2), 예컨대 5개보다 많은, 10개보다 많은, 또는 심지어 20개보다 많은 제 2 트랜지스터(3)가 구현될 때, 반도체 장치(1)의 전압 차단 능력 및 온저항은 제 2 트랜지스터(3)를 갖는 장치(30)에 의해 주로 정의된다. 전체 반도체 장치(1)는 종래의 전력 트랜지스터와 같이 동작될 수 있으며, 종래의 전력 트랜지스터에서, 통합된 드리프트 영역은 온저항 및 전압 차단 능력을 주로 정의한다. 따라서, 제 2 트랜지스터(3)를 갖는 장치(30)는 종래의 전력 트랜지스터 내의 드리프트 영역과 등가인 기능을 갖는다. 따라서, 제 2 트랜지스터(30)를 갖는 장치(30)는 또한 본 명세서에서 ADR(active drift region)로 지칭된다. 도 1의 전체 반도체 소자 장치(1)는 제 1 반도체 소자(2)가 MOSFET로 구현될 때, ADZ 트랜지스터 또는 ADR 트랜지스터(ADZ 트랜지스터) 또는 ADRFET(ADZFET)로 지칭될 수 있다.
반도체 소자 장치(1)가 오프 상태에 있을 때, 제 1 및 제 2 부하 단자(12, 13) 사이에 인가되는 전압은 이러한 전압 강하의 일부가 제 1 반도체 소자(2)의 부하 경로(22-23)를 가로지르는 반면, 이러한 전압 강하의 다른 일부가 제 2 트랜지스터(3)의 부하 경로를 가로지르도록 분배된다. 그러나, 제 2 트랜지스터(3)에 이러한 전압의 동등한 분배가 있지 않은 경우가 있을 수 있다. 그 대신에, 제 1 반도체 소자(2)에 더 가까이 있는 이러한 제 2 트랜지스터(3)는 제 1 반도체 소자(2)에 더 멀리 있는 그러한 제 2 트랜지스터(3)보다 더 높은 전압을 가질 수 있다.
전압을 제 2 트랜지스터(3)에 더 동등하게 분배하기 위해, 반도체 장치(1)는 선택적으로 제 2 트랜지스터(3)의 부하 경로를 가로질러 전압을 제한하거나 클램핑하도록 구성되는 전압 제한 수단(101-10n)을 포함한다. 선택적으로, 클램핑 요소(100)는 또한 제 1 반도체 소자(2)의 부하 경로(소스 및 드레인 단자 사이의)와 병렬 연결된다. 전압 클램핑 수단(100-10n)은 많은 상이한 방법으로 구현될 수 있다. 예시 목적만을 위해 도 1에 예시된 클램핑 수단(100-10n)은 각각의 제너 다이오드(100-10n)가 제 2 트랜지스터(3) 중 하나에 대한 부하 경로, 및 선택적으로 제 1 반도체 소자(2)와 병렬 연결된 상태에서, 제너 다이오드(100-10n)를 포함할 수 있다.
제너 다이오드(100-10n) 대신에, 터널 다이오드, 핀 다이오드, 애벌란시 다이오드 등이 또한 사용될 수 있다. 추가 실시예(예시되지 않은)에 따르면, 개별 클램핑 요소(100-10n)는 제 2 트랜지스터(3)가 n형 MOSFET일 때 예를 들어, p형 MOSFET와 같은 트랜지스터로 구현된다. 이러한 클램핑 MOSFET 각각은 그것의 드레인 단자에 연결된 그것의 게이트 단자를 갖고, 각각의 MOSFET의 부하 경로(드레인-소스 경로)는 하나의 제 2 트랜지스터(3)의 부하 경로와 병렬 연결된다.
도 1에 예시된 제너 다이오드(100-10n)와 같은 개별 클램핑 요소는 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)와 동일한 반도체 바디에 통합될 수 있다. 그러나, 이러한 클램핑 요소는 또한 반도체 바디 외부에 배열되는 외부 소자로 구현될 수 있었다.
도 3은 반도체 소자 장치(1)의 추가 실시예를 예시한다. 도 3의 장치에서, 제 1 반도체 소자(2)는 제 1 부하 단자(21)를 형성하는 애노드 단자 및 제 2 부하 단자를 형성하는 캐소드 단자를 갖는 다이오드로 구현된다. 도 3의 반도체 장치(1)의 동작 원리는 다이오드의 온 상태(순방향 바이어스 상태) 및 오프 상태(역방향 바이어스) 상태가 제어 단자(도 1에 따른 트랜지스터와 같은)를 통해 제어될 수 있는 것 아니라, 제 2 및 제 1 부하 단자(23, 22) 사이에 인가되는 전압의 극성에 의해 제어된다는 차이로 도 1의 반도체 장치(1)의 동작 원리에 상응한다. 제 2 트랜지스터(3)로서 n형 공핍 MOSFET 또는 n형 JFET로 구현될 때 도 3의 반도체 장치(1)는 포지티브 전압이 반도체 장치(1)의 제 1 및 제 2 부하 단자(13, 12) 사이에 인가될 때 온 상태에 있고, 도 3의 반도체 장치(1)는 네거티브 전압이 반도체 장치의 제 1 및 제 2 부하 단자(13, 12) 사이에 인가될 때 오프 상태에 있다. 도 1의 반도체 장치(1)를 참조하여 설명되었던 나머지 모두는 도 3의 다이오드(2)를 갖는 반도체 장치(1)에 적절히 적용된다. 도 3에 따른 다이오드를 갖는 반도체 장치(1)는 종래의(고전압) 다이오드와 같이 사용될 수 있다.
이하에서, 제 1 반도체 소자(2)와 제 2 반도체 소자(제 2 트랜지스터)(3) 사이의 구별이 요구되지 않을 때, 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)는 간단히 "소자"로 지칭될 것이다.
제 2 트랜지스터(3) 각각은 개별 트랜지스터의 동작 또는 스위칭 작용을 정의하거나 이에 영향을 미치는 적어도 하나의 소자 특성을 갖는다. 제 2 트랜지스터(3)가 예를 들어 MOSFET로 구현될 때, 가능한 소자 특성은 게이트 저항, 임계 전압, 게이트-소스 커패시턴스, 게이트-드레인 커패시턴스, 드레인-소스 커패시턴스, 채널 폭, 게이트 유전체의 두께, 또는 소스 영역, 바디 영역 또는 드레인 영역의 도핑 농도이다. 이러한 소자 특성은 아래에 더 상세히 설명된다.
일 실시예에 따르면, 제 2 반도체 소자(3)의 적어도 하나에 대한 적어도 하나의 소자 특성은 제 2 반도체 소자(3)의 다른 것에 대한 상응하는 소자 특성과 상이하다. 개별 제 2 반도체 소자(3)의 소자 특성의 변화에 의해, 전체 반도체 소자 장치(1)의 스위칭 작용은 특정 요구로 조정되고 채택될 수 있다.
일 실시예에 따르면, 변화되는 적어도 하나의 소자 특성은 게이트 저항이다. 따라서, 제 2 트랜지스터(3)의 다른 것에 대한 게이트 저항과 상이하고, 특히 제 2 트랜지스터(3)의 다른 것에 대한 게이트 저항보다 더 높은 게이트 저항을 갖는 적어도 하나의 제 2 트랜지스터(3)가 있다. 게이트 저항과 관련하지만, 아래에 설명된 다른 소자 특성과 관련하여, "다른" 수단은 상당히 다르며, 그 결과 제조 공정 내의 통상의 변화 또는 변동에서 기인하는 차이는 포함되지 않는다. 일 실시예에 따르면, 하나의 반도체 소자의 소자 특성, 예를 들어 게이트 저항은 2개의 소자 특성 사이의 비율이 적어도 1, 적어도 2, 적어도 5, 또는 적어도 10일 때 다른 반도체 소자의 상응하는 소자 특성과 상이하는 것으로 간주된다.
MOSFET의 게이트 저항은 MOSFET의 스위칭 속도를 정의하는 것으로 통상 알려져 있다. 스위칭 속도는 MOSFET가 온 상태로부터 오프 상태로 얼마나 빠르게 변화될 수 있는지의 측정값이며, 그 역도 또한 마찬가지이다. MOSFET는 MOSFET의 게이트 단자를 통해 충전되거나 방전될 수 있는 내부 게이트 커패시턴스(게이트-소스 커패시턴스 및 게이트-드레인 커패시턴스)를 포함하는 것으로 통상 알려져 있다. 이러한 게이트 커패시턴스의 충전 상태는 MOSFET의 스위칭 상태(온 또는 오프)를 정의한다. MOSFET의 게이트 저항은 MOSFET에 대한 구동 전위가 이용 가능한 단자와 MOSFET의 게이트 전극 사이의 전기 저항이다. 도 1의 반도체 소자 장치(1)에서, 개별 제 2 트랜지스터(3)의 게이트 전극에 구동 전위가 이용 가능한 단자는 다른 제 2 트랜지스터(3)의 제 1 부하 단자(소스 단자)(32) 또는 제 1 트랜지스터(2)의 제 1 부하 단자(소스 단자)(21) 각각이다. 높은 게이트 저항이 있을 때 게이트 커패시턴스는 단지 비교적 느리게 충전되고 방전될 수 있으며, 그 결과 MOSFET는 한 스위칭 상태(온 또는 오프)로부터 다른 스위칭 상태(오프 또는 온)로 비교적 느리게 스위칭된다. 따라서, 다른 제 2 트랜지스터(3)의 게이트 저항에 대한 적어도 하나의 제 2 트랜지스터(3)의 게이트 저항을 증가시킴으로써, 적어도 하나의 제 2 트랜지스터의 스위칭 속도는 제 2 트랜지스터의 다른 것에 대한 스위칭 속도에 비해 느려질 수 있다. 개별 제 2 트랜지스터(3)의 스위칭 속도의 감소는 상이한 응용에서 유익할 수 있다.
예를 들어, 반도체 소자 장치(1)가 플라이백 컨버터와 같은 스위칭 컨버터 내의 스위치로 구현될 때, 전압 오버슈트는 반도체 소자 장치(1)가 스위칭 오프되는 경우에 발생할 수 있다. 반도체 소자 장치(1)를 스위칭 오프하는 프로세스에서, 제 1 및 제 2 부하 단자(12, 13) 사이의 전압이 증가하며, 전압이 증가하는 비율은 첫번째 제 2 트랜지스터(31)로 시작한 후에 온 상태로부터 오프 상태로 스위칭하는 개별 제 2 트랜지스터(3)의 스위칭 속도에 의존한다. 전압 오버슈트는 제 1 및 제 2 부하 단자(12, 13) 사이의 전압이 이미 상당히 증가했을 때 스위칭 오프하는 그것의 제 2 트랜지스터(3)의 스위칭 속도를 감소시킴으로써 방지되거나 적어도 감소될 수 있다. 예를 들어 최대 전압 520V의 최대 전압은 제 1 및 제 2 부하 단자(12, 13) 사이에 인가되는 것으로 가정한다. 이러한 최대 전압에서 오버슈트가 발생한다. 이러한 경우에, 반도체 소자 장치(1)는 제 1 및 제 2 부하 단자(12, 13) 사이의 전압이 대략 450V로 증가하거나, 더 일반적으로, 최대 전압의 대략 80% 또는 85%로 증가한 후에 스위칭 오프되는 (다른 제 2 트랜지스터의 게이트 저항에 비해) 그것의 제 2 트랜지스터(3)의 게이트 저항이 증가되도록 구현될 수 있다. 설명의 목적을 위해 반도체 소자 장치(1)가 대략 620V의 전압 차단 능력을 갖는 것으로 가정된다. 이러한 경우에, 반도체 소자 장치(1)는 하나의 제 1 트랜지스터(2) 및 n=30의 제 2 트랜지스터(3)를 포함할 수 있으며, 제 2 트랜지스터(3)는 반도체 소자 장치(1)의 오프 상태에서 제 1 트랜지스터(2) 및 제 2 트랜지스터(3) 각각이 대략 20V의 부하 경로 전압을 갖도록 구현된다. 이러한 경우에, 제 1 및 제 2 부하 단자(12, 13) 사이의 전압이 450V로 증가할 때, 제 1 트랜지스터(2) 및 n=21의 제 2 트랜지스터(3)가 스위칭 오프된다. 따라서, 제 2 트랜지스터(3n-9 내지 3n)의 스위칭 속도는 이전에 설명된 요건에 따르도록 감소되어야 한다.
예를 들어, 반도체 소자 장치(1)가 대략 400V의 DC 링크 전압을 발생시키는 PFC(power factor correction) 회로 내의 부스트 컨버터와 같은 부스트 컨버터 내의 스위칭 요소로 사용될 때, 반도체 소자 장치(1)는 예를 들어 제 1 및 제 2 부하 단자(12, 13) 사이의 전압이 대략 350V로 또한 최대 전압의 대략 90%로 증가했을 때 스위칭 오프되기 시작하는 그것의 제 2 트랜지스터(3)의 게이트 저항이 증가되도록 구현된다. 따라서, 이러한 트랜지스터의 스위칭 속도가 감소된다.
예를 들어, 반도체 소자 장치(1)가 400V의 DC 링크 전압을 수신하는 인버터의 일부인 하프 브리지 회로 내의 스위치로 사용될 때, 반도체 소자 장치(1)는 예를 들어 제 1 및 제 2 부하 단자(12, 13) 사이의 전압이 대략 175V와 225V 사이에 있거나 최대 전압의 45%와 55% 사이에 있을 때 스위칭 오프되는 그것의 제 2 트랜지스터(3)가 증가된 게이트 저항을 갖도록 구현된다. 이것은 하프 브리지의 부하 경로 전압의 가장 높은 경사도가 발생하는 전압 범위이며, 그 결과 이러한 범위에서 스위칭 오프되는 그것의 제 2 트랜지스터(3)의 스위칭 속도를 느리게 함으로써, 부하 경로 전압의 경사도가 감소될 수 있다.
제 2 트랜지스터(3)의 다른 것과 상이한 게이트 저항을 갖는 적어도 하나의 제 2 트랜지스터(3)의 게이트 저항은 많은 상이한 방법으로 조정, 특히 증가될 수 있다. 게이트 저항 또는 다른 소자 특성을 조정하는 일부 실시예는 아래의 도면을 참조하여 설명된다. 이러한 도면에서, 직렬 연결된 2개의 제 2 트랜지스터(3i, 3i-1)가 예시된다. 이하에서 상부 트랜지스터로 지칭되는 제 2 트랜지스터(3i)는 이하에서 하부 트랜지스터로 지칭되는 제 2 트랜지스터(3i-1)의 부하 경로 전압에 의해 제어된다. 상부 트랜지스터(3i)의 게이트 단자(31i)는 하부 트랜지스터(3i-1)의 소스 단자(32i-1)에 연결된다. 상부 트랜지스터(3i)의 적어도 하나의 소자 특성은 하부 제 2 트랜지스터(3i-1)의 상응하는 소자 특성과 상이하다. 상부 및 하부 트랜지스터(3i, 3i-1)는 직렬 회로 내의 임의의 쌍의 제 2 트랜지스터(3)일 수 있다. 하부 트랜지스터(3i-1)가 제 1 제 2 트랜지스터(31)일 때, 이러한 트랜지스터(31)의 제 1 부하 단자(321)는 다른 제 2 트랜지스터의 제 2 부하 단자에 연결되는 것이 아니라, 제 1 반도체 소자(2)의 제 1 부하 단자(23)에 연결된다.
도 4는 상부 제 2 트랜지스터(3i)의 게이트 저항을 조정하는 일 실시예를 예시한다. 상부 트랜지스터(31)의 게이트 저항은 상부 트랜지스터(3i)의 내부 게이트 전극(도 3에 예시되지 않은)과 하부 트랜지스터(3i-1)의 제 1 부하 단자(소스 단자)(32i-1) 사이의 전기 저항이다. 이러한 게이트 저항은 도 4의 저항기(41)에 의해 개략적으로 예시된다. 게이트 저항(41)은 많은 상이한 방법으로 조정될 수 있다. 일 실시예에 따르면, 저항 요소(41)는 제 1 부하 단자(32i-1)와 게이트 단자(31i) 사이의 연결 라인에 연결된다. 이러한 연결 라인은 예를 들어 알루미늄 라인 또는 구리 라인과 같은 금속 라인이다. 저항 요소(41)는 예를 들어 연결 라인보다 더 높은 저항을 갖는 폴리실리콘 저항기로 구현된다. 추가 실시예에 따르면, 연결 라인과 게이트 단자(31i)인 개별 단자, 제 2 부하 단자(32i-1) 사이의 접촉 저항은 게이트 저항을 증가시키기 위해 증가된다. 제 2 부하 단자(32i-1)는 하부 트랜지스터의 소스 영역(도 4에 예시되지 않은)과 전기적으로 접촉한다. 하부 트랜지스터(3i-1)의 소스 영역은 도핑된 반도체 영역이다. 통상, 접촉 단자에 연결되는 MOSFET의 소스 영역과 같은 도핑된 반도체 영역은 반도체 영역이 접촉되는 더 고농도로 도핑된 접촉 영역을 포함한다. 접촉 영역의 도핑 농도는 예를 들어 1E20 cm-3 이상이다. 접촉 저항을 증가시키기 위해, 접촉 영역의 도핑 농도가 감소될 수 있거나, 접촉 영역이 생략될 수 있다. 오믹 콘택트는 접촉 영역이 고도핑 농도를 가질 때 접촉 단자와 접촉 영역 사이에서 획득된다. 더 낮은 도핑 농도에서, 콘택트는 쇼트키 콘택트일 수 있다. 따라서, 일 실시예에 따르면, 하부 트랜지스터(3i-1)의 소스 단자(32i-1)와 소스 영역 사이의 접촉 저항은 소스 영역에서 접촉 영역의 도핑 농도를 감소시킴으로써 증가된다.
도 4의 상부 제 2 트랜지스터(3i)와 같은 하나의 제 2 트랜지스터(3)의 게이트 저항이 도 4의 하부 제 2 트랜지스터(3i-1)와 같은 다른 제 2 트랜지스터(3)의 게이트 저항에 비해 증가될 때, 적어도 하나의 트랜지스터(3i)의 스위칭 속도는 트랜지스터(3i)를 스위칭 온할 때 그리고 트랜지스터(3i)를 스위칭 오프할 때 둘 다 감소된다.
도 5 및 도 6에 예시된 추가 실시예에 따르면, pn-다이오드 또는 쇼트키 다이오드와 같은 정류기 요소(42)는 부가 게이트 저항(4)과 병렬 연결된다. "부가 게이트 저항"은 스위칭 속도에 영향을 미치기 위해 추가되는 게이트 저항의 그 일부이다. 정류기 요소의 극성에 따라, 도 5 또는 도 6의 상부 제 2 트랜지스터(3i)의 스위칭 속도는 스위칭 온 또는 스위칭 오프 동안 감소된다. 상부 제 2 트랜지스터(3i)가 스위칭 오프될 때, 도 5a에 개략적으로 예시되는 그것의 내부 게이트-소스 커패시턴스(CGS)는 하부 제 2 트랜지스터(3i-1)의 부하 경로를 가로지르는 전압(V3i-1 )으로 충전된다. 하부 제 2 트랜지스터(3i-1)가 스위칭 온될 때, 게이트-소스 커패시턴스(CGS)가 방전된다. 제 2 트랜지스터가 n형 공핍 트랜지스터인 본 실시예에서, 게이트-소스 커패시턴스(CGS)는 도 5에서와 같이, 정류기 요소(42)의 극성이 정류기 요소(42)의 캐소드가 게이트 단자(31i)에 연결되고 애노드 단자가 하부 트랜지스터(3i-1)의 소스 단자(32i-1)에 연결되게 될 때 부가 게이트 저항(41)을 통해서만 충전될 수 있다. 이러한 경우에, 게이트가 네거티브 전위로 충전된다는 사실로 인해, 포지티브 전류는 상부 트랜지스터(3i)의 스위칭 오프 동안 게이트(31i)로부터 소스(32i-1)로 흘러야 한다. 스위칭 오프 시에 상부 트랜지스터(3i)의 스위칭 속도는 다이오드가 역 바이어스이므로 저항에 의해 감소되는 반면, 게이트-소스 커패시턴스(CGS)는 상부 트랜지스터(3i)를 스위칭 온하기 위해 하부 트랜지스터(3i-1)의 부하 경로 전압(Vi -1)이 감소할 때 정류기 요소(42)를 통해 신속히 방전될 수 있다. 상부 트랜지스터(3i)의 스위칭 온의 경우에, 게이트는 오프 상태와 비교하여 포지티브 전위로 방전, 즉 충전되어야 한다. 포지티브 전류는 소스(32i-1)로부터 소스(31i)로 흐른다. 전류가 다이오드를 흐를 수 있으므로, 스위칭 온은 신속하다. 정류기 요소(42)의 극성이 반전될 때, 도 6에 예시된 바와 같이, 게이트-소스 커패시턴스(CGS)는 정류기 요소(42)를 통해 신속히 충전될 수 있지만, 부가 게이트 저항을 통해서만 방전될 수 있다. 이러한 경우에, 상부 제 2 트랜지스터(3i)의 스위칭 속도는 트랜지스터(3i)가 스위칭 온될 때에만 감소된다.
제 2 트랜지스터의 스위칭 속도에 영향을 미치는 추가 소자 특성은 도 5 및 도 6의 상부 제 2 트랜지스터(3i)에 대해 개략적으로 예시되는 게이트-소스 커패시턴스(CGS)이다. 본 명세서의 이전 설명을 참조하면, 게이트-소스 커패시턴스(CGS)는 상부 트랜지스터(3i)의 원하는 스위칭 상태에 따라 충전되거나 방전된다.
도 7을 참조하면, 도 7의 상부 제 2 트랜지스터(3i)와 같은 적어도 하나의 제 2 트랜지스터(3)의 게이트-소스 커패시턴스는 도 7의 하부 제 2 트랜지스터(3i-1)와 같은 제 2 트랜지스터의 다른 것에 대한 게이트-소스 커패시턴스(CGS)보다 더 높다. 따라서, 상부 트랜지스터(3i)의 스위칭 속도가 감소될 수 있다. 상부 제 2 트랜지스터(3i)의 게이트-소스 커패시턴스(CGS)는 부가 커패시턴스(43)를 상부 트랜지스터(3i)의 내부 게이트-소스 커패시턴스(CGS)와 병렬로 연결함으로써 증가된다. 하부 트랜지스터(3i-1)의 게이트-소스 커패시턴스(CGS)가 내부 게이트-소스 커패시턴스(CGS)만을 포함하지만, 상부 제 2 트랜지스터(3i)의 게이트-소스 커패시턴스(CGS)는 내부 게이트-소스 커패시턴스(CGS) 및 부가 커패시턴스(43)를 포함한다.
도 8 및 도 9를 참조하면, 예를 들어 도 8 및 도 9의 제 2 트랜지스터(31)와 같은 하나의 제 2 트랜지스터(3)의 스위칭 속도는 전압 분할기 요소를 갖는 전압 분할기의 출력을 통해 제 2 트랜지스터(3i)의 게이트 단자(31i)를 구동함으로써 제 2 트랜지스터(3)의 다른 것에 대한 스위칭 속도에 비해 영향을 받을 수 있다. 도 8을 참조하면, 전압 분할기는 예를 들어 제 1 및 제 2 저항 전압 요소(441, 442)가 저항기로 구현되는 상태에서, 저항 전압 분할기일 수 있다. 도 9를 참조하면, 전압 분할기는 또한 제 1 및 제 2 전압 분할기 요소가 커패시터(451, 452)로 구현되는 상태에서, 용량성 전압 분할기일 수 있다. 전압 분할기는 예를 들어 하부 트랜지스터(3i-1)의 제 1 부하 단자(32i-1)와 제 2 트랜지스터(3i+1)의 제 2 부하 단자(33i+1) 사이에 연결되고 중심(탭)은 제 2 트랜지스터(3i)의 제 1 부하 단자(31i) 에 연결된다.
개별 제 2 트랜지스터(3)의 스위칭 속도에 영향을 미치도록 수정될 수 있는 추가 소자 특성은 예를 들어 게이트-드레인-커패시턴스 또는 드레인-소스 커패시턴스이다. 이것은 아래의 도 10 및 도 11을 참조하여 설명된다. 도 10은 2개의 제 2 트랜지스터(3i, 3i-1)(상부 및 하부 트랜지스터)를 갖는 직렬 회로를 다시 예시한다. 각각의 제 2 트랜지스터(3)는 내부 게이트-드레인-커패시턴스(CGD)를 갖는다. 상부 제 2 트랜지스터(3i)의 내부 게이트-드레인-커패시턴스(CGD)는 도 10에 개략적으로 예시된다. 제 2 트랜지스터(3)의 스위칭 동작 동안, 게이트-소스-커패시턴스(CGS)(도 및 도 7 참조)가 충전되거나 방전될 뿐만 아니라, 게이트-드레인-커패시턴스(CGD)가 충전되고 방전되며, 제 2 트랜지스터(3)의 게이트-드레인-커패시턴스(CGD)는 트랜지스터(3)가 스위칭 오프될 때 충전되고 트랜지스터가 온될 때 거의 방전된다. 따라서, 하나의 개별 제 2 트랜지스터(3)의 스위칭 속도는 게이트-드레인-커패시턴스를 변화시킴으로써 변화될 수 있다. 개별 제 2 트랜지스터(3)는 전체 게이트-드레인-커패시턴스가 증가될 때 더 느리게 스위칭된다. 도 10을 참조하면, 이러한 게이트-드레인-커패시턴스는 부가 커패시턴스(45)를 내부 게이트-드레인-커패시턴스(CGD)와 병렬로 연결함으로써 증가될 수 있다.
도 11을 참조하면, 상부 제 2 트랜지스터(3i)는 드레인 단자(32i)와 소스 단자(33) 사이의 드레인-소스 커패시턴스(CDS)(하부 트랜지스터(3i-1)의 상응하는 드레인-소스 커패시턴스는 도 11예 예시되지 않음)를 갖는다. 드레인-소스 커패시턴스(CDS)는 상부 제 2 트랜지스터(3i)가 스위칭 오프될 때 충전되며, 그 결과 부하 전압이 증가하고, 상부 제 2 트랜지스터(3i)가 스위칭 오프될 때 방전되며, 그 결과 부하 전압이 감소한다. 상부 제 2 트랜지스터(3i)의 드레인-소스 커패시턴스(CDS)는 그것의 스위칭 속도에 영향을 받는다. 상부 제 2 트랜지스터(3i)의 스위칭 속도는 부가 커패시턴스(46)를 내부 드레인-소스-커패시턴스(CDS)와 병렬로 연결함으로써 감소될 수 있으며, 이는 전체 드레인-소스 커패시턴스를 증가시키는 것을 의미한다.
게이트-소스-커패시턴스(CGS), 게이트-드레인-커패시턴스(CGD) 또는 드레인-소스-커패시턴스(CDS)가 어떻게 증가될 수 있는지를 예시하기 위해, 부가 커패시턴스(43, 45, 46)는 도 7, 도 10 및 도 11 각각에 예시된다. 그러나, 이것은 단지 예시적이다. 전체 게이트-소스 커패시턴스, 게이트-드레인-커패시턴스 또는 드레인-소스-커패시턴스는 반드시 병렬로 연결된 2개의 커패시턴스를 포함하는 것은 아니다. 그 대신에, 복수의 상이한 수단은 제 2 트랜지스터(3)의 다른 것에 대한 상응하는 커패시턴스에 비해 이러한 커패시턴스를 증가시키기 위해 적용될 수 있다.
도 12는 트랜지스터의 스위칭 작용에 영향을 미치도록 수정될 수 있는 추가 소자 특성을 설명하기 위해 공핍 MOSFET으로 구현되는 제 2 트랜지스터(3)의 가능한 구현을 개략적으로 예시한다. 도 12를 참조하면, 제 2 트랜지스터(3)는 소스 영역(53), 드레인 영역(54) 및 소스 영역(53)과 드레인 영역(54) 사이의 바디 영역(55)을 포함한다. 공핍 MOSFET에서, 소스 영역(53), 드레인 영역(54) 및 바디 영역(55)은 동일한 도핑 타입을 갖는다. n형 공핍 MOSFET에서, 이러한 반도체 영역은 n-도핑되는 반면, 이러한 반도체 영역은 p형 공핍 MOSFET에 p-도핑된다. 공핍 MOSFET는 바디 영역(55)에 인접하고 게이트 유전체(57)에 의해 바디 영역(55)으로부터 유전체로 절연되는 게이트 전극(56)을 더 포함한다. 도 12에 예시된 실시예에서, 게이트 전극(56)은 바디 영역(55)의 대향 측면에 인접한다.
소스 영역(53)은 소스 단자(32)(제 1 부하 단자)에 연결되며, 드레인 영역(54)은 드레인 단자(33)(제 2 부하 단자)에 연결되고, 게이트 전극(56)은 게이트 단자(31)(제어 단자)에 연결된다. 이러한 단자는 도 12에만 개략적으로 예시된다.
도 12의 공핍 MOSFET의 동작 원리는 이하와 같다. 전압이 드레인(33)과 소스 단자(32) 사이에 적용될 때 그리고 게이트 전극(56)이 바이어스되지 않을 때, 이는 게이트 전극(56)의 전기 전위가 소스 단자(32)에서 전기 전위에 상응할 때를 의미하며, 전류는 드레인 영역(54), 바디 영역(55) 및 소스 영역(53)을 통해 드레인(33)과 소스 단자(32) 사이에서 흐른다. 게이트 전극(56)이 n형 트랜지스터 내의 소스 단자(32)의 전기 전위에 비해 네거티브 바이어스되거나 p형 트랜지스터 내의 소스 단자(32)에서의 전기 전위에 비해 포지티브 바이어스될 때, 공핍 영역은 게이트 유전체(57)에 인접한 바디 영역(55)에 형성된다. 공핍 MOSFET는 공핍 영역이 바디 영역(55) 내의 소스 영역(53)과 드레인 영역(54) 사이의 전도성 채널을 완전히 핀치 오프할 때, 스위칭 오프된다. 트랜지스터(3)가 핀치 오프하는 게이트-소스 전압은 트랜지스터(3)의 핀치 오프 전압이다. 이러한 핀치 오프 전압은 수개의 파라미터에 의존한다.
핀치 오프 전압은 게이트 유전체(57)의 두께(d1)에 의존하며, 핀치 오프 전압의 크기는 게이트 유전체(57)의 두께가 증가할 때 증가한다. 핀치 오프 전압은 또한 바디 영역(55)의 도핑 농도에 의존하며, 핀치 오프 전압의 크기는 바디 영역(55)의 도핑 농도가 증가할 때 증가한다.
게다가, 핀치 오프 전압은 게이트 전극(56)의 2개 대향 부분 사이의 바디 영역(55)의 두께(d2)에 의존한다. 제 2 트랜지스터(3)가 아래의 도 14 및 도 15를 참조하여 설명되는 FINFET로 구현될 때, 바디 영역(55)의 두께(d2)는 반도체 핀의 두께에 상응한다. 핀치 오프 전압은 바디 영역(55)의 두께(d2)가 증가할 때 증가한다.
일 실시예에 따르면, 적어도 하나의 제 2 트랜지스터(3)의 핀치 오프 전압은 제 2 트랜지스터(3)의 다른 것에 대한 핀치 오프 전압과 상이하다. 이전의 설명을 참조하면, 핀치 오프 전압은 게이트 유전체(57)의 두께(d1), 바디 영역(55)의 두께(d2), 또는 바디 영역(55)의 도핑 농도를 변화시킴으로써 변화될 수 있다.
스위칭 트랜지스터(3)의 스위칭 작용에 영향을 미치도록 변화될 수 있는 추가 파라미터는 바디 영역(55)의 길이(L) 및 바디 영역(55)의 폭(W)이다. "바디 영역(55)의 길이(L)"는 소스 영역(53)과 드레인 영역(54) 사이의 거리에 상응한다. "바디 영역(55)의 폭(W)"은 도 12에 예시된 평면에 수직인 방향으로의 바디 영역의 치수이다. 폭(W)를 변화시킴으로써 및/또는 길이(L)를 변화시킴으로써 게이트-소스 커패시턴스 및 게이트-드레인 커패시턴스가 변화될 수 있으며, 이러한 커패시턴스는 이러한 파라미터 중 적어도 하나가 증가할 때 증가된다. 일 실시예에 따르면, 제 2 트랜지스터(3) 중 하나에 대한 길이(L) 및 폭(W) 중 적어도 하나는 다른 제 2 트랜지스터(3) 내의 상응하는 파라미터와 상이하다.
도 12의 트랜지스터(3)는 벌크 단자를 포함할 수 있다. 벌크 단자는 바디 영역(55)에 인접하는 반도체 영역의 단자이다. 이러한 반도체 영역은 반도체 기판일 수 있다. 트랜지스터가 FINFET(도 14 및 도 15예 예시되는)로 구현될 때 벌크 단자는 도시된 바와 같이 트랜지스터가 구현되는 기판과 접촉하는 단자일 수 있거나 바디 영역(55) 위로부터 연결될 수 있다.
일 실시예에 따르면, 바이어싱 전압은 벌크 단자에 인가될 수 있다. 벌크 단자에 인가되는 바이어싱 전압은 핀치 오프 전압에 영향을 미치며, 핀치 오프 전압은 바이어싱 전압이 증가할 때 감소한다. 일 실시예에 따르면, 적어도 하나의 제 2 트랜지스터(3)의 벌크 단자 바이어싱 전압은 제 2 트랜지스터(3)의 다른 것에 대한 벌크 단자 바이어스 전압과 상이하다.
상기 설명을 참조하면, 제 2 트랜지스터(3) 각각의 스위칭 작용은 상기 설명된 소자 특성 중 하나를 조정함으로써 변화되거나 조정될 수 있다. 일 실시예에 따르면, 첫번째 제 2 트랜지스터(31) 및 n번째 제 2 트랜지스터(3n)는 그것이 제 2 트랜지스터(3)의 다른 것에 대한 상응하는 소자 특성과 상이한 적어도 하나의 소자 특성을 갖도록 구현된다.
도 13은 반도체 소자 장치의 추가 실시예를 예시한다. 도 12의 반도체 소자 장치(1)는 도 1의 반도체 소자 장치(1)에 기초하고 2개의 제 2 트랜지스터(도 13의 실시예에서 32, 33)의 2개의 부하 경로 사이의 탭에 연결된 제 3 부하 단자(13')를 더 포함한다. 도 2를 참조하여 제공된 설명을 참조하면, 반도체 소자 장치(1)는 반도체 소자 장치와 직렬 연결된 부하를 스위칭하는 전자 스위치로 사용될 수 있다. 스위칭될 전압의 진폭에 따라, 제 2 부하 단자(13) 또는 제 3 부하 단자(13')는 반도체 소자 장치(1)를 공급 전위를 위한 단자 또는 부하에 각각 연결하기 위해 사용될 수 있다. 예를 들어, 공급 전압 또는 부하 전압이 저전압일 때, 제 3 부하 단자(13')가 사용되는 반면, 공급 전압이 고전압일 때 제 2 부하 단자(13)가 사용된다. 제 1 경우에, 제 2 부하 단자(13)와 제 3 회로 노드에 연결된 탭 사이에 있는 그러한 제 2 트랜지스터(3)는 바이패스된다. 얼마나 많은 제 2 트랜지스터(3)가 바이패스되는지는 제 3 부하 단자(13')가 제 2 트랜지스터(3)를 갖는 장치(30)에 연결되는 곳에 의존한다. 수개의 제 2 트랜지스터(3)를 바이패스하는 것은 반도체 소자 장치의 전압 차단 능력을 감소시킨다. 그러나, 제 1 부하 단자(12)와 제 3 부하 단자(13') 사이에서 활성인 소자의 온저항은 제 1 부하 단자(12)와 제 2 부하 단자(13) 사이의 소자의 온저항보다 더 낮다.
추가 실시예(도 13의 파선으로 예시된)에 따르면, 제 3 부하 단자(13')는 제 2 부하 단자(13)에 영속적으로 연결된다. 이것은 제 2 및 제 3 부하 단자(13, 13') 대신에 제 2 부하 단자(13)만을 갖는 것과 등가이다. 이러한 실시예에서, 스위치(35)는 제 2 부하 단자(13)(제 3 부하 단자(13')) 사이에 연결된다. 이러한 스위치(35)는 저저항(low ohmic) 기계 스위치(릴레이) 또는 반도체 스위치일 수 있고 저전압이 제 2 부하 단자(13)에 인가될 때 제 2 부하 단자(13)와 탭 사이의 제 2 트랜지스터(3)를 바이패스하는 역할을 한다.
스위칭(35)의 전압 차단 능력은 바이패스된 제 2 트랜지스터(33, 3n)의 직렬 회로의 전압 차단 능력에 상응하지만, 이러한 직렬 회로보다 더 낮은 온저항을 가질 수 있다. 그러나, 스위칭(35)은 이러한 스위칭(35)이 통상 초장파에서 스위칭 온 및 오프되므로, 스위칭 손실, 스위칭 속도 등에 관하여 최적화될 필요가 없다.
추가 실시예에 따르면, 퓨즈는 스위칭(35) 대신에 구현된다. 이러한 실시예에서, 반도체 장치는 고전압(퓨즈가 끊어지고 제 2 트랜지스터가 바이패스되지 않을 때)에서 동작되거나, 저전압(퓨즈는 일부 제 2 트랜지스터가 바이패스되도록 활성일 때)에서 동작되면 구성될 수 있다.
상기 설명된 도면의 회로 부호로 표현되는 제 1 반도체 소자(2) 및 제 2 반도체 소자(제 2 트랜지스터)(3)는 많은 상이한 방법으록 구현될 수 있다. 제 2 트랜지스터(3)를 구현하는 일부 예시적 실시예는 아래의 도면을 참조하여 설명된다.
도 14a는 하나의 제 2 트랜지스터(3)의 사시도를 도시한다. 도 14b는 수직 단면도를 도시하고 도 14c는 이러한 제 2 트랜지스터(3)의 수직 횡단면도를 도시한다. 도 14a, 도 14b, 도 14c는 제 2 트랜지스터(3)가 구현되는 반도체 바디(100)의 그 부분만을 도시한다. 제 1 반도체 소자(2)의 활성 영역 및 이웃 제 2 트랜지스터(3)의 활성 영역은 도시되지 않는다. 도 14a 내지 도 14c에 따른 제 2 트랜지스터(3)는 MOSFET, 구체적으로 FINFET로 구현되고, 또한 이하에서 "반도체 핀"으로 지칭되는 핀 형상 반도체 부분(52)으로 각각 배열되는 소스 영역(53), 드레인 영역(54) 및 바디 영역(55)을 포함한다. 반도체 핀(52)은 기판(51) 상에 배열된다. 제 1 수평 방향에서, 소스 및 드레인 영역(53, 54)은 반도체 핀(52)의 제 1 측벽(522)으로부터 제 2 측벽(523)으로 연장된다. 제 1 방향에 수직인 제 2 방향에서, 소스 및 드레인 영역(53, 54)은 서로 떨어져 있고 바디 영역(55)에 의해 분리된다. 게이트 전극(56)(도 14a의 파선으로 예시된)은 게이트 유전체(57)에 의해 반도체 핀(52)으로부터 유전체로 절연되고 반도체 핀(52)의 측벽(522, 523) 및 상단 표면(521) 상의 바디 영역(55)에 인접한다.
도 15a 내지 도 15c는 FINFET로 구현되는 하나의 제 2 트랜지스터(3)의 추가 실시예를 예시한다. 도 15a는 사시도를 도시하며, 도 15b는 수직 단면 평면(E-E)에서의 수직 단면도를 도시하고, 도 15c는 수평 단면 평면(D-D)에서의 수평 횡단면도를 도시한다. 수직 단면 평면(E-E)은 반도체 핀(52)의 상단 표면(521)에 수직으로 그리고 반도체 핀(52)의 세로 방향으로 연장된다. 수평 단면 평면(D-D)은 반도체 핀의 상단 표면(521)과 평행하게 연장된다. 반도체 핀(52)의 "세로 방향"은 제 2 수평 방향에 상응하고 소스 및 드레인 영역(53, 54)이 서로 떨어져 있는 방향이다.
도 15a 내지 도 15c에 따른 트랜지스터(3)는 U자형 주변 게이트 FINFET로 구현된다. 이러한 트랜지스터에서, 소스 영역(53) 및 드레인 영역(54)은 제 1 수평 방향으로 반도체 핀(52)의 제 1 측벽(522)에서 제 2 측벽(523)까지 연장되고, 제 1 수평 방향에 수직인 제 2 수평 방향(반도체 핀(52)의 세로 방향)으로 서로 떨어져 있다. 도 15a 및 도 15b를 참조하면, 소스 영역(53) 및 드레인 영역(54)은 반도체 핀(52)의 상단 표면(521)에서 바디 영역(55)까지 연장되고 제 1 수평 방향으로 측벽(522)에서 측벽(523)까지 연장되는 트렌치에 의해 분리된다. 바디 영역(55)은 반도체 핀(52) 내의 소스 영역(53), 드레인 영역(54) 및 트렌치 아래에 배열된다. 게이트 전극(56)은 트렌치 내의 바디 영역(55)에 그리고 반도체 핀(52)의 측벽(522, 523)을 따라 인접하고 게이트 유전체(57)에 의해 바디 영역(55) 및 소스 및 드레인 영역(53, 54)으로부터 유전체로 절연된다. 게이트 전극(56)이 바디 영역(55)에 인접하여 배열되지 않은 영역인 트렌치의 상부 영역에서, 게이트 전극(56)은 절연 또는 유전체 재료(58)로 커버될 수 있다.
도 14a 내지 도 14c 및 of 도 15a 내지 도 15c의 제 2 트랜지스터(3)는 예를 들어 n형 또는 p형 공핍 트랜지스터와 같은 공핍 트랜지스터로 구현된다. 이러한 경우에, 소스 및 드레인 영역(53, 54) 및 바디 영역(55)은 동일한 도핑 타입을 갖는다. 바디 영역(55)은 통상 소스 및 드레인 영역(53, 54)보다 더 낮은 도핑 농도를 갖는다. 바디 영역(55)의 도핑 농도는 예를 들어 대략 2E18 cm-3이다. 소스 영역(53)과 드레인 영역(54) 사이의 바디 영역(55)에서 전도성 채널을 완전히 완전히 차단할 수 있도록, 반도체 핀(52)의 측벽(522, 523)을 따르는 게이트 전극(56)은 제 2 수평 방향(세로 방향)으로 반도체 핀(52)을 따라 완전히 연장된다. 수직 방향에서, 측벽(522, 523)을 따르는 게이트 전극(56)은 소스 및 드레인 영역(53, 54)으로부터 적어도 트렌치 아래로 연장된다.
도 14a 및 도 15a를 참조하면, 소스 영역(53)은 제 1 부하 단자(소스 단자)(32)에 연결되며, 드레인 영역(54)은 제 2 부하 단자(드레인 단자)(33)에 연결되고, 게이트 전극(56)는 제어 단자(게이트 단자)(31)에 연결된다. 이러한 단자는 도 4a 및 도 15a에만 개략적으로 예시된다.
제 1 수평 방향으로 반도체 핀의 치수인 반도체 핀(52)의 두께, 및 바디 영역(55)의 도핑 농도는 소스와 드레인 영역(53, 54) 사이의 전도성 채널을 완전히 차단하고 제 2 트랜지스터(3)를 스위칭 오프하기 위해 게이트 전극(56)에 의해 제어되는 공핍 영역이 측벽(522)으로부터 측벽(523)으로 연장될 수 있도록 조정된다. n형 공핍 MOSFET에서, 공핍 영역은 네거티브 제어(구동) 전압이 게이트 전극(56)과 소스 영역(53) 사이 또는 게이트 단자(31)와 소스 단자(32) 사이 각각에 인가될 때 바디 영역(55)으로 연장된다. 도 1을 참조하여 제공되는 설명을 참조하면, 이러한 구동 전압은 제 1 반도체 소자(2)의 부하 전압에 의존하거나, 제 2 트랜지스터(3)의 다른 하나에 대한 부하 전압에 의존한다. 공핍 영역이 측벽(522, 523)과 수직으로 얼마나 많이 연장되는지는 또한 게이트 단자(31)와 소스 단자(32) 사이에 인가된 제어 전압의 크기에 의존한다. 따라서, 반도체 핀(52)의 두께 및 바디 영역(55)의 도핑 농도는 또한 반도체 소자 장치의 동작 동안 발생할 수 있는 제어 전압의 크기에 따라 설계된다.
채널(바디 영역)(55)이 U자형을 갖고 게이트 전극(56)이 또한 반도체 핀(52)의 측벽(522, 523) 상에 그리고 상단 표면(521) 상에 배열되는 U자형 주변 게이트 FINFET로 도 14a 내지 도 14c 및 도 15a 내지 도 15c에 예시된 FINFET를 구현하는 것은 단지 일 예이다. 이러한 FINFET는 반도체 핀(52)의 측벽(522, 523) 상에 배열되지만 상단 표면(521) 상에 배열되지 않은 2개의 게이트 전극 부분으로 구현되는 게이트 전극(56)을 갖도록 수정(예시되지 않은)될 수 있었다. 이러한 타입의 FINFET는 더블 게이트 FINFET로 지칭될 수 있다. 위 및 아래에 설명된 FINFET 각각은 U자형 주변 게이트 FINFET 또는 더블 게이트 FINFET로 구현될 수 있다. 개별 제 2 트랜지스터(3)를 하나의 집적 회로에서 상이한 타입의 MOSFET 또는 FINFET로 구현하는 것이 심지어 가능하다.
제 2 트랜지스터(3) 및 제 1 반도체 소자(2) 각각은 FINFET로 구현될 수 있다. 이러한 개별 FINFET는 반도체 장치를 형성하기 위해 상이한 방법으로 구현될 수 있다.
도 16은 제 1 반도체 소자(2) 및 n번째 제 2 트랜지스터(3)의 활성 영역(소스, 드레인 및 바디 영역)이 배열되는 반도체 핀(52)의 수직 단면도를 예시한다. 이러한 실시예에서, 제 1 반도체 소자(2) 및 제 2 트랜지스터(3)는 U자형 주변 게이트 FINFET 또는 더블 게이트 FINFET로 구현된다. 도 16에서, 동일한 참조 번호는 도 14a 내지 도 14c 및 도 15a 내지 도 15c에서와 같은 특징을 나타내기 위해 사용된다. 도 16에서, 상이한 제 2 트랜지스터(31-3n)의 동일한 특징의 참조 번호는 상이한 표시(1, 2, 3, n)를 갖는다.
도 16을 참조하면, 이웃 제 2 트랜지스터(3)의 활성 영역은 반도체 핀(52)의 수직 방향으로 연장되는 유전체 층(59)에 의해 서로 절연된다. 이러한 유전체 층(59)은 기판(51) 아래로 또는 기판 아래 내로 연장될 수 있다. 게다가, 유전체 층(59)은 반도체 핀(52)의 측벽으로부터 측벽으로 연장된다. 그러나, 이것은 도 16에서 보이지 않는다. 제 1 반도체 소자(2)의 활성 영역은 또한 반도체 핀(52)의 수직 방향으로 연장되는 추가 유전체 층(66)에 의해 첫번째 제 2 트랜지스터(31)의 활성 영역으로부터 유전체로 절연된다. 제 1 반도체 소자(2)에서, 소스 영역(61) 및 드레인 영역(62)은 바디 영역(63)에 의해 분리된다. 트렌치(및 반도체 핀의 측벽에서 파선으로 예시되는 위치)에 배열되는 게이트 전극(64)은 소스 영역(61)으로부터 바디 영역(63)을 따라 드레인 영역(62)으로 연장된다. 소스 영역(61)은 반도체 장치(1)의 제 1 부하 단자(12)를 형성하는 제 1 부하 단자(22)에 연결되며, 드레인 영역(62)은 제 2 부하 단자(23)에 연결되고, 게이트 전극(64)은 반도체 장치의 제어 단자(11)를 형성하는 제어 단자(21)에 연결된다. 바디 영역(63)은 또한 제 1 부하 단자(22)에 연결된다.
제 1 반도체 소자(2)는 예를 들어 증대 MOSFET로 구현된다. 이러한 경우에, 바디 영역(63)은 소스 및 드레인 영역(61, 62)에 보완적으로 도핑된다. n형 MOSFET에서, 소스 및 드레인 영역(61, 62)은 n-도핑되는 반면 바디 영역(63)은 p-e도핑되고, p형 MOSFET에서, 소스 및 드레인 영역(61, 62)이 p-도핑되는 반면 바디 영역(63)이 n-도핑된다.
일 실시예에 따르면, 기판(51)은 제 2 트랜지스터(3)의 활성 영역 및 제 1 반도체 소자(2)의 소스 및 드레인 영역(61, 62)에 보완적으로 도핑된다. 이러한 경우에, 개별 제 2 트랜지스터(3) 사이에 접합 절연이 있다. 추가 실시예(파선으로 예시된)에 따르면, 기판(51)은 SOI(silicon-on-insulator) 기판이고 반도체 기판(511) 및 반도체 기판(511) 상의 절연 층(512)을 포함한다. 반도체 핀(52)은 절연 층(512) 상에 배열된다. 이러한 실시예에서, 기판(51) 내의 개별 제 2 트랜지스터(3) 사이에 유전체 층이 있다.
도 17에 예시된 또 다른 실시예에 따르면, 기판(51)은 제 2 트랜지스터(3)의 활성 영역 및 제 1 반도체 소자(2)의 소스 및 드레인 영역(61, 62)과 동일한 도핑 타입을 갖는다. 이러한 실시예에서, 제 1 반도체 소자(2)의 게이트 전극(64)은 기판(51)으로 연장되며, 그 결과 제 1 반도체 소자(2)가 온 상태에 있을 때 소스 영역(61)과 기판(51) 사이의 바디 영역(63)에 전도성 경로가 있다. 게다가, 기판(51)은 기판(5)과 동일한 도핑 타입의 접촉 영역(67)을 통해 반도체 장치(1)의 제 2 부하 단자(13)에 연결된다. 접촉 영역(67)은 기판(51)보다 더 고농도로 도핑되고 반도체 핀(52)의 제 1 표면(521)으로부터 기판(51)으로 연장된다. 접촉 영역(67)은 n번째 제 2 트랜지스터(3)의 드레인 영역(54n)에 인접할 수 있다. 접촉 영역(67)은 선택적이다. 제 2 부하 단자(13)와 기판(51) 사이의 연결은 또한 제 2 트랜지스터(3n)의 드레인 및 바디 영역(54n, 55n)을 통해 제공될 수 있었다.
도 17의 반도체 장치에서, 기판(51)은 제 2 트랜지스터(3)를 통해 전류 경로와 평행하거나 ADZ와 평행한 전류 경로를 형성한다. 기판(51)은 종래의 전력 트랜지스터 내의 드리프트 영역과 유사하다. 이러한 실시예에서, 개별 제 2 트랜지스터(3)의 바디 영역(55)은 드리프트 영역(5)에 결합된다.
추가 실시예(도 17의 파선으로 예시된)에 따르면, 기판(51)은 기판(51)의 나머지 부분 및 제 2 트랜지스터(3)의 바디 영역(55)에 보완적으로 도핑된 반도체 층(513)을 포함한다. 이러한 층(513)은 제 2 트랜지스터(3)의 바디 영역(55)과 드리프트 영역의 역할을 하는 기판(51)의 그것의 부분들 사이에 배열되고 기판(5) 내의 개별 제 2 트랜지스터(3) 사이에 접합 절연을 제공한다.
제 2 트랜지스터(3)와 직렬 연결된 다이오드(2)를 갖는 도 3의 반도체 장치(1)는 제 1 반도체 소자(2)의 제어 단자를 제 1 부하 단자(22)에 연결함으로써 또는 제어 단자(21)를 플로팅시킴으로써 도 14 및 도 15에 예시된 장치로부터 용이하게 획득될 수 있다. 이러한 경우에, 바디 영역(63)과 드레인 영역(65) 사이의 pn 접합에 의해 형성되는 다이오드인 MOSFET의 바디 다이오드만이 제 2 반도체 소자(3)의 제 1 및 제 2 부하 단자(22, 23) 사이에서 활성이다.
제 1 반도체 소자(2) 및 제 2 트랜지스터(3)(이하에서 소자로 지칭되는) 각각은 병렬 연결되는 복수의 동일한 셀(트랜지스터 셀)을 포함할 수 있다. 이러한 셀 각각은 도 14 및 도 15에 예시된 제 1 반도체 소자(2)와 같이 또는 제 2 트랜지스터(3)와 같이 각각 구현될 수 있다. 하나의 소자에서 병렬로 연결된 복수의 셀을 제공하는 것은 전류 유지 능력을 증가시키고 개별 저항의 온저항을 감소시키는데 도움이 될 수 있다.
도 18은 제 1 반도체 소자(2) 및 복수의 제 2 트랜지스터(3)를 포함하는 제 1 실시예에 따른 반도체 장치의 평면도를 예시하며, 이러한 소자 각각은 병렬 연결된 복수의(3개가 예시되는) 셀을 갖는다. 하나의 디바이스의 개별 셀은 상이한 반도체 핀(52I, 52II, 52III)으로 구현된다. 이러한 셀 각각은 도 18에서 "S"로 부가적으로 라벨링되는 소스 영역(61, 53), 및 도 18에서 "D"로 부가적으로 라벨링되는 드레인 영역(62, 54)을 갖는다. 하나의 디바이스의 셀은 함께 연결된 하나의 디바이스의 소스 영역을 가짐으로써 그리고 함께 연결된 하나의 디바이스의 드레인 영역을 가짐으로써 병렬로 연결된다. 이러한 연결 뿐만 아니라 상이한 디바이스의 부하 단자 사이의 연결은 도 18의 굵은 선으로 개략적으로 예시된다. 상이한 소자의 제어 단자(게이트 단자)와 부하 단자 사이의 연결은 도 18에 예시되지 않는다. 셀과 상이한 소자 사이의 연결은 반도체 바디 위에 배열되고 비아를 통해 개별 활성 영역(소스 및 드레인 영역)과 접촉하는 종래의 와이어링 장치를 사용하여 구현될 수 있다. 그것의 와이어링 장치는 일반적으로 공지되어 있어 추가 설명이 이와 관련하여 요구되지 않는다. 하나의 디바이스(2, 31, 32, 33, 3n)의 개별 셀은 개별 반도체 핀의 U자형 트렌치 및 개별 핀 사이의 트렌치에 배열되는 공통 게이트 전극(64, 561, 562, 563, 56n)을 갖는다. 이러한 "핀 사이의 트렌치"는 핀을 따르는 세로 트렌치이다. 모든 게이트(64, 561, 562, 563, 56n)는 유전체(66 및 59)에 의해 서로 전기적으로 절연된다.
도 19는 복수의 트랜지스터 셀을 갖는 하나의 제 2 트랜지스터(3)를 구현하는 추가 실시예를 예시한다. 이러한 실시예에서, 제 2 트랜지스터(3)의 복수의 트랜지스터 셀는 하나의 반도체 핀(52)으로 구현된다. 반도체 핀(52)의 세로 방향에서, 소스 및 드레인 영역(53, 54)은 소스 영역(53)과 교대로 배열되고 이웃 드레인 영역(54)은 게이트 전극(56)을 수용하는 하나의(U자형) 트렌치에 의해 분리된다. 소스 영역(53)은 제 1 부하 단자(22)에 연결되고, 드레인 영역(54)은 제 2 부하 단자(23)에 연결되며, 그 결과 개별 트랜지스터 셀은 병렬 연결된다. 게이트 전극(56)은 개별 트랜지스터 셀에 공통이고 세로 방향으로 반도체 핀(52)의 측벽을 따라 연장된다. 각각의 소스 영역(53) 및 각각의 드레인 영역(54)(반도체 핀(52)의 세로 단부에 배열된 소스 및 드레인 영역을 제외하는)은 2개의 이웃 트랜지스터 셀에 공통이다.
도 19를 사용하여 설명되는 하나의 반도체 핀에 수개의 트랜지스터 셀을 제공하는 설명은 물론 또한 제 1 반도체 소자(2)의 구현에 적용 가능하다.
도 20a 내지 도 20c를 참조하면, 하나의 제 2 트랜지스터(3)는 복수의 반도체 핀(52IV, 52v, 52VI, 52VII)을 포함할 수 있으며, 각각의 반도체 핀(52IV - 52VII)은 복수의 트랜지스터 셀을 포함한다(이러한 셀 중 하나는 도 20a에서 파선 및 점선 프레임으로 강조됨). 도 20a는 하나의 제 2 트랜지스터(3)의 평면도를 도시하며, 도 20b는 상이한 핀 내의 소스 영역(53)을 통해 커팅되는 단면 평면(F-F) 내의 수직 단면도를 도시하고, 도 20c는 상이한 핀 내의 게이트 전극(56)을 갖는 트렌치를 통해 커팅되는 단면 평면(G-G) 내의 수직 단면도를 도시한다. 도 20a를 참조하면, 개별 트랜지스터 셀이 병렬 연결되도록 개별 트랜지스터 셀의 소스 영역(53)은 제 1 부하 단자(22)에 연결되고 개별 트랜지스터 셀의 드레인 영역(54)은 제 2 부하 단자(23)에 연결된다. 이러한 연결은 도 20a에만 개략적으로 예시한다.
도 20a 내지 도 20c를 참조하여 설명된 복수의 트랜지스터 셀을 포함하는 복수의 반도체 핀에 각각의 반도체 핀을 제공하는 개념은 물론, 또한 제 1 반도체 소자(2)의 구현에 적용 가능하다.
20개의 트랜지스터 셀, 즉 4개의 반도체 핀(52IV - 52VII) 각각 내의 5개 셀만이 도 20a에 예시되지만, 하나의 제 2 트랜지스터(3) 또는 제 1 반도체 소자(2)는 병렬 연결된 수천개 또는 수십개 또는 수억개까지의 트랜지스터 셀을 포함할 수 있다. 개별 트랜지스터 셀은 병렬 연결되는 트래지스터 셀의 매트릭스를 형성한다. 매트릭스로 배열된 복수의 트랜지스터 셀을 갖는 소자(제 1 반도체 소자(2) 또는 제 2 트랜지스터(3))는 이하에서 매트릭스 디바이스로 지칭될 것이다.
도 21은 매트릭스 소자로 구현되는 제 2 트랜지스터(3)가 어떻게 직렬 연결될 수 있는지를 예시한다. 예시 목적을 위해, 2개의 제 2 트랜지스터(31, 3i+1)만이 도 21에 도시된다. 이러한 2개의 트랜지스터를 직렬 연결하기 위해, 제 2 트랜지스터(3i+1)의 소스 영역(53)은 트랜지스터(3i)의 드레인 영역(54)에 연결된다. 제 2 트랜지스터(31)의 소스 영역(53)은 제 2 트랜지스터(3i-1)(예시되지 않은)의 드레인 영역(54)에 연결되고, 제 2 트랜지스터(3i+1)의 드레인 영역(54)은 제 2 트랜지스터(3i+2)(예시되지 않은)의 소스 영역(53)에 연결된다.
이전의 설명을 참조하면, 제 1 트랜지스터(2) 및 제 2 트랜지스터(3)를 갖는 직렬 회로 내의 개별 트랜지스터 각각은 복수의 트랜지스터 셀로 구현될 수 있다. 일 실시예에 따르면, 반도체 소자 장치는 병렬 연결된, 제 1 트랜지스터 및 복수의 제 2 트랜지스터를 각각 포함하는, 수개의 직렬 회로가 있도록 분할된다. 이러한 방법으로 분할된 반도체 장치는 도 22에 개략적으로 예시된다.
도 22에서, 참조 부호(11, 12, 1p)는 병렬 연결된 개별 직렬 회로를 나타낸다. 개별 직렬 회로(11, 12, 1P)의 제 1 트랜지스터는 전체 장치의 제어 단자(11)(메인 제어 단자)에 연결된 개별 게이트 단자(111, 112, 11p)를 갖는다. 게이트 저항기(R1, R2, Rp)는 게이트 단자(111, 112, 11P) 및 메인 제어 단자(1) 사이에 연결된다. 이러한 게이트 저항기(R1, R2, Rp)를 통해 개별 직렬 회로의 제 1 트랜지스터의 스위칭이 시작이 조정될 수 있으며, 하나의 트랜지스터의 스위칭의 시작은 상응하는 저항기가 증가할 때 지연되고, 그 역도 또한 마찬가지이다. 일 실시예에 따르면, 이러한 게이트 저항기가 상이하여, 개별 직렬 회로를 나중에 온 상태 또는 오프 상태로 스위칭한다. 이것은 전체 di/dt 및 따라서 EMI를 감소시키는 것에 관해 도움이 될 수 있다. 선택적으로, 커패시터(C1, C2, Cp)는 게이트 단자(111, 112, 11P)와 공통 요소(12) 사이에 연결된다. 이러한 커패시터는 개별 직렬 회로 내의 제 1 트랜지스터의 게이트-소스 커패시턴스(도시되지 않은)에 병렬 연결된다. 이러한 부가 커패시터(C1, C2, Cp)를 통해, 각각의 직렬 회로(11, 12, 1p)에 대한 스위칭의 시작이 또한 조정될 수 있으며, 스위칭의 시작은 상응하는 커패시터가 증가할 때 지연될 수 있다. 일 실시예에 따르면, 개별 커패시터(C1, C2, Cp)는 서로 다르다. 각각의 경우에, 하나의 저항기(R1, R2, Rp) 및 하나의 커패시터(C1, C2, Cp)는 RC 요소를 형성하며, 그 결과 게이트 단자(111, 112, 11P)는 하나의 RC 요소를 통해 메인 제어 단자(구동 단자)(11)에 결합된다. 저항기(R1, R2, Rp) 및 커패시터는 이러한 RC 요소 중 적어도 2개가 상이한 시정수를 갖도록 설계된다.
추가 실시예에 따르면, 저항기(R1, R2, Rp)가 생략되고 스위칭 속도는 커패시터(C1, C2, Cp)의 변화에 의해서만 변화된다.

Claims (23)

  1. 반도체 소자 장치(a semiconductor device arrangement)로서,
    제 1 부하 단자(22)와 제 2 부하 단자(23) 사이에 형성되는 부하 경로(a load path)를 갖는 제 1 반도체 소자(2)와,
    각각 제 1 및 제 2 부하 단자(321-32n, 331-33n)와 제어 단자(311-31n) 사이에 부하 경로를 갖는 복수의 제 2 반도체 소자들(31-3n)을 포함하되,
    상기 제 2 반도체 소자들(31-3n)은 서로 직렬 연결되면서 상기 제 1 반도체 소자(2)의 상기 부하 경로에 직렬 연결된 부하 경로들을 갖고,
    상기 제 2 반도체 소자들(31-3n) 중 하나(31)를 제외한 제 2 반도체 소자들(32-3n) 각각은 그 제어 단자(312-31n)가 상기 제 2 반도체 소자들(31-3n) 중 다른 하나의 제 1 부하 단자와 제 2 부하 단자 중 하나에 연결되고, 상기 제 2 반도체 소자들(31-3n) 중 상기 하나의 제 2 반도체 소자(31)는 그 제어 단자(311)가 상기 제 1 반도체 소자(2)의 하나의 부하 단자에 연결되며,
    상기 제 2 반도체 소자들(31-3n) 각각은 적어도 하나의 소자 특성을 갖고,
    상기 제 2 반도체 소자들(31-3n) 중 적어도 하나의 소자의 상기 적어도 하나의 소자 특성은 상기 제 2 반도체 소자들 중 다른 소자들의 상응하는 소자 특성과 상이한
    반도체 소자 장치.
  2. 제 1 항에 있어서,
    상기 제 2 반도체 소자들(31-3n)은 MOSFET, MISFET, MESFET, FINFET, JFET, HEMT, IGBT 또는 나노튜브 소자이고,
    상기 적어도 하나의 소자 특성은 게이트 저항, 임계 전압, 게이트-소스 캐패시턴스, 게이트-드레인 캐패시턴스, 드레인-소스 캐패시턴스, 채널 폭, 바디 두께, 채널 길이, 게이트 산화물 두께, 및 소스 영역, 바디 영역 및 드레인 영역 중 하나에 대한 도핑 농도로부터 선택되는
    반도체 소자 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체 소자(2)는 트랜지스터인
    반도체 소자 장치.
  4. 제 3 항에 있어서,
    상기 트랜지스터는 노멀리 오프 트랜지스터(a normally-off transistor)인
    반도체 소자 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체 소자들(31-3n)은 노멀리 온 트랜지스터인
    반도체 소자 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체 소자들(31-3n) 중 하나(31)는 그 부하 경로가 상기 제 1 반도체 소자(2)의 상기 부하 경로에 직접 연결되고, 그 제어 단자(311)가 상기 제 1 반도체 소자(2)의 제 1 부하 단자(22)에 연결되며,
    상기 제 2 반도체 소자들(32-3n) 중 나머지 소자 각각은 그 제어 단자(312-31n)가 상기 제 2 반도체 소자들(31-3n) 중 다른 하나의 제 1 부하 단자(321-32n)에 연결되는
    반도체 소자 장치.
  7. 제 6 항에 있어서,
    상기 제 2 반도체 소자들(32-3n) 중 나머지 소자 각각은, 그 제어 단자(312-31n)가, 인접하는 제 2 반도체 소자의 제 1 부하 단자(321-32n)에 연결되는
    반도체 소자 장치.
  8. 제 6 항에 있어서,
    상기 제 2 반도체 소자들 중 상기 적어도 하나의 소자(3i)의 제어 단자(31i)와 상기 제 2 반도체 소자들 중 다른 하나(3i-1)의 제 1 부하 단자(32i-1) 사이에 연결되는 저항기(41)를 더 포함하는
    반도체 소자 장치.
  9. 제 8 항에 있어서,
    상기 저항기(41)와 병렬 연결되는 정류기 요소(42)를 더 포함하는
    반도체 소자 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체 소자들 중 상기 적어도 하나의 소자(3i)의 제어 단자(31i)와 제 1 부하 단자(32i) 사이에 연결되는 커패시터(43)를 더 포함하되, 상기 커패시터(43)는 상기 제 2 반도체 소자들 중 적어도 하나의 소자(3i)의 게이트-소스 캐패시터(CGS)에 부가되는
    반도체 소자 장치.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체 소자(2)는 n 채널 트랜지스터 또는 p 채널 트랜지스터 중 하나인
    반도체 소자 장치.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체 소자들(31-3n)은 n 채널 트랜지스터 또는 p 채널 트랜지스터 중 하나인
    반도체 소자 장치.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체 소자들은 FINFET이고, 각각은
    적어도 하나의 반도체 핀(52)과,
    상기 적어도 하나의 반도체 핀(52)내에 배치되는 소스 영역(53), 바디 영역(55) 및 드레인 영역(54) - 상기 바디 영역(55)은 상기 소스 영역(53)과 상기 드레인 영역(54) 사이에 배치됨 - 과,
    상기 바디 영역(55)에 인접하여 배치되고 게이트 유전체(57)에 의해 상기 바디 영역(55)으로부터 유전적으로 절연된 게이트 전극(56)을 포함하는
    반도체 소자 장치.
  14. 반도체 소자 장치로서,
    제 1 부하 단자(22)와 제 2 부하 단자(23) 사이에 형성되는 부하 경로를 갖는 제 1 반도체 소자(2)와,
    제 1 및 제 2 부하 단자(321-32n, 331-33n) 중 하나와 제어 단자(311-31n) 사이에 부하 경로를 각각 갖는 복수의 제 2 반도체 소자들(31-3n) - 상기 제 2 반도체 소자들(31-3n)의 부하 경로들은, 서로 직렬 연결되면서 상기 제 1 반도체 소자(2)의 상기 부하 경로에 직렬 연결되고, 상기 제 1 반도체 소자 및 상기 제 2 반도체 소자들(31-3n)의 직렬 회로가 상기 제 1 반도체 소자(2)의 제 1 부하 단자(22)인 제 1 부하 단자(12)와 n번째의 제 2 반도체 소자들(3n)의 제 2 부하 단자(33n)인 제 2 부하 단자(13) 사이에 연결되고, 상기 제 2 반도체 소자들(31-3n) 각각은, 상기 제 2 반도체 소자들(31-3n) 중 하나(31)가 자신의 제어 단자(311)와 제 1 및 제 2 부하 단자(321, 331) 중 하나 사이의 구동 전압으로서 상기 제 1 반도체 소자(2)의 부하 경로 전압을 수신하고, 상기 제 2 반도체 소자들 중 나머지(32-3n)가 구동 전압으로서 상기 제 2 반도체 소자들 중 적어도 하나의 소자의 부하 경로 전압을 각각 수신하도록, 그 제어 단자(311-31n)가 상기 제 2 반도체 소자들(31-3n) 중 하나의 부하 단자에 연결되거나, 상기 제 1 반도체 소자(2)의 부하 단자(22, 23) 중 하나에 연결됨 - 와,
    상기 직렬 회로의 탭 - 상기 탭은 상기 제 2 반도체 소자들(31-3n) 중 2개의 소자의 부하 경로들 사이에 위치됨 - 과,
    상기 탭에 결합된 제 3 부하 단자(13')를 포함하는
    반도체 소자 장치.
  15. 제 14 항에 있어서,
    상기 제 3 부하 단자(13')와 상기 탭 사이에 연결된 스위칭 요소(35) - 상기 제 3 부하 단자(13')는 상기 제 2 부하 단자(13)에 연결됨 - 를 더 포함하는
    반도체 소자 장치.
  16. 제 15 항에 있어서,
    상기 스위칭 요소(35)는 기계적 스위칭 요소, 또는 반도체 스위칭 요소인
    반도체 소자 장치.
  17. 제 14 항 또는 제 15 항에 있어서,
    상기 제 3 부하 단자(13')와 상기 탭 사이에 연결된 퓨즈를 - 상기 제 3 부하 단자(13')는 상기 제 2 부하 단자(13)에 연결됨 - 더 포함하는
    반도체 소자 장치.
  18. 제 13 항에 있어서,
    상기 제 2 반도체 소자들(31-3n) 각각은 그 제어 단자가 상기 제 2 반도체 소자들(31-3n) 중 다른 하나의 부하 단자에 연결되고, 상기 제 2 반도체 소자들(31-3n) 중 하나는 그 제어 단자가 상기 제 1 반도체 소자의 부하 단자 중 하나에 연결되는
    반도체 소자 장치.
  19. 반도체 소자 장치로서,
    병렬로 연결된 적어도 2개의 직렬 회로(11-1p) - 각각의 직렬 회로(11-1p)는 부하 경로 및 제어 단자를 갖는 제 1 반도체 소자(2) 및 제 1 및 제 2 부하 단자 중 하나와 제어 단자 사이에 부하 경로를 각각 갖는 복수의 제 2 반도체 소자들(31-3n)을 포함함 - 와,
    구동 단자(11)와,
    상기 직렬 회로 중 하나의 제 1 반도체 소자(2)의 제어 단자(21)와 상기 구동 단자(11) 사이에 연결된 적어도 하나의 저항기(R1-Rp)를 포함하되,
    상기 직렬 회로 각각의 상기 제 2 반도체 소자들(31-3n)은 그 부하 경로들이 서로 직렬 연결되면서 상기 제 1 반도체 소자(2)의 부하 경로에 직렬 연결되고,
    상기 직렬 회로(11-1p) 각각의 제 2 반도체 소자들(31-3n) 각각은 그 제어 단자가 상기 제 2 반도체 소자 중 다른 하나의 제 2 반도체 소자의 부하 단자에 연결되거나 상기 제 1 반도체 소자의 부하 단자 중 하나에 연결되는
    반도체 소자 장치.
  20. 제 19 항에 있어서,
    상기 제 1 반도체 소자(2)의 상기 제어 단자 각각은 저항기(R1-Rp)를 통해 상기 구동 단자(11)에 결합되고, 상기 저항기(R1-Rp) 중 적어도 2개는 상이한
    반도체 소자 장치.
  21. 제 19 항에 있어서,
    상기 적어도 하나의 저항기는 RC 요소의 일부인
    반도체 소자 장치.
  22. 제 19 항에 있어서,
    상기 제 1 반도체 소자의 제어 단자 각각은 RC 요소를 통해 상기 구동 단자에 결합되고, 이러한 RC 요소 중 적어도 2개는 상이한 시정수를 갖는
    반도체 소자 장치.
  23. 제 1 항, 제 2 항, 제 14 항 내지 제 16 항 및 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 제 2 반도체 소자(31-3n)의 개수는 i) 3개이거나, ii) 4개이거나, iii) 5개이거나, iv) 5개보다 많거나, v) 10개보다 많거나, 또는 vi) 20개보다 많은
    반도체 소자 장치.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455948B2 (en) * 2011-01-07 2013-06-04 Infineon Technologies Austria Ag Transistor arrangement with a first transistor and with a plurality of second transistors
US8569842B2 (en) * 2011-01-07 2013-10-29 Infineon Technologies Austria Ag Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices
US8866253B2 (en) * 2012-01-31 2014-10-21 Infineon Technologies Dresden Gmbh Semiconductor arrangement with active drift zone
US8995158B2 (en) * 2012-07-11 2015-03-31 Infineon Technologies Dresden Gmbh Circuit arrangement with a rectifier circuit
US8971080B2 (en) 2012-07-11 2015-03-03 Infineon Technologies Dresden Gmbh Circuit arrangement with a rectifier circuit
US9859274B2 (en) 2012-07-11 2018-01-02 Infineon Technologies Dresden Gmbh Integrated circuit with at least two switches
US9035690B2 (en) 2012-08-30 2015-05-19 Infineon Technologies Dresden Gmbh Circuit arrangement with a first semiconductor device and with a plurality of second semiconductor devices
US9209248B2 (en) * 2013-08-07 2015-12-08 Infineon Technologies Dresden Gmbh Power transistor
US9768160B2 (en) 2013-08-09 2017-09-19 Infineon Technologies Austria Ag Semiconductor device, electronic circuit and method for switching high voltages
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
DE102013223896A1 (de) * 2013-11-22 2015-05-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Schaltungsanordnung
KR102169629B1 (ko) * 2013-12-09 2020-10-26 삼성전자주식회사 반도체 소자의 테스트 패턴
US9325308B2 (en) * 2014-05-30 2016-04-26 Delta Electronics, Inc. Semiconductor device and cascode circuit
CN105405885B (zh) * 2014-09-10 2018-09-07 中国科学院微电子研究所 一种cmos结构及其制造方法
CN105470298B (zh) * 2014-09-10 2018-10-02 中国科学院微电子研究所 一种FinFET器件结构及其制造方法
CN105405886B (zh) * 2014-09-10 2018-09-07 中国科学院微电子研究所 一种FinFET结构及其制造方法
CN105470299B (zh) * 2014-09-10 2018-10-02 中国科学院微电子研究所 一种FinFET结构及其制造方法
CN105405884B (zh) * 2014-09-10 2019-01-22 中国科学院微电子研究所 一种FinFET结构及其制造方法
CN105405841A (zh) * 2014-09-10 2016-03-16 中国科学院微电子研究所 一种U型FinFET与非门结构及其制造方法
US9659929B2 (en) * 2014-10-31 2017-05-23 Infineon Technologies Dresden Gmbh Semiconductor device with enhancement and depletion FinFET cells
US10298186B2 (en) * 2014-11-03 2019-05-21 Qorvo Us, Inc. Diversity receive modules using one or more shared tunable notch filters for transmit blocker rejection
US9190993B1 (en) * 2015-01-08 2015-11-17 United Silicon Carbide, Inc. High voltage switch
JP6639103B2 (ja) 2015-04-15 2020-02-05 株式会社東芝 スイッチングユニット及び電源回路
US9805990B2 (en) * 2015-06-26 2017-10-31 Globalfoundries Inc. FDSOI voltage reference
US9799763B2 (en) * 2015-08-31 2017-10-24 Intersil Americas LLC Method and structure for reducing switching power losses
US9813056B2 (en) * 2015-09-21 2017-11-07 Analog Devices Global Active device divider circuit with adjustable IQ
US10600871B2 (en) * 2016-05-23 2020-03-24 General Electric Company Electric field shielding in silicon carbide metal-oxide-semiconductor (MOS) device cells using body region extensions
DE102018214628B4 (de) * 2018-08-29 2020-09-03 Robert Bosch Gmbh Leistungsfeldeffekttransistor
DE102019102371B4 (de) * 2019-01-30 2023-07-06 Infineon Technologies Ag Transistoranordnung und verfahren zum betreiben einer transistoranordnung
JP7148476B2 (ja) * 2019-10-25 2022-10-05 株式会社東芝 電力切替器、電力整流器及び電力変換器
JP7240349B2 (ja) 2020-03-19 2023-03-15 株式会社東芝 半導体回路及びブリッジ回路
CN113643982B (zh) * 2021-08-12 2022-05-31 深圳市芯电元科技有限公司 一种改善栅极特性的mosfet芯片制造方法
US11728804B1 (en) * 2022-05-05 2023-08-15 National Technology & Engineering Solutions Of Sandia, Llc High voltage switch with cascaded transistor topology

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54152845A (en) 1978-05-24 1979-12-01 Hitachi Ltd High dielectric strength mosfet circuit
US4367421A (en) 1980-04-21 1983-01-04 Reliance Electric Company Biasing methods and circuits for series connected transistor switches
DE3026040C2 (de) 1980-07-09 1982-05-27 Siemens AG, 1000 Berlin und 8000 München Schalter mit in Serie geschalteten MOS-FET
DE3100795A1 (de) 1980-07-09 1982-08-05 Siemens AG, 1000 Berlin und 8000 München Schalter mit in serie geschalteten feldeffekttransistoren
US4468686A (en) 1981-11-13 1984-08-28 Intersil, Inc. Field terminating structure
US4487458A (en) 1982-09-28 1984-12-11 Eaton Corporation Bidirectional source to source stacked FET gating circuit
DE3335475C2 (de) 1983-09-30 1986-08-07 ANT Nachrichtentechnik GmbH, 7150 Backnang Schalter mit in Serie geschalteten Feldeffekttransistoren
US4692643A (en) * 1983-10-28 1987-09-08 Hitachi, Ltd. Semiconductor switching device having plural MOSFET's, GTO's or the like connected in series
JPS6093820A (ja) 1983-10-28 1985-05-25 Hitachi Ltd スイツチ回路
JPS6098659A (ja) * 1983-11-02 1985-06-01 Hitachi Ltd 直列接続トランジスタを有する半導体集積回路
US4893070A (en) 1989-02-28 1990-01-09 The United States Of America As Represented By The Secretary Of The Air Force Domino effect shunt voltage regulator
US5285369A (en) 1992-09-01 1994-02-08 Power Integrations, Inc. Switched mode power supply integrated circuit with start-up self-biasing
GB2294598B (en) 1993-07-01 1997-11-19 Univ Queensland A protection device using field effect transistors
US5557127A (en) 1995-03-23 1996-09-17 International Rectifier Corporation Termination structure for mosgated device with reduced mask count and process for its manufacture
DE19527486C2 (de) * 1995-07-27 2000-11-16 Texas Instruments Deutschland MOS-Transistor für hohe Leistung
US5880593A (en) 1995-08-30 1999-03-09 Micron Technology, Inc. On-chip substrate regulator test mode
DE19745040C2 (de) 1997-02-10 2003-03-27 Daimler Chrysler Ag Anordnung und Verfahren zum Messen einer Temperatur
EP1058318B1 (en) * 1999-06-03 2008-04-16 STMicroelectronics S.r.l. Power semiconductor device having an edge termination structure comprising a voltage divider
JP3688192B2 (ja) * 2000-08-31 2005-08-24 オリジン電気株式会社 スイッチ回路
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
JP3534084B2 (ja) 2001-04-18 2004-06-07 株式会社デンソー 半導体装置およびその製造方法
DE10135835C1 (de) 2001-07-23 2002-08-22 Siced Elect Dev Gmbh & Co Kg Schalteinrichtung zum Schalten bei einer hohen Betriebsspannung
TW200306062A (en) 2002-03-11 2003-11-01 California Inst Of Techn Multi-cascode transistors
DE10234493B3 (de) 2002-07-29 2004-02-05 Infineon Technologies Ag Anordnung zur Erzeugung eines Spannungssense-Signales in einem Leistungshalbleiterbauelement
JP4265234B2 (ja) * 2003-02-13 2009-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2006053314A2 (en) 2004-11-09 2006-05-18 Fultec Semiconductor, Inc. Apparatus and method for high-voltage transient blocking using low-voltage elements
JP4844089B2 (ja) 2005-04-19 2011-12-21 株式会社デンソー 半導体装置
JP4952004B2 (ja) 2006-03-06 2012-06-13 株式会社デンソー 半導体装置
DE102007013848B4 (de) 2007-03-20 2012-08-02 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
JP5216270B2 (ja) 2007-08-03 2013-06-19 株式会社日立メディコ 高電圧スイッチ制御回路とそれを用いたｘ線装置
US8049214B2 (en) 2008-08-08 2011-11-01 Texas Instruments Incorporated Degradation correction for finFET circuits
US8299820B2 (en) 2008-09-30 2012-10-30 Infineon Technologies Austria Ag Circuit including a resistor arrangement for actuation of a transistor
US8022474B2 (en) 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
US7825467B2 (en) 2008-09-30 2010-11-02 Infineon Technologies Austria Ag Semiconductor component having a drift zone and a drift control zone
US8319283B2 (en) * 2009-05-29 2012-11-27 Freescale Semiconductor, Inc. Laterally diffused metal oxide semiconductor (LDMOS) device with multiple gates and doped regions
US8569842B2 (en) * 2011-01-07 2013-10-29 Infineon Technologies Austria Ag Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices
US8455948B2 (en) 2011-01-07 2013-06-04 Infineon Technologies Austria Ag Transistor arrangement with a first transistor and with a plurality of second transistors
JP5290354B2 (ja) 2011-05-06 2013-09-18 シャープ株式会社 半導体装置および電子機器
US8866253B2 (en) * 2012-01-31 2014-10-21 Infineon Technologies Dresden Gmbh Semiconductor arrangement with active drift zone

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