CN104247015A - 具有有源漂移区带的半导体布置 - Google Patents

具有有源漂移区带的半导体布置 Download PDF

Info

Publication number
CN104247015A
CN104247015A CN201380007440.3A CN201380007440A CN104247015A CN 104247015 A CN104247015 A CN 104247015A CN 201380007440 A CN201380007440 A CN 201380007440A CN 104247015 A CN104247015 A CN 104247015A
Authority
CN
China
Prior art keywords
semiconductor device
face terminals
transistor
transistor seconds
control terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201380007440.3A
Other languages
English (en)
Inventor
R.魏斯
M.特罗伊
G.德博瓦
A.维尔梅罗特
H.韦伯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Dresden GmbH and Co KG
Original Assignee
Infineon Technologies Dresden GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Dresden GmbH and Co KG filed Critical Infineon Technologies Dresden GmbH and Co KG
Publication of CN104247015A publication Critical patent/CN104247015A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一种半导体器件布置包括：第一半导体器件，具有负载路径；以及多个第二半导体器件，每个具有第一负载端子和第二负载端子与控制端子之间的负载路径。所述第二半导体器件使得其负载路径串联连接并且串联连接到所述第一半导体器件的负载路径。所述第二半导体器件中的每一个使得其控制端子连接到其它第二半导体器件之一的负载端子，并且所述第二半导体器件之一使得其控制端子连接到所述第一半导体器件的负载端子之一。所述第二半导体器件中的每一个具有至少一个器件特征。所述第二半导体器件中的至少一个的至少一个器件特征与所述第二半导体器件中的其它半导体器件的对应器件特征不同。

Description

具有有源漂移区带的半导体布置
技术领域
本发明的实施例涉及一种半导体布置，并且具体地涉及一种具有第一半导体器件并且具有串联连接的多个第二半导体器件的半导体布置。
背景技术
在开发功率半导体器件（例如功率晶体管或功率二极管）中的一个重要目的是制造具有高电压阻断能力但却具有低开态电阻（RON）并且具有低开关损耗的器件。
功率晶体管通常包括在主体区域与漏极区域之间所布置的并且比漏极区域更低掺杂的漂移区域。传统功率晶体管的开态电阻取决于漂移区域在电流流动方向上的长度以及漂移区域的掺杂浓度，其中，当漂移区域的长度减少时，或当漂移区域中的掺杂浓度增加时，开态电阻降低。然而，减少区域的长度或增加掺杂浓度减少了电压阻断能力。
用于减少具有给定电压阻断能力的功率晶体管的开态电阻的一种可能方式是：在漂移区域中提供补偿区域，其中，所述补偿区域与漂移区域互补地受掺杂。另一可能方式是：在漂移区域中提供与漂移区域介质绝缘并且例如连接到晶体管的栅极或源极端子的场板。在这些类型的功率晶体管中，当组件处于其关闭状态时，补偿区带或场板部分地“补偿”漂移区域中的掺杂电荷。这允许提供漂移区域的更高的掺杂——这减少了开态电阻——而不减少电压阻断能力。
功率二极管（pin二极管）通常在第一掺杂类型的第一发射极区域与第二掺杂类型的第二发射极区域之间包括低掺杂的漂移区域或基极区域。功率二极管被配置为当在第一发射极区域与第二发射极区域之间施加具有第一极性的电压（阻断电压）时阻断，并且被配置为当在第一发射极区域与第二发射极区域之间施加具有第二极性的电压时传导电流。然而，在导通状态下，在基极区域中生成具有第一类型和第二类型的电荷载流子（p型和n型电荷载流子）的电荷载流子等离子体。基极区域中所存储的电荷载流子等离子体的量取决于基极区域的长度，并且因此取决于电压阻断能力，其中，当电压阻断能力增加时，电荷载流子等离子体的量增加。必须在二极管当施加阻断电压时可能阻断之前移除这种电荷载流子等离子体。
然而，这些已知的器件具有高输出电容，这当器件将工作状态从打开状态改变或关闭状态并且反之时可能导致时延。因此，问题在于，提供一种类似于具有高电压阻断能力、低开态电阻以及低输出电容的功率半导体器件而进行动作的半导体布置。
发明内容
通过如权利要求1、14和19所述的半导体布置来解决该问题。在从属权利要求中公开具体实施例。
第一实施例涉及一种半导体器件布置。所述半导体器件布置包括：第一半导体器件，具有负载路径；多个第二半导体器件，每个具有第一负载端子和第二负载端子与控制端子之间的负载路径。所述第二半导体器件使得其负载路径串联连接并且串联连接到所述第一半导体器件的负载路径，所述第二半导体器件中的每一个使得其控制端子连接到其它第二半导体器件之一的负载端子，并且所述第二半导体器件之一使得其控制端子连接到所述第一半导体器件的负载端子之一。此外，所述第二半导体器件中的每一个具有至少一个器件特征，所述第二半导体器件中的至少一个的至少一个器件特征与所述第二半导体器件中的其它半导体器件的对应器件特征不同。
第二实施例涉及一种半导体器件布置。所述半导体器件布置包括：第一半导体器件，具有负载路径；多个第二晶体管，每个具有第一负载端子和第二负载端子与控制端子之间的负载路径。所述第二晶体管使得其负载路径串联连接并且串联连接到所述第一半导体器件的负载路径，具有所述第一半导体器件和所述第二晶体管的串联电路连接在所述半导体器件布置的第一负载端子与第二负载端子之间。所述半导体器件布置还包括：所述串联电路的抽头，所述抽头位于所述第二晶体管中的两个晶体管的各负载路径之间；和第三负载端子，耦合到所述抽头。
第三实施例涉及一种半导体器件布置。所述半导体器件布置包括：至少两个并联连接的串联电路。每个串联电路包括：第一半导体器件，具有负载路径和控制端子；多个第二半导体器件，每个具有第一负载端子和第二负载端子与控制端子之间的负载路径。所述半导体器件布置还包括：驱动端子。至少一个电阻器连接在一个串联电路的所述第一半导体器件的所述控制端子与所述驱动端子之间，每个串联电路的所述第二半导体器件使得其负载路径串联连接并且串联连接到所述第一半导体器件的负载路径，每个串联电路的所述第二半导体器件中的每一个使得其控制端子连接到其它第二半导体器件之一的负载端子，并且每个串联电路的所述第二半导体器件之一使得其控制端子连接到所述第一半导体器件的负载端子之一。
在阅读以下详细描述并且浏览附图时，本领域技术人员将理解附加特征和优点。
附图说明
现在将参照附图解释示例。附图用于示出基本原理，从而仅示出对于理解基本原理所必须的各方面。附图并非成比例。在附图中，相同标号表示相同特征。
图1示出具有实现为晶体管的第一半导体器件并且具有彼此串联连接且与第一半导体器件串联连接的多个第二半导体器件的半导体布置。
图2示出作为用于切换负载的电子开关的图1的半导体布置的应用。
图3示出具有实现为二极管的第一半导体器件并且具有彼此串联连接并且与第一半导体器件串联连接的多个第二半导体器件的半导体布置。
图4示出根据第一实施例的带有具有不同栅极电阻的两个第二晶体管的串联电路。
图5示出根据第二实施例的带有具有不同栅极电阻的两个第二晶体管的串联电路。
图6示出根据第三实施例的带有具有不同栅极电阻的两个第二晶体管的串联电路。
图7示出带有具有不同栅极-源极电容的两个第二晶体管的串联电路。
图8示出通过阻性分压器驱动的具有若干第二晶体管和一个第二晶体管的串联电路。
图9示出通过容性分压器驱动的具有若干第二晶体管和一个第二晶体管的串联电路。
图10示出带有具有不同栅极-漏极电容的两个第二晶体管的串联电路。
图11示出带有具有不同漏极-源极电容的两个第二晶体管的串联电路。
图12示意性示出一个第二晶体管作为耗尽MOSFET的实现。
图13示出图1的电路布置的修改。
图14包括图14A至图14C，示出实现为FINFET的一个第二半导体器件的第一实施例。
图15包括图15A至图15C，示出实现为FINFET的一个第二半导体器件的第二实施例。
图16示出在一个半导体鳍片中实现第一半导体器件和多个第二半导体器件的根据第一实施例的半导体主体的垂直截面图。
图17示出在一个半导体鳍片中实现第一半导体器件和多个第二半导体器件的根据第二实施例的半导体主体的垂直截面图。
图18示出实现第一半导体器件和均包括若干FINFET单元的多个第二半导体器件的根据第三实施例的半导体主体的顶视图。
图19示出包括并联连接的若干FINFET单元的一个第二半导体器件的垂直截面图。
图20包括图20A至图20C，示出包括并联连接的若干FINFET单元的一个第二半导体器件的另一实施例。
图21示出串联连接的图20所示的类型的两个第二半导体器件。
图22示出半导体布置的另一实施例。
具体实施方式
在以下具体实施方式中，参照附图，附图形成其一部分，并且通过说明的方式示出可以实践本发明的具体实施例。应理解，在此所描述的各个示例性实施例的特征可以彼此组合，除非具体地另外声明。
图1示出包括第一半导体器件2和多个第二半导体器件31-3n的半导体布置1的第一实施例。第一半导体器件2具有第一负载端子22与第二负载端子23之间的负载路径，并且可以假设负载路径传导电流的打开状态或负载路径阻断的关闭状态。根据图1的第一半导体器件2实现为晶体管，并且还包括控制端子21。具体地说，根据图1的第一半导体器件2实现为MOSFET，其中，控制端子21是栅极端子，并且第一负载端子22和第二负载端子23分别是源极端子和漏极端子。
在图1以及以下附图中，后随下标的标号“3”表示单独第二半导体器件。单独第二半导体器件的相同部分，例如控制端子和负载端子，具有相同的后随下标的标号字符。例如，31表示具有控制端子311以及第一负载端子321和第二负载端子331的第二半导体器件中的第一个。在以下，当引用任一第二半导体器件或多个第二半导体器件时，并且当单独第二半导体器件之间无需区分时，没有角标的标号3、31、32、33将用于表示第二半导体器件及其单独部分。
第二半导体器件3在图1所示的实施例中实现为晶体管，并且在以下将被称为第二晶体管。第二晶体管3中的每一个具有控制端子31以及在第一负载端子32与第二负载端子33之间的负载路径。第二半导体器件的负载路径32-33彼此串联连接，从而一个第二晶体管的第一负载端子连接到相邻第二晶体管的第二负载端子。此外，第二晶体管3的负载路径与第一半导体器件2的负载路径22-23串联连接，从而第一半导体器件2和多个第二晶体管3形成类似共射共基的电路。
参照图1，存在n个第二晶体管3，其中，n > 1。在这n个第二晶体管3当中，第二晶体管中的第一个31是在具有n个第二晶体管3的串联电路中最靠近第一半导体器件2而布置的第二晶体管，并且使得其负载路径321-331直接连接到第一半导体器件2的负载路径22-23。第二晶体管中的第n个3n是具有n个第二晶体管3的串联电路中最远离第一半导体器件2而布置的第二晶体管。在图1所示的实施例中，存在n = 4个第二晶体管3。然而，这仅是示例，第二晶体管3的数量n可以是任意选择的，也就是说，取决于半导体器件布置1的期望的电压阻断能力。以下在此更详细地解释该情况。
第二半导体器件3中的每一个使得其控制端子31连接到第二半导体器件3中的另一个的负载端子之一或第一半导体器件2的负载端子之一。在图1所示的实施例中，第1第二晶体管31使得其控制端子311连接到第一半导体器件2的第一负载端子22。其它第二晶体管32-3n-1中的每一个使得其控制端子312-31n连接到在第一半导体器件2的方向上串联电路中相邻的第二晶体管的第一负载端子321-323。为了解释目的，假设3i是除了第一晶体管31之外的第二晶体管32-3n之一。在此情况下，该第二晶体管（上第二晶体管）3i的控制端子31i连接到相邻第二晶体管（下第二晶体管）3i-1的第一负载端子32i-1。上第二晶体管3i的控制端子所连接到的下第二晶体管3i-1的第一负载端子32i-1并不直接连接到该上第二晶体管3i的负载端子32i、33i之一。根据另一实施例（未示出），一个第二晶体管3i的控制端子31i不连接到直接连接到第二晶体管3i的该第二晶体管3i-1的第一负载端子31i-1，而是连接到远离晶体管的第二晶体管3i-k的负载端子32i-k，其中k > 1。如果例如k=2，则第二晶体管3i的控制端子31i连接到在串联电路中第一半导体器件2的方向上作为远离第二晶体管3i的两个第二晶体管的第二晶体管3i-2的第一负载端子32i-2。
参照图1，第一半导体器件2和第二晶体管3可以实现为MOSFET（金属氧化物半导体场效应晶体管）。这些MOSFET中的每一个具有作为控制端子21、31的栅极端子、作为第一负载端子23的源极端子以及作为第二负载端子33的漏极端子。MOSFET是压控器件，其可以受控于在栅极端子与源极端子（控制端子与第一负载端子）之间所施加的电压。因此，在图1所示的布置中，第1第二晶体管31通过与第一半导体器件2的负载路径电压对应的电压而受控，其它第二晶体管3i通过至少一个第二晶体管3i-1或3i-2的负载路径电压而受控。一个MOSFET的“负载路径”电压是在该MOSFET的第一负载端子与第二负载端子（漏极端子与源极端子）之间的电压。
在图1所示的实施例中，第一半导体器件2是常关（增强）晶体管，而第二晶体管3是常开（耗尽）晶体管。然而，这仅仅是示例。第一半导体器件2和第二晶体管3中的每一个可以实现为常开晶体管或常关晶体管。单独晶体管可以实现为n型晶体管或p型晶体管。
将第一半导体器件2和第二晶体管3实现为MOSFET仅是示例。任何类型的晶体管可以用于实现第一半导体器件2和第二晶体管3，例如MOSFET、MISFET（金属绝缘体半导体场效应晶体管）、MESFET（金属半导体场效应晶体管）、IGBT（绝缘栅双极晶体管）、JFET（结型栅场效应晶体管）、FINFET（鳍片FET）、纳米管器件、HEMT（高电子迁移率晶体管）等。独立于用于实现第一半导体器件2和第二半导体器件3的器件的类型，连接这些器件，从而第二晶体管3中的每一个受控于串联电路中至少一个其它第二晶体管3或第一半导体器件2的负载路径电压。
可以通过将合适的驱动电压施加到第一半导体器件2而类似传统晶体管那样打开并且关闭具有实现为晶体管的第一半导体器件2和第二晶体管3的半导体器件布置1。第一半导体器件2的控制端子21形成整体布置1的控制端子11，并且第一半导体器件2的第一负载端子21和第n第二晶体管3n的第二负载端子分别形成整体布置1的第一负载端子12和第二负载端子13。
图2示出半导体器件布置1作为用于切换负载Z的电子开关的使用。半导体布置1的负载路径（其为第一负载端子12与第二负载端子13之间的路径）与负载串联连接。具有半导体器件布置1和负载Z的串联电路连接在用于第一（正）供电电势V+的端子与用于第二（负）供电电势GND的端子之间。
以下解释半导体布置1的工作原理。仅为了解释目的，假设：第一半导体器件2实现为n型增强MOSFET，第二晶体管3实现为n型耗尽MOSFET或n型JFET，并且单独器件2、3互连，如图1中所示。然而，基本工作原理也应用于通过其它类型的第一半导体器件和第二半导体器件所实现的半导体器件布置。
公知的是，可以用于实现第二晶体管3的耗尽MOSFET或JFET是当施加大约零的驱动电压（栅极-源极电压）时处于打开状态的半导体器件，而当驱动电压的绝对值高于器件的夹断电压时，MOSFET或JFET处于关闭状态。所述“驱动电压”是器件的栅极端子与源极端子之间的电压。在n型MOSFET或JFET中，夹断电压是负电压，而在p型MOSFET或JFET中，夹断电压是正电压。
当在第二负载端子13与第一负载端子12之间施加（正）电压时，以及当通过将合适的驱动电势施加到控制端子11来打开第一半导体器件2时，第1第二晶体管31导通（处于打开状态下），跨过第一半导体器件2的负载路径22-23的电压的绝对值太低而无法夹断第1第二晶体管31。因此，第1第二晶体管31的负载路径电压所控制的第2第二晶体管32也开始导通，依此类推。换句话说，第一半导体器件2和第二晶体管3中的每一个最终导通，从而半导体布置1处于打开状态下。当半导体布置1处于打开状态下时，并且当半导体器件2关闭时，跨过第一半导体器件2的负载路径的电压降增加，从而当负载路径电压的绝对值达到第二晶体管3中的第1个的夹断电压时，第1第二晶体管31开始关闭。当在整体布置1的第二负载端子13与第一负载端子12之间施加正电压时，第一半导体器件2的第二负载端子23与第一负载端子22之间的电压当第一半导体器件2关闭时也是正电压。在此情况下，第1第二晶体管31的栅极-源极电压是适合于夹断该晶体管31的负电压。
当第1第二晶体管31关闭时，跨过其负载路径的电压降增加，从而第2第二晶体管32关闭，其进而关闭第3第二晶体管33，依此类推，直到第二晶体管3中的每一个关闭，并且半导体器件布置1最终处于稳定关闭状态下。在第二端子13与第一端子12之间所施加的外部电压将所需数量的第二晶体管3从打开状态切换到关闭状态，以将外部电压分布在第一半导体器件2和第二晶体管3上。当施加低外部电压时，一些第二晶体管3仍然处于打开状态下，而其它处于关闭状态下。处于关闭状态下的第二晶体管2的数量随着外部电压增加而增加。因此，当施加处于整体半导体器件布置1的电压阻断能力的范围中的高外部电压时，第一半导体器件2和第二晶体管3中的每一个处于关闭状态下。
当半导体器件布置1处于关闭状态下时并且当第一半导体器件2打开时，跨过第一半导体器件2的负载路径的电压降降低，从而其打开第1第二晶体管31，其进而打开第2第二晶体管32，依此类推。该情况继续，直到第二晶体管3中的每一个再次打开。
与第一半导体器件2串联连接的第二晶体管3的开关状态取决于第一半导体器件2的开关状态，并且跟随第一半导体器件2的开关状态。因此，半导体布置1的开关状态由第一半导体器件2的开关状态限定。当第一半导体器件2处于打开状态下时，半导体布置1处于打开状态下，而当第一半导体器件2处于关闭状态下时，半导体布置1处于关闭状态下。
当半导体布置1处于打开状态下时，其在第一负载端子12与第二负载端子13之间具有低电阻，而当其处于关闭状态下时，在第一负载端子12与第二负载端子13之间具有高电阻。在打开状态下，第一负载端子12与第二负载端子13之间的欧姆电阻与第一半导体器件2和第二晶体管3的开态电阻RON的总和对应。电压阻断能力是在雪崩击穿开始之前当半导体布置1处于关闭状态下时第一负载端子12与第二负载端子13之间可以施加的最大电压，其与第一半导体器件2和第二晶体管3的电压阻断能力的总和对应。第一半导体器件2和单独第二晶体管3可以具有相对低的电压阻断能力，例如在3V至50V之间的电压阻断能力。然而，取决于第二晶体管3的数量n，可以获得高达几个100V（例如600V或更大）的高整体电压阻断能力。
第一半导体器件2和第二晶体管3的电压阻断能力以及第二晶体管3和第一半导体器件2的开态电阻分别限定半导体布置1的电压阻断能力和开态电阻。当实现明显多于两个的第二晶体管3（n>>2）（例如实现多于5个，多于10个或甚至多于20个的第二晶体管3）时，半导体布置1的电压阻断能力和开态电阻主要由具有第二晶体管3的布置30限定。整体半导体布置1可以类似于传统功率晶体管而工作，其中，在传统功率晶体管中，集成的漂移区域主要限定开态电阻和电压阻断能力。因此，具有第二晶体管3的布置30具有与传统功率晶体管中的漂移区域等同的功能。具有第二晶体管30的布置30因此在此又称为有源漂移区域（ADR）。当第一半导体器件2实现为MOSFET时，图1的整体半导体器件布置1可以被称为ADZ晶体管或ADR晶体管（ADZ晶体管）或ADRFET（ADZFET）。
当半导体器件布置1处于关闭状态时，在第一负载端子12与第二负载端子13之间所施加的电压得以分布，从而该电压的一部分跨过第一半导体器件2的负载路径22-23下降，而该电压的其它部分跨过第二晶体管3的负载路径下降。然而，可能存在这样的情况：该电压并未均等地分布到第二晶体管3。反之，更靠近第一半导体器件2的那些第二晶体管3可以比更远离第一半导体器件2的那些第二晶体管3具有更高的电压负载。
为了将电压更均等地分布到第二晶体管3，半导体布置1可选地包括电压限制装置101-10n，其被配置为：对跨过第二晶体管3的负载路径的电压进行限制或钳位。可选地，钳位元件100还与第一半导体器件2的（源极端子与漏极端子之间的）负载路径并联连接。可以通过很多不同的方式来实现电压钳位装置100-10n。仅为了说明目的，图1中所示的钳位装置100-10n可以包括齐纳二极管100-10n，其中，每个齐纳二极管100-10n与第二晶体管3之一的并且可选地第一半导体器件2的负载路径并联连接。
并非齐纳二极管100-10n，同样可以使用隧道二极管、PIN二极管、雪崩二极管等等。根据另一实施例（未示出），当第二晶体管3是n型MOSFET时，单独钳位元件100-10n实现为晶体管，例如比如p型MOSFET。这些钳位MOSFET中的每一个使得其栅极端子连接到其漏极端子，并且每个MOSFET的负载路径（漏极-源极路径）与一个第二晶体管3的负载路径并联连接。
单独钳位元件（例如图1所示的齐纳二极管100-10n）可以集成在与第一半导体器件2和第二晶体管3相同的半导体主体中。然而，这些钳位元件也可以实现为在半导体主体外部所布置的外部器件。
图3示出半导体器件布置1的另一实施例。在图3的布置中，第一半导体器件2实现为二极管，其中，阳极端子形成第一负载端子21，而阴极端子形成第二负载端子。图3的半导体布置1的工作原理与图1的半导体布置1的工作原理对应，其中差别在于：二极管的打开状态（正向偏置状态）和关闭状态（反向偏置）状态不能（类似于在根据图1的晶体管中）经由控制端子而受控，而是受控于第二负载端子23与第一负载端子22之间所施加的电压的极性。当通过n型耗尽MOSFET或n型JFET实现为第二晶体管3时，当在半导体布置1的第一负载端子13与第二负载端子12之间施加正电压时，图3的半导体布置1处于打开状态下，而当在半导体布置1的第一负载端子13与第二负载端子12之间施加负电压时，图3的半导体布置1处于关闭状态下。已经参照图1的半导体布置1解释的其它所有情况相应地应用于具有图3的二极管2的半导体布置1。可以类似于传统（高电压）二极管而使用根据图3的具有二极管的半导体布置1。
以下，当无需在第一半导体器件2与第二半导体器件（第二晶体管）3之间区分时，第一半导体器件2和第二晶体管3将简称为“器件”。
第二晶体管3每个具有限定或影响单独晶体管的工作或开关行为的至少一个器件特征。当第二晶体管3例如实现为MOSFET时，可能的器件特征是栅极电阻、阈值电压、栅极-源极电容、栅极-漏极电容、漏极-源极电容、沟道宽度、栅极介质的厚度或源极区域、主体区域或漏极区域的掺杂浓度。以下进一步详细解释这些器件特征。
根据一个实施例，第二半导体器件3中的至少一个的至少一个器件特征与第二半导体器件3中的其它的对应器件特征不同。通过单独第二半导体器件3的器件特征的变化，整体半导体器件布置1的开关行为可以受调整并且适用于特定需求。
根据一个实施例，受变化的至少一个器件特征是栅极电阻。因此，存在具有与第二晶体管3中的其它晶体管的栅极电阻不同的并且具体地高于第二晶体管3中的其它晶体管的栅极电阻的栅极电阻的至少一个第二晶体管3。结合栅极电阻，但也结合以下解释的其它器件特征，“不同”表示明显不同，从而不包括源自制造工艺中的普通变化或波动的差异。根据一个实施例，当两个器件特征之间的比例是至少1.1、至少2、至少5或至少10时，一个半导体器件的器件特征（例如栅极电阻）被看作与另一半导体器件的对应器件特征不同。
公知的是，MOSFET的栅极电阻限定MOSFET的开关速度。开关速度是MOSFET可以从打开状态改变为关闭状态（或反之亦然）的快速程度的测量。公知的是，MOSFET包括可以经由MOSFET的栅极端子充电或放电的内部栅极电容（栅极-源极电容和栅极-漏极电容）。该栅极电容的充电状态限定MOSFET的开关状态（打开或关闭）。MOSFET的栅极电阻是用于MOSFET的驱动电势可用的端子与MOSFET的栅极电极之间的电阻。在图1的半导体器件布置1中，用于单独第二晶体管3的栅极电极的驱动电势可用的端子分别是其它第二晶体管3的第一负载端子（源极端子）32或第一晶体管2的第一负载端子（源极端子）21。当存在高栅极电阻时，栅极电容可以仅相对缓慢地充电并且放电，从而MOSFET相对缓慢地从一种开关状态（打开或关闭）切换到另一开关状态（关闭或打开）。因此，通过相对于其它第二晶体管3的栅极电阻增加至少一个第二晶体管3的栅极电阻，所述至少一个第二晶体管的开关速度可以相对于第二晶体管中的其它晶体管的开关速度减缓。单独第二晶体管3的开关速度的减少在不同应用中可能是有益的。
当例如半导体器件布置1实现为开关转换器（例如反激转换器）中的开关时，当半导体器件布置1关闭时，电压过冲可能产生。在关闭半导体器件布置1的过程中，第一负载端子12与第二负载端子13之间的电压增加，其中，电压增加的速率取决于单独第二晶体管3的开关速度，其开始于第1第二晶体管31随后从打开状态切换到关闭状态。通过减少当第一负载端子12与第二负载端子13之间的电压已经明显地增加时关闭的这些第二晶体管3的开关速度，可以防止或至少减少电压过冲。假设例如在第一负载端子12与第二负载端子13之间施加520V的最大电压。在该最大电压，过冲产生。在此情况下，可以实现半导体器件布置1，从而在第一负载端子12与第二负载端子13之间的电压已经增加到大约450V或更一般地已经增加到最大电压的大约80%或85%之后关闭的这些第二晶体管3的栅极电阻增加（相对于其它第二晶体管的栅极电阻）。为了解释目的，假设半导体器件布置1具有大约620V的电压阻断能力。在此情况下，半导体器件布置1可以包括一个第一晶体管2以及n=30个第二晶体管3，其中，实现第二晶体管3，从而在半导体器件布置1的关闭状态下，第一晶体管2以及第二晶体管3中的每一个具有大约20V的负载路径电压。在此情况下，当第一负载端子12与第二负载端子13之间的电压增加到450V时，第一晶体管2以及n=21个第二晶体管3关闭。因此，第二晶体管3n-9到3n的开关速度应减少以便符合以上所解释的要求。
当例如半导体器件布置1用作升压（boost）转换器（例如生成大约400V的DC链路电压的功率因子校正（PFC）电路中的升压转换器）中的开关元件时，半导体器件布置1例如得以实现，从而这些第二晶体管3的栅极电阻增加，这些第二晶体管3当第一负载端子12与第二负载端子13之间的电压已经增加到大约350V或最大电压的大约90%时开始关闭。因此，这些晶体管的开关速度减小。
当例如半导体器件布置1用作作为接收400V的DC链路电压的逆变器的一部分的半桥电路中的开关时，半导体器件布置1例如得以实现，从而这些第二晶体管3具有增加的栅极电阻，这些第二晶体管3当第一负载端子12与第二负载端子13之间的电压处于大约175V与225V之间或最大电压的45%与55%之间时关闭。这是半桥的负载路径电压的最高梯度产生的电压范围，从而通过减缓在该电压范围中关闭的这些第二晶体管3的开关速度，负载路径电压的梯度可以减少。
具有与第二晶体管3中的其它晶体管不同的栅极电阻的至少一个第二晶体管3的栅极电阻可以通过很多不同方式而受调整（具体地说，增加）。以下参照附图解释用于调整栅极电阻或其它器件特征的一些实施例。在这些附图中，示出串联连接的两个第二晶体管3i、3i-1。第二晶体管3i（以下将被称为上晶体管）受控于第二晶体管3i-1（以下将被称为下晶体管）的负载路径电压。上晶体管3i的栅极端子31i连接到下晶体管3i-1的源极端子32i-1。上晶体管3i的至少一个器件特征与下第二晶体管3i-1的对应器件特征不同。上晶体管3i和下晶体管3i-1可以是串联电路中的任何一对第二晶体管3。当下晶体管3i-1是第一第二晶体管31时，该晶体管31的第一负载端子321不连接到另一第二晶体管的第二负载端子，而是连接到第一半导体器件2的第一负载端子23。
图4示出用于调整上第二晶体管3i的栅极电阻的实施例。上晶体管31的栅极电阻是上晶体管3i的内部栅极电极（图3中未示出）与下晶体管3i-1的第一负载端子（源极端子）32i-1之间的电阻。图4中通过电阻器41示意性示出该栅极电阻。可以通过很多不同方式来调整栅极电阻41。根据一个实施例，阻性元件41连接在第一负载端子32i-1与栅极端子31i之间的连接线路中。所述连接线路是例如金属线路（例如铝线或铜线）。阻性元件41例如实现为具有比连接线路更高的电阻的多晶硅电阻器。根据另一实施例，连接线路与单独端子（其为栅极端子31i和第二负载端子32i-1）之间的接触电阻增加，以增加栅极电阻。第二负载端子32i-1电接触下晶体管的源极区域（图4中未示出）。下晶体管3i-1的源极区域是掺杂半导体区域。通常，连接到接触端子的掺杂半导体区域（例如MOSFET的源极区域）包括半导体区域接触的较高掺杂的接触区域。接触区域的掺杂浓度是例如1E20cm-3或更高。为了增加接触电阻，接触区域的掺杂浓度可以减少，或接触区域可以省略。当接触区域具有高掺杂浓度时，在接触端子与接触区域之间获得欧姆接触。在较低掺杂浓度时，接触可以是肖特基接触。因此，根据一个实施例，通过减少源极区域中的接触区域的掺杂浓度，下晶体管3i-1的源极端子32i-1与源极区域之间的接触电阻增加。
当一个第二晶体管3（例如图4的上第二晶体管3i）的栅极电阻相对于其它第二晶体管3（例如图4的下第二晶体管3i-1）的栅极电阻增加时，至少一个晶体管3i的开关速度当打开晶体管3i时以及当关闭晶体管3i时都减少。
根据图5和图6所示的其它实施例，整流器元件42（例如pn二极管或肖特基二极管）与附加栅极电阻41并联连接。“附加栅极电阻”是为了影响开关速度而添加的栅极电阻的那部分。取决于整流器元件的极性，图5或图6的上第二晶体管3i的开关速度在打开期间或在关闭期间减少。当上第二晶体管3i关闭时，图5A中示意性示出的其内部栅极-源极电容CGS充电到跨过下第二晶体管3i-1的负载路径的电压V3i-1。当下第二晶体管3i-1打开时，栅极-源极电容CGS放电。在第二晶体管是n型耗尽晶体管的该实施例中，当整流器元件42的极性是使得整流器元件42的阴极连接到栅极端子31i而阳极端子连接到下晶体管3i-1的源极端子32i-1时，栅极-源极电容CGS可以仅经由附加栅极电阻41而充电，类似于图5中那样。在此情况下，归因于栅极充电到负电势的事实，正电流必须在上晶体管3i的关闭期间从栅极31i流动到源极32i-1。在当下晶体管3i-1的负载路径电压Vi-1减少以打开上晶体管3i时栅极-源极电容CGS可以经由整流器元件42快速地放电的同时，由于二极管处于反向偏置，因此在关闭时的上晶体管3i的开关速度因电阻而减少。在上晶体管3i打开的情况下，栅极必须放电，即与关闭状态相比充电到正电势。正电流从源极32i-1流动到31i。由于电流可以流过二极管，因此打开是快速的。当整流器元件42的极性反向时，如图6所示，栅极-源极电容CGS可以经由整流器元件42快速地充电，但可以仅经由附加栅极电阻而放电。在此情况下，上第二晶体管3i的开关速度仅当晶体管3i打开时减少。
影响第二晶体管的开关速度的另一器件特征是图5和图6中对于上第二晶体管3i示意性示出的栅极-源极电容CGS。参照前面在此的解释，栅极-源极电容CGS取决于上晶体管3i的期望开关状态而充电或放电。
参照图7，至少一个第二晶体管3（例如图7的上第二晶体管3i）的栅极-源极电容高于第二晶体管中的其它二极管（例如图7的下第二晶体管3i-1）的栅极-源极电容CGS。上晶体管3i的开关速度可以因此减少。通过将附加电容43与上晶体管3i的内部栅极-源极电容CGS并联连接，上第二晶体管3i的栅极-源极电容CGS增加。虽然下晶体管3i-1的栅极-源极电容CGS仅包括内部栅极-源极电容CGS，但上第二晶体管3i的栅极-源极电容CGS包括内部栅极-源极电容CGS和附加电容43。
参照图8和图9，一个第二晶体管3（例如比如图8和图9的第二晶体管3i）的开关速度可以通过经由具有分压器元件的分压器的输出来驱动第二晶体管3i的栅极端子31i相对于第二晶体管3中的其它晶体管的开关速度而受影响。参照图8，分压器可以例如是阻性分压器，其中，第一阻性电压元件441和第二阻性电压元件442实现为电阻器。参照图9，分压器也可以是容性分压器，其中，第一分压器元件和第二分压器元件实现为电容器451，452。分压器例如连接在下晶体管3i-1的第一负载端子32i-1与第二晶体管3i+1的第二负载端子33i+1之间，中心（抽头）连接到第二晶体管3i的第一负载端子31i。
可以为了影响单独第二晶体管3的开关速度而修改的其它器件特征是例如栅极-漏极电容或漏极-源极电容。以下参照图10和图11解释该情况。图10再次示出具有两个第二晶体管3i、3i-1（上晶体管和下晶体管）的串联电路。每个第二晶体管3具有内部栅极-漏极电容CGD。图10中示意性示出上第二晶体管3i的内部栅极-漏极电容CGD。在第二晶体管3的开关工作期间，不仅栅极-源极电容CGS（见图6和图7）充电或放电，而且栅极-漏极电容CGD也充电并且放电，其中，第二晶体管3的栅极-漏极电容CGD当晶体管3关闭时充电，而当晶体管打开时几乎放电。因此，可以通过改变栅极-漏极电容来改变一个单独第二晶体管3的开关速度。当整体栅极-漏极电容增加时，单独第二晶体管3开关得较慢。参照图10，可以通过将附加电容45与内部栅极-漏极电容CGD并联连接来增加该栅极-漏极电容。
参照图11，上第二晶体管3i具有漏极端子32i与源极端子33i之间的漏极-源极电容CDS（图11中未示出下晶体管3i-1的对应漏极-源极电容）。漏极-源极电容CDS当上第二晶体管3i关闭时充电，从而负载电压增加，而当上第二晶体管3i关闭时放电，从而负载电压减少。上第二晶体管3i的漏极-源极电容CDS影响其开关速度。可以通过将附加电容46与内部漏极-源极电容CDS并联连接（这表示通过增加整体漏极-源极电容）来减少上第二晶体管3i的开关速度。
为了示出可以如何增加栅极-源极电容CGS、栅极-漏极电容CGD或漏极-源极电容CDS，图7、图10和图11中分别示出附加电容43、45、46。然而，这仅仅是说明性的。整体栅极-源极电容、栅极-漏极电容或漏极-源极电容不一定包括并联连接的两个电容。反之，为了相对于第二晶体管3中的其它晶体管的对应电容增加这些电容，可以应用多种不同手段。
图12示意性示出实现为耗尽MOSFET的第二晶体管3的可能实现方式，以解释可以为了影响晶体管的开关行为而修改的其它器件特征。参照图12，第二晶体管3包括源极区域53、漏极区域54以及源极区域53与漏极区域54之间的主体区域55。在耗尽MOSFET中，源极区域53、漏极区域54和主体区域55具有相同掺杂类型。在n型耗尽MOSFET中，这些半导体区域是n掺杂的，而在p型耗尽MOSFET中，这些半导体区域是p掺杂的。耗尽MOSFET还包括：栅极电极56，与主体区域55相邻并且通过栅极介质57与主体区域55介质绝缘。在图12所示的实施例中，栅极电极56与主体区域55的相对侧相邻。
源极区域53连接到源极端子32（第一负载端子），漏极区域54连接到漏极端子33（第二负载端子），栅极电极56连接到栅极端子31（控制端子）。图12中仅示意性示出这些端子。
图12的耗尽MOSFET的工作原理如下。当电压施加在漏极33与源极端子32之间时并且当栅极电极56未受偏置时（这表示当栅极电极56的电势与在源极端子32处的电势对应时），电流通过漏极区域54、主体区域55和源极区域53在漏极33与源极端子32之间流动。当栅极电极56相对于n型晶体管中的源极端子32的电势受负偏置或相对于p型晶体管中的源极端子32处的电势受正偏置时，耗尽区域形成在与栅极介质57相邻的主体区域55中。当耗尽区域完全夹断主体区域55中的源极区域53与漏极区域54之间的导通沟道时，耗尽MOSFET关闭。晶体管3夹断的栅极-源极电压是晶体管3的夹断电压。该夹断电压取决于若干参数。
夹断电压取决于栅极介质57的厚度d1，其中，当栅极介质57的厚度增加时，夹断电压的量值增加。夹断电压还取决于主体区域55的掺杂浓度，其中，当主体区域55的掺杂浓度增加时，夹断电压的量值增加。
此外，夹断电压取决于栅极电极56的两个相对区段之间的主体区域55的厚度d2。当第二晶体管3实现为FINFET时（以下参照图14和图15解释该情况），主体区域55的厚度d2与半导体鳍片的厚度对应。当主体区域55的厚度d2增加时，夹断电压增加。
根据一个实施例，至少一个第二晶体管3的夹断电压与第二晶体管3中的其它晶体管的夹断电压不同。参照前面的解释，可以通过改变栅极介质57的厚度d1、主体区域55的厚度d2或通过改变主体区域55的掺杂浓度来改变夹断电压。
可以为了影响开关晶体管3的开关行为而改变的另外参数是主体区域55的长度L和主体区域55的宽度W。“主体区域55的长度L”对应于源极区域53与漏极区域54之间的距离。“主体区域55的宽度W”是在与图12所示的平面垂直的方向上的主体区域的尺寸。通过改变宽度W和/或通过改变长度L，栅极-源极电容和栅极-漏极电容可以改变，其中，当这些参数中的至少一个增加时，这些电容增加。根据一个实施例，第二晶体管3之一的长度L和宽度W中的至少一个与另一第二晶体管3中的对应参数不同。
图12的晶体管3可以还包括体（bulk）端子。体端子是邻接主体区域55的半导体区域的端子。该半导体区域可以是半导体衬底。当晶体管实现为FINFET（如图14和图15所示）时，体端子可以是接触在其上实现晶体管的衬底的端子，或可以从主体区域55之上连接，如所绘制的那样。
根据一个实施例，偏置电压可以施加到体端子。施加到体端子的偏置电压影响夹断电压，其中，当偏置电压增加时，夹断电压减少。根据一个实施例，至少一个第二晶体管3的体端子偏置电压与第二晶体管3中的其它晶体管的体端子偏置电压不同。
参照以上解释，可以通过调整上述器件特征之一来改变或调整第二晶体管3中的每一个的开关行为。根据一个实施例，第1第二晶体管31和第n第二晶体管3n实现为这样的：它们具有与第二晶体管3中的其它晶体管的对应器件特征不同的至少一个器件特征。
图13示出半导体器件布置1的另一实施例。图12的半导体器件布置1基于图1的半导体器件布置1，并且还包括连接到两个第二晶体管（在图13的实施例中的32、33）的两个负载路径之间的抽头的第三负载端子13’。对参照图2所提供的解释进行参照，半导体器件布置1可以用作电子开关用于切换与半导体器件布置1串联连接的负载。取决于待切换的电压的幅度，第二负载端子13或第三负载端子13’可以用于将半导体器件布置1分别连接到用于供电电势的端子或负载。当例如供电电压或负载电压是低电压时，使用第三负载端子13’，而当供电电压是高电压时，使用第二负载端子13。在前一种情况下，这些在第二负载端子13与连接到第三电路节点的抽头之间的第二晶体管3被旁路。旁路多少第二晶体管3取决于第三负载端子13’连接到具有第二晶体管3的布置30的地方。旁路若干第二晶体管3减少半导体器件布置1的电压阻断能力。然而，在第一负载端子12与第三负载端子13’之间有效的器件的开态电阻低于在第一负载端子12与第二负载端子13之间的器件的开态电阻。
根据（图13以虚线示出的）另一实施例，第三负载端子13’永久地连接到第二负载端子13。这等同于仅具有第二负载端子13而不是第二负载端子13和第三负载端子13’。在该实施例中，开关35连接在第二负载端子13（第三负载端子13’）之间。该开关35可以是低欧姆机械开关（中继）或半导体开关，并且当低电压施加到第二负载端子13时用于旁路第二负载端子13与抽头之间的第二晶体管3。
开关35的电压阻断能力与所旁路的第二晶体管（33、3n）的串联电路的电压阻断能力对应，但可以具有比该串联电路更低的开态电阻。然而，由于该开关35通常以非常低的频率打开并且关闭，因此开关35无需关于开关损耗、开关速度等而受优化。
根据另一实施例，实现熔断器而不是开关35。在该实施例中，半导体布置可以一次被配置为（当熔断器烧断并且第二晶体管并未被旁路时）在高电压工作，或（当熔断器有效从而一些第二晶体管被旁路时）在低电压工作。
可以通过很多不同方式来实现以上所解释的附图中的电路符号所表示的第一半导体器件2和第二半导体器件（第二晶体管）3。以下参照附图解释用于实现第二晶体管3的一些说明性实施例。
图14A示出一个第二晶体管3的透视图。图14B示出该第二晶体管3的垂直截面图，而图14C示出该第二晶体管3的水平截面图。图14A、图14B和图14C仅示出实现第二晶体管3的半导体主体100的区段。并未示出第一半导体器件2的有源区域和邻近第二晶体管3的有源区域。根据图14A至图14C的第二晶体管3实现为MOSFET，具体地实现为FINFET，并且包括源极区域53、漏极区域54和主体区域55，其每个均被布置在以下将又称为“半导体鳍片”的鳍片状半导体区段52中。半导体鳍片52被布置在衬底51上。在第一水平方向上，源极区域和漏极区域53、54从半导体鳍片52的第一侧壁522延伸到第二侧壁523。在与第一方向垂直的第二方向上，源极区域53和漏极区域54彼此远离，并且通过主体区域55而分离。（图14A中以虚线所示的）栅极电极56通过栅极介质57与半导体鳍片52介质绝缘，并且在半导体鳍片52的侧壁522、523和顶部表面521上相邻于主体区域55。
图15A至图15C示出实现为FINFET的一个第二晶体管3的另一实施例。图15A示出透视图，图15B示出在垂直剖切面E-E中的垂直截面图，而图15C示出在水平剖切面D-D中的水平截面图。垂直剖切面E-E与半导体鳍片52的顶部表面521垂直并且在半导体鳍片52的纵向方向上延伸。水平剖切面D-D与半导体鳍片的顶部表面521平行而延伸。半导体鳍片52的“纵向方向”与第二水平方向对应，并且是源极区域53和漏极区域54彼此远离的方向。
根据图15A至图15C的晶体管3实现为U形环绕栅极FINFET。在该晶体管中，源极区域53和漏极区域54在第一水平方向上从半导体鳍片52的第一侧壁522延伸到第二侧壁523，并且在与第一水平方向垂直的第二水平方向（半导体鳍片52的纵向方向）上彼此远离。参照图15A和图15B，源极区域53和漏极区域54通过从半导体鳍片52的顶部表面521延伸到主体区域55并且在第一水平方向上从侧壁522延伸到侧壁523的沟槽而分离。主体区域55在半导体鳍片52中被布置在源极区域53、漏极区域54和沟槽之下。栅极电极56在沟槽中并且沿着半导体鳍片52的侧壁522、523相邻于主体区域55，并且通过栅极介质57与主体区域55以及源极区域53和漏极区域54介质绝缘。在沟槽的上区域（其为栅极电极56并未相邻于主体区域55而被布置的区域）中，可以通过绝缘或介质材料58来覆盖栅极电极56。
图14A至图14C以及图15A至图15C的第二晶体管3例如实现为耗尽晶体管（例如n型或p型耗尽晶体管）。在此情况下，源极区域53和漏极区域54以及主体区域55具有相同的掺杂类型。主体区域55通常具有比源极区域53和漏极区域54更低的掺杂浓度。主体区域55的掺杂浓度是例如大约2E18 cm-3。为了能够完全中断源极区域53与漏极区域54之间的主体区域55中的导通沟道，沿着半导体鳍片52的侧壁522、523的栅极电极56在第二水平方向（纵向方向）上完全沿着半导体鳍片52延伸。在垂直方向上，沿着侧壁522、523的栅极电极56从源极区域53和漏极区域54延伸到至少在沟槽之下。
参照图14A和图15A，源极区域53连接到第一负载端子（源极端子）32，漏极区域54连接到第二负载端子（漏极端子）33，栅极电极56连接到控制端子（栅极端子）31。图14A和图15A中仅示意性示出这些端子。
半导体鳍片52的厚度（其为半导体鳍片在第一水平方向上的尺寸）以及主体区域55的掺杂浓度受调整，从而受控于栅极电极56的耗尽区域可以从侧壁522延伸到侧壁523，以完全中断源极区域53与漏极区域54之间的导通沟道并且关闭第二晶体管3。在n型耗尽MOSFET中，当在栅极电极56与源极区域53之间或在栅极端子31与源极端子32之间分别施加负控制（驱动）电压时，耗尽区域在主体区域55中扩展。参照据图1所提供的解释，该驱动电压取决于第一半导体器件2的负载电压，或取决于第二晶体管3中的另一个的负载电压。耗尽区域垂直于侧壁522、523扩展的程度也取决于在栅极端子31与源极端子32之间所施加的控制电压的量值。因此，半导体鳍片52的厚度和主体区域55的掺杂浓度也是取决于可能在半导体器件布置1的工作期间产生的控制电压的量值而设计的。
将图14A至图14C以及图15A至图15C所示的FINFET实现为U形环绕栅极FINFET仅是示例，其中，沟道（主体区域）55具有U形并且栅极电极56也被布置在半导体鳍片52的侧壁522、523和顶部表面521上。也可以将这些FINFET修改（未示出）为具有通过半导体鳍片52的侧壁522、523上但不是顶部表面521上所布置的两个栅极电极区段所实现的栅极电极56。该类型的FINFET也可以被称为双栅极FINFET。以上和以下所解释的FINFET中的每一个可以实现为U形环绕栅极FINFET或双栅极FINFET。甚至可以在一个集成电路中将单独第二晶体管3实现为不同类型的MOSFET或FINFET。
第二晶体管3和第一半导体器件2中的每一个可以实现为FINFET。可以通过不同的方式来实现这些单独FINFET，以形成半导体布置1。
图16示出布置第一半导体器件2和n个第二晶体管3的有源区域（源极区域、漏极区域和主体区域）的半导体鳍片52的垂直截面图。在该实施例中，第一半导体器件2和第二晶体管3实现为U形环绕栅极FINFET或双栅极FINFET。在图16中，相同标号用于表示与图14A至图14C以及图15A至图15C中的相同的特征。在图16中，不同的第二晶体管31‌-3n的相同特征的标号具有不同的角标（1、2、3、n）。
参照图16，相邻第二晶体管3的有源区域通过在半导体鳍片52的垂直方向上延伸的介质层59而彼此绝缘。这些介质层59向下延伸或向下延伸到衬底51中。此外，介质层59从半导体鳍片52的侧壁延伸到侧壁。然而，这在图16中不可见。第一半导体器件2的有源区域通过也在半导体鳍片52的垂直方向上延伸的另一介质层66而与第1第二晶体管31的有源区域介质绝缘。在第一半导体器件2中，源极区域61和漏极区域62通过主体区域63而分离。在沟槽（以及以点线示出其在半导体鳍片的侧壁处的位置）中所布置的的栅极电极64从源极区域61沿着主体区域63延伸到漏极区域62。源极区域61连接到形成半导体布置1的第一负载端子12的第一负载端子22，漏极区域62连接到第二负载端子23，栅极电极64连接到形成半导体布置1的控制端子11的控制端子21。主体区域63还连接到第一负载端子22。
第一半导体器件2例如实现为增强MOSFET。在此情况下，主体区域63与源极区域61和漏极区域62互补地受掺杂。在n型MOSFET中，源极区域61和漏极区域62是n掺杂的，而主体区域63是p掺杂的，而在p型MOSFET中，源极区域61和漏极区域62是p掺杂的，而主体区域63是n掺杂的。
根据一个实施例，衬底51与第二晶体管3的有源区域以及第一半导体器件2的源极区域61和漏极区域62互补地受掺杂。在此情况下，在各单独第二晶体管3之间存在结隔离。根据（点线所示的）另一实施例，衬底51是SOI（绝缘体上硅）衬底，并且包括半导体衬底511和半导体衬底511上的绝缘层512。半导体鳍片52被布置在绝缘层512上。在该实施例中，在衬底51中的各单独第二晶体管3之间存在介质层。
根据图17所示的又一实施例，衬底51具有与第二晶体管3的有源区域以及第一半导体器件2的源极区域61和漏极区域62相同的掺杂类型。在该实施例中，第一半导体器件2的栅极电极64延伸到衬底51，从而当第一半导体器件2处于打开状态时，在源极区域61与衬底51之间的主体区域63中存在导通路径。此外，衬底51通过与衬底51相同的掺杂类型的接触区域67连接到半导体布置1的第二负载端子13。接触区域67比衬底51更高地受掺杂，并且从半导体鳍片52的第一表面521延伸到衬底51。接触区域67可以邻接第n第二晶体管3的漏极区域54n。接触区域67是可选的。也可以通过第二晶体管3n的漏极区域54n和主体区域55n来提供第二负载端子13与衬底51之间的连接。
在图17的半导体布置中，衬底51形成与通过第二晶体管3的电流路径平行或与ADZ平行的电流路径。衬底51与传统功率晶体管中的漂移区域相似。在该实施例中，单独第二晶体管3的主体区域55耦合到漂移区域51。
根据（图17中以点线所示的）另一实施例，衬底51包括与衬底51的其余区段以及第二晶体管3的主体区域55互补地受掺杂的半导体层513。该层513被布置在第二晶体管3的主体区域55与充当漂移区域的衬底51的这些区段之间，并且在衬底51中各单独第二晶体管3之间提供结绝缘。
可以通过将第一半导体器件2的控制端子连接到第一负载端子22或通过让控制端子21浮置而从图14和图15所示的布置容易地获得具有与第二晶体管3串联连接的二极管2的图3的半导体布置1。在此情况下，仅MOSFET的主体二极管（其为主体区域63与漏极区域65之间的pn结所形成的二极管）在第二半导体器件3的第一负载端子22与第二负载端子23之间是有源的。
第一半导体器件2和第二晶体管3（以下被称为器件）中的每一个可以包括并联连接的多个相同单元（晶体管单元）。可以分别类似于图14和图15所示的第一半导体器件2或第二晶体管3而实现这些单元中的每一个。提供在一个器件中并联连接的多个单元可以有助于增加电流承载能力并且减少单独器件的开态电阻。
图18示出根据第一实施例的半导体布置的顶视图，其包括第一半导体器件2和多个第二晶体管3，其中，这些器件中的每一个具有并联连接的多个（据此，示出三个）单元。在不同的半导体鳍片52I、52II、52III中实现一个器件的单独单元。这些单元中的每一个具有图18中以“S”附加地标记的源极区域61、53和图18中以“D”附加地标记的漏极区域62、54。一个器件的各单元通过使得一个器件的各源极区域连接在一起并且通过使得一个器件的各漏极区域连接在一起而并联连接。图18中以粗线示意性示出这些连接以及不同器件的各负载端子之间的连接。图18中未示出不同器件的控制端子（栅极端子）与负载端子之间的连接。可以使用半导体主体之上所布置并且通过过孔接触单独有源区域（源极区域和漏极区域）的传统引线布置来实现各单元与不同器件之间的连接。这些引线布置是公知的，从而关于此无需进一步解释。一个器件2、31、32、33、3n的单独单元具有在单独半导体鳍片的U形沟槽中并且在各单独鳍片之间的沟槽中所布置的公共栅极电极64、561、562、563、56n。这些“各鳍片之间的沟槽”是沿着鳍片的纵向沟槽。所有栅极64、561、562、563、56n通过介质66和59而彼此电隔离。
图19示出用于实现具有多个晶体管单元的一个第二晶体管3的另一实施例。在该实施例中，在一个半导体鳍片52中实现第二晶体管3的多个晶体管单元。在半导体鳍片52的纵向方向中，源极区域53和漏极区域54被交替地布置有通过容纳栅极电极56的一个（U形）沟槽而分离的源极区域53和邻近漏极区域54。源极区域53连接到第一负载端子22，漏极区域54连接到第二负载端子23，从而单独晶体管单元并联连接。栅极电极56对于单独晶体管单元是共用的，并且在纵向方向上沿着半导体鳍片52的侧壁延伸。每个源极区域53和每个漏极区域54（除了在半导体鳍片52的纵向端处所布置的源极区域和漏极区域之外）对于两个相邻晶体管单元是共用的。
参照图19解释的在一个半导体鳍片中提供若干晶体管单元的构思当然也可应用于第一半导体器件2的实现。
参照图20A至图20C，一个第二晶体管3可以包括多个半导体鳍片52IV、52V、52VI、52VII，其中，每个半导体鳍片52IV-52VII包括多个晶体管单元（在图20A中以虚线和点线框加亮这些单元之一）。图20A示出一个第二晶体管3的顶视图，图20B示出切穿不同鳍片中的源极区域53的剖切面F-F中的垂直截面图，图20C示出切穿不同鳍片中的具有栅极电极56的沟槽的剖切面G-G中的垂直截面图。参照图20A，单独晶体管单元的源极区域53连接到第一负载端子22，单独晶体管单元的漏极区域54连接到第二负载端子23，从而单独晶体管单元并联连接。图20A中仅示意性示出这些连接。
为多个半导体鳍片提供包括参照图20A至图20C解释的多个晶体管单元的每个半导体鳍片的构思当然也可应用于第一半导体器件2的实现。
虽然在图20A中仅示出20个晶体管单元，即在四个半导体鳍片52IV-52VII中的每一个中的五个单元，但一个第二晶体管3或第一半导体器件2可以包括高达几千或甚至高达几十或几百兆个并联连接的晶体管单元。单独晶体管单元形成并联连接的晶体管单元的矩阵。具有在矩阵中布置的多个晶体管单元的器件（第一半导体器件2或第二晶体管3）以下将被称为矩阵器件。
图21示出实现为矩阵器件的第二晶体管3可以如何串联连接。为了说明目的，图21中仅示出两个晶体管3i，3i+1。对于串联连接这两个晶体管，第二晶体管3i+1的源极区域53连接到晶体管3i的漏极区域54。第二晶体管3i的源极区域53连接到第二晶体管3i-1（未示出）的漏极区域54，第二晶体管3i+1的漏极区域54连接到第二晶体管3i+2（未示出）的源极区域53。
参照前面的描述，可以通过多个晶体管单元来实现具有第一晶体管2和第二晶体管3的串联电路中的单独晶体管中的每一个。根据一个实施例，半导体器件布置被分区为存在若干串联电路，每个均包括并联连接的第一晶体管和多个第二晶体管。图22中示意性示出以此方式分区的半导体布置。
在图22中，标号11、12、1p表示并联连接的单独串联电路。单独串联电路11、12、1p的第一晶体管具有连接到整体布置的控制端子11（主控制端子）的分离栅极端子111、112、11p。栅极电阻器R1、R2、Rp连接在栅极端子111、112、11p与主控制端子11之间。通过这些栅极电阻器R1、R2、Rp，可以调整单独串联电路的第一晶体管的切换的开始，其中，当对应电阻器增加时，一个晶体管的切换的开始被延迟，反之亦然。根据一个实施例，这些栅极电阻器是不同的，以使得将单独串联电路随后切换到打开状态或关闭状态下。这可以有助于减少整体di/dt并且因此EMI。可选地，电阻器C1、C2、Cp连接在栅极端子111、112、11p与公共源极12之间。这些电容器并联连接到单独串联电路中的第一晶体管的栅极-源极电容（未示出）。通过这些附加电容器C1、C2、Cp，也可以调整用于每个串联电路11、12、1p的切换的开始，其中，当对应电容器增加时，切换的开始被延迟。根据一个实施例，单独电容器C1、C2、Cp是相互不同的。在每种情况下，一个电阻器R1、R2、Rp和一个电容器C1、C2、Cp形成RC元件，从而栅极端子111、112、11p经由一个RC元件连接到主控制端子（驱动端子）11。电阻器R1、R2、Rp和电容器被设计为使得这些RC元件中的至少两个具有不同的时间常数。
根据另一实施例，省略电阻器R1、R2、Rp，并且仅通过电容器C1、C2、Cp的改变来改变开关速度。

Claims (23)

1.一种半导体器件布置，包括：
第一半导体器件（2），具有负载路径；
多个第二半导体器件（31-3n），每个具有第一负载端子和第二负载端子（321-32n，331-33n）与控制端子（311-31n）之间的负载路径；
其中，所述第二半导体器件（31-3n）使得其负载路径串联连接并且串联连接到所述第一半导体器件（2）的负载路径；
其中，所述第二半导体器件（31-3n）中的每一个使得其控制（311-31n）端子连接到其它第二半导体器件（31-3n）之一的所述第一负载端子和第二负载端子之一，并且其中，所述第二半导体器件（31-3n）之一（31）使得其控制端子（311-31n）连接到所述第一半导体器件（2）的一个负载端子；
其中，所述第二半导体器件（31-3n）中的每一个具有至少一个器件特征；并且
其中，所述第二半导体器件（31-3n）中的至少一个的至少一个器件特征与所述第二半导体器件中的其它半导体器件的对应器件特征不同。
2.如权利要求1所述的半导体器件布置，其中，所述第二半导体器件（31-3n）是MOSFET、MISFET、MESFET、FINFET、JFET、HEMT、IGBT或纳米管器件，并且其中，所述至少一个器件特征选自：栅极电阻；阈值电压；栅极-源极电容；栅极-漏极电容；漏极-源极电容；沟道宽度；主体厚度；沟道长度；栅极氧化物厚度；以及源极区域、主体区域和漏极区域之一的掺杂浓度。
3.如权利要求1或2所述的半导体器件布置，其中，所述第一半导体器件（2）是晶体管。
4.如权利要求3所述的半导体器件布置，其中，所述晶体管是正常关闭晶体管。
5.如前述权利要求之一所述的半导体器件布置，其中，所述第二半导体器件（31-3n）是正常打开晶体管。
6.如前述权利要求之一所述的半导体器件布置，
其中，使得其负载路径直接连接到所述第一半导体器件（2）的负载路径的所述第二半导体器件（31-3n）之一（31）使得其控制端子（311）连接到所述第一半导体器件（2）的第一负载端子（22）；并且
其中，其它第二半导体器件（32-3n）中的每一个使得其控制端子（312-31n）连接到另一第二半导体器件（31-3n）的第一负载端子（321-32n）。
7.如权利要求6所述的半导体器件布置，其中，其它第二半导体器件（32-3n）中的每一个使得其控制端子（312-31n）连接到相邻第二半导体器件的第一负载端子（321-32n）。
8.如权利要求6所述的半导体器件布置，
其中，电阻器（41）连接在所述至少一个第二半导体器件（3i）的所述控制端子（31i）与另一第二半导体器件（3i-1）的所述第一负载端子（32i-1）之间。
9.如权利要求8所述的半导体器件布置，其中，整流器元件（42）与所述电阻器（41）并联连接。
10.如权利要求1至7之一所述的半导体器件布置，其中，电容器（43）连接在所述至少一个第二半导体器件（3i）的所述控制端子（31i）与所述第一负载端子（32i）之间，所述电容器（43）附加到所述至少一个第二半导体器件（3i）的栅极-源极电容（CGS）。
11.如前述权利要求之一所述的半导体器件布置，其中，所述第一半导体器件（2）是n沟道晶体管或p沟道晶体管之一。
12.如前述权利要求之一所述的半导体器件布置，其中，所述第二半导体器件（31-3n）是n沟道晶体管或p沟道晶体管之一。
13.如前述权利要求之一所述的半导体器件布置，其中，所述第二半导体器件是FINFET，每个包括：
至少一个半导体鳍片（52）；
源极区域（53）、主体区域（55）和漏极区域（54），布置在所述至少一个半导体鳍片（52）中，其中，所述主体区域（55）被布置在所述源极区域（53）与所述漏极区域（54）之间；以及
栅极电极（56），被布置为与所述主体区域（55）相邻并且通过栅极介质（57）与所述主体区域（55）介质绝缘。
14.一种半导体器件布置，包括：
第一半导体器件（2），具有负载路径；
多个第二半导体器件（31-3n），每个具有第一负载端子和第二负载端子（321-32n，331-33n）与控制端子（311-31n）之间的负载路径，其中，所述第二半导体器件（31-3n）使得其负载路径串联连接并且串联连接到所述第一半导体器件（2）的负载路径，其中，具有所述第一半导体器件和所述第二半导体器件（31-3n）的所述串联电路连接在所述半导体器件布置的第一负载端子（12）与第二负载端子（13）之间；
所述串联电路的抽头，所述抽头位于所述第二半导体器件（31-3n）中的两个的负载路径之间；和
第三负载端子（13’），耦合到所述抽头。
15.如权利要求14所述的半导体器件布置，还包括：
开关元件（35），连接在所述第三负载端子（13’）与所述抽头之间，其中，所述第三负载端子（13’）连接到所述第二负载端子（13）。
16.如权利要求15所述的半导体器件布置，其中，所述开关元件（35）是机械开关元件或半导体开关元件。
17.如权利要求14或15所述的半导体器件布置，还包括：
熔断器，连接在所述第三负载端子（13’）与所述抽头之间，其中，所述第三负载端子（13’）连接到所述第二负载端子（13）。
18.如权利要求13所述的半导体器件布置，其中，所述第二半导体器件（31-3n）中的每一个使得其控制端子连接到其它第二半导体器件（31-3n）之一的负载端子，并且其中，所述第二半导体器件（31-3n）之一使得其控制端子连接到所述第一半导体器件的负载端子之一。
19.一种半导体器件布置，包括：
至少两个并联连接的串联电路（11-1p），每个串联电路（11-1p）包括：第一半导体器件（2），具有负载路径和控制端子；多个第二半导体器件（31-3n），每个具有第一负载端子和第二负载端子与控制端子之间的负载路径；
驱动端子（11）；
至少一个电阻器（R1-Rp），连接在一个串联电路的所述第一半导体器件（2）的所述控制端子（21）与所述驱动端子（11）之间；
其中，每个串联电路的所述第二半导体器件（31-3n）使得其负载路径串联连接并且串联连接到所述第一半导体器件（2）的负载路径；
其中，每个串联电路（11-1p）的所述第二半导体器件（31-3n）中的每一个使得其控制端子连接到其它第二半导体器件之一的所述负载端子，并且
其中，每个串联电路（11-1p）的所述第二半导体器件（31-3n）之一使得其控制端子连接到所述第一半导体器件（2）的所述负载端子之一。
20.如权利要求19所述的半导体器件布置，其中，所述第一半导体器件（2）的所述控制端子中的每一个经由电阻器（R1-Rp）耦合到所述驱动端子（11），其中，这些电阻器（R1-Rp）中的至少两个是不同的。
21.如权利要求19所述的半导体器件布置，其中，所述至少一个电阻器是RC元件的一部分。
22.如权利要求19所述的半导体器件布置，其中，所述第一半导体器件的所述控制端子中的每一个经由RC元件耦合到所述驱动端子，其中，这些RC元件中的至少两个具有不同的时间常数。
23.如前述权利要求之一所述的半导体器件布置，包括：3个、4个、5个、多于5个、多于10个或多于20个的第二半导体器件（31-3n）。
CN201380007440.3A 2012-01-31 2013-01-30 具有有源漂移区带的半导体布置 Pending CN104247015A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/362,038 US8866253B2 (en) 2012-01-31 2012-01-31 Semiconductor arrangement with active drift zone
US13/362038 2012-01-31
PCT/EP2013/051827 WO2013113771A1 (en) 2012-01-31 2013-01-30 Semiconductor arrangement with active drift zone

Publications (1)

Publication Number Publication Date
CN104247015A true CN104247015A (zh) 2014-12-24

Family

ID=47748579

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380007440.3A Pending CN104247015A (zh) 2012-01-31 2013-01-30 具有有源漂移区带的半导体布置

Country Status (8)

Country Link
US (2) US8866253B2 (zh)
JP (2) JP2015513782A (zh)
KR (1) KR101665836B1 (zh)
CN (1) CN104247015A (zh)
BR (1) BR112014018710A8 (zh)
DE (1) DE112013000784B4 (zh)
GB (2) GB2512261B (zh)
WO (1) WO2013113771A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155329A (zh) * 2016-05-23 2019-01-04 通用电气公司 具有优化层的碳化硅金属氧化物半导体（mos）装置中的电场屏蔽
CN111508953A (zh) * 2019-01-30 2020-08-07 英飞凌科技股份有限公司 晶体管装置以及用于操作晶体管装置的方法
CN113643982A (zh) * 2021-08-12 2021-11-12 深圳市芯电元科技有限公司 一种改善栅极特性的mosfet芯片制造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455948B2 (en) * 2011-01-07 2013-06-04 Infineon Technologies Austria Ag Transistor arrangement with a first transistor and with a plurality of second transistors
US8569842B2 (en) * 2011-01-07 2013-10-29 Infineon Technologies Austria Ag Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices
US8866253B2 (en) * 2012-01-31 2014-10-21 Infineon Technologies Dresden Gmbh Semiconductor arrangement with active drift zone
US9859274B2 (en) 2012-07-11 2018-01-02 Infineon Technologies Dresden Gmbh Integrated circuit with at least two switches
US8995158B2 (en) * 2012-07-11 2015-03-31 Infineon Technologies Dresden Gmbh Circuit arrangement with a rectifier circuit
US8971080B2 (en) 2012-07-11 2015-03-03 Infineon Technologies Dresden Gmbh Circuit arrangement with a rectifier circuit
US9035690B2 (en) * 2012-08-30 2015-05-19 Infineon Technologies Dresden Gmbh Circuit arrangement with a first semiconductor device and with a plurality of second semiconductor devices
US9209248B2 (en) * 2013-08-07 2015-12-08 Infineon Technologies Dresden Gmbh Power transistor
US9768160B2 (en) 2013-08-09 2017-09-19 Infineon Technologies Austria Ag Semiconductor device, electronic circuit and method for switching high voltages
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
DE102013223896A1 (de) * 2013-11-22 2015-05-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Schaltungsanordnung
KR102169629B1 (ko) * 2013-12-09 2020-10-26 삼성전자주식회사 반도체 소자의 테스트 패턴
US9325308B2 (en) * 2014-05-30 2016-04-26 Delta Electronics, Inc. Semiconductor device and cascode circuit
CN105470298B (zh) * 2014-09-10 2018-10-02 中国科学院微电子研究所 一种FinFET器件结构及其制造方法
CN105405841A (zh) * 2014-09-10 2016-03-16 中国科学院微电子研究所 一种U型FinFET与非门结构及其制造方法
CN105405884B (zh) * 2014-09-10 2019-01-22 中国科学院微电子研究所 一种FinFET结构及其制造方法
CN105405886B (zh) * 2014-09-10 2018-09-07 中国科学院微电子研究所 一种FinFET结构及其制造方法
CN105470299B (zh) * 2014-09-10 2018-10-02 中国科学院微电子研究所 一种FinFET结构及其制造方法
CN105405885B (zh) * 2014-09-10 2018-09-07 中国科学院微电子研究所 一种cmos结构及其制造方法
US9659929B2 (en) * 2014-10-31 2017-05-23 Infineon Technologies Dresden Gmbh Semiconductor device with enhancement and depletion FinFET cells
US10298186B2 (en) * 2014-11-03 2019-05-21 Qorvo Us, Inc. Diversity receive modules using one or more shared tunable notch filters for transmit blocker rejection
US9190993B1 (en) * 2015-01-08 2015-11-17 United Silicon Carbide, Inc. High voltage switch
JP6639103B2 (ja) 2015-04-15 2020-02-05 株式会社東芝 スイッチングユニット及び電源回路
US9805990B2 (en) * 2015-06-26 2017-10-31 Globalfoundries Inc. FDSOI voltage reference
US9799763B2 (en) * 2015-08-31 2017-10-24 Intersil Americas LLC Method and structure for reducing switching power losses
US9813056B2 (en) * 2015-09-21 2017-11-07 Analog Devices Global Active device divider circuit with adjustable IQ
DE102018214628B4 (de) * 2018-08-29 2020-09-03 Robert Bosch Gmbh Leistungsfeldeffekttransistor
JP7148476B2 (ja) * 2019-10-25 2022-10-05 株式会社東芝 電力切替器、電力整流器及び電力変換器
JP7240349B2 (ja) 2020-03-19 2023-03-15 株式会社東芝 半導体回路及びブリッジ回路
US11728804B1 (en) * 2022-05-05 2023-08-15 National Technology & Engineering Solutions Of Sandia, Llc High voltage switch with cascaded transistor topology

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3100795A1 (de) * 1980-07-09 1982-08-05 Siemens AG, 1000 Berlin und 8000 München Schalter mit in serie geschalteten feldeffekttransistoren
US4367421A (en) * 1980-04-21 1983-01-04 Reliance Electric Company Biasing methods and circuits for series connected transistor switches
US4459498A (en) * 1980-07-09 1984-07-10 Siemens Aktiengesellschaft Switch with series-connected MOS-FETs
DE3335475A1 (de) * 1983-09-30 1985-05-02 ANT Nachrichtentechnik GmbH, 7150 Backnang Schalter mit in serie geschalteten feldeffekttransistoren
US4692643A (en) * 1983-10-28 1987-09-08 Hitachi, Ltd. Semiconductor switching device having plural MOSFET's, GTO's or the like connected in series
US20030168919A1 (en) * 2001-07-23 2003-09-11 Peter Friedrichs Switching device for switching at a high operating voltage

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54152845A (en) 1978-05-24 1979-12-01 Hitachi Ltd High dielectric strength mosfet circuit
US4468686A (en) 1981-11-13 1984-08-28 Intersil, Inc. Field terminating structure
US4487458A (en) 1982-09-28 1984-12-11 Eaton Corporation Bidirectional source to source stacked FET gating circuit
JPS6093820A (ja) 1983-10-28 1985-05-25 Hitachi Ltd スイツチ回路
JPS6098659A (ja) * 1983-11-02 1985-06-01 Hitachi Ltd 直列接続トランジスタを有する半導体集積回路
US4893070A (en) 1989-02-28 1990-01-09 The United States Of America As Represented By The Secretary Of The Air Force Domino effect shunt voltage regulator
US5285369A (en) 1992-09-01 1994-02-08 Power Integrations, Inc. Switched mode power supply integrated circuit with start-up self-biasing
JP3547135B2 (ja) 1993-07-01 2004-07-28 ザ・ユニバーシティ・オブ・クイーンズランド 電界効果トランジスタを用いた保護デバイス
US5557127A (en) * 1995-03-23 1996-09-17 International Rectifier Corporation Termination structure for mosgated device with reduced mask count and process for its manufacture
DE19527486C2 (de) * 1995-07-27 2000-11-16 Texas Instruments Deutschland MOS-Transistor für hohe Leistung
US5880593A (en) 1995-08-30 1999-03-09 Micron Technology, Inc. On-chip substrate regulator test mode
DE19745040C2 (de) 1997-02-10 2003-03-27 Daimler Chrysler Ag Anordnung und Verfahren zum Messen einer Temperatur
DE69938541D1 (de) * 1999-06-03 2008-05-29 St Microelectronics Srl Leistungshalbleiteranordnung mit einer Randabschlussstruktur mit einem Spannungsteiler
JP3688192B2 (ja) * 2000-08-31 2005-08-24 オリジン電気株式会社 スイッチ回路
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
JP3534084B2 (ja) 2001-04-18 2004-06-07 株式会社デンソー 半導体装置およびその製造方法
TW200306062A (en) 2002-03-11 2003-11-01 California Inst Of Techn Multi-cascode transistors
DE10234493B3 (de) 2002-07-29 2004-02-05 Infineon Technologies Ag Anordnung zur Erzeugung eines Spannungssense-Signales in einem Leistungshalbleiterbauelement
JP4265234B2 (ja) * 2003-02-13 2009-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US7646576B2 (en) 2004-11-09 2010-01-12 Bourns, Inc. Apparatus and method for high-voltage transient blocking using low voltage elements
JP4844089B2 (ja) 2005-04-19 2011-12-21 株式会社デンソー 半導体装置
JP4952004B2 (ja) 2006-03-06 2012-06-13 株式会社デンソー 半導体装置
DE102007013848B4 (de) 2007-03-20 2012-08-02 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
JP5216270B2 (ja) 2007-08-03 2013-06-19 株式会社日立メディコ 高電圧スイッチ制御回路とそれを用いたｘ線装置
US8049214B2 (en) 2008-08-08 2011-11-01 Texas Instruments Incorporated Degradation correction for finFET circuits
US8299820B2 (en) 2008-09-30 2012-10-30 Infineon Technologies Austria Ag Circuit including a resistor arrangement for actuation of a transistor
US7825467B2 (en) 2008-09-30 2010-11-02 Infineon Technologies Austria Ag Semiconductor component having a drift zone and a drift control zone
US8022474B2 (en) 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
US8319283B2 (en) * 2009-05-29 2012-11-27 Freescale Semiconductor, Inc. Laterally diffused metal oxide semiconductor (LDMOS) device with multiple gates and doped regions
US8569842B2 (en) * 2011-01-07 2013-10-29 Infineon Technologies Austria Ag Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices
US8455948B2 (en) 2011-01-07 2013-06-04 Infineon Technologies Austria Ag Transistor arrangement with a first transistor and with a plurality of second transistors
JP5290354B2 (ja) 2011-05-06 2013-09-18 シャープ株式会社 半導体装置および電子機器
US8866253B2 (en) * 2012-01-31 2014-10-21 Infineon Technologies Dresden Gmbh Semiconductor arrangement with active drift zone

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4367421A (en) * 1980-04-21 1983-01-04 Reliance Electric Company Biasing methods and circuits for series connected transistor switches
DE3100795A1 (de) * 1980-07-09 1982-08-05 Siemens AG, 1000 Berlin und 8000 München Schalter mit in serie geschalteten feldeffekttransistoren
US4459498A (en) * 1980-07-09 1984-07-10 Siemens Aktiengesellschaft Switch with series-connected MOS-FETs
DE3335475A1 (de) * 1983-09-30 1985-05-02 ANT Nachrichtentechnik GmbH, 7150 Backnang Schalter mit in serie geschalteten feldeffekttransistoren
US4692643A (en) * 1983-10-28 1987-09-08 Hitachi, Ltd. Semiconductor switching device having plural MOSFET's, GTO's or the like connected in series
US20030168919A1 (en) * 2001-07-23 2003-09-11 Peter Friedrichs Switching device for switching at a high operating voltage

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155329A (zh) * 2016-05-23 2019-01-04 通用电气公司 具有优化层的碳化硅金属氧化物半导体（mos）装置中的电场屏蔽
CN109155338A (zh) * 2016-05-23 2019-01-04 通用电气公司 使用主体区扩展的碳化硅金属氧化物半导体（mos）装置单元中的电场屏蔽
CN109155336A (zh) * 2016-05-23 2019-01-04 通用电气公司 碳化硅金属氧化物半导体（mos）器件单元中的电场屏蔽
CN109155337A (zh) * 2016-05-23 2019-01-04 通用电气公司 使用沟道区延伸部在碳化硅金属氧化物半导体（mos）器件单元中的电场屏蔽
CN109155336B (zh) * 2016-05-23 2021-10-29 通用电气公司 碳化硅金属氧化物半导体（mos）器件单元中的电场屏蔽
CN109155329B (zh) * 2016-05-23 2022-01-04 通用电气公司 具有优化层的碳化硅金属氧化物半导体（mos）装置中的电场屏蔽
CN109155337B (zh) * 2016-05-23 2022-05-03 通用电气公司 使用沟道区延伸部在碳化硅金属氧化物半导体（mos）器件单元中的电场屏蔽
CN109155338B (zh) * 2016-05-23 2022-12-13 通用电气公司 使用主体区扩展的碳化硅金属氧化物半导体（mos）装置单元中的电场屏蔽
CN111508953A (zh) * 2019-01-30 2020-08-07 英飞凌科技股份有限公司 晶体管装置以及用于操作晶体管装置的方法
CN113643982A (zh) * 2021-08-12 2021-11-12 深圳市芯电元科技有限公司 一种改善栅极特性的mosfet芯片制造方法

Also Published As

Publication number Publication date
KR20140114411A (ko) 2014-09-26
WO2013113771A1 (en) 2013-08-08
US20130193525A1 (en) 2013-08-01
GB201413011D0 (en) 2014-09-03
US9530764B2 (en) 2016-12-27
GB2512261B (en) 2016-07-06
BR112014018710A2 (zh) 2017-06-20
DE112013000784T5 (de) 2014-12-04
BR112014018710A8 (pt) 2017-07-11
GB2534761B (en) 2016-09-21
GB2512261A (en) 2014-09-24
US20150041915A1 (en) 2015-02-12
US8866253B2 (en) 2014-10-21
JP2016201547A (ja) 2016-12-01
KR101665836B1 (ko) 2016-10-12
JP2015513782A (ja) 2015-05-14
GB2534761A (en) 2016-08-03
DE112013000784B4 (de) 2020-07-02

Similar Documents

Publication Publication Date Title
CN104247015A (zh) 具有有源漂移区带的半导体布置
US8519748B2 (en) Driving circuit for driving transistor based on control current
US8110868B2 (en) Power semiconductor component with a low on-state resistance
US9431382B2 (en) Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices
US9490250B2 (en) Half-bridge circuit with a low-side transistor and a level shifter transistor integrated in a common semiconductor body
US8193570B2 (en) Synchronous buck converter using shielded gate field effect transistors
US11705485B2 (en) LDMOS transistors with breakdown voltage clamps
JP5047653B2 (ja) 半導体装置
CN104106133A (zh) 具有有源漂移区带的半导体布置
US20070262410A1 (en) Semiconductor device and method for manufacturing
US11088275B2 (en) Method for operating a superjunction transistor device
US9064953B2 (en) Semiconductor device including a drift zone and a drift control zone
US20040245597A1 (en) Lateral field-effect-controllable semiconductor component for RF applications
US20140063882A1 (en) Circuit Arrangement with Two Transistor Devices
US11158627B2 (en) Electronic circuit with a transistor device and a clamping circuit
US9400513B2 (en) Cascode circuit
US10566452B2 (en) Semiconductor device and control device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20141224

WD01 Invention patent application deemed withdrawn after publication