JP3547135B2 - 電界効果トランジスタを用いた保護デバイス - Google Patents

Description

発明分野
本発明は、保護デバイスに関する。特に本発明は、所望でない過渡現象の流れ（the flow of undesirable transients）を防止し、また所望でない高電圧あるいは過電流から負荷を絶縁する機能を有する保護デバイスに関する。
発明の背景
本発明のデバイスはヒューズの代替品として使用されてもよい。制御を行うための温度エレメントあるいは磁気エレメントを採用したヒューズは知られている。
本発明の目的は、これらの知られたタイプのヒューズの代わりとして動作し、あるいは過渡現象の流れを抑制するヒューズを提供することである。
発明の開示
１つの態様において、本発明は、電源と負荷の間であるいは回路中において、接続可能な保護デバイスを提供する。上記保護デバイスは、少なくとも２つの、一方はｎチャネルFETで、他方はｐチャネルFETであり、一方のトランジスタのゲート端子が他方のトランジスタのドレイン端子に接続され、ソース端子が互いに接続されたディプレッションモード（depletion mode）の電界効果トランジスタ（FET）を有するユニットからなる。
ディプレッションモード接合電界効果トランジスタ（JFET）、静電誘導型JFETあるいはディプレッションモード金属酸化物半導体電界効果トランジスタ（MOSFET）のような任意の適当なディプレッションモードのトランジスタが本発明のデバイスとして提供されてもよいが、JFETを使用するのが好ましい。
本発明のデバイスはその動作において、ユニポーラあるいはバイポーラのどちらでもよい。ユニポーラ動作が必要な場合においては、デバイスは前述のタイプの１つのユニットのみを有する。デバイスが接続した回路中での電流の流れの方向に依存するため、ｐチャネルあるいはｎチャネルJFETトランジスタのどちらかは、他方のJFETトランジスタよりも電源に近い所にあり、そのドレイン端子は電源に接続されている。
バイポーラ動作に対しては、上記のタイプの２つのユニットが、２つのｎチャネルJFETトランジスタにより分離されたｐチャネルJFETトランジスタと共に、負荷と直列に互いにミラー対称に接続されるのが好ましい。そのような構成に対して、ｎチャネルJFETトランジスタのゲート端子と各ｐチャネルJFETトランジスタのドレイン端子との間に延在するそれぞれのポーリングダイオード（polling diode）を使用することにより、ｎチャネルJFETトランジスタの１つを除いてもよい。このようにして、JFETの数を最小にしてもよい。ダイオードは、ｎチャネルJFETゲートに順方向と逆方向の電流極性に対して適切に接続する。このようにして、JFETの１つを取り除くことにより、デバイスの電導状態抵抗が低減される。バイポーラ保護デバイスを提供する前述のタイプの２つのユニットを使用する代わりに、１つのユニットが使用されてもよく、またブリッジ整流回路に組み込まれてもよい。
必要であれば、より高いブレークダウン性能を達成するために、追加のｎチャネルJFETトランジスタが、ｎチャネルと直列に、また２つのｐチャネルJFETトランジスタの間で、それらのドレイン／ソース経路に接続されてもよい。
図面の説明
特に、本発明の好ましい実施の形態について、以下の図面を参照して説明する：
図１は、本発明の実施の形態に係る最も基礎的な形態の保護デバイスの回路図である；
図２は、本発明のもう１つの実施の形態に係るバイポーラ保護デバイスの回路図である；
図３は、動作する構成要素の数を最小にしたことを除いて図２のデバイスに類似した動作を示すバイポーラ保護デバイスの回路図である；
図４は、図３に示されるデバイスよりも高いブレークダウン性能を有するバイポーラ保護デバイスの回路図である；
図５は、バイポーラ動作に作用される本発明のデバイスのもう１つの実施の形態である；
図６は、ユニポーラ動作に利用される本発明のデバイスの更なる実施の形態である；
図７は、ユニポーラ動作に利用され、図３の実施形態の構成に類似した本発明に係るデバイスの更なる実施の形態である。
発明の詳細な説明
図１に示されるように、電源即ち供給電圧（a source or supply voltage）は、端子１および２間に対して図示された極性で接続される。負荷（図示せず）は回路の端子３および４間に対して接続される。デバイス内の動作する構成要素は、負荷と直列に接続されたユニット５のようになる。ユニット５は２つのディプレッションモード接合電界効果トランジスタ（JFET）６および７からなる。JFET6はｎチャネルデバイスであり、JFET7はｐチャネルデバイスである。JFET6および７は接続されており、ソース端子が互いに接続され、JFET6のドレイン端子がJFET7のゲート端子に接続され、JFET7のドレイン端子がJFET6のゲート端子に接続されている。この回路では、JFETトランジスタが示されているが、任意のディプレッションモード電界効果トランジスタを使用してもよい。例えば、図示されているJFETトランジスタをディプレッションモードMOSFETトランジスタに置き換えてもよい。
図１に示された回路の動作は以下のようになる。図示された極性で端子１および２に接続された供給電圧に対して、図１の保護デバイスは、ユニポーラデバイスであり、また端子１から端子３へ正の電流の流れに対してのみヒューズとして、あるいは、端子１から端子２へ過渡現象の流れを抑制するために動作しうる。JFETトランジスタ６および７の小さな接合抵抗のために、端子３および４間に接続された負荷に対して生ずる大きな電位降下に対し、小さな電位降下が端子１および３で生じる。JFET7に対する電圧降下はJFET6をオフにし、JFET6に対する小さい電圧降下はJFET7をオフにする。しきい値電圧に達するまで、JFET6および７は小さな抵抗として機能する。チャネル間の電位が使用されたJFETトランジスタのピンチオフ電圧特性に依存するため、チャネル間の電位が所定の大きさに達するまで上記状態が保たれ、しきい値電流において、この動作は、両JFETトランジスタが確実に遮断位相（the cut−off phase）にある安定点までアバランシェを起こし、結果として、ユニット５は負荷を電源から絶縁する。しきい値電流を供給する駆動電位を除去することにより、デバイスをトリガされる前の完全な電導状態にリセットする。
図１のデバイスは、端子１から端子３へ流れる正の電流に対するヒューズとしての上記機能を説明している。
図２は、その動作においてバイポーラであるデバイスを示している。図２の動作するヒューズは、端子10および11に印加するバイポーラ電源電圧を有し、また負荷（図示せず）は端子12および13に接続する。ユニット14および15は、過大な正および負のそれぞれの偏位（excursion）に対応して、電源と負荷を絶縁する。ユニット14は、図１のユニット５と同じ構成である。ユニット14は、ｎチャネルJFETトランジスタ16と、ソース端子を互いに接続し、一方のトランジスタのゲート端子を他方のトランジスタのドレイン端子に接続したｐチャネルJFETトランジスタ17とを有する。ユニット14は、その動作において正の偏位を制限する機能において、図１のユニット５に類似する。ユニット15は、一方のトランジスタのゲートが他方のドレインに接続し、ソース端子が互いに接続したｐチャネルJFETトランジスタ18およびｎチャネルJFETトランジスタ19からなる。ユニット15は、電源から負荷への電流の負の偏位を制限するために反応する点を除いて、ユニット14と同様に動作する。図２において、ユニット14は負荷と直列に接続され、電源端子10に対しより近くにあるが、ユニット15を負荷に直列にし、ユニット14よりも端子10により近くなるように、ユニット14および15を置き換えた相対的位置でも、回路は同様に機能する。
図３で示されるデバイスは、図２のバイポーラ保護デバイスにおいて使用されている、動作するJFETトランジスタの数を最小にすることにより実現される。前述の方法で置き換えられた図２のユニット14および15に対して、ｎチャネルFETトランジスタ16および19は隣接しており、結果として、これらJFETトランジスタの１つを、取り除いてもよい。このようにして、図３の構成が得られる。図３のユニット20は中央に位置したｎチャネルJFETトランジスタ21を備える。供給電位即ち電源は、端子22および23の間に接続し、負荷（図示せず）は端子24、25間に接続される。ユニット20はまた、２つのダイオード28および29と同様に、２つのｐチャネルJFETトランジスタ26および27を備える。JFETトランジスタ26は、そのゲート端子をJFETトランジスタ27のソース端子に接続し、そのドレイン端子を端子22に接続している。JFETトランジスタ27のドレイン端子は、負荷端子24に接続し、そのトランジスタのゲート端子はJFETトランジスタ26のソース端子に接続している。ダイオード28および29はJFETトランジスタ21の所望のポーリング（poling）を与える。
図３のデバイスは以下のように動作する。端子22から端子24への正の電流の流れに対して、ダイオード28、29、26A、26B、27Aは、トランジスタ21のゲートをトランジスタ27のドレインに、トランジスタ27のゲートをトランジスタ26のソースに、FET26のドレイン端子をFET26のゲート端子に、効果的に接続するように切り換える。これにより、ユニット14（図２）と同じ電気的機能を持つ回路が生じる。端子22から端子24への負の電流の流れ（negative current flowing）に対して、ダイオード28、29、26A、26B、27Aは、トランジスタ21のゲートをトランジスタ26のドレインに、トランジスタ26のゲートをトランジスタ27のソースに、FET27のドレイン端子をFET27のゲート端子に、効果的に接続するように切り換える。これにより、ユニット15（図２）と同じ電気的機能を持つ回路が生じる。ダイオード26Bは、トランジスタ26および27のドレインおよびゲート端子間に接続され、各トランジスタ26、27のドレインからゲートへの正の電流の流れを保証する。これにより、デバイスは電流反転後リセットする。ダイオード26Bは整流ダイオードである。
図２の実施形態は、またｐチャネルJFETの１つを取り除くことにより縮小されてもよく、それにより、図７で示されるデバイスが得られる。図７において、３つのJFET40、41、42の全ての電導チャネルは連続している。ダイオード43、44および45、46は、トランジスタの適当なバイアスおよびポーリングに対して必要となる。
図３のデバイスは、商業的に利用できるディプレッションモードのJFETトランジスタが相対的に低いブレークダウン強度を持つという点において制限がある。この特性は、低い電圧ブロック動作（blocking oprerations）に対する図３のデバイスの基礎的な実行を制限する。
図４の保護デバイスは図３のデバイスの低いブレークダウン強度の制限を解決するものである。図４において、電源電位が端子30および31に印加され、負荷が端子32および33に接続している。ｐチャネルJFETトランジスタ34は、ドレイン端子が端子30に接続される。ｐチャネルJFETトランジスタ35は、ドレイン端子が端子32に接続されている。複数のｎチャネルJFETトランジスタ36A、36B、36C、36D、36Eは図示されたようにはしご網状に配置されてもよい。ＮチャネルJFETトランジスタ36は、図３のJFET21と同様に機能する。ダイオード37からなるダイオード網は、ｎチャネルFETトランジスタ36A、36B、36C、36D、36Eのゲート端子が、正負の電流の動作に対して適当にバイアスされることを保証するために提供される。整流ダイオード38は、各トランジスタ34、35と接続され、また、図３のダイオード26Bと同様の機能を有する。破線Ａ内の構成要素をブロックとして考てもよく、もし、より高いブレークダウン保護が必要であれば、これを実現するために、JFET36Aおよび36Eと直列に、ブロックのようなものをさらに備えてもよい。もしブロックＡを取り除いた場合、残りの回路は、追加のダイオードが存在するという点以外において、図２の回路と類似となる。
図５は別の方法の回路図を示し、そこでは、本発明に係るバイポーラ保護デバイスを実現するために図１の基礎ユニット５が使用されてもよい。図５において、ユニット50は、それぞれｎおよびｐチャネルJFETであるJFET51、52からなる。上記ユニットは、図１のユニット５と全く同様に機能する。ダイオード53、54、55、56からなるダイオードブリッジは電源と負荷に直列に接続されている。ユニット50は、接合点57、58間に接続され、また、ダイオードは、正の電流がユニット50の中を常時同じ方向に流れることを保証する。ユニット50が電導性のとき、電流は電源と負荷間を流れてもよい。ユニット50が非電導性のとき、電流は流れない。
図５に示されたようなデバイスは電源電圧が、回路中の２つのダイオードの接合電圧降下よりも大きい時にのみ使用されるであろう。
図６は、図１のユニット５と同一のユニット60を備えるデバイスを示す。ユニット60は、その電導チャネルが、図のように接続されたｎチャネルJFET62の電導チャネルと直列なｐチャネルJFET61を備える。JFET63は、高いブレークダウン電圧のｎチャネルJFETであり、そのようなJFETは、典型的な低いブレークダウン電圧のJFET61、62よりも高価である。JFET61、62を、JFET63およびユニットとして構成されたそれら２つのJFETと同じブレークダウン電圧特性を有する１つのｐチャネルJFETにより置き換えられてもよいが、図６に示されている回路は、より経済的である。図６の回路は、ユニポーラである。必要ならば、高電圧保護回路を実現するために、ユニット60および直列に接続されたJFET63が、図５の回路においてユニット50の代わりに使用されてもよい。

Claims (18)

1. 電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであって、
   第1pチャネルFETと、
   第2pチャネルFETと、
   上記ｐチャネルFETの電導チャネルの間に直列に電導チャネルを有するｎチャネルFETと、
   上記ｎチャネルFETのゲート端子と上記各ｐチャネルFETの間に接続し、陽極をｎチャネルFETのゲート端子に接続し、陰極を上記各ｐチャネルFETのドレインに接続したそれぞれのダイオードと、
   上記第2pチャネルFETのソースと第1pチャネルFETのゲート間、及び上記第1pチャネルFETのソースおよび第2pチャネルFETのゲート間に接続したそれぞれのダイオードとを備え、
   上記FETはディプレッションモードFETであり、上記デバイスが、上記FETの電導チャネルに少なくとも所定の大きさのしきい値電圧が加わった時に、効果的な開回路を与えることを特徴とする絶縁デバイス。
2. 請求項１に記載のデバイスにおいて、上記ダイオードは直接に接続されている絶縁デバイス。
3. 請求項２に記載のデバイスにおいて、上記各ｐチャネルFETのドレインとゲート端子間に直接に接続したそれぞれのダイオードを備える絶縁デバイス。
4. 電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであって、第1nチャネルFETと、
   第2nチャネルFETと、
   上記ｎチャネルFETの電導チャネルの間に直列に電導チャネルを有するｐチャネルFETと、
   上記ｐチャネルFETのゲート端子と上記各ｎチャネルFETの間に接続し、陰極をｐチャネルFETのゲート端子に接続し、陽極を上記各ｎチャネルFETのドレイン端子に接続したそれぞれのダイオードと、
   上記第2nチャネルFETのソースと上記第1nチャネルFETのゲート間、及び、上記第1nチャネルFETのソースと上記第2nチャネルFETのゲート間に接続したそれぞれのダイオードとを備え、
   上記FETはディプレッションモードFETであることを特徴とする絶縁デバイス。
5. 請求項４に記載のデバイスにおいて、上記ダイオードは直接に接続されている絶縁デバイス。
6. 請求項４に記載のデバイスにおいて、上記各ｎチャネルFETのドレインおよびゲート間に直接に接続したそれぞれのダイオードを備える絶縁デバイス。
7. 電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであって、
   ｐチャネルFETとその後段にあるｎチャネルFETとからなり、それらの電導チャネルは直列であり、上記ｐチャネルFETのゲート端子が上記ｎチャネルFETのドレイン端子に接続し、上記FETのソース端子が互いに接続した、前段ユニットと、
   ミラー対称であること以外は前段ユニットと同じ構成の後段ユニットであり、ｐチャネルFETとｎチャネルFETとを有し、それらの電導チャネルが負荷と接続可能な後段ユニットの上記ｐチャネルFETと直列である、後段ユニットと、
   上記デバイスのブレークダウン性能を増大するために、上記前段ユニットと上記後段ユニットとの間に直列に配置された少なくとも１つの回路ブロックとを備え、
   上記デバイスは、上記FETの電導チャネルに少なくとも所定の大きさのしきい値電圧が加わった時に効果的な開回路を与えることを特徴とする保護デバイス。
8. 請求項７に記載のデバイスであって、上記回路ブロックは、電導チャネルが直列である３つのｐチャネルFETトランジスタ、および、上記回路ブロックの各ｎチャネルFETのゲート端子と、隣接する上記ブロックのｎチャネルFETと、上記前段と上記後段ユニットの隣接するFETにゲート端子を接続する上記回路ブロックの２つのFETとの間に接続するそれぞれの転流ダイオードを備える絶縁デバイス。
9. 請求項８に記載のデバイスにおいて、前段および後段ユニットそれぞれのｐチャネルFETのゲートは、上記前段および上記後段ユニットそれぞれのｎチャネルFETのドレイン端子にダイオードを介して接続される絶縁デバイス。
10. 請求項９に記載のデバイスにおいて、上記前段および上記後段ユニットの上記各ｐチャネルFETのゲートとドレイン端子間に接続したそれぞれのダイオードを備える絶縁デバイス。
11. 請求項９に記載のデバイスにおいて、上記ダイオードの全ては直接に接続されている絶縁デバイス。
12. 電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであって、
    ｎチャネルFETと、その後段にあるｐチャネルFETとからなり、それらの電導チャネルは直列であり、上記ｎチャネルFETのゲート端子が上記ｐチャネルFETのドレイン端子に接続し、上記FETのソース端子が互いに接続した、前段ユニットと、
    ミラー対称であること以外は前段ユニットと同じ構成の後段ユニットであり、ｎチャネルFETとｐチャネルFETとを有し、それらの電導チャネルが上記負荷と接続可能な上記後段ユニットの上記ｎチャネルFETと直列である、後段ユニットと、
    上記デバイスとブレークダウン性能を増大するために、上記前段および後段ユニットの間に直列に配置された少なくとも１つの回路ブロックとを備え、
    上記FETはディプレッションモードFETであり、上記デバイスは、上記FETの電導チャネルに少なくとも所定の大きさのしきい値電圧が加わった時に、効果的な開回路を与えることを特徴とする絶縁デバイス。
13. 請求項12に記載のデバイスであって、上記回路ブロックは、電導チャネルが直列となる３つのｐチャネルFETトランジスタ、および、上記回路ブロックの各FETのゲート端子と、上記ブロックの隣接するFETと、上記前段と上記後段ユニットの隣接するFETにゲート端子を接続する、上記回路ブロックの２つのFETとの間に接続する、それぞれの転流ダイオードを備える絶縁デバイス。
14. 請求項13に記載のデバイスにおいて、上記前段および上記後段ユニットの上記各ｎチャネルFETのゲートとドレイン端子間に接続されるそれぞれのダイオードを備える絶縁デバイス。
15. 請求項14に記載のデバイスにおいて、上記FETがJFETである絶縁デバイス。
16. 請求項14に記載のデバイスにおいて、上記FETがMOSFETである絶縁デバイス。
17. 請求項14に記載のデバイスにおいて、上記FETが静電誘導FETである絶縁デバイス。
18. 電源と負荷との間又は回路の中で接続可能な絶縁デバイスであって、
    第1FETと、
    第2FETと、
    電導チャネルが第1FET及び第2FETのそれぞれの電導チャネルの間で直列となる第3FETと、
    上記第3FETのゲートと、上記第１及び第2FETのそれぞれとの間に接続したそれぞれのダイオードとを備え、
    上記第1FETのゲートは上記第2FETのソースに接続され、上記第2FETのゲートは上記第1FETのソースに接続される絶縁デバイス。

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