JPH0353613A - 過電流保護回路と半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）産業上の利用分野 本発明は、負荷である回路を過電流から保護するように
したデプレッション形電界効果半導体による過電流保護
回路および半導体装置に関するものである。

（２）従来の技術 負荷に直列に接続して過電流から負荷を保護する装置と
して、ヒューズやブレーカー、また、トランジスターや
サイリスター等の保護回路が使用されている。ヒューズ
は、過電流が流れると溶断するため、そのたびに、交換
しなければならない。

ブレーカーは、遮断速度が遅いため、速動性を必要とす
る回路には使用できない。トランジスターやサイリスタ
ー等の保護回路は、負荷に直列に接続するだけではなく
、この保護回路を動かすための別電源が必要である。ま
た、別電源を必要としない場合は、この保護回路を定電
圧回路や定電流回路と同じように、負荷に並列に接続し
なければならない。これらのために、この保護回路は、
ヒューズやブレーカーのように、必要なところに簡単に
、負荷と直列に取り付けることができない。

（３）発明の目的 本発明は、ヒューズやブレーカーのように、必要なとこ
ろに簡単に負荷と直列に取り付けることができ、過電流
が流れるたびに交換する必要かなく、遮断特性を負荷に
あわせて、速動形にも、遅延形にもできる別電源を必要
としないデプレッション形電界効果半導体による過電流
保護回路と、その半導体装置を提供する。

（４）発明の概要 本発明は、デプレッション形（接合形、絶縁ゲート形と
も）電界効果半導体による過電流保護回路で、Ｐ型デプ
レッション形電界効果半導体（以下Ｐ型ＤＦＥＴと略す
）のソースと、第ｌのＮ型デプレッション形電界効果半
導体（以下Ｎ型ＤＦＥＴと略す）のソースとを接続し、
Ｐ型ＤＦＥＴのゲートは、抵抗を通じて第ｌのＮ型ＤＦ
ＥＴのドレインに、そして、第ｌのＮ型ＤＦＥＴのゲー
トは、Ｐ型ＤＦＥＴのドレインに接続する。第ｌのＮ型
ＤＦＥＴとは別の第２のＮ型ＤＦＥＴのソースを、第ｌ
のＮ型ＤＦＥＴのドレインに接続する。第２のＮ型ＤＦ
ＥＴのゲートを、第１のＮ型ＤＦＥＴのゲートに接続す
る。第ｌのＮ型ＤＦＥＴのゲートとドレインの間に、そ
して、Ｐ型ＤＦＥＴのゲートとドレインの間に、特許１
１ｉ１（平或元羊７月１４日提出）の『過電流保護回路
と半導体装置」の１実施例の過電流保護回路を、それぞ
れに接続して、電圧スイッチとしての、はたらきをさせ
る。この接続した過電流保護回路は、この過電流保護回
路の両端にかかる電圧が、ある値以下では、導通状態で
あるが、ある値以上になると、不導通状態になる。この
ために、この接続した過電流保護回路は、電圧スイッチ
としてのはたらきをする。以下では、この接続した過電
流保護回路を、電圧スイ７チの名称で説明する。第ｌの
Ｎ型ＤＦＥＴのゲートは、第１の電圧スイッチによって
第■のＮ型ＤＦＥＴのドレインに接続し、抵抗によって
Ｐ型ＤＦＥＴのドレインに、接続されている。

この第１の電圧スイッチが、導通状熊の時は、第ｌのＮ
型ＤＦＥＴのゲートは、第１のＮ型ＤＦＥＴのドレイン
に接続された状態になっている。第１の電圧スイッチが
、導通状態から不導通状態に変わる電圧を、第ｌのＮ型
ＤＦＥＴのピンチオ７電圧より大きく設定すると、第１
のＮ型ＤＦＥＴのドレインとソース間にかかる電圧が大
きくなっても、第ｌのＮ型ＤＦＥＴのゲートは、第Ｉの
Ｎ型ＤＦＥＴのドレインに接続された状態のために、第
ｌのＮ型ＤＦＥＴはピンチオフせず、飽和することなく
大きな電流を流すことができる。また、Ｐ型ＤＦＥＴの
ゲートは、第２の電圧スイッチによって、Ｐ型ＤＦＥＴ
のドレインに接続し、そして、抵抗によって第１のＮ型
ＤＦＥＴのドレインに接続されている。このために、第
ｌのＮ型ＤＦＥＴと同様に、第２の電圧スイッチが導通
状態の時、大きな電流を流すことができる。そして、第
１の電圧スイッチの両端にかかる電圧が太きくなって、
第ｌの電圧スイッチが、不導通状態になると、第ｌのＮ
型ＤＦＥＴのゲートの接続は、第１のＮ型ＤＦＥＴのド
レインから、Ｐ型ＤＦＥＴのドレインに切り換えられた
ことになる。ゲートの接続が切り換えられた時、Ｐ型Ｄ
ＦＥＴのソースとドレイン間の電位差が、第１のＮ型Ｄ
ＦＥＴのビンチオフ電圧より大きいと、第１のＮ型ＤＦ
ＥＴのゲート電圧は、第ｌのＮ型ＤＦＥＴのピンチオ７
電圧より大きくなり、第ｌのＮ型ＤＦＥＴは、遮断する
。Ｐ型ＤＦＥＴのソースとドレイン間の電位差が、第ｌ
のＮ型ＤＦＥＴのピンチオ７電圧より小さい時は、第ｌ
のＮ型ＤＦＥＴは、そのゲート電圧で電流をおさえこみ
、そして、Ｐ型ＤＦＥＴの電位差が、第ｌのＮ型ＤＦＥ
Ｔのピンチオフ電圧の大きさ以上になると、遮断する。

同様に、第２の電圧スイッチが、不導通状態になると、
Ｐ型ＤＦＥＴは、遮断する。第ｌのＮ型ＤＦＥＴとＰ型
ＤＦＥＴのゲートの接続が切り換えられた後は、第ｌの
Ｎ型ＤＦＥＴとＰ型ＤＦＥＴとが、相補的に作用しあっ
て、それぞれが遮断する。そして、第ｌのＮ型ＤＦＥＴ
のドレインと、Ｐ型ＤＦＥＴのドレインとの間の電位差
が、第２のＮ型ＤＦＥＴのピンチオフ電圧以上になると
、第２のＮ型ＤＦＥＴも遮断する。

第ｌの、第２の電圧スイッチに含まれているコンデンサ
ーによる、それぞれの電圧スイッチの遅延性により、第
ｌのＮ型ＤＦＥＴも、Ｐ型ＤＦＥＴも、遅延性をもって
過電流を遮断する回路で、第２のＮ型ＤＦＥＴのドレイ
ンをプラス側、Ｐ型ＤＦＥＴのドレインをマイナス側と
して、負荷に直列に接統することによって、負荷を過電
流から保護する過電流保護回路と、その半導体装置であ
る。

（５）発明の実施例 本発明を実施例により、詳細に説明する。接合形電界効
果半導体による保護回路の１実施例を、第ｌ図により説
明する。第ｌのＮ型接合形電界効果半導体（以下Ｎ型Ｊ
　ＦＥＴと略す）ｌのソースと、Ｐ型接合形電界効果半
導体（以下Ｐ型ＪＦＥＴと略す）２のソースとを、接続
する。第１のＮ型ＪＦＥＴＩのドレインは、第２のＮ型
ＪＦＥＴ３のソースと接続する。（４）『発明の概要』
で述べたように、第１の電圧スイッチによって、第ｌの
Ｎ型ＪＦＥＴＩのゲートは、第ｌのＮ型ＪＦＥＴｌのド
レインに接続され、また、抵抗１２によって、Ｐ型ＪＦ
ＥＴ２のドレインにも、接続されている。Ｐ型ＪＦＥＴ
２のゲートは、第２の電圧スイッチによってＰ型ＪＦＥ
Ｔ２のドレインに接続され、また、抵抗１３によって　
第ｌのＮ型ＪＦＥＴ１のドレインにも、接続されている
。第２のＮ型ＪＦＥＴ３のゲートは、第ｌのＮ型ＪＦＥ
ＴＩのゲートに接続されている。第１図では、電圧スイ
ッチも、接合形電界効果半導体で構或している。

電圧スイッチの回路を説明する。Ｎ型ＪＦＥＴ４のソー
スと、Ｐ型ＪＦＥＴ５のソースとを接続する。Ｎ型ＪＦ
ＥＴ４のゲートは、Ｐ型ＪＦＥＴ５のドレインに接続す
る。抵抗を入れて接続してもよい。Ｐ型ＪＦＥＴ５のゲ
ートは、抵抗６によって、Ｎ型Ｊ’ＦＥＴ４のドレイン
に接続し、コンデンサー７によって、Ｐ型ＪＦＥＴ５の
ドレインに接続する。そして、Ｎ型ＪＦＥＴ４のドレイ
ンは、第１のＮ型ＪＦＥＴＩのドレインに接続し、Ｐ型
ＪＦＥＴ５のドレインは、第ｌのＮ型ＪＦＥＴｌのゲー
トに接続する。第２の電圧スイッチも、第１の電圧スイ
ッチと同様の構戒である。第２の電圧スイッチは、第ｌ
の電圧スイッチとは、異なる構成でもよい。そして、第
２の電圧スイッチのＮ型ＪＦＥＴ８のドレインは、Ｐ型
ＪＦＥＴ２のゲートに接続し、Ｐ型ＪＦＥＴ９のドレイ
ンは、Ｐ型ＪＦＥＴ２のドレインに接続する。

第２のＮ型ＪＦＥＴ３のドレインをプラス側とし、Ｐ型
Ｊ　ＦＥＴ２のドレインをマイナス側として、負荷回路
に接続する。

最初に、電圧スイッチのはたらきについて説明する。い
ま、第ｌの電圧スイッチのＮ型ＪＦＥＴ４のドレインと
Ｐ型ＪＦＥＴ５のドレインとの間（以下Ｂ−Ｅ間と略す
）に小さいある電圧がかかって、電流が流れているとす
る。このＢ−Ｃ間の電圧が大きくなって、Ｐ型ＪＦＥＴ
５のソースとドレイン間の電位差（電圧降下）か、Ｎ型
ＪＦＥＴ４のピンチオフ電圧の大きさに達して、また、
Ｎ型ＪＦＥＴ４のドレインとソース間の電位差が、Ｐ型
ＪＦＥＴ５のピンチオ７電圧に達すると、Ｎ型ＪＦＥＴ
４とＰ型ＪＦＥＴ５は、相補的に作用しあって、それぞ
れが遮断する。このことにより、Ｎ型ＪＦＥＴ４とＰ型
ＪＦＥＴ５は、Ｂ−Ｅ間にかかる電圧が、ある値以下の
時は、導通し、ある値以上の時は、不導通になる電圧ス
イッチのはたらきをする。故に、電圧スイッチの名称に
している。

第７図は、第ｌのＮ型ＪＦＥＴＩの基本的な電圧一電流
特性を示す。第ｌのＮ型ＪＦＥＴＩのソースとドレイン
間（以下Ｃ−Ｂ間と略す）の電圧ｖｃＢを横軸に、電流
Ｉを縦軸に示す。（ア）は、第１のＮ型ＪＦＥＴＩのゲ
ートが、第ｉのＮ型ＪＦＥＴＩのドレインに接続されて
いる時の特性である。（イ）は、第ｌのＮ型ＪＦＥＴＩ
のゲートが、第ｌのＮ型ＪＦＥＴＩのソースに接続され
ている時の特性である。ゲートが、ドレインに接続され
ている時、第ｌのＮ型ＪＦＥＴＩは、電圧Ｖｃ８がビン
チオフ電圧をこえて、Ｖ　Ｃ！，＝　Ｖ　１になっても
、飽和せず、大きな電流Ｉ１を流すことができる。そし
て、ゲートがソースに接続されている時は、第ｌのＮ型
ＪＦＥＴｌは、電圧Ｖｅｉｌがビンチオフ電圧をこえ、
Ｖ　ｅＢ　＝　Ｖ　Ｉになっても、飽和電流■，しか流
れない。従って、ある電圧（Ｖｃｓ一ｖ　＋　）におい
て、ゲートの接続をドレインからソースに切り換えると
、第１のＮ型ＪＦＥＴＩは、電流■をＩ１からＩ，にお
さえることができる。このことは、一般的にどのデプレ
ッション形電界効果半導体においても言えることである
。

第２のＮ型ＪＦＥＴ３のドレインとＰ型ＪＦＥＴ２のド
レイン間（以下Ａ−Ｄ間と略す）に、小さいある電圧が
かかって、電流Ｉが流れているとする。絶対値において
、第１のＮ型ＪＦＥＴＩのピンチオフ電圧より大きい電
圧で、第１の電圧スイッチが、導通状態から不導通状態
に切り換わるように、第１の電圧スイッチを設定する。

第１のＮ型ＪＦＥＴＩのゲートは、第１の電圧スイッチ
ニヨって、第１のＮ型ＪＦＥＴＩのドレインに接続され
、そして、抵抗Ｉ２によって、Ｐ型ＪＦＥＴ２のドレイ
ンに接続されているので、第７図と直接同じではないが
、基本的に同じように、Ａ−Ｄ間の電圧が大きくむって
、第１の電圧スイッチが導通状態から不導通状態に切り
換わるまでは、第１のＮ型Ｊ　ＦＥＴ　ｌは、大きい電
流■１′を流すことができる。Ａ−Ｄ間の電圧がさらに
大きくなって、第１の電圧スイッチが、導通状態から不
導通状態に切り換わると、第ｌのＮ型ＪＦＥＴＩは、電
流を大きい電流１．１から小さい電流■，′におさえる
。Ｐ型ＪＦＥＴ２のゲートは、第２の電圧スイッチによ
ってＰ型ＪＦＥ７２のドレインに接続され、抵抗ｌ３に
よって第ｌのＮ型ＪＦＥＴＩのドレインに接続されてい
る。そして、絶対値におレ゛て、Ｐ型ＪＦＥＴ２のビン
チオ７電圧より大きい電圧で、第２の電圧スイッチが、
導通状態から不導通状態に切り換わるように、第２の電
圧スイッチを設定すると、第ｌのＮ型ＪＦＥＴＩと同様
に、Ｐ型ＪＦＥＴ２は、第２の電圧スイッチが、導通状
態の時、大きい電流Ｉ，”を流し、不導通状態になると
、電流■，”を小さい電流■２”におさえる。

第ｌのＮ型ＪＦＥＴとＰ型ＪＦＥＴは、直列に接続され
ているので、 Ｔ，＝１．　　　．Ｉ　２’＝Ｉ． である。そして、第１と第２のそれぞれの電圧スイッチ
が、不導通状態になった時、Ｐ型ＪＦＥＴ２のソースと
ドレイン間（Ｃ−Ｄ間）の電位差が、第ｌのＮ型ＪＦＥ
ＴＩのピンチオフ電圧より大きく、第１のＮ型ＪＦＥＴ
Ｉのドレインとソース間（Ｂ−Ｃ間）の電位差が、Ｐ型
ＪＦＥＴ２のピンチオ７電圧より大きければ、第１のＮ
型ＪＦＥＴｌと、Ｐ型ＪＦＥＴ２は、相補的に作用しあ
ってともに遮断する。この時の、電圧一電流特性（遮断
特性）を、第８図に示す。Ａ−Ｄ間の電圧ｖＡｌ）を横
軸に、電流Ｉを縦軸にとる。電圧ＶＡＤがＶ２になるま
では、電流Ｉは、電流■３までほぼ直線的に大きくなり
、電圧ＶＡ＋）がＶ２に達すると、電流■はゼロになる
。Ｐ型ＪＦＥＴ２のソースとドレイン間（Ｃ−Ｄ間）の
電位差が、第１のＮ型ＪＦＥＴＩのピンチオフ電圧より
小さいか、第ｌのＮ型ＪＦＥＴＩのドレインとソース間
（Ｂ−Ｃ間）電位差が、Ｐ型ＪＦ−ＥＴ２のピンチオフ
電圧より小さければ、第ｌのＮ型ＪＦＥＴＩとＰ型ＪＦ
ＥＴ２は、電流工，′を電流■２′におさえ、その後、
それぞれの半導体における電位差が、反対側の半導体の
ピンチオフ電圧に達すると、相補的に作用しあって、第
ｌのＮ型ＪＦＥＴｌとＰ型ＪＦＥＴ２は遮断する。

過電流保護回路には、負荷回路の電源投入時の突入電流
や、許容される異常電流は、流すだけの遅延性が必要で
ある。第１の電圧スイッチには、抵抗６とコンデンサー
７による遅延性があり、第２の電圧スイッチには、抵抗
１０とコンデンサー１１による遅延性がある。そのため
に、第１のＮ型ＪＦＥＴ．１も、Ｐ型ＪＦＥＴ２も遅延
性をもち、この過電流保護回路は遅延性をもつことにな
る。電圧スイッチの抵抗とコンデンサーの時定数を調整
すれば、突入電流や許容される異常電流に、過電流保護
回路の遅延性を合わすことができる。

第ｌのＮ型ＪＦＥＴＩとＰ型ＪＦＥＴ２とで異常電流を
遮断すると、その後すぐに、負荷回路の電源電圧が、第
ｌのＮ型ＪＦＥＴＩとＰ型ＪＦＥＴ２にかかってくるが
、第ｌのＮ型ＪＦＥＴＩのドレインとＰ型ＪＦＥＴ２の
ドレインとの間（Ｂ一Ｄ間）の電位差が、第２のＮ型Ｊ
ＦＥＴ３のピンチオフ電圧に達すると、第２のＮ型ＪＦ
ＥＴ３は遮断して、大きな電源電圧が第ｌのＮ型ＪＦＥ
ＴｌとＰ型ＪＦＥＴ２にかかるのを、防ぐはたらきをす
る。

また、電圧スイッチの抵抗とコンデンサーによる時定数
以内で、異常電流が大きく、Ｂ−Ｄ間の電位差がある値
以上になる時、第２のＮ型ＪＦＥＴ３のゲート電圧も大
きくなり、この第２のＮ型ＪＦＥＴ３は飽和して、その
異常電流を飽和電流の大きさにおさえる。従って、第２
のＮ型ＪＦＥＴ３は、異常電流が流れている時（遮断中
）に、第ｌのＮ型ＪＦＥＴＩとＰ型ＪＦＥＴ２に、大き
な異常電流が流れ、大きな異常電圧がかかることを防ぐ
はたらきもをする。

第１のＮ型ＪＦＥＴＩとＰ型ＪＦＥＴ２と第２のＮ型Ｊ
ＦＥＴ３とを、それぞれデプレッション形絶縁ゲート形
電界効果半導体に、置き換えることもできる。

別の接合形電界効果半導体による保護回路のｌ実施例を
第２図により説明する。

第ｌのＮ型ＪＦＥＴ１４のソースとＰ型ＪＦＥＴ１５の
ソースとを接続する。第１のＮ型ＪＦＥＴ１４のゲート
は、Ｎ型ＪＦＥＴｌ７とＰ型ＪＦＥＴ１８とによる電圧
スイッチによって、第１のＮ型ＪＦＥＴ１４のドレイン
に接続し、抵抗２ｌを通じて、Ｐ型ＪＦＥＴ１５のドレ
インに接続する。第２のＮ型ＪＦＥＴ１６のソースは、
第ｌのＮ型ＪＦＥＴ１４のドレインに接続し、第２のＮ
型ＪＦＥＴ１６のゲートは、第１のＮ型ＪＦＥＴ１４の
ゲートに接続する。

Ｐ型ＪＦＥＴ１５のゲートは、抵抗２２を通じて、又は
、直接に、第ｌのＮ型ＪＦＥＴ１４のドレインに接続す
る。第ｌのＮ型ＪＦＥ７１４のピンチオ７電圧より大き
い電圧で、導通状態から不導通状態に変わるように、電
圧スイッチを設定する。そして、電圧スイッチが、導通
状態から不導通状態に変わる電圧（以下電圧Ｖ３と略す
）より、Ｐ型ＪＦＥＴのビンチオ７電圧を大きく設定す
る。この実施例（第２図）の電圧一電流特性（遮断特性
）を、第９図に示す。第２のＮ型ＪＦＥＴ１６のドレイ
ンとＰ型ＪＦＥＴ１５のドレインとの間（Ｇ−Ｈ間）に
かかる電圧（以下電圧ＶＣ．Ｈと略す）を横軸に、電流
Ｉを縦軸にする。電圧スイッチが導通状態で、電圧ｖｃ
Ｍが、少しずつ大きくなり、電圧ｖ３に達するまでは、
電流Ｉはほぼ直線的に大きくなり■，に近づく、そして
、電圧Ｖ。Ｈが電圧Ｖ３に達して、電圧スイッチが、不
導通状態になると、電流■は、電流Ｉ，から、第ｌのＮ
型ＪＦＥＴ１４の飽和電流■，に減少する。その後、第
ｌのＮ型ＪＦＥＴ１４のドレインとソース間における電
位差が、Ｐ型ＪＦＥＴ１５のピンチオ７電圧に達するま
では、電流■は流れ、第ｌのＮ型ＪＦＥＴ１４における
電位差が、Ｐ型ＪＦＥＴ１５のピンチオフ．電圧に達す
ると、Ｐ型ＪＦＥＴ１５は遮断し、第ｌのＮ型ＪＦＥＴ
１４も遮断して、電流■は、遮断される。電圧スイッチ
は、抵抗１９とコンデンサー２０による遅延性をもち、
それにより、この過電流保護回路も遅延性をもつ。

第１のＮ型ＪＦＥＴ１４のドレインとＰ型ＪＦＥＴ１５
のドレインとの間の電位差が、第２のＮ型ＪＦＥＴ１６
のビンチオフ電圧に達すると、第２のＮ型ＪＦＥＴ］６
も遮断する。

そして、第２のＮ型ＪＦＥＴ１６は、遮断中、あるいは
、遮断後に第１のＮ型ＪＦＥＴ１４とＰ型ＪＦＥＴ１５
に、大きな異常電圧がかかるのを防ぐはたらきをする。

第１のＮ型ＪＦＥＴＩ４とＰ型ＪＦＥＴ１５のそれぞれ
の半導体特性（ビンチオフ電圧、コンダクタンス等）を
変えることによって、電圧スイッチが導通状態から不導
通状態に変わった後の、電流Ｉの減少のしかたを変える
ことかできる。

第２のＮ型ＪＦＥＴ１６のドレインをプラス側として、
Ｐ型ＪＦＥＴ１５のドレイン．をマイナス側として、負
荷に直列に接続する。

第２のＮ型ＪＦＥＴ１６と同じはたらきをする第２のＰ
型ＪＦＥＴのソースを、第１のＰ型ＪＦＥＴ１５のドレ
インに接続し、第２のＰ型ＪＦＥＴのゲートを第ｌのＮ
型ＪＦＥＴ１４のドレインに接続して、第２のＮ型ＪＦ
ＥＴ１６を第２のＰ型ＪＦＥＴに置き換えることかでき
る。

電圧スイッチは、Ｐ型ＪＦＥＴ１５のゲートとドレイン
との間に、接続することもできる。

また、別の接合形電界効果半導体による過電流保護回路
を、第３図により説明する。

第ｌのＮ型ＪＦＥＴ２３のドレインと、第２のＮ型ＪＦ
ＥＴ２４のソースとを接続する。Ｎ型ＪＦＥＴ２５とＰ
型ＪＦＥＴ２６による電圧スイッチによって、第ｌのＮ
型ＪＦＥＴ２３のゲートは、第ｌのＮ型ＪＦＥＴ２３の
ドレインに接続し、抵抗２９によって、第１のＮ型ＪＦ
ＥＴ２３のソースに接続している。この回路の電圧一電
流特性を、第１０図に示す。

この回路は、第２図の過電流保護回路から、Ｐ型ＪＦＥ
Ｔ１５と抵抗２２を取り除いた過電流保護回路である。

第２のＮ型ＪＦＥＴ２４のドレインと第１のＮ型ＪＦＥ
Ｔ２３のソースとの間（Ｉ−Ｊ間）に、小さい電圧Ｖ．
がかかって、電流Ｉが流れているとする。電圧スイッチ
が導通状態の時、電圧Ｖｌｊが少しずつ大きくなると、
電流Ｉはほぼ直線的に大きくなる。電圧Ｖ　，　Ｈが電
圧Ｖ，に達して、電圧スイッチが不導通状態になると、
電流■は、電流■６から第ｌのＮ型ＪＦＥＴ２３の飽和
電流Ｉ７に減少する。そして、電圧Ｖ＋＋がさらに大き
くなっても、第１のＮ型ＪＦＥＴ２３によって、電流Ｉ
は飽和電流エアにおさえられている。

大きな異常電流や異常電圧が、かかる心配のない回路に
は、第１図のＮ型ＪＦＥＴ３と第２図のＮ型ＪＦＥＴ１
６と第３図のＮ型ＪＦＥ７２４を、それぞれ省くことも
できる。

つぎに、上述の保護回路を、まとめた半導体装置につい
て説明する。第４図は、第１図の保護回路をまとめた半
導体装置である。コンデンサーとして、可変容量ダイオ
ードをもちいている。

Ｎｆｆシリコン基板３０に、Ｐ“シリコン領域３１．３
７を形戊する。Ｐ＋シリコン領域３１にＮ型シリコン領
域３２．３５を形戊する。Ｎ型シリコン領域３５にＰ型
シリコン領域を形成して、Ｐ型ＪＦＥＴ３６（第１図の
Ｐ型ＪＦＥＴ２にあたる）を設ける。Ｎ型シリコン領域
３２にＰ型シリコン領域を形成して、Ｐ型ＪＦＥＴ３３
（第１図のＰ型ＪＦＥＴ９にあたる）を設ける。さらに
、Ｐ＋型シリコン領域３ｌにＮ型シリコン領域を形成し
て、Ｎ型ＪＦＥＴ３４（第１図のＮ型ＪＦＥＴ８にあた
る）を設ける。Ｐ“型シリコン領域３１とＮ型シリコン
領域３２との間の容量を可変容量ダイオード（第１図の
コンデンサー１１にあたる）として利用する。Ｐ＋型シ
リコン領域３ｌは、Ｐ＋型シリコン領域（電極）３１゛
によって、Ｐ型ＪＦＥＴ３６のドレインに接続されてい
る。

Ｐ＋型シリコン領域３７にＮ型ジリコン領域３８を形成
し、Ｎ型シリコン領域３８にＰ型シリコン領域を形成し
て、Ｐ型ＪＦＥＴ３９（第１図のＰ型ＪＦＥＴ５にあた
る）を設ける。また、Ｐ＋型シリコン領域３７に２つの
Ｎ型シリコン領域を形戊して、Ｎ型ＪＦＥＴ４１（第ｌ
図のＮ型ＪＦＥＴＩにあたる）とＮ型ＪＦＥＴ４０（第
１図のＮ型ＪＦＥＴ４にあたる）を設ける。Ｐ＋型シリ
コン領域３７とＮ型シリコン領域３８との間の容量を、
可変容量ダイオード（第１図のコンデンサー７にあたる
）として利用する。Ｐ＋型シリコン領域３７は、Ｐ＋型
シリコン領域（電極）３ＴによってＮ型ＪＦＥ７４１の
ゲートに接続するとともに、抵抗４６（第１図の抵抗ｌ
２にあたる）を通じてＰ型ＪＦＥＴ３６のドレインに接
続されている。２つのＰ“型シリコン領域３７の間のＮ
型シリコン領域にＰ＋型シリコン領域３７をゲートとす
るＮ型ＪＦＥＴ４２（第１図のＮ型ＪＦＥＴ３にあたる
）を設ける。これらの領域に、ソース、ドレイン、ゲー
ト等の電極と、可変容量ダイオードの電極を形戊する。

各電極間の配線は、第ｌ図の配線と同じようにする。抵
抗４３（第１図の抵抗１０にあたる），抵抗４４（第１
図の抵抗ｌ３にあたる），抵抗４５（第１図の抵抗６に
あたる），抵抗４６は、Ｐ＋型シリコン領域３１．３７
に設ける。

Ｎ型ＪＦＥＴ４２のドレイン（Ｎ型シリコン基板３０）
をプラス側とし、Ｐ型ＪＦＥＴのドレインをマイナス側
として、負荷に直列に接続する。

Ｐ型ＪＦＥＴ３６をＰ１型シリコン領域３７に設けて、
Ｐ＋型シリコン領域３ｌには、Ｐ型ＪＦＥＴ３３とＮ型
ＪＦＥＴ３４と可変容量ダイオードを設けて、Ｐ＋型シ
リコン領域３７には、Ｐ型Ｊ　Ｆ　Ｅ　Ｔ３６．３９と
Ｎ型Ｊ　Ｆ　Ｅ　Ｔ４０．４１を設けることもできる。

また、Ｎ型Ｊ　Ｆ　Ｅ　Ｔ４１とＰ型ＪＦＥＴ３６を１
つのＰ＋型シリコン領域に、Ｎ型ＪＦＥＴ３４とＰ型Ｊ
ＦＥＴ３３と可変容量ダイオードを１つのＰ４−型シリ
コン領域に、そして、Ｎ型ＪＦＥＴ４０とＰ型ＪＦＥＴ
３９と可変容量ダイオードを１つのＰ４型シリコン領域
に、それぞれ別々のＰ＋型シリコン領域に設けこともで
きる。

また、Ｐ型シリコン基板にＮ＋シリコン領域を形戊して
、Ｎ型、Ｐ型を逆にして、それぞれの半導体を設けるこ
ともできる。

また別の半導体装置の実施例について説明する。

第５図は、第２図の保護回路をまとめた半導体装置のｌ
実施例である。コンデンサーとして、可変容量ダイオー
ドをもちいている。

Ｎ型シリコン基板４７にＰ＋型シリコン領域４８を形戊
する。Ｐ１型シリコン領域４８にＮ型シリコン領域４９
．５２を形戊する。Ｎ型シリコン領域４９にＰ型シリコ
ン領域を形戊して、Ｐ型ＪＦＥＴ５０（第２図のＰ型Ｊ
ＦＥＴｌ８にあたる）を設ける。Ｎ型シリコン領域５２
にＰ型シリコン領域を形成して、Ｐ型ＪＦＥＴ５３（第
２図のＰ型ＪＦＥＴ１５にあたる）を設ける。さらに、
Ｐ“型シリコン領域４８に２つのＮ型シリコン領域を形
成して、Ｎ型ＪＦＥＴ５１（第２図のＮ型ＪＦＥＴｌ７
にあたる）とＮ型ＪＦＥＴ５４（第２図のＮ型ＪＦＥＴ
１４にあたる）ヲ設ける。つぎに、Ｐ＋型シリコン領域
４８に、方が、Ｎ型ＪＦＥＴ５４のドレインに通じて、
他方が、Ｐ＋型シリコン領域４８の外のＮ型シリコン基
板４７に達するように、Ｎ型シリコン領域を形成して、
Ｎ型ＪＦＥＴ５５（第２図のＮ型ＪＦＥＴ１６にあたる
）を設ける。Ｐ１型シリコン領域４８は、Ｐ＋型シリコ
ン領域４８′によって抵抗５７（第２図の抵抗２１にあ
たる）を通じて、Ｐ型ＪＦＥＴ５３のドレインに接続さ
れている。Ｐ＋型シリコン領域４８とＮ型シリコン領域
４９の間の容量は可変容量ダイオード（第２図のコンデ
ンサー２０にあたる）として利用する。これらの領域に
、ソース、ドレイン、ゲート等の電極と可変容量ダイオ
ードの電極を形戒する。各電極間の配線は、第２図の配
線と同じようにする。抵抗５６（第２図の抵抗ｌ９にあ
たる），抵抗５８（第２図の抵抗２２にあたる）をＰ１
型シリコン領域４８に設ける。

Ｎ型ＪＦＥＴ５５のドレイン（Ｎ型シリコン基板４７）
をプラス側として、Ｐ型ＪＦＥＴ５３のドレインをマイ
ナス側として、負荷に直列に接続する。

また、別の半導体装置の実施例について説明する。第６
図は、第３図の過電流保護回路をまとめた半導体装置の
１実施例である。コンデンサーとして、可変容量ダイオ
ードをもちいている。

Ｎ一型シリコン基板５９に、Ｐゝ型シリコン層６０を形
成する。Ｐ“型シリコン層６０にＮ型シリコン領域６ｌ
を形戊する。Ｎ型シリコン領域６１にＰ型シリコン領域
を形戊して、Ｐ型ＪＦＥＴ６２（第３図のＰ型ＪＦＥＴ
２６にあたる）を設ける。Ｐ“型シリコン層６０とＮ型
シリコン領域６１との間の容量を可変容量ダイオード（
第３図のコンデンサー２８にあたる）として利用する。

また、Ｐ＋型シリコン層６０にＮ型シリコン領域を形成
して、Ｎ型ＪＦＥＴ８３（第３図のＮ型ＪＦＥＴ２５に
あたる）を設ける。

また、Ｐ＋型シリコン層６０にＮ型シリコン領域を形成
して、Ｎ型ＪＦＥＴ６４（第３図のＮ型ＪＦＥＴ２３に
あたる）を設ける。さらに、Ｐ″型シリコン層６０に、
一部がＮ型ＪＦＥ７６４に重なるようにＮ型シリコン領
域を形成して、Ｎ型ＪＦＥＴ６５（第３図のＮ型ＪＦＥ
Ｔ２４にあたる）を設ける。Ｐ“型シリコン７１６０に
、Ｎ＋型シリコン領域６８をＮ−型シリコン基板５９に
達するように形成して、隣の素子と分離する。Ｐ１型シ
リコン領域（層）６０は、Ｐ＋型シリコン領域６０’に
よって抵抗６７（第３図の抵抗２９にあたる）を通じて
Ｎ型ＪＦＥ７６４のソースに接続されている。これらの
領域に、ソース、ドレイン、ゲート等の電極と、可変容
量ダイオードの電極を形戒する。各電極間の配線は、第
３図の配線と同じようにする。抵抗６７，抵抗６６（第
３図の抵抗２７にあたる）は、Ｐ＋型シリコン領域６０
に設ける。Ｎ型ＪＦＥＴ６５のドレインをプラス側とし
て、Ｎ型ＪＦＥＴ６４のソースをマイナス側として、負
荷に直列に接続する。

これらの接合形電界効果半導体に、半導体特性（ピンチ
オ７電圧、コンダクタンス等）のちがう同型の接合形電
界効果半導体を並列に接続して、遮断特性を変えて使用
することもできる。

ここでは、接合形電界効果半導体による実施例を説明し
たが、これらの接合形電界効果半導体を、デグレッショ
ン形絶縁ゲート形電界効果半導体に置き換えることもで
きる。

異常電流を遮断したり、おさえる、はたらきをするデプ
レッション形電界効果半導体と電圧スイッチのはたらき
をするデプレンション形電界効果半導体とを別々の半導
体装置にして、組み合わせて使用することもできる。

（６）発明の効果 本発明の過電流保護回路と半導体装置（この（６）項に
おいては、両方を、以下保護回路と略す）は、デプレッ
ション形電界効果半導体とコンデンサー（可変容量ダイ
オード）と抵抗で構戒されている。そのために、ピンチ
オフ電圧のできるだけ小さい電界効果半導体を選んで保
護回路を構戊すれば、正常電流、異常電流が流れる時の
、保護回路における電圧降下を、できるだけ小さくでき
る。

この保護回路において回路電流は、１つのＰＮ接合も横
切らないために、正常電流が流れている時の保護回路の
電圧降下を、０．５Ｖや０．２Ｖあるいは、０．１Ｖ以
下にすることができる。

このために、この保護回路を負荷回路に接続した場合、
保護回路における電圧降下が小さいので、負荷回路の負
荷に対する電圧をほとんど下げることなく、使用するこ
とができる。例えば、電源電圧が、１２ｖとか、５ｖの
ように、低い負荷回路に使用しても、保護回路の電圧降
下による影響は、たいへん小さいので、どんな回路にも
使用でき、そして、必要なところに、簡単に接続して使
用できる。

また、本発明の保護回路は、異常電流を遮断したり、お
さえたりするデプレッション形電界効果半導体のゲート
の接続を、電圧スイッチで、ドレイン側からソース側へ
切り換える方式のために、そのデプレッション形電界効
果半導体に、ゲートをソース側に接続した時の飽和電流
の、何陪もの電流を流すことができるので、保護回路を
小型にすることができる。

また、本発明の保護回路おいては、遮断特性図に示すよ
うに、電流は遮断される異常電流の最大値まで、ほぼ直
線的に大きくなるので、正常電流を異常電流の最大値の
近くに設定することもできるので、保護回路を小型する
ことができる。

また、使用する時の正常電流（定格電流）、遮断電流の
大きさが、｝ＬＡ（マイクロアンペー）単位からＡ（ア
ンペー）単位までの広い範囲にわたって、保護回路を作
ることができる。

交流回路には、この保護回路を２つ逆向きに直列に接続
して使用することができる。

【図面の簡単な説明】

第１図、第２図、第３図は、本発明の接合形電界効果半
導体によるＪ　ｆｉｊ流保護回路の例を示す回路図であ
る。 第４図、第５図、第６図は、本発明の接合形電界効果半
導体による過電流保護回路をまとめた半導体装置を説明
する断面図である。 第７図は、デプレッション形電界効果半導体の電圧一電
流特性を示す特性図である。 第８図、第９図、第１０図は、第１図、第２図、第３図
のそれぞれの過電流保護回路の電圧一電流特性（遮断特
性）を示す特性図である。 ◎過電流保護回路　１．３．４．８．１４．１６．１７
．２３．２４．２５−Ｎ型接合形電界効果半導体　２，
５，９，１５．　１８．２６−Ｐ型接合形電界効果半導
体　６．ＩＯ．ｌ２．ｌ３．ｌ９．２１，２２．２７．
２９−抵抗　７．ｌｌ．２０．２８−コンデンサー◎半
導体装置　３４，４０．４１．４２．５１　．５４．５
５．６３．６４．６５−Ｎ型接合形電界効果半導体　３
３．３６，３９．５０．５３．６２．−Ｐ型接合形電界
効果半導体　３０．４７−　Ｎ型シリコン基板　５９−
Ｎ一型シリコン基板　３１．３７．４８．６０−Ｐ＋型
シリコン領域　４３．４４．４５．４６，５６．５７．
５８．６６．６７−抵抗

Claims (6)

【特許請求の範囲】
1. （１）デプレッション形（接合形、絶縁ゲート形共）電
   界効果半導体のＰ型電界効果半導体（２）のソースとＮ
   型電界効果半導体（１）のソースとを接続し、Ｐ型電界
   効果半導体（２）のゲートを抵抗を通じてＮ型電界効果
   半導体（１）のドレインに、Ｎ型電界効果半導体（１）
   のゲートを抵抗を通じて、Ｐ型電界効果半導体（２）の
   ドレインに接続し、Ｎ型電界効果半導体（３）のソース
   をＮ型電界効果半導体（１）のドレインに接続し、Ｎ型
   電界効果半導体（３）のゲートをＮ型電界効果半導体（
   １）のゲートに接続する。 Ｎ型電界効果半導体（４）とＰ型電界効果半導体（５）
   とよりなる電圧スイッチのはたらきをする回路を間に入
   れて、Ｎ型電界効果半導体（ｌ）のゲートを、Ｎ型電界
   効果半導体（１）のドレインに接続する。 Ｎ型電界効果半導体（８）とＰ型電界効果半導体（９）
   とよりなる電圧スイッチのはたらきをする回路を間に入
   れて、Ｐ型電界効果半導体（２）のゲートを、Ｐ型電界
   効果半導体（２）のドレインに接続することを特徴とし
   、それぞれの電圧スイッチ回路が、導通状態から不導通
   状態に変わることによって、Ｎ型電界効果半導体（ｌ）
   とＰ型電界効果半導体（２）のゲートの接続を、それぞ
   れのドレイン側からソース側へ切り換えて異常電流をお
   さえるとともに、Ｎ型電界効果半導体（ｌ）とＰ型電界
   効果半導体（２）とが、相補的に作用しあって、異常電
   流を遮断することを特徴とするデプレッション形電界効
   果半導体による過電流保護回路。
2. （２）デプレッション形（接合形、絶縁ゲート形共）電
   界効果半導体のＰ型電界効果半導体（１５）のソースと
   Ｎ型電界効果半導体（１４）のソースとを接続し、Ｐ型
   電界効果半導体（１５）のゲートを抵抗を通じてＮ型電
   界効果半導体（１４）のドレインに接続し、Ｎ型電界効
   果半導体（１４）のゲートを抵抗を通じて、Ｐ型電界効
   果半導体（１５）のドレインに接続し、Ｎ型電界効果半
   導体（１６）のソースをＮ型電界効果半導体（１４）の
   ドレインに、Ｎ型電界効果半導体（１６）のゲートをＮ
   型電界効果半導体（１４）のゲートに接続する。 Ｎ型電界効果半導体（１７）とＰ型電界効果半導体（１
   ８）とよりなる電圧スイッチのはたらきをする回路を間
   に入れて、Ｎ型電界効果半導体（１４）のゲートを、Ｎ
   型電界効果半導体（１４）のドレインに接続することを
   特徴とし、この電圧スイッチ回路が、導通状態から不導
   通状態に変わることによって、Ｎ型電界効果半導体（１
   ４）のゲートの接続を、ドレイン側からソース側へ切り
   換えて異常電流をおさえるとともに、Ｎ型電界効果半導
   体（１４）とＰ型電界効果半導体（１５）とが、相補的
   に作用しあって、異常電流を遮断することを特徴とする
   デプレッション形電界効果半導体による過電流保護回路
   。
3. （３）デプレッション形（接合形、絶縁ゲート形共）電
   界効果半導体のＮ型電界効果半導体（２３）のドレイン
   とＮ型電界効果半導体（２４）のソースとを接続し、Ｎ
   型電界効果半導体（２４）のゲートをＮ型電界効果半導
   体（２３）のゲートに接続し、Ｎ型電界効果半導体（２
   ３）のゲートを抵抗を通じてＮ型電界効果半導体（２３
   ）のドレインに接続する。 Ｎ型電界効果半導体（２５）とＰ型電界効果半導体（２
   ６）とよりなる電圧スイッチのはたらきをする回路を間
   に入れて、Ｎ型電界効果半導体（２３）のゲートを、Ｎ
   型電界効果半導体（２３）のドレインに接続することを
   特徴とし、この電圧スイッチ回路が、導通状態から不導
   通状態に変わることによって、Ｎ型電界効果半導体（２
   ３）のゲートの接続を、ドレイン側からソース側へ切り
   換えて異常電流をおさえることを特徴とするデプレッシ
   ョン形電界効果半導体による過電流保護回路。
4. （４）上述（１）の過電流保護回路をまとめたデプレッ
   ション形電界効果半導体による半導体装置で、Ｎ型シリ
   コン基板の上に、２つ以上のＰ＾＋型シリコン領域を形
   成し、これらのＰ＾＋型シリコン領域はＰ型電界効果半
   導体（３６）のドレインに接続され、これらのＰ＾＋型
   シリコン領域にＮ型電界効果半導体（４１）とＰ型電界
   効果半導体（３６）と電圧スイッチのはたらきをするＮ
   型電界効果半導体（３４）（４０）とＰ型電界効果半導
   体（３３）（３９）と可変容量ダイオードを形成し、Ｎ
   型電界効果半導体（４１）のゲートとドレイン間に接続
   し、電圧スイッチのはたらきをするＮ型電界効果半導体
   （４０）とＰ型電界効果半導体（３９）よりなる電圧ス
   イッチ部と、Ｐ型電界効果半導体（３６）のゲートとド
   レイン間に接続し、電圧スイッチのはたらきをするＮ型
   電界効果半導体（３４）とＰ型電界効果半導体（３３）
   よりなる電圧スイッチ部とは、別々のＰ＾＋型シリコン
   領域に設け、少なくともＮ型電界効果半導体（４１）に
   接続する電圧スイッチ部を設けたＰ＾＋型シリコン領域
   （３７）は、抵抗を通じてＰ型電界効果半導体（３６）
   のドレインに接続されていることを特徴とし、２つのＰ
   ＾＋型シリコン領域の間にＮ型電界効果半導体（４２）
   を設けることを特徴とする過電流保護の半導体装置。
5. （５）上述（２）の過電流保護回路をまとめたデプレッ
   ション形電界効果半導体による半導体装置で、Ｎ型シリ
   コン基板にＰ＾＋型シリコン領域を形成し、このＰ＾＋
   型シリコン領域は、抵抗を通じてＰ型電界効果半導体（
   ５３）のドレインに接続され、このＰ＾＋型シリコン領
   域にＮ型電界効果半導体（５４）、（５５）とＰ型電界
   効果半導体（５３）と、電圧スイッチのはたらきをする
   Ｎ型電界効果半導体（５１）とＰ型電界効果半導体（５
   ０）と可変容量ダイオードを設け、Ｎ型電界効果半導体
   （５５）の一方はＮ型電界効果半導体（５４）のドレイ
   ンに通じ、他方はＮ型シリコン基板に通じていることを
   特徴とする過電流保護の半導体装置。
6. （６）Ｎ＾−型シリコン基板にＰ＾＋型シリコン層を形
   成し、このＰ＾＋型シリコン層にＮ型電界効果半導体（
   ６４）（６５）と電圧スイッチのはたらきをするＮ型電
   界効果半導体（６３）とＰ型電界効果半導体（６２）と
   可変容量ダイオードを設け、Ｎ型電界効果半導体（６５
   ）のソースはＮ型電界効果半導体（６４）のドレインに
   通じていることを特徴とし、Ｐ＾＋型シリコン層にＮ＾
   ＋型シリコン領域（６８）をＮ＾−型シリコン基板に達
   するように形成して、隣の素子と分離したことを特徴と
   する過電流保護の半導体装置。