JPH0513681A - 過電流保護回路と半導体装置 - Google Patents
過電流保護回路と半導体装置Info
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- JPH0513681A JPH0513681A JP20499891A JP20499891A JPH0513681A JP H0513681 A JPH0513681 A JP H0513681A JP 20499891 A JP20499891 A JP 20499891A JP 20499891 A JP20499891 A JP 20499891A JP H0513681 A JPH0513681 A JP H0513681A
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Abstract
(57)【要約】
【目的】 簡単に負荷に直列に接続することができ、遮
断特性を負荷に合わせて、速動形にも、遅延形にもで
き、別電源を必要としない、Ｎ型・Ｐ型の接合形電界効
果半導体による交流形過電流保護回路とその半導体装置
を提供すること。 【構成】 Ｎ型接合形電界効果半導体２のソースとＰ型
接合形電界効果半導体３のソースとを接続し、Ｐ型接合
形電界効果半導体３のドレインとＮ型接合形電界効果半
導体４のソースとを接続し、Ｎ型接合形電界効果半導体
２のゲートは抵抗等を通じてＮ型接合形電界効果半導体
４のドレインに接続し、Ｎ型接合形電界効果半導体４の
ゲートは抵抗等を通じてＮ型接合形電界効果半導体２の
ドレインに接続し、Ｐ型接合形電界効果半導体３のゲー
トは一方の抵抗等を通じてＮ型接合形電界効果半導体２
のドレインに接続し、同時に、他方の抵抗等を通じてＮ
型接合形電界効果半導体４のドレインに接続してなる交
流形の過電流保護回路である。
断特性を負荷に合わせて、速動形にも、遅延形にもで
き、別電源を必要としない、Ｎ型・Ｐ型の接合形電界効
果半導体による交流形過電流保護回路とその半導体装置
を提供すること。 【構成】 Ｎ型接合形電界効果半導体２のソースとＰ型
接合形電界効果半導体３のソースとを接続し、Ｐ型接合
形電界効果半導体３のドレインとＮ型接合形電界効果半
導体４のソースとを接続し、Ｎ型接合形電界効果半導体
２のゲートは抵抗等を通じてＮ型接合形電界効果半導体
４のドレインに接続し、Ｎ型接合形電界効果半導体４の
ゲートは抵抗等を通じてＮ型接合形電界効果半導体２の
ドレインに接続し、Ｐ型接合形電界効果半導体３のゲー
トは一方の抵抗等を通じてＮ型接合形電界効果半導体２
のドレインに接続し、同時に、他方の抵抗等を通じてＮ
型接合形電界効果半導体４のドレインに接続してなる交
流形の過電流保護回路である。
Description
【０００１】
【産業上の利用分野】本発明は、負荷である回路を過電
流から保護するための接合形電界効果半導体による過電
流保護回路と半導体装置に関するものである。
流から保護するための接合形電界効果半導体による過電
流保護回路と半導体装置に関するものである。
【０００２】
【従来の技術】負荷に直列に接続して過電流から負荷を
保護する装置として、ヒューズやブレーカー、また、サ
イリスター等の保護回路が使用されている。
保護する装置として、ヒューズやブレーカー、また、サ
イリスター等の保護回路が使用されている。
【０００３】
【発明が解決しようとする課題】ヒューズは、過電流が
流れると溶断するために、その度に、交換しなければな
らない。ブレーカーは遮断速度が遅いために、速動性を
必要とする回路には使用できない。サイリスター等の保
護回路は、負荷に直列に接続するだけでなく、この保護
回路を制御するための別電源が必要である。このため
に、この保護回路は、ヒューズやブレーカーのように必
要なところに簡単に、負荷に直列に接続して使用するこ
とができない。本発明は、ヒューズやブレーカーのよう
に、必要なところに簡単に負荷に直列に接続することが
でき、過電流が流れるたびに交換する必要がなく、遮断
特性を負荷に合わせて、速動形にも、遅延形にもでき、
別電源を必要としない、Ｎ型・Ｐ型の接合形電界効果半
導体による交流形過電流保護回路とその半導体装置を提
供することを目的としている。
流れると溶断するために、その度に、交換しなければな
らない。ブレーカーは遮断速度が遅いために、速動性を
必要とする回路には使用できない。サイリスター等の保
護回路は、負荷に直列に接続するだけでなく、この保護
回路を制御するための別電源が必要である。このため
に、この保護回路は、ヒューズやブレーカーのように必
要なところに簡単に、負荷に直列に接続して使用するこ
とができない。本発明は、ヒューズやブレーカーのよう
に、必要なところに簡単に負荷に直列に接続することが
でき、過電流が流れるたびに交換する必要がなく、遮断
特性を負荷に合わせて、速動形にも、遅延形にもでき、
別電源を必要としない、Ｎ型・Ｐ型の接合形電界効果半
導体による交流形過電流保護回路とその半導体装置を提
供することを目的としている。
【０００４】
【課題を解決するための手段】本発明は、第１のＮ型接
合形電界効果半導体（以下Ｎ型ＦＥＴと略す）のソース
とＰ型接合形電界効果半導体（以下Ｐ型ＦＥＴと略す）
のソースとを接続し、Ｐ型ＦＥＴのドレインと第２のＮ
型ＦＥＴのソースとを接続し、第１のＮ型ＦＥＴのゲー
トは抵抗等を通じて第２のＮ型ＦＥＴのドレインに接統
し、第２のＮ型ＦＥＴのゲートは抵抗等を通じて第１の
Ｎ型ＦＥＴのドレインに接続し、Ｐ型ＦＥＴのゲートは
一方の抵抗等を通じて第１のＮ型ＦＥＴのドレインに接
続し、同時に、他方の抵抗等を通じて第２のＮ型ＦＥＴ
のドレインに接統してなる交流形の過電流保護回路であ
る。そして、その交流形の過電流保護回路を１つにまと
めた半導体装置において、交流の両方向の電流に対して
同じ遮断特性をもつために、過電流保護回路の第１のＮ
型ＦＥＴの領域と第２のＮ型ＦＥＴの領域を隣合わせに
配置する。また、第１のＮ型ＦＥＴを２つの領域に分け
て、第２のＮ型ＦＥＴの領域の両側に配置する。また、
第１のＮ型ＦＥＴを２つの領域に分け、第２のＮ型ＦＥ
Ｔも２つの領域に分けて、第１のＮ型ＦＥＴの領域と第
２のＮ型ＦＥＴの領域を交互に隣合わせて配置する。
合形電界効果半導体（以下Ｎ型ＦＥＴと略す）のソース
とＰ型接合形電界効果半導体（以下Ｐ型ＦＥＴと略す）
のソースとを接続し、Ｐ型ＦＥＴのドレインと第２のＮ
型ＦＥＴのソースとを接続し、第１のＮ型ＦＥＴのゲー
トは抵抗等を通じて第２のＮ型ＦＥＴのドレインに接統
し、第２のＮ型ＦＥＴのゲートは抵抗等を通じて第１の
Ｎ型ＦＥＴのドレインに接続し、Ｐ型ＦＥＴのゲートは
一方の抵抗等を通じて第１のＮ型ＦＥＴのドレインに接
続し、同時に、他方の抵抗等を通じて第２のＮ型ＦＥＴ
のドレインに接統してなる交流形の過電流保護回路であ
る。そして、その交流形の過電流保護回路を１つにまと
めた半導体装置において、交流の両方向の電流に対して
同じ遮断特性をもつために、過電流保護回路の第１のＮ
型ＦＥＴの領域と第２のＮ型ＦＥＴの領域を隣合わせに
配置する。また、第１のＮ型ＦＥＴを２つの領域に分け
て、第２のＮ型ＦＥＴの領域の両側に配置する。また、
第１のＮ型ＦＥＴを２つの領域に分け、第２のＮ型ＦＥ
Ｔも２つの領域に分けて、第１のＮ型ＦＥＴの領域と第
２のＮ型ＦＥＴの領域を交互に隣合わせて配置する。
【０００５】
【作用】上記のように構成された過電流保護回路は、第
１のＮ型ＦＥＴのドレインがプラス、第２のＮ型ＦＥＴ
のドレインがマイナスの過電流が流れる時、Ｐ型ＦＥＴ
における電位差が第１のＮ型ＦＥＴのゲート電圧にな
り、第１のＮ型ＦＥＴにおける電位差がＰ型ＦＥＴのゲ
ート電圧になるために、過電流が流れて、第１のＮ型Ｆ
ＥＴ、Ｐ型ＦＥＴにおける電位差が大きくなると、それ
によりＰ型ＦＥＴ、第１のＮ型ＦＥＴのゲート電圧が大
きくなり、そして、各ＦＥＴのゲート電圧が大きくなる
と、また、それぞれのＦＥＴにおける電位差が大きくな
ることを、繰り返して過電流を遮断する。同様に、第２
のＮ型ＦＥＴがプラス、第１のＮ型ＦＥＴがマイナスの
過電流が流れる時、Ｐ型ＦＥＴにおける電位差が第２の
Ｎ型ＦＥＴのゲート電圧になり、第２のＮ型ＦＥＴにお
ける電位差がＰ型ＦＥＴのゲート電圧になって、過電流
を遮断する。そして、その交流形の過電流保護回路を１
つにまとめた半導体装置において、過電流保護回路の第
１のＮ型ＦＥＴの領域と第２のＮ型ＦＥＴの領域を、同
じ特性をもって形成できるように互いに隣合わせて配置
する。また、第１のＮ型ＦＥＴを２つの領域に分けて、
第２のＮ型ＦＥＴの領域の両側に配置する。また、第１
のＮ型ＦＥＴを２つの領域に分け、第２のＮ型ＦＥＴも
２つの領域に分けて、第１のＮ型ＦＥＴの領域と第２の
Ｎ型ＦＥＴの領域を交互に隣合わせて配置することによ
り、交流の両方向の電流に対して同じ遮断特性をもった
過電流保護半導体装置が形成できる。
１のＮ型ＦＥＴのドレインがプラス、第２のＮ型ＦＥＴ
のドレインがマイナスの過電流が流れる時、Ｐ型ＦＥＴ
における電位差が第１のＮ型ＦＥＴのゲート電圧にな
り、第１のＮ型ＦＥＴにおける電位差がＰ型ＦＥＴのゲ
ート電圧になるために、過電流が流れて、第１のＮ型Ｆ
ＥＴ、Ｐ型ＦＥＴにおける電位差が大きくなると、それ
によりＰ型ＦＥＴ、第１のＮ型ＦＥＴのゲート電圧が大
きくなり、そして、各ＦＥＴのゲート電圧が大きくなる
と、また、それぞれのＦＥＴにおける電位差が大きくな
ることを、繰り返して過電流を遮断する。同様に、第２
のＮ型ＦＥＴがプラス、第１のＮ型ＦＥＴがマイナスの
過電流が流れる時、Ｐ型ＦＥＴにおける電位差が第２の
Ｎ型ＦＥＴのゲート電圧になり、第２のＮ型ＦＥＴにお
ける電位差がＰ型ＦＥＴのゲート電圧になって、過電流
を遮断する。そして、その交流形の過電流保護回路を１
つにまとめた半導体装置において、過電流保護回路の第
１のＮ型ＦＥＴの領域と第２のＮ型ＦＥＴの領域を、同
じ特性をもって形成できるように互いに隣合わせて配置
する。また、第１のＮ型ＦＥＴを２つの領域に分けて、
第２のＮ型ＦＥＴの領域の両側に配置する。また、第１
のＮ型ＦＥＴを２つの領域に分け、第２のＮ型ＦＥＴも
２つの領域に分けて、第１のＮ型ＦＥＴの領域と第２の
Ｎ型ＦＥＴの領域を交互に隣合わせて配置することによ
り、交流の両方向の電流に対して同じ遮断特性をもった
過電流保護半導体装置が形成できる。
【０００６】
【実施例】本発明の過電流保護回路の実施例を、図１に
より詳細に説明する。Ｎ型ＦＥＴ１のソースとＮ型ＦＥ
Ｔ２のドレインとを接続し、Ｎ型ＦＥＴ２のソースとＰ
型ＦＥＴ３のソースとを接続し、Ｐ型ＦＥＴ３のドレイ
ンとＮ型ＦＥＴ４のソースとを接続し、Ｎ型ＦＥＴ４の
ドレインとＮ型ＦＥＴ５のソースとを接続する。Ｎ型Ｆ
ＥＴ２，４とＰ型ＦＥＴ３のピンチオフ電圧とコンダク
タンスは、絶対値において、ほぼ同じ大きさの特性であ
り、Ｎ型ＦＥＴ１，５のピンチオフ電圧とコンダクタン
スは、絶対値において、Ｎ型ＦＥＴ２，４とＰ型ＦＥＴ
３のピンチオフ電圧とコンダクタンスより大きい特性で
ある。そして、Ｎ型ＦＥＴ１のゲートはＮ型ＦＥＴ２の
ゲートと接続し、Ｎ型ＦＥＴ２のゲートは、抵抗２８を
通じてＰ型ＦＥＴ６のドレインに接続し、Ｐ型ＦＥＴ６
のソースはＮ型ＦＥＴ７のソースに接続し、Ｎ型ＦＥＴ
７のドレインはＮ型ＦＥＴ４のドレインに接続する。Ｐ
型ＦＥＴ６のゲートは抵抗２６を通じてＮ型ＦＥＴ７の
ドレインに接続し、Ｎ型ＦＥＴ７のゲートは抵抗２７を
通じてＰ型ＦＥＴ６のドレインに接続する。抵抗２９と
両方向ツェナー・ダイオード３０を直列に接続して抵抗
２８に並列に接続する。コンデンサー１６をＮ型ＦＥＴ
２のゲートとドレインの間に接続する。Ｎ型ＦＥＴ５の
ゲートはＮ型ＦＥＴ４のゲートと接続し、Ｎ型ＦＥＴ４
のゲートは、抵抗２３を通じてＰ型ＦＥＴ９のドレイン
に接続し、Ｐ型ＦＥＴ９のソースはＮ型ＦＥＴ８のソー
スに接続し、Ｎ型ＦＥＴ８のドレインはＮ型ＦＥＴ２の
ドレインに接統する。Ｐ型ＦＥＴ９のゲートは抵抗２１
を通じてＮ型ＦＥＴ８のドレインに接続し、Ｎ型ＦＥＴ
８のゲートは抵抗２２を通じてＰ型ＦＥＴ９のドレイン
に接続する。抵抗２５と両方向ツェナー・ダイオード２
４を直列に接続して抵抗２３に並列に接続する。コンデ
ンサー１７をＮ型ＦＥＴ４のゲートとドレインとの間に
接統する。Ｐ型ＦＥＴ３のゲートはＮ型ＦＥＴ１２のド
レインに接続し、Ｎ型ＦＥＴ１２のソースはＰ型ＦＥＴ
１１のソースに接続し、Ｐ型ＦＥＴ１１のドレインは抵
抗３５を通じてＮ型ＦＥＴ２のドレインに接続し、Ｎ型
ＦＥＴ１２のゲートは抵抗３４を通じてＰ型ＦＥＴ１１
のドレインに接続し、Ｐ型ＦＥＴ１１のゲートは抵抗３
３を通じてＮ型ＦＥＴ１２のドレインに接続する。同時
に、Ｐ型ＦＥＴ３のゲートはＮ型ＦＥＴ１３のドレイン
に接続し、Ｎ型ＦＥＴ１３のソースはＰ型ＦＥＴ１４の
ソースに接続し、Ｐ型ＦＥＴ１４のドレインは抵抗３８
を通じてＮ型ＦＥＴ４のドレインに接続し、Ｎ型ＦＥＴ
１３のゲートは抵抗３７を通じてＰ型ＦＥＴ１４のドレ
インに接続し、Ｐ型ＦＥＴ１４のゲートは抵抗３６を通
じてＮ型ＦＥＴ１３のドレインに接続する。そして、両
方向ツェナー・ダイオード４０と抵抗４１を直列に接続
してＮ型ＦＥＴ２のドレインとソースの間に接続する。
両方向ツェナー・ダイオード４２と抵抗４３を直列に接
続してＰ型ＦＥＴ３のソースとドレインの間に接続す
る。抵抗４４と両方向ツェナー・ダイオード４５を直列
に接続してＮ型ＦＥＴ４のソースとドレインの間に接続
する。そして、図１はＮ型ＦＥＴ１のドレインを外部へ
の端子Ａとし、Ｎ型ＦＥＴ５のドレインを外部への端子
Ｂとした過電流保護回路である。この接続により、端子
Ａにプラス、端子Ｂにマイナスの電圧ＶＡＢがかかる
時、Ｐ型ＦＥＴ３における電位差は、Ｎ型ＦＥＴ１，２
のゲート電圧になり、Ｎ型ＦＥＴ２における電位差は、
Ｐ型ＦＥＴ３のゲート電圧になる。そして、端子Ａにマ
イナス、端子Ｂにプラスの電圧ＶＡＢがかかる時、Ｐ型
ＦＥＴ３における電位差は、Ｎ型ＦＥＴ４，５のゲート
電圧になり、Ｎ型ＦＥＴ４における電位差は、Ｐ型ＦＥ
Ｔ３のゲート電圧になる。このために、端子ＡＢ間に電
圧ＶＡＢがかかって、端子Ａがプラス、端子Ｂがマイナ
スの場合、電圧ＶＡＢが徐々に大きくなると、Ｎ型ＦＥ
Ｔ１，２，４，５とＰ型ＦＥＴ３を流れる電流Ｉ
ＡＢは、徐々に大きくなる。しかし、Ｎ型ＦＥＴ２にお
ける電位差が大きくなると、Ｐ型ＦＥＴ３のゲート電圧
が大きくなり、同様に、Ｐ型ＦＥＴ３における電位差が
大きくなると、Ｎ型ＦＥＴ２のゲート電圧が大きくなる
ように接続されているために、電圧ＶＡＢがさらに大き
くなって、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３における電位差
が大きくなり、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３のゲート電
圧が、ある程度の値近くになるまでは、電流ＩＡＢは大
きくなるが、しかし、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３のゲ
ート電圧が、ある程度の値に近づくと、Ｎ型ＦＥＴ２と
Ｐ型ＦＥＴ３は電流ＩＡＢが大きくなるのを抑え、Ｎ型
ＦＥＴ２とＰ型ＦＥＴ３のゲート電圧が、ある程度の値
になると、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３は電流ＩＡＢを
減らすようになる。そして、Ｎ型ＦＥＴ２のゲートに
は、コンデンサー１６と抵抗２８が接続されているた
め、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３が電流ＩＡＢを減らす
ようになると、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３のゲート電
圧は、ある遅延時間をもってそれぞれのピンチオフ電圧
に達して、電流ＩＡＢを遮断する。このように、電流Ｉ
ＡＢはある値の大きさまでは流れるが、ある値以上の大
きな異常電流が流れると、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３
のそれぞれにおける電位差が大きくなり、それによりＮ
型ＦＥＴ２とＰ型ＦＥＴ３のそれぞれのゲート電圧が大
きくなり、そして、ゲート電圧が大きくなると、また、
その電位差が大きくなり、また、ゲート電圧が大きくな
ることを、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３は互いに作用し
合って繰り返し、そして、ある遅延時間をもって遮断す
る。これにより、この過電流保護回路は異常電流をある
遅延時間をもって遮断し、過電流保護のはたらきをす
る。そして、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３が異常電流を
遮断すると、電源電圧がＮ型ＦＥＴ２とＰ型ＦＥＴ３に
かかってくるが、Ｎ型ＦＥＴ１のピンチオフ電圧より大
きい電源電圧がかかると、Ｎ型ＦＥＴ１のゲート電圧が
Ｎ型ＦＥＴ１のピンチオフ電圧より大きくなりＮ型ＦＥ
Ｔ１が遮断して、電源電圧の大部分はＮ型ＦＥＴ１にか
かり、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３には、大きな電源電
圧はかからない。同様に、端子ＡＢ間に電圧ＶＡＢがか
かって、端子Ａがマイナス、端子Ｂがプラスの場合は、
Ｎ型ＦＥＴ４とＰ型ＦＥＴ３が互いに作用し合って異常
電流をある遅延時間をもって遮断する。また、Ｎ型ＦＥ
Ｔ４とＰ型ＦＥＴ３が異常電流を遮断すると、電源電圧
の大部分はＮ型ＦＥＴ５にかかり、Ｎ型ＦＥＴ４とＰ型
ＦＥＴ３には、大きな電源電圧はかからない。コンデン
サー１６，１７と抵抗２８，２３の大きさを変えること
により、遮断特性を速動形あるいは遅延形にすることが
できる。また、Ｎ型ＦＥＴ２のゲートの抵抗２８とＮ型
ＦＥＴ４のドレインの間に接続されているＰ型ＦＥＴ６
とＮ型ＦＥＴ７は、端子Ａがプラス、端子Ｂがマイナス
の時、抵抗２８，２９を流れる電流をＮ型ＦＥＴ４のド
レインに流すが、端子Ａがマイナス、端子Ｂがプラスの
時、Ｐ型ＦＥＴ６とＮ型ＦＥＴ７は遮断してＮ型ＦＥＴ
４のドレインから抵抗２８，２９に電流が流れるのを防
ぐはたきをする。Ｐ型ＦＥＴ６のソースはＮ型ＦＥＴ７
のソースに接続し、Ｐ型ＦＥＴ６のゲートは抵抗２６を
通じてＮ型ＦＥＴ７のドレインに接続し、Ｎ型ＦＥＴ７
のゲートは抵抗２７を通じてＰ型ＦＥＴ６のドレインに
接続しているために、Ｐ型ＦＥＴ６からＮ型ＦＥＴ７へ
流れる電流に対しては、低抵抗状態になるが、Ｎ型ＦＥ
Ｔ７からＰ型ＦＥＴ６へ流れる電流に対しては、高抵抗
状態あるいは遮断状態になる。従って、電圧ＶＡＢがか
かって、端子Ａがプラス、端子Ｂがマイナスの時、抵抗
２８を流れる電流は、低抵抗状態のＰ型ＦＥＴ６とＮ型
ＦＥＴ７を通って、Ｎ型ＦＥＴ４のドレインに流れる
が、端子Ａがマイナス、端子Ｂがプラスの時、抵抗２８
を直接Ｎ型ＦＥＴ４のドレインに接続すると仮定した場
合に、Ｎ型ＦＥＴ４のドレインから抵抗２８に通常流れ
る電流より、Ｎ型ＦＥＴ７からＰ型ＦＥＴ６に流すこと
ができる電流容量を小さく設定すれば、端子Ａがマイナ
ス、端子Ｂがプラスの電圧ＶＡＢがかかった時、Ｎ型Ｆ
ＥＴ７とＰ型ＦＥＴ６は遮断状態になり、Ｎ型ＦＥＴ４
のドレインから抵抗２８に電流が流れるのを防ぐことが
できる。同様にして、Ｎ型ＦＥＴ４のゲートの抵抗２３
とＮ型ＦＥＴ２のドレインの間に接続されているＰ型Ｆ
ＥＴ９とＮ型ＦＥＴ８は、電圧ＶＡＢがかかって、端子
Ａがマイナス、端子Ｂがプラスの時、抵抗２３，２５を
流れる電流をＮ型ＦＥＴ２のドレインに流すが、端子Ａ
がプラス、端子Ｂがマイナスの時、Ｐ型ＦＥＴ９とＮ型
ＦＥＴ８は遮断してＮ型ＦＥＴ２のドレインから抵抗２
３，２５に電流が流れるのを防ぐはたらきをする。この
ことにより、交流の異常電流が流れ、端子Ａがプラス、
端子Ｂがマイナスで、Ｎ型ＦＥＴ１，２が遮断すると、
コンデンサー１６に蓄えられたＮ型ＦＥＴ１，２のゲー
ト電圧は、端子Ａがマイナス、端子Ｂがプラスの周期に
なっても放電されず、保持されるために、端子Ａがプラ
ス、端子Ｂがマイナスの次の周期までＮ型ＦＥＴ１，２
の遮断状態が保持でき、周期ごとに尖頭状のパルスが流
れることがなく交流の異常電流を遮断することができ
る。同様に、Ｎ型ＦＥＴ４，５のゲート電圧もコンデン
サー１７に蓄えられて放電されないため、Ｎ型ＦＥＴ
４，５は次の周期まで遮断状態を保持することができ
る。また、Ｐ型ＦＥＴ３のゲートに接統されているＰ型
ＦＥＴ１１とＮ型ＦＥＴ１２、そして、Ｐ型ＦＥＴ１４
とＮ型ＦＥＴ１３は、電圧ＶＡＢがかかって、端子Ａが
プラス、端子Ｂがマイナスの時、Ｐ型ＦＥＴ１１とＮ型
ＦＥＴ１２は低抵抗状態になり、Ｐ型ＦＥＴ１４とＮ型
ＦＥＴ１３は高抵抗状態あるいは遮断状態になるため、
Ｐ型ＦＥＴ３のゲートは抵抗３５を通じてＮ型ＦＥＴ２
のドレインに接続されたことになり、端子Ａがマイナ
ス、端子Ｂがプラスの時、Ｐ型ＦＥＴ１１とＮ型ＦＥＴ
１２は高抵抗状態あるいは遮断状態になり、Ｐ型ＦＥＴ
１４とＮ型ＦＥＴ１３は低抵抗状態になるため、Ｐ型Ｆ
ＥＴ３のゲートは抵抗３８を通じてＮ型ＦＥＴ４のドレ
インに接続されたことになる。これにより、Ｐ型ＦＥＴ
３は、交流の両方向の異常電流を遮断することができ
る。この過電流保護回路の遮断特性を図５に示す。ま
た、この実施例の過電流保護回路は、コンデンサー１６
と抵抗２８、あるいは、コンデンサー１７と抵抗２３に
よって、負荷回路に許容される範囲の短時間のあまり大
きくない異常電流は流すことができる遅延性がある。し
かし、極端に大きな異常電流を遅延性をもって遮断する
と、負荷回路が壊れる場合があるため、極端に大きな異
常電流に対しては、速く遮断する速動性が必要である。
このために、低抵抗の抵抗２９と両方向ツェナー・ダイ
オード３０とを直列に接続したものを、Ｎ型ＦＥＴ２の
ゲートに接続した高抵抗の抵抗２８に並列に接続するこ
とにより、端子Ａがプラス、端子Ｂがマイナスの極端に
大きな異常電流が流れて、高抵抗の抵抗２８における電
圧降下が両方向ツェナー・ダイオード３０のツェナー電
圧以上になると、両方向ツェナー・ダイオード３０は導
通し、コンデンサー１６の充電電流は低抵抗の抵抗２９
を通じて流れるので、速く遮断することができる。同様
に、端子Ａがマイナス、端子Ｂがプラスの極端に大きな
異常電流に対しても、低抵抗の抵抗２５と両方向ツェナ
ー・ダイオード２４とを直列に接続したものを、Ｎ型Ｆ
ＥＴ４のゲートに接続した高抵抗の抵抗２３に並列に接
続することにより、速く遮断することができる。そし
て、両方向ツェナー・ダイオードのツェナー電圧を変え
ることにより、遮断特性が遅延性から速動性に変わる異
常電流の大きさを調整することができる。また、両方向
ツェナー・ダイオード４０と抵抗４１を直列に接続して
Ｎ型ＦＥＴ２のドレインとソースの間に接続することに
よって、大きな異常電流が流れてもＮ型ＦＥＴ２におけ
る電位差を、両方向ツェナー・ダイオード４０のツェナ
ー電圧と抵抗４１における電圧降下との和の大きさ以下
にすることができる。同様に、両方向ツェナー・ダイオ
ード４２と抵抗４３を直列に接続してＰ型ＦＥＴ３のソ
ースとドレインの間に接続することによって、大きな異
常電流が流れてもＰ型ＦＥＴ３における電位差を、両方
向ツェナー・ダイオード４２のツェナー電圧と抵抗４３
における電圧降下との和の大きさ以下にすることができ
る。抵抗４４と両方向ツェナー・ダイオード４５を直列
に接続してＮ型ＦＥＴ４のソースとドレインの間に接続
することによって、大きな異常電流が流れてもＮ型ＦＥ
Ｔ４における電位差を、両方向ツェナー・ダイオード４
５のツェナー電圧と抵抗４４における電圧降下との和の
大きさ以下にすることができる。図１の過電流保護回路
では、両方向ツェナー・ダイオードを使用しているが、
これらの両方向ツェナー・ダイオードをパンチスルー現
象を利用した素子に置き換えて過電流保護回路を構成す
ることもできる。そのパンチスルー現象を利用した素子
の実施例を図２から図４において、説明する。図３は、
例えば、図１の低抵抗の抵抗２９と両方向ツェナー・ダ
イオード３０を直列に接続して高抵抗の抵抗２８に並列
に接続したものと、同じはたらきをするように、パンチ
スルー現象を利用して１個の素子にまとめた可変抵抗素
子の表面図である。図２は、図３の素子を線ＫＬで切っ
た断面図である。図３により説明する。Ｐ型シリコン基
板５１に熱拡散法あるいはイオン注入法を用いて、Ｎ型
領域５２，５３，５４を形成する。図３のように、Ｎ型
領域５２は高抵抗の抵抗になるように長く形成し、Ｎ型
領域５３，５４は低抵抗の抵抗になるように短く同じ長
さに形成する。次に、熱拡散法を用いて、Ｎ＋型領域５
５，５６，５７，５８を形成する。Ｎ＋型領域５５は、
Ｎ型領域５２，５３，５４のそれぞれの一方の端に接続
するように形成する。Ｎ＋型領域５６はＮ型領域５３の
他方の端に接続して、Ｎ＋型領域５７はＮ型領域５４の
他方の端に接続して形成する。Ｎ＋型領域５８はＮ型領
域５２の他方の端に接続し、そして、Ｎ＋型領域５６，
５７に面して、Ｎ＋型領域５６，５７からある決められ
た間隔を離して形成する。Ｎ型領域５２は図１の抵抗２
８にあたり、並列に形成したＮ型領域５３，５４は図１
の抵抗２９にあたり、Ｎ＋型領域５６，５７とＮ＋型領
域５８は図１の両方向ツェナー・ダイオード３０にあた
る。図２に示すように、Ｎ＋型領域５５は外部への一方
の端子Ｅで、図１の抵抗２８の一方の端にあたり、Ｎ＋
型領域５８は外部への他方の端子Ｆで、抵抗２８の他方
の端にあたる。この可変抵抗素子のはたらきについて説
明する。Ｎ＋型領域５６，５７とＮ＋型領域５８との間
にある決められた電圧がかかると、Ｐ型シリコン基板５
１にできるＮ＋型領域５６，５７による空乏層とＮ＋型
領域５８による空乏層がつながってパンチスルー現象を
起こすことができる間隔をもって、Ｎ＋型領域５６，５
７とＮ＋型領域５８を形成する。これにより、電流が流
れてＮ型領域５２における電圧降下がある決められた値
より小さい範囲の電流は、Ｎ＋型領域５５から高抵抗の
抵抗であるＮ型領域５２を通ってＮ＋型領域５８に流れ
るが、Ｎ型領域５２における電圧降下がある決められた
値以上になる大きい範囲の電流は、Ｎ＋型領域５５から
低抵抗の抵抗であるＮ型領域５３，５４を通ってＮ＋型
領域５６，５７に流れ、そして、パンチスルーによっ
て、Ｎ＋型領域５６，５７からＮ＋型領域５８に流れ
る。従って、この素子は、端子ＥＦ間にかかる電圧があ
る値より小さい時は高抵抗の抵抗として機能し、電圧が
ある値以上の時は低抵抗の抵抗として機能する。低抵抗
のＮ型領域は、図３においては２個並列に形成している
が、必要に応じて増減することができる。次に、パンチ
スルー現象を利用した可変抵抗素子の別の実施例を図４
により説明する。図３においては、Ｎ型領域５３とＮ型
領域５４は同じ長さで同じ抵抗値であり、Ｎ＋型領域５
６とＮ＋型領域５８の間隔と、Ｎ＋型領５７とＮ＋型領
域５８の間隔は、同じであるが、図４においては、Ｎ型
領域６２はＮ型領域６１より短く小さい抵抗値であり、
Ｎ＋型領域６４とＮ＋型領域５８の間隔は、Ｎ＋型領域
６３とＮ＋型領域５８の間隔より広く形成する。そし
て、Ｎ＋型領域６５，６６は、パンチスルーの時に、電
流がＮ＋型領域６３，６４のわん曲部に集中するのを防
ぐためのガードリングである。図４の可変抵抗素子のは
たらきについて説明する。電流が流れてＮ型領域５２に
おける電圧降下がある決められた値より小さい範囲の電
流は、Ｎ＋型領域５５から高抵抗の抵抗であるＮ型領域
５２を通ってＮ＋型領域５８に流れるが、Ｎ型領域５２
における電圧降下がある決められた値以上になる大きい
範囲の電流は、Ｎ＋型領域５５から低抵抗の抵抗である
Ｎ型領域６１を通ってＮ＋型領域６３に流れ、そして、
パンチスルーによって、Ｎ＋型領域６３からＮ＋型領域
５８に流れる。次に、もっと大きな電流が流れてＮ型領
域５２における電圧降下がさらに大きくなると、Ｎ＋型
領域６４Ｎ＋型領域５８の間にもパンチスルーが起こ
り、電流はＮ＋型領域５５からさらに低い抵抗値の抵抗
であるＮ型領域６２を通ってＮ＋型領域６４にも流れ、
そして、Ｎ＋型領域５８に流れる。従って、この素子
は、端子ＥＦ間にかかる電圧がある値より小さい時は高
抵抗の抵抗として機能し、電圧がある値以上の時は低抵
抗の抵抗として機能し、電圧がさらに大きくなるとさら
に低い抵抗値の抵抗として機能する。この図４の可変抵
抗素子を図１の過電流保護回路に用いると、遮断特性が
遅延性から速動性に変わる異常電流の大きさを２段階に
設定することができる。図４においては、低抵抗の抵抗
のＮ型領域６１とさらに低い抵抗値の抵抗のＮ型領域６
２は、各１個しか示していないが、必要によりそれぞれ
複数個形成することができる。図３または図４の可変抵
抗素子は、図１の低抵抗の抵抗２５と両方向ツェナー・
ダイオード２４を直列に接続して高抵抗の抵抗２３に並
列に接続したところにも使用することができる。また、
図３または図４の可変抵抗素子から高抵抗の抵抗である
Ｎ型領域５２を外した素子を形成して、図１の両方向ツ
ェナー・ダイオード４０と抵抗４１を直列に接続したと
ころに、両方向ツェナー・ダイオード４２と抵抗４３を
直列に接続したところに、そして、両方向ツェナー・ダ
イオード４５と抵抗４４を直列に接続したところにも、
素子の抵抗値やパンチスルーを起こす電圧を使用すると
ころに合わせて、置き換えて使用することができる。次
に、図１の交流形の過電流保護回路を１つにまとめた半
導体装置において、交流の両方向の電流に対して同じ遮
断特性をもつために、過電流保護回路のＮ型ＦＥＴ１，
２を形成するＮ１領域とＮ型ＦＥＴ４，５を形成するＮ
２領域とＰ型ＦＥＴ３を形成するＰ領域、そして、抵
抗、コンデンサー、ツェナー・ダイオード等を形成する
ＣＲ１領域、ＣＲ２領域の配置のパターンの実施例を図
６〜図８に示す。図６は、シリコン基板７１に過電流保
護回路のＮ型ＦＥＴ１，２を形成するＮ１領域７２とＮ
型ＦＥＴ４，５を形成するＮ２領域７３を左右に隣合わ
せに配置し、そのＮ１領域７２、Ｎ２領域７３の下にＰ
型ＦＥＴ３と、Ｐ型ＦＥＴ３のゲートに接続された抵
抗、Ｎ型ＦＥＴ１２，１３、Ｐ型ＰＥＴ１１，１４等を
形成するＰ領域７４を配置し、Ｎ型ＦＥＴ１，２のゲー
トに接続された抵抗、コンデンサー、ツェナー・ダイオ
ード、Ｎ型ＦＥＴ７、Ｐ型ＦＥＴ６等を形成するＣＲ１
領域７５をＮ１領域７２の左側に、Ｎ型ＦＥＴ４，５の
ゲートに接続された抵抗、コンデンサー、ツェナー・ダ
イオード、Ｎ型ＦＥＴ８、Ｐ型ＦＥＴ９等を形成するＣ
Ｒ２領域７６を領域７３の右側に配置したパターン図で
ある。パターンの別の実施例を、図７により説明する。
図７は、シリコン基板８１に過電流保護回路のＮ型ＦＥ
Ｔ１，２を形成するＮ１領域を２つのＮ１領域８２，８
４に分けて、Ｎ型ＦＥＴ４，５を形成するＮ２領域８３
の上下に配置し、そのＮ１領域８４の下にＰ型ＦＥＴ３
と、Ｐ型ＦＥＴ３のゲートに接続された抵抗、Ｎ型ＦＥ
Ｔ１２，１３、Ｐ型ＦＥＴ１１，１４等を形成するＰ領
域８５を配置し、Ｎ型ＦＥＴ１，２のゲートに接続され
た抵抗、コンデンサー、ツェナー・ダイオード、Ｎ型Ｆ
ＥＴ７、Ｐ型ＦＥＴ６等を形成するＣＲ１領域８６をＮ
１領域８２，８４、Ｎ２領域８３の左側に、Ｎ型ＦＥＴ
４，５のゲートに接続された抵抗、コンデンサー、ツェ
ナー・ダイオード、Ｎ型ＦＥＴ８、Ｐ型ＦＥＴ９等を形
成するＣＲ２領域８７をＮ１領域８２，８４、Ｎ２領域
８３の右側に配置したパターン図である。また、パター
ンの次の実施例を図８により説明する。図８は、シリコ
ン基板９１に過電流保護回路のＮ型ＦＥＴ１，２を形成
するＮ１領域を２つのＮ１領域９２，９４に分け、Ｎ型
ＦＥＴ４，５を形成するＮ２領域も２つのＮ２領域９
３，９５に分けて、Ｎ１領域９２，９４とＮ２領域９
３，９５を交互に隣合わせになるように、Ｎ２領域９５
の上にＮ１領域９４を、Ｎ１領域９４の上にＮ２領域９
３を、Ｎ２領域９３の上にＮ１領域９２を配置し、その
Ｎ２領域９５の下にＰ型ＦＥＴ３と、Ｐ型ＦＥＴ３のゲ
ートに接続された抵抗、Ｎ型ＦＥＴ１２，１３， Ｐ型
ＰＥＴ１１，１４等を形成するＰ領域９６を配置し、Ｎ
型ＦＥＴ１，２のゲートに接続された抵抗、コンデンサ
ー、ツェナー・ダイオード、Ｎ型ＦＥＴ７、Ｐ型ＦＥＴ
６等を形成するＣＲ１領域９７をＮ１領域９２，９４，
Ｎ２領域９３，９５の左側に、Ｎ型ＦＥＴ４，５のゲー
トに接続された抵抗、コンデンサー、ツェナー・ダイオ
ード、Ｎ型ＦＥＴ８、Ｐ型ＦＥＴ９等を形成するＣＲ２
領域９８をＮ１領域９２，９４、Ｎ２領域９３，９５の
右側に配置したパターン図である。Ｎ型ＦＥＴ２，４、
Ｐ型ＦＥＴ３のソース・ドレイン間に接続している抵抗
４１，４３，４４とツェナー・ダイオード４０，４２，
４５は、Ｐ型ＦＥＴ３を形成するＰ領域７４，８５，９
６に形成することができる。
より詳細に説明する。Ｎ型ＦＥＴ１のソースとＮ型ＦＥ
Ｔ２のドレインとを接続し、Ｎ型ＦＥＴ２のソースとＰ
型ＦＥＴ３のソースとを接続し、Ｐ型ＦＥＴ３のドレイ
ンとＮ型ＦＥＴ４のソースとを接続し、Ｎ型ＦＥＴ４の
ドレインとＮ型ＦＥＴ５のソースとを接続する。Ｎ型Ｆ
ＥＴ２，４とＰ型ＦＥＴ３のピンチオフ電圧とコンダク
タンスは、絶対値において、ほぼ同じ大きさの特性であ
り、Ｎ型ＦＥＴ１，５のピンチオフ電圧とコンダクタン
スは、絶対値において、Ｎ型ＦＥＴ２，４とＰ型ＦＥＴ
３のピンチオフ電圧とコンダクタンスより大きい特性で
ある。そして、Ｎ型ＦＥＴ１のゲートはＮ型ＦＥＴ２の
ゲートと接続し、Ｎ型ＦＥＴ２のゲートは、抵抗２８を
通じてＰ型ＦＥＴ６のドレインに接続し、Ｐ型ＦＥＴ６
のソースはＮ型ＦＥＴ７のソースに接続し、Ｎ型ＦＥＴ
７のドレインはＮ型ＦＥＴ４のドレインに接続する。Ｐ
型ＦＥＴ６のゲートは抵抗２６を通じてＮ型ＦＥＴ７の
ドレインに接続し、Ｎ型ＦＥＴ７のゲートは抵抗２７を
通じてＰ型ＦＥＴ６のドレインに接続する。抵抗２９と
両方向ツェナー・ダイオード３０を直列に接続して抵抗
２８に並列に接続する。コンデンサー１６をＮ型ＦＥＴ
２のゲートとドレインの間に接続する。Ｎ型ＦＥＴ５の
ゲートはＮ型ＦＥＴ４のゲートと接続し、Ｎ型ＦＥＴ４
のゲートは、抵抗２３を通じてＰ型ＦＥＴ９のドレイン
に接続し、Ｐ型ＦＥＴ９のソースはＮ型ＦＥＴ８のソー
スに接続し、Ｎ型ＦＥＴ８のドレインはＮ型ＦＥＴ２の
ドレインに接統する。Ｐ型ＦＥＴ９のゲートは抵抗２１
を通じてＮ型ＦＥＴ８のドレインに接続し、Ｎ型ＦＥＴ
８のゲートは抵抗２２を通じてＰ型ＦＥＴ９のドレイン
に接続する。抵抗２５と両方向ツェナー・ダイオード２
４を直列に接続して抵抗２３に並列に接続する。コンデ
ンサー１７をＮ型ＦＥＴ４のゲートとドレインとの間に
接統する。Ｐ型ＦＥＴ３のゲートはＮ型ＦＥＴ１２のド
レインに接続し、Ｎ型ＦＥＴ１２のソースはＰ型ＦＥＴ
１１のソースに接続し、Ｐ型ＦＥＴ１１のドレインは抵
抗３５を通じてＮ型ＦＥＴ２のドレインに接続し、Ｎ型
ＦＥＴ１２のゲートは抵抗３４を通じてＰ型ＦＥＴ１１
のドレインに接続し、Ｐ型ＦＥＴ１１のゲートは抵抗３
３を通じてＮ型ＦＥＴ１２のドレインに接続する。同時
に、Ｐ型ＦＥＴ３のゲートはＮ型ＦＥＴ１３のドレイン
に接続し、Ｎ型ＦＥＴ１３のソースはＰ型ＦＥＴ１４の
ソースに接続し、Ｐ型ＦＥＴ１４のドレインは抵抗３８
を通じてＮ型ＦＥＴ４のドレインに接続し、Ｎ型ＦＥＴ
１３のゲートは抵抗３７を通じてＰ型ＦＥＴ１４のドレ
インに接続し、Ｐ型ＦＥＴ１４のゲートは抵抗３６を通
じてＮ型ＦＥＴ１３のドレインに接続する。そして、両
方向ツェナー・ダイオード４０と抵抗４１を直列に接続
してＮ型ＦＥＴ２のドレインとソースの間に接続する。
両方向ツェナー・ダイオード４２と抵抗４３を直列に接
続してＰ型ＦＥＴ３のソースとドレインの間に接続す
る。抵抗４４と両方向ツェナー・ダイオード４５を直列
に接続してＮ型ＦＥＴ４のソースとドレインの間に接続
する。そして、図１はＮ型ＦＥＴ１のドレインを外部へ
の端子Ａとし、Ｎ型ＦＥＴ５のドレインを外部への端子
Ｂとした過電流保護回路である。この接続により、端子
Ａにプラス、端子Ｂにマイナスの電圧ＶＡＢがかかる
時、Ｐ型ＦＥＴ３における電位差は、Ｎ型ＦＥＴ１，２
のゲート電圧になり、Ｎ型ＦＥＴ２における電位差は、
Ｐ型ＦＥＴ３のゲート電圧になる。そして、端子Ａにマ
イナス、端子Ｂにプラスの電圧ＶＡＢがかかる時、Ｐ型
ＦＥＴ３における電位差は、Ｎ型ＦＥＴ４，５のゲート
電圧になり、Ｎ型ＦＥＴ４における電位差は、Ｐ型ＦＥ
Ｔ３のゲート電圧になる。このために、端子ＡＢ間に電
圧ＶＡＢがかかって、端子Ａがプラス、端子Ｂがマイナ
スの場合、電圧ＶＡＢが徐々に大きくなると、Ｎ型ＦＥ
Ｔ１，２，４，５とＰ型ＦＥＴ３を流れる電流Ｉ
ＡＢは、徐々に大きくなる。しかし、Ｎ型ＦＥＴ２にお
ける電位差が大きくなると、Ｐ型ＦＥＴ３のゲート電圧
が大きくなり、同様に、Ｐ型ＦＥＴ３における電位差が
大きくなると、Ｎ型ＦＥＴ２のゲート電圧が大きくなる
ように接続されているために、電圧ＶＡＢがさらに大き
くなって、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３における電位差
が大きくなり、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３のゲート電
圧が、ある程度の値近くになるまでは、電流ＩＡＢは大
きくなるが、しかし、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３のゲ
ート電圧が、ある程度の値に近づくと、Ｎ型ＦＥＴ２と
Ｐ型ＦＥＴ３は電流ＩＡＢが大きくなるのを抑え、Ｎ型
ＦＥＴ２とＰ型ＦＥＴ３のゲート電圧が、ある程度の値
になると、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３は電流ＩＡＢを
減らすようになる。そして、Ｎ型ＦＥＴ２のゲートに
は、コンデンサー１６と抵抗２８が接続されているた
め、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３が電流ＩＡＢを減らす
ようになると、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３のゲート電
圧は、ある遅延時間をもってそれぞれのピンチオフ電圧
に達して、電流ＩＡＢを遮断する。このように、電流Ｉ
ＡＢはある値の大きさまでは流れるが、ある値以上の大
きな異常電流が流れると、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３
のそれぞれにおける電位差が大きくなり、それによりＮ
型ＦＥＴ２とＰ型ＦＥＴ３のそれぞれのゲート電圧が大
きくなり、そして、ゲート電圧が大きくなると、また、
その電位差が大きくなり、また、ゲート電圧が大きくな
ることを、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３は互いに作用し
合って繰り返し、そして、ある遅延時間をもって遮断す
る。これにより、この過電流保護回路は異常電流をある
遅延時間をもって遮断し、過電流保護のはたらきをす
る。そして、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３が異常電流を
遮断すると、電源電圧がＮ型ＦＥＴ２とＰ型ＦＥＴ３に
かかってくるが、Ｎ型ＦＥＴ１のピンチオフ電圧より大
きい電源電圧がかかると、Ｎ型ＦＥＴ１のゲート電圧が
Ｎ型ＦＥＴ１のピンチオフ電圧より大きくなりＮ型ＦＥ
Ｔ１が遮断して、電源電圧の大部分はＮ型ＦＥＴ１にか
かり、Ｎ型ＦＥＴ２とＰ型ＦＥＴ３には、大きな電源電
圧はかからない。同様に、端子ＡＢ間に電圧ＶＡＢがか
かって、端子Ａがマイナス、端子Ｂがプラスの場合は、
Ｎ型ＦＥＴ４とＰ型ＦＥＴ３が互いに作用し合って異常
電流をある遅延時間をもって遮断する。また、Ｎ型ＦＥ
Ｔ４とＰ型ＦＥＴ３が異常電流を遮断すると、電源電圧
の大部分はＮ型ＦＥＴ５にかかり、Ｎ型ＦＥＴ４とＰ型
ＦＥＴ３には、大きな電源電圧はかからない。コンデン
サー１６，１７と抵抗２８，２３の大きさを変えること
により、遮断特性を速動形あるいは遅延形にすることが
できる。また、Ｎ型ＦＥＴ２のゲートの抵抗２８とＮ型
ＦＥＴ４のドレインの間に接続されているＰ型ＦＥＴ６
とＮ型ＦＥＴ７は、端子Ａがプラス、端子Ｂがマイナス
の時、抵抗２８，２９を流れる電流をＮ型ＦＥＴ４のド
レインに流すが、端子Ａがマイナス、端子Ｂがプラスの
時、Ｐ型ＦＥＴ６とＮ型ＦＥＴ７は遮断してＮ型ＦＥＴ
４のドレインから抵抗２８，２９に電流が流れるのを防
ぐはたきをする。Ｐ型ＦＥＴ６のソースはＮ型ＦＥＴ７
のソースに接続し、Ｐ型ＦＥＴ６のゲートは抵抗２６を
通じてＮ型ＦＥＴ７のドレインに接続し、Ｎ型ＦＥＴ７
のゲートは抵抗２７を通じてＰ型ＦＥＴ６のドレインに
接続しているために、Ｐ型ＦＥＴ６からＮ型ＦＥＴ７へ
流れる電流に対しては、低抵抗状態になるが、Ｎ型ＦＥ
Ｔ７からＰ型ＦＥＴ６へ流れる電流に対しては、高抵抗
状態あるいは遮断状態になる。従って、電圧ＶＡＢがか
かって、端子Ａがプラス、端子Ｂがマイナスの時、抵抗
２８を流れる電流は、低抵抗状態のＰ型ＦＥＴ６とＮ型
ＦＥＴ７を通って、Ｎ型ＦＥＴ４のドレインに流れる
が、端子Ａがマイナス、端子Ｂがプラスの時、抵抗２８
を直接Ｎ型ＦＥＴ４のドレインに接続すると仮定した場
合に、Ｎ型ＦＥＴ４のドレインから抵抗２８に通常流れ
る電流より、Ｎ型ＦＥＴ７からＰ型ＦＥＴ６に流すこと
ができる電流容量を小さく設定すれば、端子Ａがマイナ
ス、端子Ｂがプラスの電圧ＶＡＢがかかった時、Ｎ型Ｆ
ＥＴ７とＰ型ＦＥＴ６は遮断状態になり、Ｎ型ＦＥＴ４
のドレインから抵抗２８に電流が流れるのを防ぐことが
できる。同様にして、Ｎ型ＦＥＴ４のゲートの抵抗２３
とＮ型ＦＥＴ２のドレインの間に接続されているＰ型Ｆ
ＥＴ９とＮ型ＦＥＴ８は、電圧ＶＡＢがかかって、端子
Ａがマイナス、端子Ｂがプラスの時、抵抗２３，２５を
流れる電流をＮ型ＦＥＴ２のドレインに流すが、端子Ａ
がプラス、端子Ｂがマイナスの時、Ｐ型ＦＥＴ９とＮ型
ＦＥＴ８は遮断してＮ型ＦＥＴ２のドレインから抵抗２
３，２５に電流が流れるのを防ぐはたらきをする。この
ことにより、交流の異常電流が流れ、端子Ａがプラス、
端子Ｂがマイナスで、Ｎ型ＦＥＴ１，２が遮断すると、
コンデンサー１６に蓄えられたＮ型ＦＥＴ１，２のゲー
ト電圧は、端子Ａがマイナス、端子Ｂがプラスの周期に
なっても放電されず、保持されるために、端子Ａがプラ
ス、端子Ｂがマイナスの次の周期までＮ型ＦＥＴ１，２
の遮断状態が保持でき、周期ごとに尖頭状のパルスが流
れることがなく交流の異常電流を遮断することができ
る。同様に、Ｎ型ＦＥＴ４，５のゲート電圧もコンデン
サー１７に蓄えられて放電されないため、Ｎ型ＦＥＴ
４，５は次の周期まで遮断状態を保持することができ
る。また、Ｐ型ＦＥＴ３のゲートに接統されているＰ型
ＦＥＴ１１とＮ型ＦＥＴ１２、そして、Ｐ型ＦＥＴ１４
とＮ型ＦＥＴ１３は、電圧ＶＡＢがかかって、端子Ａが
プラス、端子Ｂがマイナスの時、Ｐ型ＦＥＴ１１とＮ型
ＦＥＴ１２は低抵抗状態になり、Ｐ型ＦＥＴ１４とＮ型
ＦＥＴ１３は高抵抗状態あるいは遮断状態になるため、
Ｐ型ＦＥＴ３のゲートは抵抗３５を通じてＮ型ＦＥＴ２
のドレインに接続されたことになり、端子Ａがマイナ
ス、端子Ｂがプラスの時、Ｐ型ＦＥＴ１１とＮ型ＦＥＴ
１２は高抵抗状態あるいは遮断状態になり、Ｐ型ＦＥＴ
１４とＮ型ＦＥＴ１３は低抵抗状態になるため、Ｐ型Ｆ
ＥＴ３のゲートは抵抗３８を通じてＮ型ＦＥＴ４のドレ
インに接続されたことになる。これにより、Ｐ型ＦＥＴ
３は、交流の両方向の異常電流を遮断することができ
る。この過電流保護回路の遮断特性を図５に示す。ま
た、この実施例の過電流保護回路は、コンデンサー１６
と抵抗２８、あるいは、コンデンサー１７と抵抗２３に
よって、負荷回路に許容される範囲の短時間のあまり大
きくない異常電流は流すことができる遅延性がある。し
かし、極端に大きな異常電流を遅延性をもって遮断する
と、負荷回路が壊れる場合があるため、極端に大きな異
常電流に対しては、速く遮断する速動性が必要である。
このために、低抵抗の抵抗２９と両方向ツェナー・ダイ
オード３０とを直列に接続したものを、Ｎ型ＦＥＴ２の
ゲートに接続した高抵抗の抵抗２８に並列に接続するこ
とにより、端子Ａがプラス、端子Ｂがマイナスの極端に
大きな異常電流が流れて、高抵抗の抵抗２８における電
圧降下が両方向ツェナー・ダイオード３０のツェナー電
圧以上になると、両方向ツェナー・ダイオード３０は導
通し、コンデンサー１６の充電電流は低抵抗の抵抗２９
を通じて流れるので、速く遮断することができる。同様
に、端子Ａがマイナス、端子Ｂがプラスの極端に大きな
異常電流に対しても、低抵抗の抵抗２５と両方向ツェナ
ー・ダイオード２４とを直列に接続したものを、Ｎ型Ｆ
ＥＴ４のゲートに接続した高抵抗の抵抗２３に並列に接
続することにより、速く遮断することができる。そし
て、両方向ツェナー・ダイオードのツェナー電圧を変え
ることにより、遮断特性が遅延性から速動性に変わる異
常電流の大きさを調整することができる。また、両方向
ツェナー・ダイオード４０と抵抗４１を直列に接続して
Ｎ型ＦＥＴ２のドレインとソースの間に接続することに
よって、大きな異常電流が流れてもＮ型ＦＥＴ２におけ
る電位差を、両方向ツェナー・ダイオード４０のツェナ
ー電圧と抵抗４１における電圧降下との和の大きさ以下
にすることができる。同様に、両方向ツェナー・ダイオ
ード４２と抵抗４３を直列に接続してＰ型ＦＥＴ３のソ
ースとドレインの間に接続することによって、大きな異
常電流が流れてもＰ型ＦＥＴ３における電位差を、両方
向ツェナー・ダイオード４２のツェナー電圧と抵抗４３
における電圧降下との和の大きさ以下にすることができ
る。抵抗４４と両方向ツェナー・ダイオード４５を直列
に接続してＮ型ＦＥＴ４のソースとドレインの間に接続
することによって、大きな異常電流が流れてもＮ型ＦＥ
Ｔ４における電位差を、両方向ツェナー・ダイオード４
５のツェナー電圧と抵抗４４における電圧降下との和の
大きさ以下にすることができる。図１の過電流保護回路
では、両方向ツェナー・ダイオードを使用しているが、
これらの両方向ツェナー・ダイオードをパンチスルー現
象を利用した素子に置き換えて過電流保護回路を構成す
ることもできる。そのパンチスルー現象を利用した素子
の実施例を図２から図４において、説明する。図３は、
例えば、図１の低抵抗の抵抗２９と両方向ツェナー・ダ
イオード３０を直列に接続して高抵抗の抵抗２８に並列
に接続したものと、同じはたらきをするように、パンチ
スルー現象を利用して１個の素子にまとめた可変抵抗素
子の表面図である。図２は、図３の素子を線ＫＬで切っ
た断面図である。図３により説明する。Ｐ型シリコン基
板５１に熱拡散法あるいはイオン注入法を用いて、Ｎ型
領域５２，５３，５４を形成する。図３のように、Ｎ型
領域５２は高抵抗の抵抗になるように長く形成し、Ｎ型
領域５３，５４は低抵抗の抵抗になるように短く同じ長
さに形成する。次に、熱拡散法を用いて、Ｎ＋型領域５
５，５６，５７，５８を形成する。Ｎ＋型領域５５は、
Ｎ型領域５２，５３，５４のそれぞれの一方の端に接続
するように形成する。Ｎ＋型領域５６はＮ型領域５３の
他方の端に接続して、Ｎ＋型領域５７はＮ型領域５４の
他方の端に接続して形成する。Ｎ＋型領域５８はＮ型領
域５２の他方の端に接続し、そして、Ｎ＋型領域５６，
５７に面して、Ｎ＋型領域５６，５７からある決められ
た間隔を離して形成する。Ｎ型領域５２は図１の抵抗２
８にあたり、並列に形成したＮ型領域５３，５４は図１
の抵抗２９にあたり、Ｎ＋型領域５６，５７とＮ＋型領
域５８は図１の両方向ツェナー・ダイオード３０にあた
る。図２に示すように、Ｎ＋型領域５５は外部への一方
の端子Ｅで、図１の抵抗２８の一方の端にあたり、Ｎ＋
型領域５８は外部への他方の端子Ｆで、抵抗２８の他方
の端にあたる。この可変抵抗素子のはたらきについて説
明する。Ｎ＋型領域５６，５７とＮ＋型領域５８との間
にある決められた電圧がかかると、Ｐ型シリコン基板５
１にできるＮ＋型領域５６，５７による空乏層とＮ＋型
領域５８による空乏層がつながってパンチスルー現象を
起こすことができる間隔をもって、Ｎ＋型領域５６，５
７とＮ＋型領域５８を形成する。これにより、電流が流
れてＮ型領域５２における電圧降下がある決められた値
より小さい範囲の電流は、Ｎ＋型領域５５から高抵抗の
抵抗であるＮ型領域５２を通ってＮ＋型領域５８に流れ
るが、Ｎ型領域５２における電圧降下がある決められた
値以上になる大きい範囲の電流は、Ｎ＋型領域５５から
低抵抗の抵抗であるＮ型領域５３，５４を通ってＮ＋型
領域５６，５７に流れ、そして、パンチスルーによっ
て、Ｎ＋型領域５６，５７からＮ＋型領域５８に流れ
る。従って、この素子は、端子ＥＦ間にかかる電圧があ
る値より小さい時は高抵抗の抵抗として機能し、電圧が
ある値以上の時は低抵抗の抵抗として機能する。低抵抗
のＮ型領域は、図３においては２個並列に形成している
が、必要に応じて増減することができる。次に、パンチ
スルー現象を利用した可変抵抗素子の別の実施例を図４
により説明する。図３においては、Ｎ型領域５３とＮ型
領域５４は同じ長さで同じ抵抗値であり、Ｎ＋型領域５
６とＮ＋型領域５８の間隔と、Ｎ＋型領５７とＮ＋型領
域５８の間隔は、同じであるが、図４においては、Ｎ型
領域６２はＮ型領域６１より短く小さい抵抗値であり、
Ｎ＋型領域６４とＮ＋型領域５８の間隔は、Ｎ＋型領域
６３とＮ＋型領域５８の間隔より広く形成する。そし
て、Ｎ＋型領域６５，６６は、パンチスルーの時に、電
流がＮ＋型領域６３，６４のわん曲部に集中するのを防
ぐためのガードリングである。図４の可変抵抗素子のは
たらきについて説明する。電流が流れてＮ型領域５２に
おける電圧降下がある決められた値より小さい範囲の電
流は、Ｎ＋型領域５５から高抵抗の抵抗であるＮ型領域
５２を通ってＮ＋型領域５８に流れるが、Ｎ型領域５２
における電圧降下がある決められた値以上になる大きい
範囲の電流は、Ｎ＋型領域５５から低抵抗の抵抗である
Ｎ型領域６１を通ってＮ＋型領域６３に流れ、そして、
パンチスルーによって、Ｎ＋型領域６３からＮ＋型領域
５８に流れる。次に、もっと大きな電流が流れてＮ型領
域５２における電圧降下がさらに大きくなると、Ｎ＋型
領域６４Ｎ＋型領域５８の間にもパンチスルーが起こ
り、電流はＮ＋型領域５５からさらに低い抵抗値の抵抗
であるＮ型領域６２を通ってＮ＋型領域６４にも流れ、
そして、Ｎ＋型領域５８に流れる。従って、この素子
は、端子ＥＦ間にかかる電圧がある値より小さい時は高
抵抗の抵抗として機能し、電圧がある値以上の時は低抵
抗の抵抗として機能し、電圧がさらに大きくなるとさら
に低い抵抗値の抵抗として機能する。この図４の可変抵
抗素子を図１の過電流保護回路に用いると、遮断特性が
遅延性から速動性に変わる異常電流の大きさを２段階に
設定することができる。図４においては、低抵抗の抵抗
のＮ型領域６１とさらに低い抵抗値の抵抗のＮ型領域６
２は、各１個しか示していないが、必要によりそれぞれ
複数個形成することができる。図３または図４の可変抵
抗素子は、図１の低抵抗の抵抗２５と両方向ツェナー・
ダイオード２４を直列に接続して高抵抗の抵抗２３に並
列に接続したところにも使用することができる。また、
図３または図４の可変抵抗素子から高抵抗の抵抗である
Ｎ型領域５２を外した素子を形成して、図１の両方向ツ
ェナー・ダイオード４０と抵抗４１を直列に接続したと
ころに、両方向ツェナー・ダイオード４２と抵抗４３を
直列に接続したところに、そして、両方向ツェナー・ダ
イオード４５と抵抗４４を直列に接続したところにも、
素子の抵抗値やパンチスルーを起こす電圧を使用すると
ころに合わせて、置き換えて使用することができる。次
に、図１の交流形の過電流保護回路を１つにまとめた半
導体装置において、交流の両方向の電流に対して同じ遮
断特性をもつために、過電流保護回路のＮ型ＦＥＴ１，
２を形成するＮ１領域とＮ型ＦＥＴ４，５を形成するＮ
２領域とＰ型ＦＥＴ３を形成するＰ領域、そして、抵
抗、コンデンサー、ツェナー・ダイオード等を形成する
ＣＲ１領域、ＣＲ２領域の配置のパターンの実施例を図
６〜図８に示す。図６は、シリコン基板７１に過電流保
護回路のＮ型ＦＥＴ１，２を形成するＮ１領域７２とＮ
型ＦＥＴ４，５を形成するＮ２領域７３を左右に隣合わ
せに配置し、そのＮ１領域７２、Ｎ２領域７３の下にＰ
型ＦＥＴ３と、Ｐ型ＦＥＴ３のゲートに接続された抵
抗、Ｎ型ＦＥＴ１２，１３、Ｐ型ＰＥＴ１１，１４等を
形成するＰ領域７４を配置し、Ｎ型ＦＥＴ１，２のゲー
トに接続された抵抗、コンデンサー、ツェナー・ダイオ
ード、Ｎ型ＦＥＴ７、Ｐ型ＦＥＴ６等を形成するＣＲ１
領域７５をＮ１領域７２の左側に、Ｎ型ＦＥＴ４，５の
ゲートに接続された抵抗、コンデンサー、ツェナー・ダ
イオード、Ｎ型ＦＥＴ８、Ｐ型ＦＥＴ９等を形成するＣ
Ｒ２領域７６を領域７３の右側に配置したパターン図で
ある。パターンの別の実施例を、図７により説明する。
図７は、シリコン基板８１に過電流保護回路のＮ型ＦＥ
Ｔ１，２を形成するＮ１領域を２つのＮ１領域８２，８
４に分けて、Ｎ型ＦＥＴ４，５を形成するＮ２領域８３
の上下に配置し、そのＮ１領域８４の下にＰ型ＦＥＴ３
と、Ｐ型ＦＥＴ３のゲートに接続された抵抗、Ｎ型ＦＥ
Ｔ１２，１３、Ｐ型ＦＥＴ１１，１４等を形成するＰ領
域８５を配置し、Ｎ型ＦＥＴ１，２のゲートに接続され
た抵抗、コンデンサー、ツェナー・ダイオード、Ｎ型Ｆ
ＥＴ７、Ｐ型ＦＥＴ６等を形成するＣＲ１領域８６をＮ
１領域８２，８４、Ｎ２領域８３の左側に、Ｎ型ＦＥＴ
４，５のゲートに接続された抵抗、コンデンサー、ツェ
ナー・ダイオード、Ｎ型ＦＥＴ８、Ｐ型ＦＥＴ９等を形
成するＣＲ２領域８７をＮ１領域８２，８４、Ｎ２領域
８３の右側に配置したパターン図である。また、パター
ンの次の実施例を図８により説明する。図８は、シリコ
ン基板９１に過電流保護回路のＮ型ＦＥＴ１，２を形成
するＮ１領域を２つのＮ１領域９２，９４に分け、Ｎ型
ＦＥＴ４，５を形成するＮ２領域も２つのＮ２領域９
３，９５に分けて、Ｎ１領域９２，９４とＮ２領域９
３，９５を交互に隣合わせになるように、Ｎ２領域９５
の上にＮ１領域９４を、Ｎ１領域９４の上にＮ２領域９
３を、Ｎ２領域９３の上にＮ１領域９２を配置し、その
Ｎ２領域９５の下にＰ型ＦＥＴ３と、Ｐ型ＦＥＴ３のゲ
ートに接続された抵抗、Ｎ型ＦＥＴ１２，１３， Ｐ型
ＰＥＴ１１，１４等を形成するＰ領域９６を配置し、Ｎ
型ＦＥＴ１，２のゲートに接続された抵抗、コンデンサ
ー、ツェナー・ダイオード、Ｎ型ＦＥＴ７、Ｐ型ＦＥＴ
６等を形成するＣＲ１領域９７をＮ１領域９２，９４，
Ｎ２領域９３，９５の左側に、Ｎ型ＦＥＴ４，５のゲー
トに接続された抵抗、コンデンサー、ツェナー・ダイオ
ード、Ｎ型ＦＥＴ８、Ｐ型ＦＥＴ９等を形成するＣＲ２
領域９８をＮ１領域９２，９４、Ｎ２領域９３，９５の
右側に配置したパターン図である。Ｎ型ＦＥＴ２，４、
Ｐ型ＦＥＴ３のソース・ドレイン間に接続している抵抗
４１，４３，４４とツェナー・ダイオード４０，４２，
４５は、Ｐ型ＦＥＴ３を形成するＰ領域７４，８５，９
６に形成することができる。
【０００７】
【発明の効果】本発明の過電流保護回路は、接合形電界
効果半導体と抵抗とコンデンサーで構成されているため
に、ピンチオフ電圧の小さい電界効果半導体で回路を構
成すれば、正常電流が流れる時の過電流保護回路におけ
る電圧降下を小さくでき、また、負荷回路の正常電流は
接合形電界効果半導体のみを流れ、１つのＰＮ接合も横
切らないために、正常電流はゼロから正常値までスムー
ズに立ち上がることができる。また、本発明の過電流保
護回路は、Ｎ型ＦＥＴ１，２のゲートに接続されている
高抵抗の抵抗２８に、低抵抗の抵抗２９と両方向ツェナ
ー・ダイオード３０を直列に接続したものを並列に接続
しているために、小さい異常電流に対しては遅延性の遮
断特性を、大きい異常電流に対しては速動性の遮断特性
をもつことができるので、過電流から負荷回路をより正
確に保護することができる。また、Ｎ型ＦＥＴ１，２の
ゲートは、抵抗２８を通じてＰ型ＦＥＴ６のドレインに
接続し、Ｐ型ＦＥＴ６のソースはＮ型ＦＥＴ７のソース
に接続し、Ｎ型ＦＥＴ７のドレインはＮ型ＦＥＴ４のド
レインに接続し、そして、Ｐ型ＦＥＴ６のゲートは抵抗
２６を通じてＮ型ＦＥＴ７のドレインに接続し、Ｎ型Ｆ
ＥＴ７のゲートは抵抗２７を通じてＰ型ＦＥＴ６のドレ
インに接続しているために、端子Ａがプラス、端子Ｂが
マイナスの電圧ＶＡＢがかかる時は、Ｐ型ＦＥＴ６とＮ
型ＦＥＴ７は低抵抗状態になり、Ｎ型ＦＥＴ１，２のゲ
ートはいつも抵抗２８を通じてＮ型ＦＥＴ４のドレイン
に結び付けられているので、Ｎ型ＦＥＴ１，２のゲート
電圧が不安定になることがない。そして、端子Ａにマイ
ナス、端子Ｂにプラスの電圧ＶＡＢがかかる時は、Ｐ型
ＦＥＴ６とＮ型ＦＥＴ７は高抵抗状態あるいは遮断状態
になるため、コンデンサー１６に蓄えられたＮ型ＦＥＴ
１，２のゲート電圧を放電せずに次の周期まで保持する
ことができる。これにより、周期ごとに尖頭状のパルス
が流れることがなく交流の異常電流を遮断することがで
き、また、高周波の小さい異常電流に対しては、周期ご
とにゲート電圧をコンデンサー１６に蓄積していき、Ｎ
型ＦＥＴ１，２を遮断し、異常電流を遮断することがで
きる。本発明の過電流保護回路は、Ｎ型ＦＥＴ２、Ｐ型
ＦＥＴ３、Ｎ型ＦＥＴ４のそれぞれのソース・ドレイン
間に、ツェナー・ダイオードと抵抗を直列に接続したも
のを１対づつ接続しているために、急に大きな異常電流
が過電流保護回路に流れても、Ｎ型ＦＥＴ２、Ｐ型ＦＥ
Ｔ３、Ｎ型ＦＥＴ４のそれぞれに大きな電圧がかかるこ
とがなく、それらのＮ型ＦＥＴ、Ｐ型ＦＥＴが大きな電
圧によって壊れるのを防ぐことができる。過電流保護回
路を１つにまとめた半導体装置のパターンにおいて、図
６のように、Ｎ型ＦＥＴ１，２のＮ１領域７２とＮ型Ｆ
ＥＴ４，５のＮ２領域７３を隣合わせに配置することに
より、また、図７のように、Ｎ型ＦＥＴ１，２のＮ１領
域を２つのＮ１領域８２，８４に分けて、Ｎ型ＦＥＴ
４，５のＮ２領域８３の上下に配置することにより、そ
して、また、図８のように、Ｎ型ＦＥＴ１，２のＮ１領
域を２つのＮ１領域９２，９４に分け、Ｎ型ＦＥＴ４，
５も２つのＮ２領域９３，９５に分けて、Ｎ１領域とＮ
２領域が交互に隣合うように配置することにより、Ｎ型
ＦＥＴ１とＮ型ＦＥＴ５のピンチオフ電圧とコンダクタ
ンスを揃えて、Ｎ型ＦＥＴ２とＮ型ＦＥＴ４のピンチオ
フ電圧とコンダクタンスを揃えて形成できるため、交流
の両方向の電流に対して同じ遮断特性をもった過電流保
護半導体装置を形成することができる。
効果半導体と抵抗とコンデンサーで構成されているため
に、ピンチオフ電圧の小さい電界効果半導体で回路を構
成すれば、正常電流が流れる時の過電流保護回路におけ
る電圧降下を小さくでき、また、負荷回路の正常電流は
接合形電界効果半導体のみを流れ、１つのＰＮ接合も横
切らないために、正常電流はゼロから正常値までスムー
ズに立ち上がることができる。また、本発明の過電流保
護回路は、Ｎ型ＦＥＴ１，２のゲートに接続されている
高抵抗の抵抗２８に、低抵抗の抵抗２９と両方向ツェナ
ー・ダイオード３０を直列に接続したものを並列に接続
しているために、小さい異常電流に対しては遅延性の遮
断特性を、大きい異常電流に対しては速動性の遮断特性
をもつことができるので、過電流から負荷回路をより正
確に保護することができる。また、Ｎ型ＦＥＴ１，２の
ゲートは、抵抗２８を通じてＰ型ＦＥＴ６のドレインに
接続し、Ｐ型ＦＥＴ６のソースはＮ型ＦＥＴ７のソース
に接続し、Ｎ型ＦＥＴ７のドレインはＮ型ＦＥＴ４のド
レインに接続し、そして、Ｐ型ＦＥＴ６のゲートは抵抗
２６を通じてＮ型ＦＥＴ７のドレインに接続し、Ｎ型Ｆ
ＥＴ７のゲートは抵抗２７を通じてＰ型ＦＥＴ６のドレ
インに接続しているために、端子Ａがプラス、端子Ｂが
マイナスの電圧ＶＡＢがかかる時は、Ｐ型ＦＥＴ６とＮ
型ＦＥＴ７は低抵抗状態になり、Ｎ型ＦＥＴ１，２のゲ
ートはいつも抵抗２８を通じてＮ型ＦＥＴ４のドレイン
に結び付けられているので、Ｎ型ＦＥＴ１，２のゲート
電圧が不安定になることがない。そして、端子Ａにマイ
ナス、端子Ｂにプラスの電圧ＶＡＢがかかる時は、Ｐ型
ＦＥＴ６とＮ型ＦＥＴ７は高抵抗状態あるいは遮断状態
になるため、コンデンサー１６に蓄えられたＮ型ＦＥＴ
１，２のゲート電圧を放電せずに次の周期まで保持する
ことができる。これにより、周期ごとに尖頭状のパルス
が流れることがなく交流の異常電流を遮断することがで
き、また、高周波の小さい異常電流に対しては、周期ご
とにゲート電圧をコンデンサー１６に蓄積していき、Ｎ
型ＦＥＴ１，２を遮断し、異常電流を遮断することがで
きる。本発明の過電流保護回路は、Ｎ型ＦＥＴ２、Ｐ型
ＦＥＴ３、Ｎ型ＦＥＴ４のそれぞれのソース・ドレイン
間に、ツェナー・ダイオードと抵抗を直列に接続したも
のを１対づつ接続しているために、急に大きな異常電流
が過電流保護回路に流れても、Ｎ型ＦＥＴ２、Ｐ型ＦＥ
Ｔ３、Ｎ型ＦＥＴ４のそれぞれに大きな電圧がかかるこ
とがなく、それらのＮ型ＦＥＴ、Ｐ型ＦＥＴが大きな電
圧によって壊れるのを防ぐことができる。過電流保護回
路を１つにまとめた半導体装置のパターンにおいて、図
６のように、Ｎ型ＦＥＴ１，２のＮ１領域７２とＮ型Ｆ
ＥＴ４，５のＮ２領域７３を隣合わせに配置することに
より、また、図７のように、Ｎ型ＦＥＴ１，２のＮ１領
域を２つのＮ１領域８２，８４に分けて、Ｎ型ＦＥＴ
４，５のＮ２領域８３の上下に配置することにより、そ
して、また、図８のように、Ｎ型ＦＥＴ１，２のＮ１領
域を２つのＮ１領域９２，９４に分け、Ｎ型ＦＥＴ４，
５も２つのＮ２領域９３，９５に分けて、Ｎ１領域とＮ
２領域が交互に隣合うように配置することにより、Ｎ型
ＦＥＴ１とＮ型ＦＥＴ５のピンチオフ電圧とコンダクタ
ンスを揃えて、Ｎ型ＦＥＴ２とＮ型ＦＥＴ４のピンチオ
フ電圧とコンダクタンスを揃えて形成できるため、交流
の両方向の電流に対して同じ遮断特性をもった過電流保
護半導体装置を形成することができる。
【図１】交流形の過電流保護回路を示した回路図であ
る。
る。
【図２】パンチスルー現象を利用した可変抵抗素子の断
面図である。
面図である。
【図３】〜
【図４】パンチスルー現象を利用した可変抵抗素子の表
面図である。
面図である。
【図５】交流形の過電流保護回路の遮断特性図である。
【図６】〜
【図８】交流形の過電流保護半導体装置のパターン図で
ある。
ある。
１，２，４，５，７，８，１２，１３・・・・・Ｎ型Ｆ
ＥＴ ３，６，９，１１，１４・・・・・・・・・Ｐ型ＦＥＴ ２３，２５，２８，２９，３５，３８，４１，４３，４
４・・・抵抗 １６，１７・・・・・・・・・・・・・コンデンサー ２４，３０，４０，４２，４５・・・・・・・・・両方
向ツェナー・ダイオード ５１・・・・・・・・・・・・・・・Ｐ型シリコン基板 ５２，５３，５４，６１，６２・・・・・・・・・Ｎ型
領域 ５５，５６，５７，５８，６３，６４・・・・・・・Ｎ
＋型領域 ７１，８１，９１・・・・・・・・・・・・シリコン基
板 ７２，８２，８４，９２，９４・・・・・・・・・Ｎ１
領域 ７３，８３，９３，９５・・・・・・・・・・Ｎ２領域 ７４，８５，９６・・・・・・・・・・・・Ｐ領域 ７５，８６，９７・・・・・・・・・・・・ＣＲ１領域 ７６，８７，９８・・・・・・・・・・・・ＣＲ２領域
ＥＴ ３，６，９，１１，１４・・・・・・・・・Ｐ型ＦＥＴ ２３，２５，２８，２９，３５，３８，４１，４３，４
４・・・抵抗 １６，１７・・・・・・・・・・・・・コンデンサー ２４，３０，４０，４２，４５・・・・・・・・・両方
向ツェナー・ダイオード ５１・・・・・・・・・・・・・・・Ｐ型シリコン基板 ５２，５３，５４，６１，６２・・・・・・・・・Ｎ型
領域 ５５，５６，５７，５８，６３，６４・・・・・・・Ｎ
＋型領域 ７１，８１，９１・・・・・・・・・・・・シリコン基
板 ７２，８２，８４，９２，９４・・・・・・・・・Ｎ１
領域 ７３，８３，９３，９５・・・・・・・・・・Ｎ２領域 ７４，８５，９６・・・・・・・・・・・・Ｐ領域 ７５，８６，９７・・・・・・・・・・・・ＣＲ１領域 ７６，８７，９８・・・・・・・・・・・・ＣＲ２領域
Claims (9)
- 【請求項１】 Ｎ型接合形電界効果半導体（１）のソー
スとＮ型接合形電界効果半導体（２）のドレインとを接
続し、Ｎ型接合形電界効果半導体（２）のソースとＰ型
接合形電界効果半導体（３）のソースとを接続し、Ｐ型
接合形電界効果半導体（３）のドレインとＮ型接合形電
界効果半導体（４）のソースとを接続し、Ｎ型接合形電
界効果半導体（４）のドレインとＮ型接合形電界効果半
導体（５）のソースとを接続し、 Ｎ型接合形電界効果半導体（１）のゲートはＮ型接合形
電界効果半導体（２）のゲートに接続し、Ｎ型接合形電
界効果半導体（２）のゲートは抵抗（２８）を通じてＰ
型接合形電界効果半導体（６）のドレインに接続し、Ｐ
型接合形電界効果半導体（６）のソースはＮ型接合形電
界効果半導体（７）のソースに接続し、Ｎ型接合形電界
効果半導体（７）のドレインはＮ型接合形電界効果半導
体（４）のドレインに接続し、Ｐ型接合形電界効果半導
体（６）のゲートは抵抗（２６）を通じてＮ型接合形電
界効果半導体（７）のドレインに接続し、Ｎ型接合形電
界効果半導体（７）のゲートは抵抗（２７）を通じてＰ
型接合形電界効果半導体（６）のドレインに接続し、 Ｎ型接合形電界効果半導体（５）のゲートはＮ型接合形
電界効果半導体（４）のゲートに接続し、Ｎ型接合形電
界効果半導体（４）のゲートは、抵抗（２３）を通じて
Ｐ型接合形電界効果半導体（９）のドレインに接続し、
Ｐ型接合形電界効果半導体（９）のソースはＮ型接合形
電界効果半導体（８）のソースに接続し、Ｎ型接合形電
界効果半導体（８）のドレインはＮ型接合形電界効果半
導体（２）のドレインに接続し、Ｐ型接合形電界効果半
導体（９）のゲートは抵抗（２１）を通じてＮ型接合形
電界効果半導体（８）のドレインに接続し、Ｎ型接合形
電界効果半導体（８）のゲートは抵抗（２２）を通じて
Ｐ型接合形電界効果半導体（９）のドレインに接続し、 Ｐ型接合形電界効果半導体（３）のゲートはＮ型接合形
電界効果半導体（１２）のドレインに接続し、Ｎ型接合
形電界効果半導体（１２）のソースはＰ型接合形電界効
果半導体（１１）のソースに接続し、Ｐ型接合形電界効
果半導体（１１）のドレインは抵抗（３５）を通じてＮ
型接合形電界効果半導体（２）のドレインに接続し、Ｎ
型接合形電界効果半導体（１２）のゲートは抵抗（３
４）を通じてＰ型接合形電界効果半導体（１１）のドレ
インに接統し、Ｐ型接合形電界効果半導体（１１）のゲ
ートは抵抗（３３）を通じてＮ型接合形電界効果半導体
（１２）のドレインに接続し、 同時に、Ｐ型接合形電界効果半導体（３）のゲートはＮ
型接合形電界効果半導体（１３）のドレインに接続し、
Ｎ型接合形電界効果半導体（１３）のソースはＰ型接合
形電界効果半導体（１４）のソースに接続し、Ｐ型接合
形電界効果半導体（１４）のドレインは抵抗（３８）を
通じてＮ型接合形電界効果半導体（４）のドレインに接
続し、Ｎ型接合形電界効果半導体（１３）のゲートは抵
抗（３７）を通じてＰ型接合形電界効果半導体（１４）
のドレインに接続し、Ｐ型接合形電界効果半導体（１
４）のゲートは抵抗（３６）を通じてＮ型接合形電界効
果半導体（１３）のドレインに接続し、Ｎ型接合形電界
効果半導体（２）のゲートとドレインの間にコンデンサ
ー（１６）を接続し、Ｎ型接合形電界効果半導体（４）
のゲートとドレインの間にコンデンサー（１７）を接続
し、 Ｎ型接合形電界効果半導体（１）のドレインを外部への
一方の端子とし、Ｎ型接合形電界効果半導体（５）のド
レインを外部への他方の端子とする過電流保護回路。 - 【請求項２】 抵抗（２９）と両方向ツェナー・ダイオ
ード（３０）を直列に接続したものを抵抗（２８）に並
列に接続し、抵抗（２５）と両方向ツェナー・ダイオー
ド（２４）を直列に接続したものを抵抗（２３）に並列
に接続した請求項１記載の過電流保護回路。 - 【請求項３】 両方向ツェナー・ダイオード（４０）と
抵抗（４１）を直列に接続したものをＮ型接合形電界効
果半導体（２）のドレインとソースの間に接続し、両方
向ツェナー・ダイオード（４２）と抵抗（４３）を直列
に接続したものをＰ型接合形電界効果半導体（３）のソ
ースとドレインの間に接続し、両方向ツェナー・ダイオ
ード（４５）と抵抗（４４）を直列に接続したものをＮ
型接合形電界効果半導体（４）のドレインとソースの間
に接続した請求項１記載の過電流保護回路。 - 【請求項４】 シリコン基板に高抵抗の抵抗と低抵抗の
抵抗とパンチスルーを起こすための電極と外部への端子
となる電極を形成してなる可変抵抗素子。 - 【請求項５】 Ｐ型シリコン基板（５１）に、高抵抗の
抵抗であるＮ型領域（５２）を長く形成し、低抵抗の抵
抗であるＮ型領域（５３，５４）を短く同じ長さに形成
し、Ｎ＋型領域（５５）はＮ型領域（５２，５３，５
４）のそれぞれの一方の端に接続するように形成し、Ｎ
＋型領域（５６）はＮ型領域（５３）の他方の端に接続
して形成し、Ｎ＋型領域（５７）はＮ型領域（５４）の
他方の端に接続して形成し、Ｎ＋型領域（５８）はＮ型
領域（５２）の他方の端に接続し、そして、Ｎ＋型領域
（５６，５７）に面して、Ｎ＋型領域（５６，５７）か
らある間隔を離して形成し、Ｎ＋型領域（５５）を外部
への一方の端子とし、Ｎ＋型領域（５８）を外部への他
方の端子とした可変抵抗素子。 - 【請求項６】 Ｐ型シリコン基板（５１）に、高抵抗の
抵抗であるＮ型領域（５２）を長く形成し、低抵抗の抵
抗であるＮ型領域（６１）を短く形成し、さらに低い抵
抗値の抵抗であるＮ型領域（６２）をさらに短く形成
し、Ｎ＋型領域（５５）はＮ型領域（５２，６１，６
２）のそれぞれの一方の端に接続するように形成し、Ｎ
＋型領域（６３）はＮ型領域（６１）の他方の端に接続
して形成し、Ｎ＋型領域（６４）はＮ型領域（６２）の
他方の端に接続して形成し、Ｎ＋型領域（５８）はＮ型
領域（５２）の他方の端に接続し、そして、Ｎ＋型領域
（６３，６４）に面して、Ｎ＋型領域（６３）からある
間隔を離して形成し、Ｎ＋型領域（６４）からはさらに
広い間隔を離して形成し、Ｎ＋型領域（６３，６４）の
ガードリングのＮ＋型領域（６５，６６）を形成し、Ｎ
＋型領域（５５）を外部への一方の端子とし、Ｎ＋型領
域（５８）を外部への他方の端子とした可変抵抗素子。 - 【請求項７】 シリコン基板（７１）に、第１のＮ型接
合形電界効果半導体を形成するＮ１領域（７２）と第２
のＮ型接合形電界効果半導体を形成するＮ２領域（７
３）を左右に隣合わせに配置し、そのＮ１領域（７
２）、Ｎ２領域（７３）の下にＰ型接合形電界効果半導
体を形成するＰ領域（７４）を配置し、第１のＮ型接合
形電界効果半導体のゲートに接続する抵抗、コンデンサ
ー等を形成するＣＲ１領域（７５）をＮ１領域（７２）
の左側に、第２のＮ型接合形電界効果半導体のゲートに
接続する抵抗、コンデンサー等を形成するＣＲ２領域
（７６）をＮ２領域（７３）の右側に配置したパターン
の過電流保護半導体装置。 - 【請求項８】 シリコン基板（８１）に、第１のＮ型接
合形電界効果半導体を形成するＮ１領域を２つのＮ１領
域（８２，８４）に分けて、第２のＮ型接合形電界効果
半導体を形成するＮ２領域（８３）の上下に配置し、そ
のＮ１領域（８４）の下にＰ型接合形電界効果半導体を
形成するＰ領域（８５）を配置し、第１のＮ型接合形電
界効果半導体のゲートに接続する抵抗、コンデンサー等
を形成するＣＲ１領域（８６）をＮ１領域、Ｎ２領域の
左側に、第２のＮ型接合形電界効果半導体のゲートに接
続する抵抗、コンデンサー等を形成するＣＲ２領域（８
７）をＮ１領域、Ｎ２領域の右側に配置したパターンの
過電流保護半導体装置。 - 【請求項９】 シリコン基板（９１）に、第１のＮ型接
合形電界効果半導体を形成するＮ１領域を２つのＮ１領
域（９２，９４）に分けて、第２のＮ型接合形電界効果
半導体を形成するＮ２領域も２つのＮ２領域（９３，９
５）に分けて、Ｎ１領域、（９２，９４）とＮ２領域
（９３，９５）を交互に隣合わせになるように上下に配
置し、Ｎ１領域、Ｎ２領域の下にＰ型接合形電界効果半
導体を形成するＰ領域（９６）を配置し、第１の接合形
電界効果半導体のゲートに接続する抵抗、コンデンサー
等を形成するＣＲ１領域（９７）をＮ１領域、Ｎ２領域
の左側に、第２の接合形電界効果半導体のゲートに接続
する抵抗、コンデンサー等を形成するＣＲ２領域（９
８）をＮ１領域、Ｎ２領域の右側に配置したパターンの
過電流保護半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20499891A JPH0513681A (ja) | 1991-04-27 | 1991-05-13 | 過電流保護回路と半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-191372 | 1991-04-27 | ||
| JP19137291 | 1991-04-27 | ||
| JP20499891A JPH0513681A (ja) | 1991-04-27 | 1991-05-13 | 過電流保護回路と半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513681A true JPH0513681A (ja) | 1993-01-22 |
Family
ID=26506656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20499891A Pending JPH0513681A (ja) | 1991-04-27 | 1991-05-13 | 過電流保護回路と半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513681A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994018736A1 (en) * | 1993-02-10 | 1994-08-18 | Masaya Maruo | Overcurrent protective circuit and semiconductor device |
| US6002566A (en) * | 1997-07-22 | 1999-12-14 | Soc Corporation | Resettable overcurrent protective circuit |
-
1991
- 1991-05-13 JP JP20499891A patent/JPH0513681A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994018736A1 (en) * | 1993-02-10 | 1994-08-18 | Masaya Maruo | Overcurrent protective circuit and semiconductor device |
| US6002566A (en) * | 1997-07-22 | 1999-12-14 | Soc Corporation | Resettable overcurrent protective circuit |
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