JPH07112045B2 - 過電流保護回路と半導体装置 - Google Patents
過電流保護回路と半導体装置Info
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- JPH07112045B2 JPH07112045B2 JP18345189A JP18345189A JPH07112045B2 JP H07112045 B2 JPH07112045 B2 JP H07112045B2 JP 18345189 A JP18345189 A JP 18345189A JP 18345189 A JP18345189 A JP 18345189A JP H07112045 B2 JPH07112045 B2 JP H07112045B2
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Description
【０００１】
【産業上の利用分野】本発明は、負荷である回路を過電
流から保護するようにしたデプレッション形電界効果ト
ランジスタによる過電流保護回路および半導体装置に関
するものである。
流から保護するようにしたデプレッション形電界効果ト
ランジスタによる過電流保護回路および半導体装置に関
するものである。
【０００２】
【従来の技術】負荷に直列に接続して過電流から負荷を
保護する装置として、ヒューズやブレーカー、また、ト
ランジスタやサイリスタ等の保護回路が使用されてい
る。ヒューズは、過電流が流れると溶断するため、その
たびに、交換しなければならない。ブレーカーは、遮断
速度が遅いため、速動性を必要とする回路には使用でき
ない。トランジスタやサイリスタ等の保護回路は、負荷
に直列に接続するだけではなく、この保護回路を動かす
ための別電源が必要である。また、別電源を必要としな
い場合は、この保護回路を定電圧回路や定電流回路と同
じように、負荷に並列に接続しなければならない。これ
らのために、この保護回路は、ヒューズやブレーカーの
ように、必要なところに簡単に、負荷と直列に取り付け
ることができない。
保護する装置として、ヒューズやブレーカー、また、ト
ランジスタやサイリスタ等の保護回路が使用されてい
る。ヒューズは、過電流が流れると溶断するため、その
たびに、交換しなければならない。ブレーカーは、遮断
速度が遅いため、速動性を必要とする回路には使用でき
ない。トランジスタやサイリスタ等の保護回路は、負荷
に直列に接続するだけではなく、この保護回路を動かす
ための別電源が必要である。また、別電源を必要としな
い場合は、この保護回路を定電圧回路や定電流回路と同
じように、負荷に並列に接続しなければならない。これ
らのために、この保護回路は、ヒューズやブレーカーの
ように、必要なところに簡単に、負荷と直列に取り付け
ることができない。
【０００３】
【発明の目的】本発明は、ヒューズやブレーカーのよう
に、必要なところに簡単に負荷と直列に取り付けること
ができ、過電流が流れるたびに交換する必要がなく、遮
断特性を負荷にあわせて、速動形にも、遅延形にも、で
きる別電源を必要としないデプレッション形電界効果ト
ランジスタによる過電流保護回路と、その半導体装置を
提供する。
に、必要なところに簡単に負荷と直列に取り付けること
ができ、過電流が流れるたびに交換する必要がなく、遮
断特性を負荷にあわせて、速動形にも、遅延形にも、で
きる別電源を必要としないデプレッション形電界効果ト
ランジスタによる過電流保護回路と、その半導体装置を
提供する。
【０００４】
【発明の概要】本発明は、デプレッション形（接合形、
絶縁ゲート形とも）電界効果トランジスタのＰ型デプレ
ッション形電界効果トランジスタ（以下Ｐ型DFETと略
す）のソースとＮ型デプレッションの形電界効果トラン
ジスタ（以下Ｎ型DFETと略す）のソースとを接続し、Ｐ
型DFETのゲートを抵抗を通じてＮ型DFETのドレインに、
Ｎ型DFETのゲートを抵抗を通じてＰ型DFETのドレインに
接続し、前述のＮ型DFETとは別のＮ型DFET（後述）のソ
ースを、前述のＮ型DFETのドレインに接続し、後述のＮ
型DFETのゲートを抵抗を通じてＰ型DFETのドレインに接
続し、そして、遮断特性を速動性に、あるいは、遅延性
にするためのコンデンサーを接続した回路で、後述のＮ
型DFETのドレインをプラス側、Ｐ型DFETのドレインをマ
イナス側として、負荷に直列に接続することによって、
負荷を過電流から保護する過電流保護回路と、その半導
体装置を提供することを目的とする。
絶縁ゲート形とも）電界効果トランジスタのＰ型デプレ
ッション形電界効果トランジスタ（以下Ｐ型DFETと略
す）のソースとＮ型デプレッションの形電界効果トラン
ジスタ（以下Ｎ型DFETと略す）のソースとを接続し、Ｐ
型DFETのゲートを抵抗を通じてＮ型DFETのドレインに、
Ｎ型DFETのゲートを抵抗を通じてＰ型DFETのドレインに
接続し、前述のＮ型DFETとは別のＮ型DFET（後述）のソ
ースを、前述のＮ型DFETのドレインに接続し、後述のＮ
型DFETのゲートを抵抗を通じてＰ型DFETのドレインに接
続し、そして、遮断特性を速動性に、あるいは、遅延性
にするためのコンデンサーを接続した回路で、後述のＮ
型DFETのドレインをプラス側、Ｐ型DFETのドレインをマ
イナス側として、負荷に直列に接続することによって、
負荷を過電流から保護する過電流保護回路と、その半導
体装置を提供することを目的とする。
【０００５】
【実施例】本発明を実施例により、詳細に説明する。接
合形電界効果トランジスタによる保護回路を第１図によ
り説明する。Ｎ型接合形電界効果トランジスタ（以下Ｎ
型JFETと略す）１のソースとＰ型接合形電界効果トラン
ジスタ（以下Ｐ型JFETと略す）２のソースとを接続す
る。Ｎ型JFET1のドレインは、別のＮ型JFET3のソースと
接続し、Ｎ型JFET1のゲートは、抵抗５通じてＰ型JFET2
ドレインに接続する。Ｐ型JFET2のゲートは、抵抗４を
通じてＮ型JFET1のドレインに接続する。Ｎ型JFET3のゲ
ートは、抵抗７を通じてＰ型JFET2のドレインに接続す
る。コンデンサー６は、Ｎ型JFET1のゲートとドレイン
の間に接続する。Ｎ型JFET3のドレインをプラス側、Ｐ
型JFET2のドレインをマイナス側として回路に接続す
る。Ｎ型JFET1とＰ型JFET2とが異常電流を遮断し、Ｎ型
JFET3は、Ｎ型JFET1とＰ型JFET2とが異常電流を遮断す
る時、あるいは、遮断したすぐ後に、Ｎ型JFET1とＰ型J
FET2に大きな異常電流、異常電圧がかかるのを、防ぐは
たらきをする。
合形電界効果トランジスタによる保護回路を第１図によ
り説明する。Ｎ型接合形電界効果トランジスタ（以下Ｎ
型JFETと略す）１のソースとＰ型接合形電界効果トラン
ジスタ（以下Ｐ型JFETと略す）２のソースとを接続す
る。Ｎ型JFET1のドレインは、別のＮ型JFET3のソースと
接続し、Ｎ型JFET1のゲートは、抵抗５通じてＰ型JFET2
ドレインに接続する。Ｐ型JFET2のゲートは、抵抗４を
通じてＮ型JFET1のドレインに接続する。Ｎ型JFET3のゲ
ートは、抵抗７を通じてＰ型JFET2のドレインに接続す
る。コンデンサー６は、Ｎ型JFET1のゲートとドレイン
の間に接続する。Ｎ型JFET3のドレインをプラス側、Ｐ
型JFET2のドレインをマイナス側として回路に接続す
る。Ｎ型JFET1とＰ型JFET2とが異常電流を遮断し、Ｎ型
JFET3は、Ｎ型JFET1とＰ型JFET2とが異常電流を遮断す
る時、あるいは、遮断したすぐ後に、Ｎ型JFET1とＰ型J
FET2に大きな異常電流、異常電圧がかかるのを、防ぐは
たらきをする。
【０００６】 Ｎ型JFET1のピンチオフ電圧と、Ｐ型JFET2のピンチオフ
電圧は、絶対値において、同じでも、同じでなくてもよ
い。Ｎ型JFET3のピンチオフ電圧は、絶対値において、
Ｎ型JFET1とＰ型JFET2のそれぞれのピンチオフ電圧より
も大きく設定する。
電圧は、絶対値において、同じでも、同じでなくてもよ
い。Ｎ型JFET3のピンチオフ電圧は、絶対値において、
Ｎ型JFET1とＰ型JFET2のそれぞれのピンチオフ電圧より
も大きく設定する。
【０００７】 いま、Ｎ型JFET3のドレインから、Ｐ型JFET2のドレイン
へ電流が流れるとする。ある値の正常な電流が流れてい
時、Ｎ型JFET1のドレインとソース間の電圧降下は、Ｐ
型JFET2のゲート電圧となり、Ｐ型JFET2のソースとドレ
イン間の電圧降下は、Ｎ型JFET1のゲート電圧となる。
そして、Ｎ型JFET1のドレインとＰ型JFET2のドレイン間
（Ｂ−Ｃ間）の電圧降下は、Ｎ型JFET3のゲート電圧と
なる。
へ電流が流れるとする。ある値の正常な電流が流れてい
時、Ｎ型JFET1のドレインとソース間の電圧降下は、Ｐ
型JFET2のゲート電圧となり、Ｐ型JFET2のソースとドレ
イン間の電圧降下は、Ｎ型JFET1のゲート電圧となる。
そして、Ｎ型JFET1のドレインとＰ型JFET2のドレイン間
（Ｂ−Ｃ間）の電圧降下は、Ｎ型JFET3のゲート電圧と
なる。
【０００８】 電流が正常な電流から、少しずつ増えていくと、Ｎ型JF
ET1における電圧降下は、大きくなり、Ｐ型JFET2のゲー
ト電圧は、大きくなる。Ｐ型JFET2における電圧降下
も、大きくなり、Ｎ型JFET1のゲート電圧も、大きくな
る。そして、さらに、電流が増えるように、この保護回
路の両端（Ａ−Ｃ間）にかかる電圧が増えると、Ｎ型JF
ET1における電圧降下が、さらに大きくなり、Ｐ型JFET2
のゲート電圧が、Ｐ型JFET2のピンチオフ電圧に近づ
き、また、Ｐ型JFET2における電圧降下も、さらに大き
くなり、Ｎ型JFET1のゲート電圧も、Ｎ型JFET1のピンチ
オフ電圧に近づくために、電流は増えずにおさえられ
る。そして、保護回路の両端（Ａ−Ｃ間）にかかる電圧
がもっと増えていくと、流れる電流は反対に減少しはじ
め、そして、Ｎ型JFET1とＰ型JFET2のゲート電圧が、つ
いに、それぞれのピンチオフ電圧に達すると、Ｎ型JFET
1とＰ型JFET2はそれぞれ遮断して、異常電流を遮断す
る。
ET1における電圧降下は、大きくなり、Ｐ型JFET2のゲー
ト電圧は、大きくなる。Ｐ型JFET2における電圧降下
も、大きくなり、Ｎ型JFET1のゲート電圧も、大きくな
る。そして、さらに、電流が増えるように、この保護回
路の両端（Ａ−Ｃ間）にかかる電圧が増えると、Ｎ型JF
ET1における電圧降下が、さらに大きくなり、Ｐ型JFET2
のゲート電圧が、Ｐ型JFET2のピンチオフ電圧に近づ
き、また、Ｐ型JFET2における電圧降下も、さらに大き
くなり、Ｎ型JFET1のゲート電圧も、Ｎ型JFET1のピンチ
オフ電圧に近づくために、電流は増えずにおさえられ
る。そして、保護回路の両端（Ａ−Ｃ間）にかかる電圧
がもっと増えていくと、流れる電流は反対に減少しはじ
め、そして、Ｎ型JFET1とＰ型JFET2のゲート電圧が、つ
いに、それぞれのピンチオフ電圧に達すると、Ｎ型JFET
1とＰ型JFET2はそれぞれ遮断して、異常電流を遮断す
る。
【０００９】 Ｎ型JFET3のピンチオフ電圧を、Ｎ型JFET1とＰ型JFET2
とが、異常電流を遮断するときの、これら２つの電界効
果トランジスタ（Ｂ−Ｃ間）の電位差（電圧降下）よ
り、少し大きい値に設定すると、これら２つの電界効果
トランジスタ（Ｂ−Ｃ間）において、異常電流が遮断し
た後、すぐに、これら２つの電界効果トランジスタ（Ｂ
−Ｃ間）には、負荷回路の電源電圧がかかってくるが、
その２つの電界効果トランジスタ（Ｂ−Ｃ間）の電位差
の上昇により、Ｎ型JFET3のゲート電圧は、Ｎ型JFET3の
ピンチオフ電圧に達っして、Ｎ型JFET3もすぐに遮断す
る。それにより、負荷回路の電源電圧の大部分は、Ｎ型
JFET3のドレインとソース間（Ａ−Ｂ間）にかかり、Ｎ
型JFET1とＰ型JFET2（Ｂ−Ｃ間）にはかからず、Ｎ型JF
ET1とＰ型JFET2とに、大きな異常電圧がかかるのを防ぐ
ことができる。
とが、異常電流を遮断するときの、これら２つの電界効
果トランジスタ（Ｂ−Ｃ間）の電位差（電圧降下）よ
り、少し大きい値に設定すると、これら２つの電界効果
トランジスタ（Ｂ−Ｃ間）において、異常電流が遮断し
た後、すぐに、これら２つの電界効果トランジスタ（Ｂ
−Ｃ間）には、負荷回路の電源電圧がかかってくるが、
その２つの電界効果トランジスタ（Ｂ−Ｃ間）の電位差
の上昇により、Ｎ型JFET3のゲート電圧は、Ｎ型JFET3の
ピンチオフ電圧に達っして、Ｎ型JFET3もすぐに遮断す
る。それにより、負荷回路の電源電圧の大部分は、Ｎ型
JFET3のドレインとソース間（Ａ−Ｂ間）にかかり、Ｎ
型JFET1とＰ型JFET2（Ｂ−Ｃ間）にはかからず、Ｎ型JF
ET1とＰ型JFET2とに、大きな異常電圧がかかるのを防ぐ
ことができる。
【００１０】 第４図は、この保護回路（Ａ−Ｃ間）にかかる電圧VAC
を横軸に、負荷回路の回路電流（遮断電流）Ｉを縦軸
に、この遮断特性の概略を示している。Ｎ型JFET1とＰ
型JFET2のそれぞれの電界効果トランジスタの特性（コ
ンダクタンス、ピンチオフ電圧等）を変えることによっ
て、この遮断特性のかたちは、ア，イ，ウのように、ま
た、そのほかにも、変えることができる。
を横軸に、負荷回路の回路電流（遮断電流）Ｉを縦軸
に、この遮断特性の概略を示している。Ｎ型JFET1とＰ
型JFET2のそれぞれの電界効果トランジスタの特性（コ
ンダクタンス、ピンチオフ電圧等）を変えることによっ
て、この遮断特性のかたちは、ア，イ，ウのように、ま
た、そのほかにも、変えることができる。
【００１１】 組み合わせるＮ型JFET1とＰ型JFET2のそれぞれのピンチ
オフ電圧が、小さければ、小さいほど、保護回路（Ａ−
Ｃ間）にかかる小さい電圧VACで、異常電流を遮断する
ことができる。つぎに、コンデンサーのはたらきについ
て説明する。コンデンサーは、Ｎ型JFET1のドレインと
ゲート間に接続されているが、Ｐ型JFET2のゲートとド
レイン間に接続してもかまわないし、また、両方共に接
続してもかまわない。負荷回路の電源投入時、負荷回路
には、突入電流が流れるが、保護回路には、その突入電
流を遮断せずに流す、ある範囲の遅延性が必要である。
また、正常電流が流れている時、短時間のパルス状の異
常電流が、負荷回路に流れた場合にも、ある時間以下
の、ある値以下の許容される異常電流は、遮断せず流す
ことができ、許容されない異常電流は遮断することがで
きる遮断特性が、必要である。コンデンサーを接続する
ことにより、コンデンサーと直列に接続する抵抗とによ
る時定数によって、その遮断時間を調整することができ
る。
オフ電圧が、小さければ、小さいほど、保護回路（Ａ−
Ｃ間）にかかる小さい電圧VACで、異常電流を遮断する
ことができる。つぎに、コンデンサーのはたらきについ
て説明する。コンデンサーは、Ｎ型JFET1のドレインと
ゲート間に接続されているが、Ｐ型JFET2のゲートとド
レイン間に接続してもかまわないし、また、両方共に接
続してもかまわない。負荷回路の電源投入時、負荷回路
には、突入電流が流れるが、保護回路には、その突入電
流を遮断せずに流す、ある範囲の遅延性が必要である。
また、正常電流が流れている時、短時間のパルス状の異
常電流が、負荷回路に流れた場合にも、ある時間以下
の、ある値以下の許容される異常電流は、遮断せず流す
ことができ、許容されない異常電流は遮断することがで
きる遮断特性が、必要である。コンデンサーを接続する
ことにより、コンデンサーと直列に接続する抵抗とによ
る時定数によって、その遮断時間を調整することができ
る。
【００１２】 いま、負荷回路に電源投入時の突入電流や、コンデンサ
ーと抵抗による時定数以内の、許容される異常電流が流
れるとき、Ｎ型JFET1のゲートはコンデンサーによっ
て、Ｎ型JFET1のドレインに接続されているために、異
常電流が流れても、Ｎ型JFET1は遮断せず、そして、Ｎ
型JFET1のドレインとソース間の電圧降下が小さいため
に、Ｐ型JFET2のゲート電圧は小さく、Ｐ型JFET2も遮断
しない。しかし、２つの電界効果トランジスタ（Ｂ−Ｃ
間）における電圧降下が大きいために、Ｎ型JFET3のゲ
ート電圧は大きく、電圧降下が、ある値以上に大きくな
ると、Ｎ型JFET3は、ゲート電圧がさらに大きくなっ
て、異常電流をおさえ、大きな異常電流を流れにくくす
る。このように、Ｎ型JFET3は、Ｎ型JFET1とＰ型JFET
2、そして、負荷回路が、大きな異常電流によって大き
なダメージを受けるのを防ぐはたらきもする。
ーと抵抗による時定数以内の、許容される異常電流が流
れるとき、Ｎ型JFET1のゲートはコンデンサーによっ
て、Ｎ型JFET1のドレインに接続されているために、異
常電流が流れても、Ｎ型JFET1は遮断せず、そして、Ｎ
型JFET1のドレインとソース間の電圧降下が小さいため
に、Ｐ型JFET2のゲート電圧は小さく、Ｐ型JFET2も遮断
しない。しかし、２つの電界効果トランジスタ（Ｂ−Ｃ
間）における電圧降下が大きいために、Ｎ型JFET3のゲ
ート電圧は大きく、電圧降下が、ある値以上に大きくな
ると、Ｎ型JFET3は、ゲート電圧がさらに大きくなっ
て、異常電流をおさえ、大きな異常電流を流れにくくす
る。このように、Ｎ型JFET3は、Ｎ型JFET1とＰ型JFET
2、そして、負荷回路が、大きな異常電流によって大き
なダメージを受けるのを防ぐはたらきもする。
【００１３】 コンデンサーは、第２図のように接続することもでき
る。また、第３図のような保護回路にすることもでき
る。 Ｎ型JFET3と同じはたらきをするＰ型JFETのソースを、
Ｐ型JFET2のドレインと接続して、そのＰ型JFETのゲー
トをＮ型JFET1のドレインと接続して、Ｎ型JFET3をＰ型
JFETに置き換えることができる。コンデンサーには、可
変容量ダイオードを用いることもできる。電源電圧が低
く、大きな異常電流が流れたり、大きな異常電圧がかか
ることのない負荷回路には、Ｎ型JFET3のない、Ｎ型JFE
T1とＰ型JFET2だけで、保護回路を構成することもでき
る。
る。また、第３図のような保護回路にすることもでき
る。 Ｎ型JFET3と同じはたらきをするＰ型JFETのソースを、
Ｐ型JFET2のドレインと接続して、そのＰ型JFETのゲー
トをＮ型JFET1のドレインと接続して、Ｎ型JFET3をＰ型
JFETに置き換えることができる。コンデンサーには、可
変容量ダイオードを用いることもできる。電源電圧が低
く、大きな異常電流が流れたり、大きな異常電圧がかか
ることのない負荷回路には、Ｎ型JFET3のない、Ｎ型JFE
T1とＰ型JFET2だけで、保護回路を構成することもでき
る。
【００１４】 Ｎ型JFET1とＰ型JFET2を、デプレッション形絶縁ゲート
形電界効果トランジスタに置き換えることもできる。 Ｎ型JFET1と電界効果トランジスタ特性（コンダクタン
ス、ピンチオフ電圧等）の違うＮ型JFETを、Ｎ型JFET1
に並列に、接続することができる。Ｐ型JFET2とＮ型JFE
T3も、それぞれと電界効果トランジスタ特性が違うＰ型
JFETとＮ型JFETを、それぞれと並列に接続することがで
きる。
形電界効果トランジスタに置き換えることもできる。 Ｎ型JFET1と電界効果トランジスタ特性（コンダクタン
ス、ピンチオフ電圧等）の違うＮ型JFETを、Ｎ型JFET1
に並列に、接続することができる。Ｐ型JFET2とＮ型JFE
T3も、それぞれと電界効果トランジスタ特性が違うＰ型
JFETとＮ型JFETを、それぞれと並列に接続することがで
きる。
【００１５】 つぎに、上述の保護回路を、まとめた半導体装置につい
て説明する。第５図は、第３図の保護回路をまとめた半
導体装置である。コンデンサーとして、可変容量ダイオ
ードをもちいている。Ｎ（N-）型シリコン基板８の上部
に、P+型シリコン領域９、10を形成し、つぎに、P+型シ
リコン領域９に、Ｎ型シリコン領域11とN+型シリコン領
域12を形成して、可変容量ダイオードを設ける。N+型シ
リコン領域12に、Ｐ型シリコン領域13を形成して、Ｐ型
JFET13（第３図の２にあたる）のチャンネル部を設け、
P+型シリコン領域10に、Ｎ型シリコン領域を形成して、
Ｎ型JFET14（第３図の１にあたる）のチャンネル部を設
ける。２つのP+型シリコン領域10の間に、そのP+型シリ
コン領域をゲートとする、Ｎ型JFET15（第３図の３にあ
たる）のチャンネル部を形成する。これらの領域に、ソ
ース、ドレイン、ゲート等の電極と、可変容量ダイオー
ドの電極を形成して、２つのＮ型JFETと、１つのＰ型JF
ETと、１つのコンデンサーを設ける。抵抗は、同じＮ
（N-）型シリコン基板８のうえに形成する。可変容量ダ
イオードはＰ型JFET13とは、別なところに形成すること
もできる。また、コンデンサーは、外部コンデンサー用
の端子を設けて、外付けにして、内部のコンデンサーを
なくするか、内部のコンデンサーの容量が不足の場合
に、不足分の容量を補うようにすることができる。
て説明する。第５図は、第３図の保護回路をまとめた半
導体装置である。コンデンサーとして、可変容量ダイオ
ードをもちいている。Ｎ（N-）型シリコン基板８の上部
に、P+型シリコン領域９、10を形成し、つぎに、P+型シ
リコン領域９に、Ｎ型シリコン領域11とN+型シリコン領
域12を形成して、可変容量ダイオードを設ける。N+型シ
リコン領域12に、Ｐ型シリコン領域13を形成して、Ｐ型
JFET13（第３図の２にあたる）のチャンネル部を設け、
P+型シリコン領域10に、Ｎ型シリコン領域を形成して、
Ｎ型JFET14（第３図の１にあたる）のチャンネル部を設
ける。２つのP+型シリコン領域10の間に、そのP+型シリ
コン領域をゲートとする、Ｎ型JFET15（第３図の３にあ
たる）のチャンネル部を形成する。これらの領域に、ソ
ース、ドレイン、ゲート等の電極と、可変容量ダイオー
ドの電極を形成して、２つのＮ型JFETと、１つのＰ型JF
ETと、１つのコンデンサーを設ける。抵抗は、同じＮ
（N-）型シリコン基板８のうえに形成する。可変容量ダ
イオードはＰ型JFET13とは、別なところに形成すること
もできる。また、コンデンサーは、外部コンデンサー用
の端子を設けて、外付けにして、内部のコンデンサーを
なくするか、内部のコンデンサーの容量が不足の場合
に、不足分の容量を補うようにすることができる。
【００１６】 また、第３図の保護回路をまとめた別の実施例として、
第６図の半導体装置を説明する。N-型シリコン基板16の
上に、P+（Ｐ）型シリコン層17を形成して、そのP
+（Ｐ）型シリコン層17に、Ｎ型シリコン領域18を形成
する。Ｎ型シリコン領域18に、Ｐ型シリコン領域を形成
して、Ｐ型JFET19（第３図の２にあたる）を設ける。ま
た、P+（Ｐ）型シリコン領域17に、Ｎ型シリコン領域18
とは別に、Ｎ型シリコン領域を形成して、Ｎ型JFET20
（第３図の１にあたる）を設ける。また、Ｎ型JFET20の
ドレインから外側へ少し離れたＮ型シリコン領域に、再
度、不純物を拡散してＮ型不純物濃度の高い領域21を形
成して、Ｎ型JFET22（第３図の３にあたる）のチャンネ
ル部を設ける。不純物濃度の高い領域21は、Ｎ型JFET22
のドレインまで達してもよい。また、このチャンネル部
の上部ゲート電極を省くこともできる。Ｎ型JFET22は、
ドレイン電極をチャンネル部21から離れたところに設け
て、絶縁耐圧を高くすることができる。P+（Ｐ）型シリ
コン層17とＮ型シリコン領域18との間の容量を可変容量
ダイオード（コンデンサー）として使用する。P+（Ｐ）
型シリコン領域17を、抵抗を通じてＰ型JFET19のドレイ
ンに接続する。つぎに、P+（Ｐ）型シリコン領域17に、
N+型シリコン領域23を、N-型シリコン基板16に、達する
ように形成して、隣の素子と分離する。これにより、１
つのシリコン基板の上に、複数の保護回路を設けること
ができる。
第６図の半導体装置を説明する。N-型シリコン基板16の
上に、P+（Ｐ）型シリコン層17を形成して、そのP
+（Ｐ）型シリコン層17に、Ｎ型シリコン領域18を形成
する。Ｎ型シリコン領域18に、Ｐ型シリコン領域を形成
して、Ｐ型JFET19（第３図の２にあたる）を設ける。ま
た、P+（Ｐ）型シリコン領域17に、Ｎ型シリコン領域18
とは別に、Ｎ型シリコン領域を形成して、Ｎ型JFET20
（第３図の１にあたる）を設ける。また、Ｎ型JFET20の
ドレインから外側へ少し離れたＮ型シリコン領域に、再
度、不純物を拡散してＮ型不純物濃度の高い領域21を形
成して、Ｎ型JFET22（第３図の３にあたる）のチャンネ
ル部を設ける。不純物濃度の高い領域21は、Ｎ型JFET22
のドレインまで達してもよい。また、このチャンネル部
の上部ゲート電極を省くこともできる。Ｎ型JFET22は、
ドレイン電極をチャンネル部21から離れたところに設け
て、絶縁耐圧を高くすることができる。P+（Ｐ）型シリ
コン層17とＮ型シリコン領域18との間の容量を可変容量
ダイオード（コンデンサー）として使用する。P+（Ｐ）
型シリコン領域17を、抵抗を通じてＰ型JFET19のドレイ
ンに接続する。つぎに、P+（Ｐ）型シリコン領域17に、
N+型シリコン領域23を、N-型シリコン基板16に、達する
ように形成して、隣の素子と分離する。これにより、１
つのシリコン基板の上に、複数の保護回路を設けること
ができる。
【００１７】 これらの領域に、ソース、ドレイン、ゲート等の電極
と、可変容量ダイオードの電極を形成する。電源電圧が
低い負荷回路で使用し、外部からも高い電圧がかかる心
配のない場合には、Ｎ型JFET22のチャンネル部21を形成
せずに、Ｎ型JFET22のドレインを、Ｎ型JFET20のドレイ
ンとして、Ｎ型JFET22のない半導体装置とすることもで
きる。抵抗も同じ素子の上に形成する。
と、可変容量ダイオードの電極を形成する。電源電圧が
低い負荷回路で使用し、外部からも高い電圧がかかる心
配のない場合には、Ｎ型JFET22のチャンネル部21を形成
せずに、Ｎ型JFET22のドレインを、Ｎ型JFET20のドレイ
ンとして、Ｎ型JFET22のない半導体装置とすることもで
きる。抵抗も同じ素子の上に形成する。
【００１８】 つぎに、デプレッション形の絶縁ゲート形電界効果トラ
ンジスタ（以下DMOSと略す）による実施例を第７図に示
す。第３図のＮ型JFET1をＮ型DMOS25に、Ｐ型JFET2をＰ
型DMOS27に置き換えた場合の、半導体装置の実施例であ
る。この実施例では、絶縁ゲートを作る関係上、コンデ
ンサーも絶縁層をはさんだ構造のコンデンサー29を設け
ている。可変容量ダイオードを設けてもかまわない。各
DMOSのソース、ドレイン、ゲートの接続の仕方は、接合
形電界効果トランジスタの場合と同じである。Ｎ型DMOS
25のＰ型シリコン領域は、P+型シリコン領域26によっ
て、Ｐ型DMOS27のドレインに接続されている。２つのＮ
型DMOS25のＰ型シリコン領域にはさまれたＮ型シリコン
領域は、Ｎ型JFET28（第３図の３にあたる）を形成し、
異常電流の遮断中、あるいは、遮断後に、大きな電圧が
Ｎ型DMOSとＰ型DMOSと負荷に、かかるのを防ぐはたらき
をする。
ンジスタ（以下DMOSと略す）による実施例を第７図に示
す。第３図のＮ型JFET1をＮ型DMOS25に、Ｐ型JFET2をＰ
型DMOS27に置き換えた場合の、半導体装置の実施例であ
る。この実施例では、絶縁ゲートを作る関係上、コンデ
ンサーも絶縁層をはさんだ構造のコンデンサー29を設け
ている。可変容量ダイオードを設けてもかまわない。各
DMOSのソース、ドレイン、ゲートの接続の仕方は、接合
形電界効果トランジスタの場合と同じである。Ｎ型DMOS
25のＰ型シリコン領域は、P+型シリコン領域26によっ
て、Ｐ型DMOS27のドレインに接続されている。２つのＮ
型DMOS25のＰ型シリコン領域にはさまれたＮ型シリコン
領域は、Ｎ型JFET28（第３図の３にあたる）を形成し、
異常電流の遮断中、あるいは、遮断後に、大きな電圧が
Ｎ型DMOSとＰ型DMOSと負荷に、かかるのを防ぐはたらき
をする。
【００１９】
【発明の効果】本発明の保護回路と半導体装置（この
【発明の効果】の項においては、以下保護回路と略す）
は、デプレッション形電界効果トランジスタとコンデン
サーと抵抗で構成されている。そのために、ピンチオフ
電圧のできるだけ小さい電界効果トランジスタを選んで
保護回路を構成すれば、正常電流、異常電流が流れる時
の、保護回路における電圧降下を、できるだけ小さくで
きる。この保護回路において回路電流は、１つのPN接合
も横切らないために、正常電流が流れている時の保護回
路の電圧降下を、0.5Vや0.2Vあるいは、0.1V以下にする
ことができる。
は、デプレッション形電界効果トランジスタとコンデン
サーと抵抗で構成されている。そのために、ピンチオフ
電圧のできるだけ小さい電界効果トランジスタを選んで
保護回路を構成すれば、正常電流、異常電流が流れる時
の、保護回路における電圧降下を、できるだけ小さくで
きる。この保護回路において回路電流は、１つのPN接合
も横切らないために、正常電流が流れている時の保護回
路の電圧降下を、0.5Vや0.2Vあるいは、0.1V以下にする
ことができる。
【００２０】 このために、この保護回路を負荷回路に接続した場合、
保護回路における電圧降下が小さいので、負荷回路の負
荷に対する電圧をほとんど下げることなく、使用するこ
とができる。例えば、電源電圧が、12Vとか、5Vのよう
に、低い負荷回路に使用しても、保護回路の電圧降下に
よる影響は、たいへん小さいので、どんな回路にも使用
でき、そして、必要なところに、簡単に接続して使用で
きる。
保護回路における電圧降下が小さいので、負荷回路の負
荷に対する電圧をほとんど下げることなく、使用するこ
とができる。例えば、電源電圧が、12Vとか、5Vのよう
に、低い負荷回路に使用しても、保護回路の電圧降下に
よる影響は、たいへん小さいので、どんな回路にも使用
でき、そして、必要なところに、簡単に接続して使用で
きる。
【００２１】 また、使用する時の正常電流（定格電流）、遮断電流の
大きさが、uA（マイクロアンペー）単位からＡ（アンペ
ー）単位までの広い範囲にわたって、保護回路を作るこ
とができる。交流回路には、この保護回路を２つ逆向き
に直列に接続して使用することができる。Ｎ型、Ｐ型を
逆にして、Ｐ型シリコン基板の上に、２つのＰ型デプレ
ッション形電界効果トランジスタと、１つのＮ型デプレ
ッション形電界効果トランジスタを設けた半導体装置に
することもできる。
大きさが、uA（マイクロアンペー）単位からＡ（アンペ
ー）単位までの広い範囲にわたって、保護回路を作るこ
とができる。交流回路には、この保護回路を２つ逆向き
に直列に接続して使用することができる。Ｎ型、Ｐ型を
逆にして、Ｐ型シリコン基板の上に、２つのＰ型デプレ
ッション形電界効果トランジスタと、１つのＮ型デプレ
ッション形電界効果トランジスタを設けた半導体装置に
することもできる。
第１図、第２図、第３図は、本発明の接合形電界効果ト
ランジスタによる過電流保護回路の実施例を示す回路図
である。 第４図は、本発明の過電流保護回路の遮断特性を示す特
性図である。 第５図、第６図は、本発明の接合形電界効果トランジス
タによる、第７図は、本発明のデプレッション形絶縁ゲ
ート形電界効果トランジスタと接合形電界効果トランジ
スタとによる過電流保護回路をまとめた半導体装置を説
明する断面図である。
ランジスタによる過電流保護回路の実施例を示す回路図
である。 第４図は、本発明の過電流保護回路の遮断特性を示す特
性図である。 第５図、第６図は、本発明の接合形電界効果トランジス
タによる、第７図は、本発明のデプレッション形絶縁ゲ
ート形電界効果トランジスタと接合形電界効果トランジ
スタとによる過電流保護回路をまとめた半導体装置を説
明する断面図である。
Claims (4)
- 【請求項１】デプレッション形（接合形、絶縁ゲート形
共）電界効果トランジスタのＰ型電界効果トランジスタ
（２）のソースとＮ型電界効果トランジスタ（１）のソ
ースとを接続し、Ｐ型電界効果トランジスタ（２）のゲ
ートを抵抗を通じてＮ型電界効果トランジスタ（１）の
ドレインに、Ｎ型電界効果トランジスタ（１）のゲート
を抵抗を通じて、Ｐ型電界効果トランジスタ（２）のド
レインに接続し、Ｎ型電界効果トランジスタ（３）のソ
ースをＮ型電界効果トランジスタ（１）のドレインに、
Ｎ型電界効果トランジスタ（３）のゲートを抵抗を通じ
てＰ型電界効果トランジスタ（２）のドレインに接続
し、そして、過電流遮断特性の速動性、遅延性を制御す
るためのコンデンサーを、Ｎ型電界効果トランジスタ
（１）、あるいは、Ｐ型電界効果トランジスタ（２）の
１方の、あるいは、両方のゲートに接続したことを特徴
し、Ｎ型電界効果トランジスタ（３）のドレインをプラ
ス側、Ｐ型電界効果トランジスタ（２）のドレインをマ
イナス側として、負荷に直列に接続することを特徴とす
るデプレッション形電界効果トランジスタによる過電流
保護回路。 - 【請求項２】請求項１記載の過電流保護回路をまとめた
半導体装置で、Ｎ（N-）型シリコン基板（８）の上に、
Ｎ型接合形電界効果トランジスタ（14,15）と、Ｐ型接
合形電界効果トランジスタ（13）と、可変容量ダイオー
ドと抵抗を設け、可変容量ダイオード領域（9,11,12）
の上にＰ型接合形電界効果トランジスタ（13）を設け、
２つのＮ型接合形電界効果トランジスタ（14）の間に、
P+型シリコン領域（10）をゲートとするＮ型接合形電界
効果トランジスタ（15）を設けたことを特徴とする過電
流保護半導体装置。 - 【請求項３】請求項１記載の過電流保護回路をまとめた
半導体装置で、N-型シリコン基板（16）の上に、形成し
たP+（Ｐ）型シリコン層（17）に、Ｎ型シリコン領域
（18）を形成して、可変容量ダイオードとし、そして、
このＮ型シリコン領域（18）に、Ｐ型シリコン領域を形
成してＰ型接合形電界効果トランジスタ（19）を設け
る。また、P+（Ｐ）型シリコン領域（17）に設けたＮ型
接合形電界効果トランジスタ（20）のドレインから外側
へ少し離れた同じＮ型シリコン領域に、このＮ型シリコ
ン領域より、少し不純物濃度の高いＮ型シリコン領域
（21）を形成して、Ｎ型接合形電界効果トランジスタ
（22）のチャンネル部を設け、P+（Ｐ）型シリコン領域
（17）を、抵抗を通じてＰ型接合形電界効果トランジス
タ（19）のドレインに接続し、そして、N+型シリコン領
域（23）を形成して隣の素子と分離したことを特徴とす
る過電流保護半導体装置。 - 【請求項４】請求項１記載の過電流保護回路をまとめた
半導体装置で、Ｎ型シリコン基板（24）の上にデプレッ
ション形のＮ型絶縁ゲート形電界効果トランジスタ（2
5）とデプレッション形のＰ型絶縁ゲート形電界効果ト
ランジスタ（27）と、Ｎ型接合形電界効果トランジスタ
（28）を設け、Ｎ型絶縁ゲート形電界効果トランジスタ
（25）のＰ型シリコン領域をP+型シリコン領域（26）に
より抵抗を通じて、Ｐ型絶縁ゲート形電界効果トランジ
スタ（27）のドレインに接続し、そして、Ｎ型接合形電
界効果トランジスタ（28）を２つのＮ型絶縁ゲート形電
界効果トランジスタ（25）の間に設け、そして、コンデ
ンサーと抵抗を設けたことを特徴とする過電流保護半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18345189A JPH07112045B2 (ja) | 1989-07-14 | 1989-07-14 | 過電流保護回路と半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18345189A JPH07112045B2 (ja) | 1989-07-14 | 1989-07-14 | 過電流保護回路と半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348456A JPH0348456A (ja) | 1991-03-01 |
| JPH07112045B2 true JPH07112045B2 (ja) | 1995-11-29 |
Family
ID=16136011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18345189A Expired - Fee Related JPH07112045B2 (ja) | 1989-07-14 | 1989-07-14 | 過電流保護回路と半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112045B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742463A (en) * | 1993-07-01 | 1998-04-21 | The University Of Queensland | Protection device using field effect transistors |
| WO1995001667A1 (en) * | 1993-07-01 | 1995-01-12 | The University Of Queensland | A protection device using field effect transistors |
| JP3096260B2 (ja) * | 1997-07-22 | 2000-10-10 | エス・オー・シー株式会社 | リセッタブル過電流保護回路素子 |
| WO2005020402A1 (en) * | 2003-08-21 | 2005-03-03 | Fultec Pty Ltd | Integrated electronic disconnecting circuits methods, and systems |
| US9698594B2 (en) * | 2015-11-10 | 2017-07-04 | Analog Devices Global | Overvoltage protection device, and a galvanic isolator in combination with an overvoltage protection device |
| CN111627901B (zh) * | 2020-06-04 | 2022-08-05 | 电子科技大学 | 一种jfet触发的可编程双向抗浪涌保护器件 |
-
1989
- 1989-07-14 JP JP18345189A patent/JPH07112045B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348456A (ja) | 1991-03-01 |
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