JPH05183115A - 過電流保護 - Google Patents
過電流保護Info
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- JPH05183115A JPH05183115A JP4018566A JP1856692A JPH05183115A JP H05183115 A JPH05183115 A JP H05183115A JP 4018566 A JP4018566 A JP 4018566A JP 1856692 A JP1856692 A JP 1856692A JP H05183115 A JPH05183115 A JP H05183115A
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- dmos
- drain
- terminal
- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 簡単に負荷に直列に接続すことができ、負荷
に合わせて遮断時間を速動形にも遅延形にもできる過電
流保護回路。 【構成】 Ｐ型ディプレッション形ＭＯＳ半導体２の一
方の端とそのチャンネル領域（基板）を順方向のダイオ
ード４で接続し、他方の端とその同じチャンネル領域
（基板）を順方向のダイオード５で接続し、Ｎ型ディプ
レッション形ＭＯＳ半導体１のソースと前記のＰ型ディ
プレッション形ＭＯＳ半導体２の一方の端とを接続し、
Ｎ型ディプレッション形ＭＯＳ半導体３のソースと前記
のＰ型ディプレッション形ＭＯＳ半導体２の他方の端と
を接続し、Ｎ型ディプレッション形ＭＯＳ半導体１のド
レインを外部への一方の端子とし、Ｎ型ディプレッショ
ン形ＭＯＳ半導体３のドレインを外部への他方の端子と
する交流形の過電流保護回路。
に合わせて遮断時間を速動形にも遅延形にもできる過電
流保護回路。 【構成】 Ｐ型ディプレッション形ＭＯＳ半導体２の一
方の端とそのチャンネル領域（基板）を順方向のダイオ
ード４で接続し、他方の端とその同じチャンネル領域
（基板）を順方向のダイオード５で接続し、Ｎ型ディプ
レッション形ＭＯＳ半導体１のソースと前記のＰ型ディ
プレッション形ＭＯＳ半導体２の一方の端とを接続し、
Ｎ型ディプレッション形ＭＯＳ半導体３のソースと前記
のＰ型ディプレッション形ＭＯＳ半導体２の他方の端と
を接続し、Ｎ型ディプレッション形ＭＯＳ半導体１のド
レインを外部への一方の端子とし、Ｎ型ディプレッショ
ン形ＭＯＳ半導体３のドレインを外部への他方の端子と
する交流形の過電流保護回路。
Description
【０００１】
【産業上の利用分野】本発明は、負荷である回路を過電
流から保護する過電流保護回路に関するものである。
流から保護する過電流保護回路に関するものである。
【０００２】
【従来の技術】負荷に直列に接続して、過電流から負荷
を保護する装置として、ヒューズやブレーカ等が使用さ
れている。
を保護する装置として、ヒューズやブレーカ等が使用さ
れている。
【０００３】
【発明が解決しようとする課題】ヒューズは、過電流が
流れると溶断するために、その度に、交換しなければな
らない。ブレーカは、遮断速度が遅いために、速動性を
必要とする回路には使用できない。本発明は、ヒューズ
やブレーカのように、必要なところに簡単に負荷に直列
に接続することができ、過電流が流れるたびに交換する
必要がなく、遮断特性を負荷に合わせて、速動形にも、
遅延形にもできる、Ｎ型・Ｐ型のディプレッション形Ｍ
ＯＳ半導体による交流形の過電流保護回路と、その回路
に使用するＰ型ディプレッション形ＭＯＳ半導体装置を
提供することを目的とする。
流れると溶断するために、その度に、交換しなければな
らない。ブレーカは、遮断速度が遅いために、速動性を
必要とする回路には使用できない。本発明は、ヒューズ
やブレーカのように、必要なところに簡単に負荷に直列
に接続することができ、過電流が流れるたびに交換する
必要がなく、遮断特性を負荷に合わせて、速動形にも、
遅延形にもできる、Ｎ型・Ｐ型のディプレッション形Ｍ
ＯＳ半導体による交流形の過電流保護回路と、その回路
に使用するＰ型ディプレッション形ＭＯＳ半導体装置を
提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、第１のＮ型デ
ィプレッション形ＭＯＳ半導体（以下Ｎ型ＤＭＯＳと略
す）のソースとＰ型ディプレッション形ＭＯＳ半導体
（以下Ｐ型ＤＭＯＳと略す）の一方の端子を接続し、そ
のＰ型ＤＭＯＳの他方の端子と第２のＮ型ＤＭＯＳのソ
ースを直列に接続し、第１のＮ型ＤＭＯＳのゲートは抵
抗等を通じて第２のＮ型ＤＭＯＳのドレインに接続し、
第２のＮ型ＤＭＯＳのゲートは抵抗等を通じて第１のＮ
型ＤＭＯＳのドレインに接続し、Ｐ型ＤＭＯＳのゲート
は抵抗等を通じて第１のＮ型ＤＭＯＳのドレインと第２
のＮ型ＤＭＯＳのドレインに接続し、第１のＮ型ＤＭＯ
Ｓのドレインを外部への一方の端子、第２のＮ型ＤＭＯ
Ｓのドレインを外部への他方の端子とする交流形の過電
流保護回路である。
ィプレッション形ＭＯＳ半導体（以下Ｎ型ＤＭＯＳと略
す）のソースとＰ型ディプレッション形ＭＯＳ半導体
（以下Ｐ型ＤＭＯＳと略す）の一方の端子を接続し、そ
のＰ型ＤＭＯＳの他方の端子と第２のＮ型ＤＭＯＳのソ
ースを直列に接続し、第１のＮ型ＤＭＯＳのゲートは抵
抗等を通じて第２のＮ型ＤＭＯＳのドレインに接続し、
第２のＮ型ＤＭＯＳのゲートは抵抗等を通じて第１のＮ
型ＤＭＯＳのドレインに接続し、Ｐ型ＤＭＯＳのゲート
は抵抗等を通じて第１のＮ型ＤＭＯＳのドレインと第２
のＮ型ＤＭＯＳのドレインに接続し、第１のＮ型ＤＭＯ
Ｓのドレインを外部への一方の端子、第２のＮ型ＤＭＯ
Ｓのドレインを外部への他方の端子とする交流形の過電
流保護回路である。
【０００５】そして、通常Ｐ型ディプレッション形ＭＯ
Ｓ半導体装置（回路図において使用するＰ型ＤＭＯＳと
区別するために、以下Ｐ型ＤＭＯＳ装置と略す）は、Ｎ
型チャンネル領域（基板）をＰ+型ソース領域と同電位
にするために、Ｎ型チャンネル領域（基板）に電極と直
接接続するためのＮ+型領域を設けて、Ｐ+型ソース領域
の電極と接続しているが、本発明のＰ型ＤＭＯＳ装置
は、Ｎ型チャンネル領域（基板）に電極と直接接続する
ためのＮ+型領域を設けず、Ｎ型チャンネル領域（基
板）とソース領域をＰＮ接合のみで接続して、交流の両
方向の電流に対して、制御できるようにしたものであ
る。
Ｓ半導体装置（回路図において使用するＰ型ＤＭＯＳと
区別するために、以下Ｐ型ＤＭＯＳ装置と略す）は、Ｎ
型チャンネル領域（基板）をＰ+型ソース領域と同電位
にするために、Ｎ型チャンネル領域（基板）に電極と直
接接続するためのＮ+型領域を設けて、Ｐ+型ソース領域
の電極と接続しているが、本発明のＰ型ＤＭＯＳ装置
は、Ｎ型チャンネル領域（基板）に電極と直接接続する
ためのＮ+型領域を設けず、Ｎ型チャンネル領域（基
板）とソース領域をＰＮ接合のみで接続して、交流の両
方向の電流に対して、制御できるようにしたものであ
る。
【０００６】
【作用】上記のように構成された過電流保護回路は、第
１のＮ型ＤＭＯＳのドレインがプラス、第２のＮ型ＤＭ
ＯＳのドレインがマイナスの過電流が流れる時、Ｐ型Ｄ
ＭＯＳにおける電位差が第１のＮ型ＤＭＯＳのゲート電
圧になり、第１のＮ型ＤＭＯＳにおける電位差がＰ型Ｄ
ＭＯＳのゲート電圧になるために、過電流が流れて、第
１のＮ型ＤＭＯＳ、Ｐ型ＤＭＯＳにおける電位差が大き
くなると、それによりＰ型ＤＭＯＳ、第１のＮ型ＤＭＯ
Ｓのゲート電圧が大きくなり、そして、Ｐ型ＤＭＯＳ、
第１のＮ型ＤＭＯＳのゲート電圧が大きくなると、ま
た、Ｐ型ＤＭＯＳ、第１のＮ型ＤＭＯＳにおける電位差
が大きくなることを、繰り返して過電流を遮断する。
１のＮ型ＤＭＯＳのドレインがプラス、第２のＮ型ＤＭ
ＯＳのドレインがマイナスの過電流が流れる時、Ｐ型Ｄ
ＭＯＳにおける電位差が第１のＮ型ＤＭＯＳのゲート電
圧になり、第１のＮ型ＤＭＯＳにおける電位差がＰ型Ｄ
ＭＯＳのゲート電圧になるために、過電流が流れて、第
１のＮ型ＤＭＯＳ、Ｐ型ＤＭＯＳにおける電位差が大き
くなると、それによりＰ型ＤＭＯＳ、第１のＮ型ＤＭＯ
Ｓのゲート電圧が大きくなり、そして、Ｐ型ＤＭＯＳ、
第１のＮ型ＤＭＯＳのゲート電圧が大きくなると、ま
た、Ｐ型ＤＭＯＳ、第１のＮ型ＤＭＯＳにおける電位差
が大きくなることを、繰り返して過電流を遮断する。
【０００７】また、同様に、第２のＮ型ＤＭＯＳのドレ
インがプラス、第１のＮ型ＤＭＯＳのドレインがマイナ
スの過電流が流れる時は、Ｐ型ＤＭＯＳにおける電位差
が第２のＮ型ＤＭＯＳのゲート電圧になり、第２のＮ型
ＤＭＯＳにおける電位差がＰ型ＤＭＯＳのゲート電圧に
なるために、第２のＮ型ＤＭＯＳとＰ型ＤＭＯＳとが作
用し合って過電流を遮断する。
インがプラス、第１のＮ型ＤＭＯＳのドレインがマイナ
スの過電流が流れる時は、Ｐ型ＤＭＯＳにおける電位差
が第２のＮ型ＤＭＯＳのゲート電圧になり、第２のＮ型
ＤＭＯＳにおける電位差がＰ型ＤＭＯＳのゲート電圧に
なるために、第２のＮ型ＤＭＯＳとＰ型ＤＭＯＳとが作
用し合って過電流を遮断する。
【０００８】そして、Ｐ型ＤＭＯＳ装置のＮ型チャンネ
ル領域（基板）はＰ+型ソース領域とＰＮ接合のみで接
続しているので、交流に対して、電流が流れ込んで来る
側のＰ+型領域がソース領域となり、１個のＰ型ＤＭＯ
Ｓ装置で交流の両方向の過電流を遮断することができ
る。
ル領域（基板）はＰ+型ソース領域とＰＮ接合のみで接
続しているので、交流に対して、電流が流れ込んで来る
側のＰ+型領域がソース領域となり、１個のＰ型ＤＭＯ
Ｓ装置で交流の両方向の過電流を遮断することができ
る。
【０００９】
【実施例】先ず、本発明のＰ型ＤＭＯＳ装置の実施例
を、図３により説明する。図４は通常のＰ型ＤＭＯＳ装
置を示したものである。図４の（ａ）は、通常のＰ型Ｄ
ＭＯＳ装置の回路図の記号である。図４の（ｂ）におい
て、41はＮ型チャンネル領域（基板）、42はＰ+型ソー
ス領域、43はＰ+型ドレイン領域、46はＰ+型ソース領域
42とＮ+型領域45の電極、48はＰ+型ドレイン領域43の電
極、47はゲート電極、49は絶縁膜である。44はＰ型ディ
プレッション形ＭＯＳ半導体のＰ型チャンネル、51はド
レイン耐圧を高めるためのＰ型チャンネル44のドリフト
領域である。通常のＰ型ＤＭＯＳ装置は、図４の（ｂ）
のように、Ｎ型チャンネル領域（基板）41はＮ+型領域4
5によって、電極46に接続し、そして、Ｐ+型ソース領域
42と接続して、Ｐ+型ソース領域42と同じ電位になって
いる。また、Ｐ型ＤＭＯＳ装置がＯＮ状態の時はドリフ
ト領域としてはたらき、ＯＦＦ状態の時には、空乏層と
なってドレイン耐圧を高めるためのドリフト領域51は、
Ｐ型チャンネル44のドレイン側のみに設けられている。
を、図３により説明する。図４は通常のＰ型ＤＭＯＳ装
置を示したものである。図４の（ａ）は、通常のＰ型Ｄ
ＭＯＳ装置の回路図の記号である。図４の（ｂ）におい
て、41はＮ型チャンネル領域（基板）、42はＰ+型ソー
ス領域、43はＰ+型ドレイン領域、46はＰ+型ソース領域
42とＮ+型領域45の電極、48はＰ+型ドレイン領域43の電
極、47はゲート電極、49は絶縁膜である。44はＰ型ディ
プレッション形ＭＯＳ半導体のＰ型チャンネル、51はド
レイン耐圧を高めるためのＰ型チャンネル44のドリフト
領域である。通常のＰ型ＤＭＯＳ装置は、図４の（ｂ）
のように、Ｎ型チャンネル領域（基板）41はＮ+型領域4
5によって、電極46に接続し、そして、Ｐ+型ソース領域
42と接続して、Ｐ+型ソース領域42と同じ電位になって
いる。また、Ｐ型ＤＭＯＳ装置がＯＮ状態の時はドリフ
ト領域としてはたらき、ＯＦＦ状態の時には、空乏層と
なってドレイン耐圧を高めるためのドリフト領域51は、
Ｐ型チャンネル44のドレイン側のみに設けられている。
【００１０】図３の（ｂ）において、21はＮ型チャンネ
ル領域（基板）、22と23はソースまたはドレインになる
Ｐ+型領域、26はＰ+型領域22の電極、28はＰ+型領域23
の電極、27はゲート電極、29は絶縁膜である。24はＰ型
ディプレッション形ＭＯＳ半導体のＰ型チャンネル、3
0，31はドレイン耐圧を高めるためのＰ型チャンネル24
のドリフト領域である。本発明のＰ型ＤＭＯＳ装置は、
図３の（ｂ）のように、Ｎ型チャンネル領域（基板）21
は直接外部の電極と接続されず、Ｐ+型領域22を通じて
電極26と接続し、Ｐ+型領域23を通じて電極28と接続し
ているために、電極26がプラス、電極28がマイナスの電
流が流れる場合、Ｐ+型領域22とＮ型チャンネル領域
（基板）21との順方向のＰＮ接合により、Ｎ型チャンネ
ル領域（基板）21がＰ+型領域22とほぼ同じ電位になっ
て、Ｐ+型領域22がソース、Ｐ+型領域23がドレインにな
る。また、電極28がプラス、電極26がマイナスの電流が
流れる場合、Ｐ+型領域23とＮ型チャンネル領域（基
板）21の順方向のＰＮ接合により、Ｎ型チャンネル領域
（基板）21がＰ+型領域23とほぼ同じ電位になって、Ｐ+
型領域23がソース、Ｐ+型領域22がドレインになる。ま
た、Ｐ型ＤＭＯＳ装置がＯＮ状態の時はドリフト領域と
してはたらき、ＯＦＦ状態の時には、空乏層となってド
レイン耐圧を高めるためのドリフト領域30，31は、Ｐ型
チャンネル24の両側に設けられている。
ル領域（基板）、22と23はソースまたはドレインになる
Ｐ+型領域、26はＰ+型領域22の電極、28はＰ+型領域23
の電極、27はゲート電極、29は絶縁膜である。24はＰ型
ディプレッション形ＭＯＳ半導体のＰ型チャンネル、3
0，31はドレイン耐圧を高めるためのＰ型チャンネル24
のドリフト領域である。本発明のＰ型ＤＭＯＳ装置は、
図３の（ｂ）のように、Ｎ型チャンネル領域（基板）21
は直接外部の電極と接続されず、Ｐ+型領域22を通じて
電極26と接続し、Ｐ+型領域23を通じて電極28と接続し
ているために、電極26がプラス、電極28がマイナスの電
流が流れる場合、Ｐ+型領域22とＮ型チャンネル領域
（基板）21との順方向のＰＮ接合により、Ｎ型チャンネ
ル領域（基板）21がＰ+型領域22とほぼ同じ電位になっ
て、Ｐ+型領域22がソース、Ｐ+型領域23がドレインにな
る。また、電極28がプラス、電極26がマイナスの電流が
流れる場合、Ｐ+型領域23とＮ型チャンネル領域（基
板）21の順方向のＰＮ接合により、Ｎ型チャンネル領域
（基板）21がＰ+型領域23とほぼ同じ電位になって、Ｐ+
型領域23がソース、Ｐ+型領域22がドレインになる。ま
た、Ｐ型ＤＭＯＳ装置がＯＮ状態の時はドリフト領域と
してはたらき、ＯＦＦ状態の時には、空乏層となってド
レイン耐圧を高めるためのドリフト領域30，31は、Ｐ型
チャンネル24の両側に設けられている。
【００１１】この本発明のＰ型ＤＭＯＳ装置を、回路図
で示すと、図３の（ａ）のように、Ｐ型ＤＭＯＳのソー
スまたはドレインになる両側の端子（両領域22，23）か
ら、それぞれ順方向のダイオードを通じてチャンネル領
域（Ｎ型チャンネル領域（基板））に接続したようにな
り、以下、この本発明のＰ型ＤＭＯＳ装置を回路図にお
いて、このように表示し、説明する。
で示すと、図３の（ａ）のように、Ｐ型ＤＭＯＳのソー
スまたはドレインになる両側の端子（両領域22，23）か
ら、それぞれ順方向のダイオードを通じてチャンネル領
域（Ｎ型チャンネル領域（基板））に接続したようにな
り、以下、この本発明のＰ型ＤＭＯＳ装置を回路図にお
いて、このように表示し、説明する。
【００１２】この本発明のＰ型ＤＭＯＳ装置を用いた交
流形過電流保護回路の実施例を図１により説明する。Ｎ
型ＤＭＯＳ１のソースと接続するＰ型ＤＭＯＳ２の一方
の端子をＰ型ＤＭＯＳ２の第１端子とし、Ｎ型ＤＭＯＳ
３のソースと接続するＰ型ＤＭＯＳ２の他方の端子をＰ
型ＤＭＯＳ２の第２端子とする。
流形過電流保護回路の実施例を図１により説明する。Ｎ
型ＤＭＯＳ１のソースと接続するＰ型ＤＭＯＳ２の一方
の端子をＰ型ＤＭＯＳ２の第１端子とし、Ｎ型ＤＭＯＳ
３のソースと接続するＰ型ＤＭＯＳ２の他方の端子をＰ
型ＤＭＯＳ２の第２端子とする。
【００１３】Ｎ型ＤＭＯＳ１のソースとＰ型ＤＭＯＳ２
の第１端子とを接続し、Ｐ型ＤＭＯＳ２の第２端子とＮ
型ＤＭＯＳ３のソースとを接続する。Ｎ型ＤＭＯＳ１の
ゲートは順方向のダイオード６と抵抗７を通じてＮ型Ｄ
ＭＯＳ３ドレインに接続し、Ｎ型ＤＭＯＳ３のゲートは
順方向のダイオード８と抵抗９を通じてＮ型ＤＭＯＳ１
のドレインに接続し、Ｐ型ＤＭＯＳ２のゲートは抵抗11
と逆方向のダイオード10を通じてＮ型ＤＭＯＳ１のドレ
インに接続し、同時に、抵抗13と逆方向のダイオード12
を通じてＮ型ＤＭＯＳ３のドレインに接続する。Ｐ型Ｄ
ＭＯＳ２の第１端子からＰ型ＤＭＯＳ２のチャンネル領
域へ順方向のダイオード４を接続し、Ｐ型ＤＭＯＳ２の
第２端子からＰ型ＤＭＯＳ２のチャンネル領域へ順方向
ダイオード５を接続する。
の第１端子とを接続し、Ｐ型ＤＭＯＳ２の第２端子とＮ
型ＤＭＯＳ３のソースとを接続する。Ｎ型ＤＭＯＳ１の
ゲートは順方向のダイオード６と抵抗７を通じてＮ型Ｄ
ＭＯＳ３ドレインに接続し、Ｎ型ＤＭＯＳ３のゲートは
順方向のダイオード８と抵抗９を通じてＮ型ＤＭＯＳ１
のドレインに接続し、Ｐ型ＤＭＯＳ２のゲートは抵抗11
と逆方向のダイオード10を通じてＮ型ＤＭＯＳ１のドレ
インに接続し、同時に、抵抗13と逆方向のダイオード12
を通じてＮ型ＤＭＯＳ３のドレインに接続する。Ｐ型Ｄ
ＭＯＳ２の第１端子からＰ型ＤＭＯＳ２のチャンネル領
域へ順方向のダイオード４を接続し、Ｐ型ＤＭＯＳ２の
第２端子からＰ型ＤＭＯＳ２のチャンネル領域へ順方向
ダイオード５を接続する。
【００１４】そして、Ｎ型ＤＭＯＳ１のドレインを外部
への端子Ａとし、Ｎ型ＤＭＯＳ３のドレインを外部への
端子Ｂとした交流形過電流保護回路である。
への端子Ａとし、Ｎ型ＤＭＯＳ３のドレインを外部への
端子Ｂとした交流形過電流保護回路である。
【００１５】この接続により、端子Ａにプラス、端子Ｂ
にマイナスの電圧ＶABがかかる時、Ｐ型ＤＭＯＳ２にお
ける電位差は、Ｎ型ＤＭＯＳ１のゲート電圧になり、Ｎ
型ＤＭＯＳ１における電位差は、Ｐ型ＤＭＯＳ２のゲー
ト電圧になる。そして、Ｐ型ＤＭＯＳ２において、第１
端子からチャンネル領域へ接続したダイオード４によ
り、チャンネル領域が第１端子とほぼ同じ電位になるた
め、第１端子がソースとなり、第２端子がドレインにな
る。
にマイナスの電圧ＶABがかかる時、Ｐ型ＤＭＯＳ２にお
ける電位差は、Ｎ型ＤＭＯＳ１のゲート電圧になり、Ｎ
型ＤＭＯＳ１における電位差は、Ｐ型ＤＭＯＳ２のゲー
ト電圧になる。そして、Ｐ型ＤＭＯＳ２において、第１
端子からチャンネル領域へ接続したダイオード４によ
り、チャンネル領域が第１端子とほぼ同じ電位になるた
め、第１端子がソースとなり、第２端子がドレインにな
る。
【００１６】このために、Ｎ型ＤＭＯＳ１における電位
差が大きくなると、Ｐ型ＤＭＯＳ２のゲート電圧が大き
くなり、同様に、Ｐ型ＤＭＯＳ２における電位差が大き
くなると、Ｎ型ＤＭＯＳ１のゲート電圧が大きくなるよ
うに接続されているために、電圧ＶABが徐々に大きくな
ると、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２を流れる電流Ｉ
ABは、徐々に大きくなるが、Ｎ型ＤＭＯＳ１とＰ型ＤＭ
ＯＳ２における電位差がある程度の大きさになると、Ｎ
型ＤＭＯＳ１とＰ型ＤＭＯＳ２のゲート電圧がある程度
の大きさになり、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２は電
流ＩABが大きくなるのを抑えるようになる。電圧ＶABが
もっと大きくなると、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２
のゲート電圧がもっと大きくなって、Ｎ型ＤＭＯＳ１と
Ｐ型ＤＭＯＳ２は電流ＩABを減らすようになり、その
後、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２はピンチオフ状態
に達して、電流ＩABを遮断する。
差が大きくなると、Ｐ型ＤＭＯＳ２のゲート電圧が大き
くなり、同様に、Ｐ型ＤＭＯＳ２における電位差が大き
くなると、Ｎ型ＤＭＯＳ１のゲート電圧が大きくなるよ
うに接続されているために、電圧ＶABが徐々に大きくな
ると、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２を流れる電流Ｉ
ABは、徐々に大きくなるが、Ｎ型ＤＭＯＳ１とＰ型ＤＭ
ＯＳ２における電位差がある程度の大きさになると、Ｎ
型ＤＭＯＳ１とＰ型ＤＭＯＳ２のゲート電圧がある程度
の大きさになり、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２は電
流ＩABが大きくなるのを抑えるようになる。電圧ＶABが
もっと大きくなると、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２
のゲート電圧がもっと大きくなって、Ｎ型ＤＭＯＳ１と
Ｐ型ＤＭＯＳ２は電流ＩABを減らすようになり、その
後、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２はピンチオフ状態
に達して、電流ＩABを遮断する。
【００１７】このように、電流ＩABはある程度の大きさ
までは流れるが、ある程度以上の大きな過電流が流れる
と、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２のそれぞれにおけ
る電位差が大きくなり、それによりＮ型ＤＭＯＳ１とＰ
型ＤＭＯＳ２のそれぞれのゲート電圧が大きくなる。そ
して、ゲート電圧が大きくなると、また、その電位差が
大きくなり、また、ゲート電圧が大きくなることを、Ｎ
型ＤＭＯＳ１とＰ型ＤＭＯＳ２は互いに作用し合って繰
り返して、電流ＩABを遮断し、過電流保護のはたらきを
する。
までは流れるが、ある程度以上の大きな過電流が流れる
と、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２のそれぞれにおけ
る電位差が大きくなり、それによりＮ型ＤＭＯＳ１とＰ
型ＤＭＯＳ２のそれぞれのゲート電圧が大きくなる。そ
して、ゲート電圧が大きくなると、また、その電位差が
大きくなり、また、ゲート電圧が大きくなることを、Ｎ
型ＤＭＯＳ１とＰ型ＤＭＯＳ２は互いに作用し合って繰
り返して、電流ＩABを遮断し、過電流保護のはたらきを
する。
【００１８】同様に、端子Ｂにプラス、端子Ａにマイナ
スの電圧ＶABがかかる時、Ｐ型ＤＭＯＳ２における電位
差は、Ｎ型ＤＭＯＳ３のゲート電圧になり、Ｎ型ＤＭＯ
Ｓ３における電位差は、Ｐ型ＤＭＯＳ２のゲート電圧に
なり、Ｐ型ＤＭＯＳ２において、第２端子からチャンネ
ル領域へ接続したダイオード５により、チャンネル領域
が第２端子とほぼ同じ電位になるため、第２端子がソー
スとなり、第１端子がドレインになる。そして、電流Ｉ
ABはある程度の大きさまでは流れるが、ある程度以上の
大きな過電流が流れると、Ｎ型ＤＭＯＳ３とＰ型ＤＭＯ
Ｓ２が互いに作用し合って、電流ＩABを遮断し、過電流
保護のはたらきをする。
スの電圧ＶABがかかる時、Ｐ型ＤＭＯＳ２における電位
差は、Ｎ型ＤＭＯＳ３のゲート電圧になり、Ｎ型ＤＭＯ
Ｓ３における電位差は、Ｐ型ＤＭＯＳ２のゲート電圧に
なり、Ｐ型ＤＭＯＳ２において、第２端子からチャンネ
ル領域へ接続したダイオード５により、チャンネル領域
が第２端子とほぼ同じ電位になるため、第２端子がソー
スとなり、第１端子がドレインになる。そして、電流Ｉ
ABはある程度の大きさまでは流れるが、ある程度以上の
大きな過電流が流れると、Ｎ型ＤＭＯＳ３とＰ型ＤＭＯ
Ｓ２が互いに作用し合って、電流ＩABを遮断し、過電流
保護のはたらきをする。
【００１９】この過電流保護回路の遮断の静特性を図２
に示す。
に示す。
【００２０】次に、Ｎ型ＤＭＯＳ１のゲートに接続され
ているダイオード６と抵抗７、Ｎ型ＤＭＯＳ３のゲート
に接続されているダイオード８と抵抗９、Ｐ型ＤＭＯＳ
２のゲートに接続されているダイオード10，12と抵抗1
1，13の作用について説明する。交流の過電流が流れ
て、端子Ａがプラス、端子Ｂがマイナスの過電流でこの
過電流保護回路が遮断した場合、Ｎ型ＤＭＯＳ１とＰ型
ＤＭＯＳ２が作用し合ってピンチオフし遮断すると、Ｎ
型ＤＭＯＳ１のゲートのダイオード６は、Ｎ型ＤＭＯＳ
１のゲートの充電電流は流すが、ゲートの放電電流は流
さないために、交流電圧が、端子Ｂがプラス、端子Ａが
マイナスの周期になっても、Ｎ型ＤＭＯＳ１のゲート電
圧は保持され、Ｎ型ＤＭＯＳ１の遮断状態は保持され
る。
ているダイオード６と抵抗７、Ｎ型ＤＭＯＳ３のゲート
に接続されているダイオード８と抵抗９、Ｐ型ＤＭＯＳ
２のゲートに接続されているダイオード10，12と抵抗1
1，13の作用について説明する。交流の過電流が流れ
て、端子Ａがプラス、端子Ｂがマイナスの過電流でこの
過電流保護回路が遮断した場合、Ｎ型ＤＭＯＳ１とＰ型
ＤＭＯＳ２が作用し合ってピンチオフし遮断すると、Ｎ
型ＤＭＯＳ１のゲートのダイオード６は、Ｎ型ＤＭＯＳ
１のゲートの充電電流は流すが、ゲートの放電電流は流
さないために、交流電圧が、端子Ｂがプラス、端子Ａが
マイナスの周期になっても、Ｎ型ＤＭＯＳ１のゲート電
圧は保持され、Ｎ型ＤＭＯＳ１の遮断状態は保持され
る。
【００２１】そして、また、交流電圧が、端子Ｂがプラ
ス、端子Ａがマイナスの周期になると、Ｎ型ＤＭＯＳ１
は遮断状態であるが、Ｎ型ＤＭＯＳ３とＰ型ＤＭＯＳ２
が作用し合ってピンチオフし遮断し、Ｎ型ＤＭＯＳ３の
ゲートのダイオード８は、Ｎ型ＤＭＯＳ３のゲートの充
電電流は流すが、ゲートの放電電流は流さないために、
交流電圧が、端子Ａがプラス、端子Ｂがマイナスの次の
周期になっても、Ｎ型ＤＭＯＳ３のゲート電圧は保持さ
れ、Ｎ型ＤＭＯＳ３の遮断状態は保持される。
ス、端子Ａがマイナスの周期になると、Ｎ型ＤＭＯＳ１
は遮断状態であるが、Ｎ型ＤＭＯＳ３とＰ型ＤＭＯＳ２
が作用し合ってピンチオフし遮断し、Ｎ型ＤＭＯＳ３の
ゲートのダイオード８は、Ｎ型ＤＭＯＳ３のゲートの充
電電流は流すが、ゲートの放電電流は流さないために、
交流電圧が、端子Ａがプラス、端子Ｂがマイナスの次の
周期になっても、Ｎ型ＤＭＯＳ３のゲート電圧は保持さ
れ、Ｎ型ＤＭＯＳ３の遮断状態は保持される。
【００２２】これにより、交流の周期ごとに尖頭状の突
入電流が流れることなく、交流の過電流を遮断すること
ができる。
入電流が流れることなく、交流の過電流を遮断すること
ができる。
【００２３】端子Ａがプラス、端子Ｂがマイナスの交流
の周期の時は、ダイオード４によって、Ｐ型ＤＭＯＳ２
のチャンネル領域が第１端子と接続され、第１端子がＰ
型ＤＭＯＳ２のソースになる。そして、Ｐ型ＤＭＯＳ２
のゲートに接続されているダイオード10は、Ｐ型ＤＭＯ
Ｓ２のゲートの充電電流は流すが、放電電流は流さな
い。
の周期の時は、ダイオード４によって、Ｐ型ＤＭＯＳ２
のチャンネル領域が第１端子と接続され、第１端子がＰ
型ＤＭＯＳ２のソースになる。そして、Ｐ型ＤＭＯＳ２
のゲートに接続されているダイオード10は、Ｐ型ＤＭＯ
Ｓ２のゲートの充電電流は流すが、放電電流は流さな
い。
【００２４】また、同様に、端子Ｂがプラス、端子Ａが
マイナスの交流の周期の時は、ダイオード５によって、
Ｐ型ＤＭＯＳ２のチャンネル領域が第２端子と接続さ
れ、第２端子がＰ型ＤＭＯＳ２のソースになる。そし
て、Ｐ型ＤＭＯＳ２のゲートに接続されているダイオー
ド12は、Ｐ型ＤＭＯＳ２のゲートの充電電流は流すが、
放電電流は流さない。
マイナスの交流の周期の時は、ダイオード５によって、
Ｐ型ＤＭＯＳ２のチャンネル領域が第２端子と接続さ
れ、第２端子がＰ型ＤＭＯＳ２のソースになる。そし
て、Ｐ型ＤＭＯＳ２のゲートに接続されているダイオー
ド12は、Ｐ型ＤＭＯＳ２のゲートの充電電流は流すが、
放電電流は流さない。
【００２５】これにより、１個のＰ型ＤＭＯＳ２で交流
の両方向の過電流を遮断することができる。また、端子
Ａがプラス、端子Ｂがマイナスの過電流に対しては、Ｎ
型ＤＭＯＳ１のゲートに接続している抵抗７と、Ｐ型Ｄ
ＭＯＳ２のゲートに接続している抵抗11の抵抗値を、端
子Ｂがプラス、端子Ａがマイナスの過電流に対しては、
Ｎ型ＤＭＯＳ３のゲートに接続している抵抗９と、Ｐ型
ＤＭＯＳ２のゲートに接続している抵抗13の抵抗値を小
さくすると、遮断時間を速くでき、大きくすると、遮断
時間を遅くすることができる。
の両方向の過電流を遮断することができる。また、端子
Ａがプラス、端子Ｂがマイナスの過電流に対しては、Ｎ
型ＤＭＯＳ１のゲートに接続している抵抗７と、Ｐ型Ｄ
ＭＯＳ２のゲートに接続している抵抗11の抵抗値を、端
子Ｂがプラス、端子Ａがマイナスの過電流に対しては、
Ｎ型ＤＭＯＳ３のゲートに接続している抵抗９と、Ｐ型
ＤＭＯＳ２のゲートに接続している抵抗13の抵抗値を小
さくすると、遮断時間を速くでき、大きくすると、遮断
時間を遅くすることができる。
【００２６】
【発明の効果】本発明は、以上に説明したように構成さ
れているので、以下に記載するような効果を示す。この
過電流保護回路は、ディプレッション形ＭＯＳ半導体で
構成されているために、シュレッショルド電圧の小さい
ディプレッション形ＭＯＳ半導体で回路を構成すれば、
正常電流が流れる時の過電流保護回路における電圧降下
を小さくすることができ、また、負荷回路の正常電流
は、１つのＰＮ接合も横切らないために、正常電流はゼ
ロから正常値までスムーズに立ち上がることができる。
れているので、以下に記載するような効果を示す。この
過電流保護回路は、ディプレッション形ＭＯＳ半導体で
構成されているために、シュレッショルド電圧の小さい
ディプレッション形ＭＯＳ半導体で回路を構成すれば、
正常電流が流れる時の過電流保護回路における電圧降下
を小さくすることができ、また、負荷回路の正常電流
は、１つのＰＮ接合も横切らないために、正常電流はゼ
ロから正常値までスムーズに立ち上がることができる。
【００２７】負荷の回路電流が流れるＮ型ＤＭＯＳ１，
３のゲートには、それぞれ、ダイオードが接続されてい
るので、交流の周期ごとに尖頭状の突入電流が流れるこ
とがなく、交流の過電流を遮断することができる。
３のゲートには、それぞれ、ダイオードが接続されてい
るので、交流の周期ごとに尖頭状の突入電流が流れるこ
とがなく、交流の過電流を遮断することができる。
【００２８】Ｐ型ＤＭＯＳ２のチャンネル領域が、Ｐ型
ＤＭＯＳ２の第１端子、第２端子とそれぞれのダイオー
ドで接続されいるので、この１個のＰ型ＤＭＯＳ２と、
２個のＮ型ＤＭＯＳ１，３で、交流の過電流を遮断する
ことができる。
ＤＭＯＳ２の第１端子、第２端子とそれぞれのダイオー
ドで接続されいるので、この１個のＰ型ＤＭＯＳ２と、
２個のＮ型ＤＭＯＳ１，３で、交流の過電流を遮断する
ことができる。
【００２９】Ｎ型ＤＭＯＳ１，３のゲートに接続してい
る抵抗７，９と、Ｐ型ＤＭＯＳ２のゲートに接続してい
る抵抗11，13の抵抗値を小さくすると、遮断時間を速く
でき、大きくすると、遮断時間を遅くすることができる
ので、負荷に合わせて、過電流保護回路を速動形にも、
遅延形にもすることができる。
る抵抗７，９と、Ｐ型ＤＭＯＳ２のゲートに接続してい
る抵抗11，13の抵抗値を小さくすると、遮断時間を速く
でき、大きくすると、遮断時間を遅くすることができる
ので、負荷に合わせて、過電流保護回路を速動形にも、
遅延形にもすることができる。
【００３０】本発明のＰ型ＤＭＯＳ装置は、ドレイン耐
圧を高めるドリフト領域30，31がチャンネル24の両側に
設けられているので、交流の両方向の過電流に対して、
ドレイン耐圧を高くすることができる。
圧を高めるドリフト領域30，31がチャンネル24の両側に
設けられているので、交流の両方向の過電流に対して、
ドレイン耐圧を高くすることができる。
【図１】本発明の過電流保護回路の実施例を示す回路図
である。
である。
【図２】本発明の過電流保護回路の遮断の静特性を示す
図である。
図である。
【図３】の（ａ） 本発明のＰ型ＤＭＯＳ装置を回路図において表示した図
である。
である。
【図３】の（ｂ） 本発明のＰ型ＤＭＯＳ装置の断面図である。
【図４】の（ａ） 通常のＰ型ＤＭＯＳ装置の回路図の記号である。
【図４】の（ｂ） 通常のＰ型ＤＭＯＳ装置の断面図である。
１、３ Ｎ型ディプレッション形ＭＯＳ半導体 ２ Ｐ型ディプレッション形ＭＯＳ半導体 ４、５、６、８、10、12 ダイオード ７、９、11、13 抵抗 21、41 Ｎ型チャンネル領域（基板） 24、44 チャンネル 30、31、51 ドリフト領域
Claims (3)
- 【請求項１】 Ｐ型ディプレッション形ＭＯＳ半導体
（２）の一方の端とＰ型ディプレッション形ＭＯＳ半導
体（２）のチャンネル領域（基板）を順方向のダイオー
ド（４）で接続し、Ｐ型ディプレッション形ＭＯＳ半導
体（２）の他方の端とＰ型ディプレッション形ＭＯＳ半
導体（２）のチャンネル領域（基板）を順方向のダイオ
ード（５）で接続し、Ｎ型ディプレッション形ＭＯＳ半
導体（１）のソースと前記のＰ型ディプレッション形Ｍ
ＯＳ半導体（２）の一方の端とを接続し、Ｎ型ディプレ
ッション形ＭＯＳ半導体（３）のソースと前記のＰ型デ
ィプレッション形ＭＯＳ半導体（２）の他方の端とを接
続し、Ｎ型ディプレッション形ＭＯＳ半導体（１）のド
レインを外部への一方の端子とし、Ｎ型ディプレッショ
ン形ＭＯＳ半導体（３）のドレインを外部への他方の端
子とする交流形の過電流保護回路。 - 【請求項２】 Ｎ型ディプレッション形ＭＯＳ半導体
（１）のゲートは、順方向のダイオード（６）と抵抗
（７）を通じてＮ型ディプレッション形ＭＯＳ半導体
（３）のドレインに接続し、Ｎ型ディプレッション形Ｍ
ＯＳ半導体（３）のゲートは、順方向のダイオード
（８）と抵抗（９）を通じてＮ型ディプレッション形Ｍ
ＯＳ半導体（１）のドレインに接続し、Ｐ型ディプレッ
ション形ＭＯＳ半導体（２）のゲートは、抵抗（11）と
逆方向のダイオード（10）を通じてＮ型ディプレッショ
ン形ＭＯＳ半導体（１）のドレインに接続し、同時に、
抵抗（13）と逆方向のダイオード（12）を通じてＮ型デ
ィプレッション形ＭＯＳ半導体（３）のドレインに接続
する請求項１記載の交流形の過電流保護回路。 - 【請求項３】 Ｐ型ディプレッション形ＭＯＳ半導体装
置の一方の電極（26）とＮ型チャンネル領域（基板）
（21）とをＰ+型領域（22）を通じて接続し、他方の電
極（28）とＮ型チャンネル領域（基板）（21）とをＰ+
型領域（23）を通じて接続し、Ｐ型チャンネル（24）の
両側にドリフト領域（30，31）を設けるＰ型ディプレッ
ション形ＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018566A JPH05183115A (ja) | 1992-01-06 | 1992-01-06 | 過電流保護 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018566A JPH05183115A (ja) | 1992-01-06 | 1992-01-06 | 過電流保護 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183115A true JPH05183115A (ja) | 1993-07-23 |
Family
ID=11975177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4018566A Pending JPH05183115A (ja) | 1992-01-06 | 1992-01-06 | 過電流保護 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183115A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005518101A (ja) * | 2002-02-12 | 2005-06-16 | ファルテック プロプライアタリ リミテッド | 保護装置 |
| JP2008520089A (ja) * | 2004-11-09 | 2008-06-12 | フルテック・セミコンダクター・インコーポレイテッド | 高電圧に適合した過渡変化遮断集積装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0386013A (ja) * | 1989-08-30 | 1991-04-11 | Masaya Maruo | 過電流保護回路 |
-
1992
- 1992-01-06 JP JP4018566A patent/JPH05183115A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0386013A (ja) * | 1989-08-30 | 1991-04-11 | Masaya Maruo | 過電流保護回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005518101A (ja) * | 2002-02-12 | 2005-06-16 | ファルテック プロプライアタリ リミテッド | 保護装置 |
| JP2008520089A (ja) * | 2004-11-09 | 2008-06-12 | フルテック・セミコンダクター・インコーポレイテッド | 高電圧に適合した過渡変化遮断集積装置 |
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