JP3113929B2

JP3113929B2 - 過電流保護

Info

Publication number: JP3113929B2
Application number: JP05045984A
Authority: JP
Inventors: 昌也圓尾
Original assignee: ライン電子有限会社
Priority date: 1993-02-10
Filing date: 1993-02-10
Publication date: 2000-12-04
Anticipated expiration: 2015-12-04
Also published as: JPH06276659A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、負荷である回路を過電
流から保護する過電流保護回路に関するものである。

【０００２】

【従来の技術】負荷に直列に接続して、過電流から負荷
を保護する装置として、ヒューズやブレーカ等が使用さ
れている。

【０００３】

【発明が解決しようとする課題】ヒューズは、過電流が
流れると溶断するために、その度に、交換しなければな
らない。ブレーカは、遮断速度が遅いために、速動性を
必要とする回路には使用できない。本発明者は、ヒュー
ズやブレーカのように、必要なところに簡単に負荷に直
列に接続することができ、過電流が流れるたびに交換す
る必要がなく、遮断特性を負荷に合わせて、速動形に
も、遅延形にもできる、Ｎ型・Ｐ型のディプレッション
形ＭＯＳ電界効果半導体による過電流保護回路を、特願
平３−３５４８１６において提供した。

【０００４】この先の発明は、定格電流値の１０００％
以上のような大きな過電流も、定格電流値の２００％〜
８００％の過電流も、同じ遮断特性でしか遮断すること
ができない、そして、１個のＩＣチップに形成した時、
遮断の定格電流値のバラツキを補正する事ができないと
いう問題点があった。

【０００５】本発明は、定格電流値の１０００％以上の
ような大きな過電流は、定格電流値の２００％〜８００
％の遮断特性とは別の、特に速い遮断特性で遮断でき、
そして、１個のＩＣチップに形成した時、遮断の基準電
流値のバラツキを補正する事ができる過電流保護回路を
提供する事を目的とする。

【０００６】

【課題を解決するための手段】本発明は、Ｎ型ディプレ
ッション形ＭＯＳ半導体（以下Ｎ型ＤＭＯＳと略す）の
ソースとＰ型ディプレッション形ＭＯＳ半導体（以下Ｐ
型ＤＭＯＳと略す）のソースとを接続し、Ｎ型ＤＭＯＳ
のゲートは抵抗等を通じてＰ型ＤＭＯＳのドレインに接
続し、Ｐ型ＤＭＯＳのゲートは抵抗等を通じてＮ型ＤＭ
ＯＳのドレインに接続し、Ｎ型ＤＭＯＳのドレインをプ
ラス、Ｐ型ＤＭＯＳのドレインをマイナスとする先の発
明の過電流保護回路に、上記目的を達成するために、定
格電流値の１０００％以上の、あるいは、短絡電流のよ
うな大きい過電流が流れた場合、過電流を短時間で遮断
させるために、Ｎ型ＤＭＯＳとＰ型ＤＭＯＳのそれぞれ
のゲートにツェナー・ダイオード等を接続し、そして、
遮断の基準電流値のバラツキを補正するための回路を設
けたものである。

【０００７】

【実施例】本発明の過電流保護回路の実施例を、図１に
より説明する。Ｎ型ＤＭＯＳ１のソースとＰ型ＤＭＯＳ
２のソースとを接続し、Ｎ型ＤＭＯＳ１のゲートはダイ
オード５のアノードに接続し、ダイオード５のカソード
は抵抗６を通じてツェナー・ダイオード７のカソードに
接続し、ツェナー・ダイオード７のアノードはＰ型ＤＭ
ＯＳ２のドレインに接続し、そして、同時に、Ｎ型ＤＭ
ＯＳ１のゲートはＰ型ＤＭＯＳ８のドレインに接続し、
Ｐ型ＤＭＯＳ８のソースはＰ型ＤＭＯＳ９のドレインに
接続し、Ｐ型ＤＭＯＳ９のソースはＮ型ＤＭＯＳ10のソ
ースに接続し、Ｎ型ＤＭＯＳ10のドレインは抵抗11を通
じてＰ型ＤＭＯＳ２のドレインに接続する。

【０００８】Ｐ型ＤＭＯＳ８のゲートはＮ型ＤＭＯＳ１
のソースに接続し、Ｐ型ＤＭＯＳ９のゲートはＰ型ＤＭ
ＯＳ２のドレインに接続し、Ｎ型ＤＭＯＳ10のゲートは
Ｐ型ＤＭＯＳ８のドレイン（Ｎ型ＤＭＯＳ１のゲート）
に接続する。

【０００９】Ｎ型ＤＭＯＳ12のドレインはＮ型ＤＭＯＳ
１のドレインに接続し、Ｎ型ＤＭＯＳ12のソースはダイ
オード14のアノードに接続し、ダイオード14のカソード
は抵抗15を通じてツェナー・ダイオード16のカソードに
接続し、ツェナー・ダイオード16のアノードはＰ型ＤＭ
ＯＳ２のゲートに接続し、Ｎ型ＤＭＯＳ12のゲートは抵
抗13を通じてＰ型ＤＭＯＳ２のゲートに接続する。

【００１０】Ｐ型ＤＭＯＳ18のドレインは抵抗17を通じ
てＮ型ＤＭＯＳ１のドレインに接続し、Ｐ型ＤＭＯＳ18
のソースはＮ型ＤＭＯＳ19のソースに接続し、Ｎ型ＤＭ
ＯＳ19のドレインはＮ型ＤＭＯＳ20のソースに接続し、
Ｎ型ＤＭＯＳ20のドレインはＰ型ＤＭＯＳ２のゲートに
接続し、Ｐ型ＤＭＯＳ18のゲートはＮ型ＤＭＯＳ20のド
レイン（Ｐ型ＤＭＯＳ２のゲート）に接続し、Ｎ型ＤＭ
ＯＳ19のゲートはＰ型ＤＭＯＳ18のドレインに接続し、
Ｎ型ＤＭＯＳ20のゲートはＰ型ＤＭＯＳ２のソースに接
続する。

【００１１】Ｎ型ＤＭＯＳ３のドレインはヒューズ21を
通じてＮ型ＤＭＯＳ１のドレインに接続し、Ｎ型ＤＭＯ
Ｓ３のゲートはＮ型ＤＭＯＳ１のゲートに接続し、Ｎ型
ＤＭＯＳ３のソースはＰ型ＤＭＯＳ４のソースに接続
し、Ｐ型ＤＭＯＳ４のゲートはＰ型ＤＭＯＳ２のゲート
に接続し、Ｐ型ＤＭＯＳ４のドレインはヒューズ22を通
じてＰ型ＤＭＯＳ３のドレインに接続する。

【００１２】そして、Ｎ型ＤＭＯＳ１のドレインを外部
へのプラスの端子Ａとし、Ｐ型ＤＭＯＳ２のドレインを
外部へのマイナスの端子Ｂとした過電流保護回路であ
る。

【００１３】この接続により、端子Ａにプラス、端子Ｂ
にマイナスの電圧Ｖ_ABがかかる時、Ｐ型ＤＭＯＳ２にお
ける電位差は、Ｎ型ＤＭＯＳ１のゲート電圧になり、Ｎ
型ＤＭＯＳ１における電位差は、Ｐ型ＤＭＯＳ２のゲー
ト電圧になる。

【００１４】このために、電圧Ｖ_ABが徐々に大きくなる
と、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２を流れる電流Ｉ_AB
は、徐々に大きくなる。しかし、Ｎ型ＤＭＯＳ１におけ
る電位差が大きくなると、Ｐ型ＤＭＯＳ２のゲート電圧
が大きくなり、同様に、Ｐ型ＤＭＯＳ２における電位差
が大きくなると、Ｎ型ＤＭＯＳ１のゲート電圧が大きく
なるように接続されているために、電圧Ｖ_ABが大きくな
ると、電流Ｉ_ABは大きくなるが、Ｎ型ＤＭＯＳ１とＰ型
ＤＭＯＳ２における電位差が大きくなり、そして、Ｎ型
ＤＭＯＳ１とＰ型ＤＭＯＳ２のゲート電圧が大きくな
る。

【００１５】電圧Ｖ_ABがもっと大きくなっていくと、Ｎ
型ＤＭＯＳ１とＰ型ＤＭＯＳ２における電位差がもっと
大きくなり、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２のゲート
電圧がもっと大きくになるために、Ｎ型ＤＭＯＳ１とＰ
型ＤＭＯＳ２は電流Ｉ_ABが大きくなるのを抑えるように
なり、そして、次に、電流Ｉ_ABを減らすようになる。そ
の後、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２はピンチオフ状
態に達して、電流Ｉ_AB（過電流）を遮断する。

【００１６】このように、電流Ｉ_ABはある程度の大きさ
までは流れるが、それ以上大きな電流が流れると、Ｎ型
ＤＭＯＳ１とＰ型ＤＭＯＳ２のそれぞれにおける電位差
が大きくなり、それによりＮ型ＤＭＯＳ１とＰ型ＤＭＯ
Ｓ２のそれぞれのゲート電圧が大きくなる。そして、ゲ
ート電圧が大きくなると、また、その電位差が大きくな
り、また、ゲート電圧が大きくなることを、Ｎ型ＤＭＯ
Ｓ１とＰ型ＤＭＯＳ２は互いに作用し合って繰り返し
て、電流Ｉ_AB（過電流）を遮断し、過電流保護のはたら
きをする。

【００１７】この過電流保護回路の遮断の静特性を図２
に示す。

【００１８】次に、Ｎ型ＤＭＯＳ１のゲートに接続され
ているＰ型ＤＭＯＳ８，９とＮ型ＤＭＯＳ10の作用につ
いて説明する。端子ＡＢ間に端子Ａがプラス、端子Ｂが
マイナスのパルス状の電圧Ｖ_ABがかかって、周期的な電
流Ｉ_ABが流れるとする。定格電流値程度の大きさの正常
な電流Ｉ_ABが流れる場合、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯ
Ｓ２における電位差が小さいので、Ｐ型ＤＭＯＳ８のゲ
ート電圧は小さく、Ｐ型ＤＭＯＳ８における電位差は非
常に小さい。

【００１９】過電流Ｉ_ABが流れる場合、Ｎ型ＤＭＯＳ１
とＰ型ＤＭＯＳ２が互いに作用し合って過電流Ｉ_ABを遮
断すると、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ２の両端に電
源電圧がかかるために、Ｎ型ＤＭＯＳ１とＰ型ＤＭＯＳ
２のゲート電圧は大きくなる。そして、Ｐ型ＤＭＯＳ８
のドレインはＮ型ＤＭＯＳ１のゲートに接続し、Ｐ型Ｄ
ＭＯＳ８のゲートはＮ型ＤＭＯＳ１のソースに接続され
ているために、Ｐ型ＤＭＯＳ８のゲート電圧は大きくな
り、Ｐ型ＤＭＯＳ８における電位差は、ある程度の大き
さになる。

【００２０】そして、Ｐ型ＤＭＯＳ９のドレインはＰ型
ＤＭＯＳ８のソースに接続し、Ｐ型ＤＭＯＳ９のソース
はＮ型ＤＭＯＳ10のソースに接続し、Ｎ型ＤＭＯＳ10の
ドレインは抵抗11を通じてＰ型ＤＭＯＳ２のドレインに
接続し、Ｐ型ＤＭＯＳ９のゲートはＰ型ＤＭＯＳ２のド
レインに接続し、Ｎ型ＤＭＯＳ10のゲートはＰ型ＤＭＯ
Ｓ８のドレイン（Ｎ型ＤＭＯＳ１のゲート）に接続して
いるために、Ｐ型ＤＭＯＳ９からＮ型ＤＭＯＳ10へ流れ
る電流に対しては、Ｐ型ＤＭＯＳ９とＮ型ＤＭＯＳ10は
低抵抗状態になるが、Ｎ型ＤＭＯＳ10からＰ型ＤＭＯＳ
９へ流れる電流に対しては、Ｐ型ＤＭＯＳ８，９におけ
る電位差がＮ型ＤＭＯＳ10のゲート電圧になり、Ｎ型Ｄ
ＭＯＳ10における電位差がＰ型ＤＭＯＳ９のゲート電圧
になるために、Ｐ型ＤＭＯＳ９とＮ型ＤＭＯＳ10は高抵
抗状態、あるいは、遮断状態になる。

【００２１】従って、パルス状の電圧Ｖ_ABが、電圧が加
わる周期から、電圧が下がって、電圧が０Ｖの周期にな
ると、電圧が加わる周期の時に充電されたＮ型ＤＭＯＳ
１のゲート電圧が放電するために、逆向きのゲート電流
がＮ型ＤＭＯＳ10からＰ型ＤＭＯＳ９へ流れようとする
が、遮断時、ある程度の大きさになったＰ型ＤＭＯＳ８
の電位差が、Ｎ型ＤＭＯＳ10のゲート電圧になるため
に、Ｎ型ＤＭＯＳ10における電位差が大きくなる。そし
て、Ｎ型ＤＭＯＳ10の大きな電位差により、Ｐ型ＤＭＯ
Ｓ９のゲート電圧と電位差が大きくなって、Ｐ型ＤＭＯ
Ｓ９とＮ型ＤＭＯＳ10は高抵抗状態あるいは遮断状態に
なり、それにより、Ｎ型ＤＭＯＳ１のゲート電圧は放電
されずに保持され、Ｎ型ＤＭＯＳ１の遮断状態は保持さ
れる。

【００２２】同様にして、Ｐ型ＤＭＯＳ２のゲートに接
続されているＰ型ＤＭＯＳ18とＮ型ＤＭＯＳ19，20は、
Ｐ型ＤＭＯＳ18からＮ型ＤＭＯＳ19へ向かって流れるＰ
型ＤＭＯＳ２のゲートの充電電流に対しては、低抵抗状
態になり、充電電流を流すが、Ｎ型ＤＭＯＳ19からＰ型
ＤＭＯＳ18へ向かって流れるＰ型ＤＭＯＳ２のゲートの
放電電流に対しては、高抵抗状態あるいは遮断状態にな
り、放電電流を遮断する。従って、Ｐ型ＤＭＯＳ２のゲ
ート電圧は保持され、Ｐ型ＤＭＯＳ２の遮断状態は保持
される。

【００２３】これにより、電圧が加わる次の周期まで過
電流保護回路の遮断状態は保持されるので、パルスの周
期ごとに尖頭状の突入電流が流れることがなく、パルス
状の過電流を遮断することができる。

【００２４】また、Ｎ型ＤＭＯＳ１のゲートに接続して
いる抵抗11と、Ｐ型ＤＭＯＳ２のゲートに接続している
抵抗17の抵抗値を小さくすると、遮断時間を速くでき、
大きくすると、遮断時間を遅くすることができる。

【００２５】次に、Ｎ型ＤＭＯＳ１のゲートに接続され
ているダイオード５と抵抗６とツェナー・ダイオード７
について説明する。

【００２６】定格電流値の１０００％以上、あるいは、
短絡電流のような大きな過電流が流れた場合、Ｎ型ＤＭ
ＯＳ１のゲート電圧を急に下げて、短時間でＮ型ＤＭＯ
Ｓ１を遮断させることが必要である。今、大きな過電流
が流れて、Ｐ型ＤＭＯＳ２における電位差がツェナー・
ダイオード７のツェナー電圧以上になると、ツェナー・
ダイオード７は導通し、Ｎ型ＤＭＯＳ１のゲート電流
は、ツェナー・ダイオード７を通じて流れる。従って、
抵抗６の抵抗値を、抵抗11の抵抗値に較べて非常に小さ
く設定していると、Ｎ型ＤＭＯＳ１が抵抗11を流れるゲ
ート電流だけで遮断するのに較べて、１／２〜１／
２０の時間でＮ型ＤＭＯＳ１を遮断させることができ
る。過電流が大きくなる程、抵抗６を流れるゲート電流
の割合が多くなるので、より短時間で遮断することがで
きる。

【００２７】Ｐ型ＤＭＯＳ２のゲートに接続されている
Ｎ型ＤＭＯＳ12と抵抗13、15とダイオード14とツェナー
・ダイオード16について説明する。Ｎ型ＤＭＯＳ12のソ
ースは、ダイオード14と抵抗15を通じてツェナー・ダイ
オード16のアノードに接続し、Ｎ型ＤＭＯＳ12のゲート
は抵抗13を通じてツェナー・ダイオード16のカソードに
接続している。Ｐ型ＤＭＯＳ12のスレッショルド電圧は
０．３Ｖ〜１．５Ｖで、ツェナー・ダイオード16のツェ
ナー電圧は４Ｖ〜１２Ｖとする。

【００２８】Ｎ型ＤＭＯＳ１のゲートに接続されている
ツェナー・ダイオード７と同様に、大きな過電流が流れ
て、Ｎ型ＤＭＯＳ１における電位差がツェナー・ダイオ
ード16のツェナー電圧以上になると、ツェナー・ダイオ
ード16は導通し、Ｐ型ＤＭＯＳ12のゲート電圧がスレッ
ショルド電圧に達するまでの間、Ｐ型ＤＭＯＳ２のゲー
ト電流は、ツェナー・ダイオード16を通じて流れるが、
Ｐ型ＤＭＯＳ12のゲート電圧がスレッショルド電圧に達
すると、Ｐ型ＤＭＯＳ12は遮断し、Ｐ型ＤＭＯＳ２のゲ
ート電流は、ツェナー・ダイオード16を流れなくなる。

【００２９】従って、ツェナー・ダイオード16には、大
きな過電流が流れた瞬間から、Ｐ型ＤＭＯＳ12のゲート
電圧がシュレッショルド電圧に達するまでの短時間の間
だけ、Ｐ型ＤＭＯＳ２のゲート電流を流すことができ
る。そして、抵抗13の大きさを変えることにより、Ｐ型
ＤＭＯＳ12のゲート電圧がシュレッショルド電圧に達す
るまでの時間を調整することができる。

【００３０】これにより、定格電流値の１０００％程度
の過電流ではなく、短絡電流のような非常に大きな過電
流が流れた場合だけ、Ｐ型ＤＭＯＳ２のゲート電流をツ
ェナー・ダイオード16を通じて流し、Ｐ型ＤＭＯＳ２を
より速く遮断することができるので、短絡電流のような
非常に大きな過電流を、非常に速く遮断することができ
る。

【００３１】次に、ＩＣチップに形成した時の、遮断の
基準電流値のバラツキを補正するための、Ｎ型ＤＭＯＳ
３とＰ型ＤＭＯＳ４の定格補正回路について説明する。
Ｎ型ＤＭＯＳ３のドレインは、ヒューズ21を通じてＮ型
ＤＭＯＳ１のドレインに接続し、Ｎ型ＤＭＯＳ３のゲー
トはＮ型ＤＭＯＳ１のゲートに接続し、Ｎ型ＤＭＯＳ３
のソースはＰ型ＤＭＯＳ４のソースに接続し、Ｐ型ＤＭ
ＯＳ４のゲートはＰ型ＤＭＯＳ２のゲートに接続し、Ｐ
型ＤＭＯＳ４のドレインは、ヒューズ22を通じてＰ型Ｄ
ＭＯＳ２のドレインに接続している。

【００３２】この実施例の１例として、Ｎ型ＤＭＯＳ１
の電流容量は、Ｎ型ＤＭＯＳ１とＮ型ＤＭＯＳ３を加え
た全電流容量の８９％とし、Ｎ型ＤＭＯＳ３の電流容量
は、全電流容量の１１％とする。同様に、Ｐ型ＤＭＯＳ
２の電流容量は、Ｐ型ＤＭＯＳ２とＰ型ＤＭＯＳ４を加
えた全電流容量の８９％とし、Ｐ型ＤＭＯＳ４の電流容
量は、全電流容量の１１％とする。そして、遮断の定格
電流値１００ｍＡの過電流保護回路を１個のＩＣチップ
として生産した場合、図３に示すように、ＩＣチップの
基準電流値は、８３ｍＡ〜１１７ｍＡにバラツクと仮定
する。

【００３３】今、仮に、基準電流値が９４ｍＡ〜１０６
ｍＡのチップを、定格電流値１００ｍＡの良品であると
する。そして、基準電流値が１０６ｍＡを越えたチップ
は、そのチップに設けているヒューズ21，22を、レザー
等で切断して、Ｎ型ＤＭＯＳ３とＰ型ＤＭＯＳ４を、Ｎ
型ＤＭＯＳ１とＰ型ＤＭＯＳ２から切り離すと、１０６
ｍＡを越えた基準電流値は１１％下がり、９４ｍＡ〜１
０６ｍＡの範囲に入り、定格電流値１００ｍＡの良品に
することができる。

【００３４】また、同様に、基準電流値が９４ｍＡ未満
のチップは、そのチップのヒューズ21，22を切断する
と、基準電流値が１１％下がり、定格電流値８０ｍＡの
良品範囲（約７５ｍＡ〜８５ｍＡ）にほぼ入り、良品に
することができる。基準電流値を１１％下げて、定格補
正できる様子を図４に示す。

【００３５】Ｎ型ＤＭＯＳ１の電流容量は、Ｎ型ＤＭＯ
Ｓ１とＮ型ＤＭＯＳ３を加えた全電流容量の８５％〜９
５％とし、Ｎ型ＤＭＯＳ３の電流容量は、全電流容量の
５％〜１５％とする。Ｐ型ＤＭＯＳ２の電流容量は、Ｐ
型ＤＭＯＳ２とＰ型ＤＭＯＳ４を加えた全電流容量の８
５％〜９５％とし、Ｐ型ＤＭＯＳ４の電流容量は、全電
流容量の５％〜１５％とする。

【００３６】そして、１個のＩＣチップにした時の基準
電流値のバラツキの大きさを考慮して、Ｎ型ＤＭＯＳ１
とＮ型ＤＭＯＳ３の電流容量の割合と、Ｐ型ＤＭＯＳ２
とＰ型ＤＭＯＳ４の電流容量の割合を調整することによ
り、ほとんどのチップを良品にすることができる。

【００３７】

【発明の効果】本発明は、以上に説明したように構成さ
れているので、以下に記載するような効果を示す。この
過電流保護回路は、ディプレッション形ＭＯＳ半導体で
構成されているために、シュレッショルド電圧の小さい
ディプレッション形ＭＯＳ半導体で回路を構成すれば、
正常電流が流れる時の過電流保護回路における電圧降下
を小さくすることができ、また、負荷回路の正常電流
は、１つのＰＮ接合も横切らないために、正常電流はゼ
ロから正常値までスムーズに立ち上がることができる。

【００３８】負荷の回路電流が流れるＮ型ＤＭＯＳ１と
Ｐ型ＤＭＯＳ２のゲートには、それぞれ、ゲートの充電
電流に対しては低抵抗状態になり、ゲートの放電電流に
対しては遮断状態になるＰ型ＤＭＯＳとＮ型ＤＭＯＳの
組が接続されているので、使用する温度が高温でも低温
でも安定して、遮断時のゲート電圧は保持され、過電流
保護回路は遮断状態を保持する。そして、過電流保護回
路は、パルスの周期ごとに尖頭状の突入電流が流れるこ
とがなく、パルス状の過電流を遮断することができる。

【００３９】Ｎ型ＤＭＯＳ１のゲートに接続している抵
抗11と、Ｐ型ＤＭＯＳ２のゲートに接続している抵抗17
の抵抗値を小さくすると、遮断時間を速くでき、大きく
すると、遮断時間を遅くすることができるので、負荷に
合わせて、過電流保護回路を速動形にも、遅延形にもす
ることができる。

【００４０】定格電流値の１０００％以上の、あるい
は、短絡電流のような大きな過電流が流れた場合、定格
電流値の２００％〜８００％における遮断特性とは異な
り、特に速く遮断することができるので、負荷である回
路を、大きな過電流から、非常に速く、そして、確実に
保護することができる。

【００４１】定格補正回路により、基準電流値がズレた
ＩＣチップも、それぞれの定格電流値の良品の範囲に入
れることができるので、無駄のない生産を行うことがで
きる。

【図面の簡単な説明】

【図１】本発明の過電流保護回路の実施例を示す回路図
である。

【図２】本発明の過電流保護回路の遮断の静特性を示す
図である。

【図３】ＩＣチップの基準電流値のバラツキを示す図で
ある。

【図４】基準電流値を１１％下げる時の、定格補正の様
子を示す図である。

【符号の説明】

１、３、10、12、19、20 Ｎ型ディプレッション形ＭＯ
Ｓ半導体２、４、８、９、18 Ｐ型ディプレッション形ＭＯ
Ｓ半導体６、11、13、15、17 抵抗５、14 ダイオード７、16 ツェナー・ダイオード 21、22 ヒューズ（部）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 27/06 - 27/06 101 H01L 27/08 - 27/08 101 H02H 3/08 - 3/253 H02H 7/20 H02H 9/00 - 9/08 H03K 17/00 - 17/70

Claims

(57)【特許請求の範囲】

【請求項１】Ｎ型ディプレッション形ＭＯＳ半導体
（１）のソースとＰ型ディプレッション形ＭＯＳ半導体
（２）のソースを接続し、Ｎ型ディプレッション形ＭＯＳ半導体（１）のゲート
は、Ｐ型ディプレッション形ＭＯＳ半導体（８）のドレ
インに接続し、Ｐ型ディプレッション形ＭＯＳ半導体
（８）のソースは、Ｐ型ディプレッション形ＭＯＳ半導
体（９）のドレインに接続し、Ｐ型ディプレッション形
ＭＯＳ半導体（９）のソースは、Ｐ型ディプレッション
形ＭＯＳ半導体（10）のソースに接続し、Ｎ型ディプレ
ッション形ＭＯＳ半導体（10）のドレインは抵抗（11）
を通じてＰ型ディプレッション形ＭＯＳ半導体（２）の
ドレインに接続し、Ｐ型ディプレッション形ＭＯＳ半導体（８）のゲート
は、Ｎ型ディプレッション形ＭＯＳ半導体（１）のソー
スに接続し、Ｐ型ディプレッション形ＭＯＳ半導体
（９）のゲートは、Ｐ型ディプレッション形ＭＯＳ半導
体（２）のドレインに接続し、Ｎ型ディプレッション形
ＭＯＳ半導体（10）のゲートは、Ｐ型ディプレッション
形ＭＯＳ半導体（８）のドレインに接続し、 P型ディプレッション形ＭＯＳ半導体（18）のドレイン
は、抵抗（17）を通じてＮ型ディプレッション形ＭＯＳ
半導体（１）のドレインに接続し、Ｐ型ディプレッショ
ン形ＭＯＳ半導体（18）のソースは、Ｎ型ディプレッシ
ョン形ＭＯＳ半導体（19）のソースに接続し、Ｎ型ディ
プレッション形ＭＯＳ半導体（19）のドレインは、Ｎ型
ディプレッション形ＭＯＳ半導体（20）のソースに接続
し、Ｎ型ディプレッション形ＭＯＳ半導体（20）のドレ
インは、Ｐ型ディプレッション形ＭＯＳ半導体（２）の
ゲートに接続し、Ｐ型ディプレッション形ＭＯＳ半導体（18）のゲート
は、Ｎ型ディプレッション形ＭＯＳ半導体（20）のドレ
インに接続し、Ｎ型ディプレッション形ＭＯＳ半導体
（19）のゲートは、Ｐ型ディプレッション形ＭＯＳ半導
体（18）のドレインに接続し、Ｎ型ディプレッション形
ＭＯＳ半導体（20）のゲートは、Ｐ型ディプレッション
形ＭＯＳ半導体（２）のソースに接続し、Ｎ型ディプレッション形ＭＯＳ半導体（１）のドレイン
を外部へのプラスの端子Ａとし、Ｐ型ディプレッション
形ＭＯＳ半導体（２）のドレインを外部へのマイナスの
端子Ｂとし、端子Ａあるいは端子Ｂに負荷回路を接続す
る過電流保護回路。
【請求項２】Ｎ型ディプレッション形ＭＯＳ半導体
（１）のゲートに、ダイオード（５）のアノードを接続
し、ダイオード（５）のカソードは、抵抗（６）を通じ
てツェナー・ダイオード（７）のカソードに接続し、ツ
ェナー・ダイオード（７）のアノードを、Ｐ型ディプレ
ッション形ＭＯＳ半導体（２）のドレインに接続する請
求項１記載の過電流保護回路。
【請求項３】Ｎ型ディプレッション形ＭＯＳ半導体（1
2）のドレインを、Ｎ型ディプレッション形ＭＯＳ半導
体（１）のドレインに接続し、Ｎ型ディプレッション形
ＭＯＳ半導体（12）のソースは、ダイオード（14）のア
ノードに接続し、ダイオード（14）のカソードは、抵抗
（15）を通じてツェナー・ダイオード（16）のカソード
に接続し、ツェナー・ダイオード（16）のアノードを、
Ｐ型ディプレッション形ＭＯＳ半導体（２）のゲートに
接続し、Ｎ型ディプレッション形ＭＯＳ半導体（12）の
ゲートは、抵抗（13）を通じてＰ型ディプレッション形
ＭＯＳ半導体（２）のゲートに接続する請求項１記載の
過電流保護回路。
【請求項４】Ｎ型ディプレッション形ＭＯＳ半導体
（３）のドレインを、ヒューズ（21）を通じてＮ型ディ
プレッション形ＭＯＳ半導体（１）のドレインに接続
し、Ｎ型ディプレッション形ＭＯＳ半導体（３）のゲー
トを、Ｎ型ディプレッション形ＭＯＳ半導体（１）のゲ
ートに接続し、Ｎ型ディプレッション形ＭＯＳ半導体
（３）のソースは、Ｐ型ディプレッション形ＭＯＳ半導
体（４）のソースに接続し、Ｐ型ディプレッション形Ｍ
ＯＳ半導体（４）のゲートを、Ｐ型ディプレッション形
ＭＯＳ半導体（２）のゲートに接続し、Ｐ型ディプレッ
ション形ＭＯＳ半導体（４）のドレインを、ヒューズ
（22）を通じてＰ型ディプレッション形ＭＯＳ半導体
（３）のドレインに接続する定格補正回路を接続した請
求項１記載の過電流保護回路。
【請求項５】Ｎ型ディプレッション形ＭＯＳ（１）の
電流容量は、Ｎ型ディプレッション形ＭＯＳ（１、３）
を加えた全電流容量の８５〜９５％とし、Ｎ型ディプレ
ッション形ＭＯＳ（３）の電流容量はその全電流容量の
５〜１５％とし、Ｐ型ディプレッション形ＭＯＳ（２）
の電流容量は、Ｐ型ディプレッション形ＭＯＳ（２、
４）を加えた全電流容量の８５〜９５％とし、Ｐ型ディ
プレッション形ＭＯＳ（４）の電流容量はその全電流容
量の５〜１５％とし、１個のＩＣチップに形成した請求
項４記載の過電流保護回路。