JPS63229757A - 半導体装置 - Google Patents
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- JPS63229757A JPS63229757A JP62062651A JP6265187A JPS63229757A JP S63229757 A JPS63229757 A JP S63229757A JP 62062651 A JP62062651 A JP 62062651A JP 6265187 A JP6265187 A JP 6265187A JP S63229757 A JPS63229757 A JP S63229757A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、特に電力用半導体装置に係るものであり、
過電流保護機能を有する半導体装置に関する。
過電流保護機能を有する半導体装置に関する。
[従来の技術]
電力用の半導体装置にあっては、その負荷が短絡するよ
うな状態となった場合、上記半導体装置に過大な負荷電
流か流れるようになるものであり、電力用半導体装置に
とって致命的な損傷を受けることがある。したがって、
上記負荷が短絡して半導体装置に過大な電流が流れるよ
うな状態となった場合でも、この半導体装置を破壊から
保護することが必要である。このような半導体装置を過
電流から保護する手段としては、通常この半導体装置に
過電流保護回路等を外付けで接続するようにしているも
のであり、この外付けの保護回路で過電流を検出し、半
導体装置の動作を遮断制御させるようにしているもので
ある。
うな状態となった場合、上記半導体装置に過大な負荷電
流か流れるようになるものであり、電力用半導体装置に
とって致命的な損傷を受けることがある。したがって、
上記負荷が短絡して半導体装置に過大な電流が流れるよ
うな状態となった場合でも、この半導体装置を破壊から
保護することが必要である。このような半導体装置を過
電流から保護する手段としては、通常この半導体装置に
過電流保護回路等を外付けで接続するようにしているも
のであり、この外付けの保護回路で過電流を検出し、半
導体装置の動作を遮断制御させるようにしているもので
ある。
しかし、半導体装置に対して、さらに外付けで保護回路
を接続設定することは、システムの構成を大形化するの
みならず、充分な信頼性を得ることが困難である。した
がって、システムの小形化、コストダウン、さらに信頼
性を高めるために、電力用半導体装置のチップ内に過電
流保護機能を内蔵させるようにした、複合機能素子が望
まれている。
を接続設定することは、システムの構成を大形化するの
みならず、充分な信頼性を得ることが困難である。した
がって、システムの小形化、コストダウン、さらに信頼
性を高めるために、電力用半導体装置のチップ内に過電
流保護機能を内蔵させるようにした、複合機能素子が望
まれている。
このような複合機能素子としては、例えば米国のモトロ
ーラ社より発表されたものがあるが(19851E E
E P over E IectronlcsS
pecialists Con1’erence P
229〜233 ) 、この開発された素子にあっては
過電流保護機能部と電力用半導体素子部を非常に複雑な
素子構造で作っているものであり、このため寄生動作が
生じ易いものとなり、また充分な信頼性を得ることが困
難である。
ーラ社より発表されたものがあるが(19851E E
E P over E IectronlcsS
pecialists Con1’erence P
229〜233 ) 、この開発された素子にあっては
過電流保護機能部と電力用半導体素子部を非常に複雑な
素子構造で作っているものであり、このため寄生動作が
生じ易いものとなり、また充分な信頼性を得ることが困
難である。
[発明が解決しようとする問題点]
この発明は上記のような点に鑑みなされたちので、充分
に簡単に構成できるようにして、1つの半導体基板上に
電力用半導体素子と共にこの半導体素子を保護する機能
部が設定され、上記半導体素子が効果的に信頼性の高い
状態で過電流から保護されるようにする複合機能半導体
装置とされるようにした半導体装置を提供しようとする
ものである。
に簡単に構成できるようにして、1つの半導体基板上に
電力用半導体素子と共にこの半導体素子を保護する機能
部が設定され、上記半導体素子が効果的に信頼性の高い
状態で過電流から保護されるようにする複合機能半導体
装置とされるようにした半導体装置を提供しようとする
ものである。
[問題点を解決するための手段]
すなわち、この発明に係る半導体装置にあっては、例え
ば動作時に発熱するようになる電力用半導体素子を形成
した半導体基板上に、上記半導体素子に流れる電流を制
限する過電流保護部を形成すると共に、上記半導体基板
の温度が上昇したときにこれを検知して、上記半導体素
子を遮断制御する温度保護部を形成させるようにしたも
のである。
ば動作時に発熱するようになる電力用半導体素子を形成
した半導体基板上に、上記半導体素子に流れる電流を制
限する過電流保護部を形成すると共に、上記半導体基板
の温度が上昇したときにこれを検知して、上記半導体素
子を遮断制御する温度保護部を形成させるようにしたも
のである。
[作用]
上記のように構成される半導体装置にあっては、半導体
素子に流れる電流量が常時監視されているものであり、
過電流が流れようとするときに予め設定された比較的小
さな電流値に制限されるようになって、小さな電流値で
半導体素子が大電力で動作されるようになる。このよう
な状態では半導体素子の温度が比較的短時間で上昇され
るようになり、この温度上昇状態は温度検出部で検知さ
れ、半導体素子に流れる電流が遮断制御される。すなわ
ち、効率的に半導体素子の保護動作が実行されるように
なり、信頼性が効果的に向上されるものである。
素子に流れる電流量が常時監視されているものであり、
過電流が流れようとするときに予め設定された比較的小
さな電流値に制限されるようになって、小さな電流値で
半導体素子が大電力で動作されるようになる。このよう
な状態では半導体素子の温度が比較的短時間で上昇され
るようになり、この温度上昇状態は温度検出部で検知さ
れ、半導体素子に流れる電流が遮断制御される。すなわ
ち、効率的に半導体素子の保護動作が実行されるように
なり、信頼性が効果的に向上されるものである。
[発明の実施例] ・以下、図面を参
照してこの発明の一実施例を説明する。第1図は電力用
半導体装置の回路構成を示すもので、パワーMO5によ
って構成される電力用半導体素子11は、負荷1zに供
給される電源13からの電力を制御するものである。そ
して、このような半導体素子11を保護するために、こ
の半導体素子11を形成した同一の半導体基板に、過電
流保護部14並びに温度保護部15が形成されるように
する。
照してこの発明の一実施例を説明する。第1図は電力用
半導体装置の回路構成を示すもので、パワーMO5によ
って構成される電力用半導体素子11は、負荷1zに供
給される電源13からの電力を制御するものである。そ
して、このような半導体素子11を保護するために、こ
の半導体素子11を形成した同一の半導体基板に、過電
流保護部14並びに温度保護部15が形成されるように
する。
上記過電流保護部14は、上記半導体基板上1構成する
パワーMO3の1/100〜1/3000の僅かな領域
について、ソース電極のみ分離した状態のパワーMO3
よりなるトランジスタ141を有する。すなわち、入力
端子に入力される電圧Vinが上記半導体素子11およ
びトランジスタ141を構成するパワーMOSのゲート
に、抵抗R1を介してa点の電位で共通に供給されるよ
うになるものであり、またドレイン電極は共通に負荷1
2に接続されるようになっている。そして、このトラン
ジスタ141のソース電極は、抵抗R2を介して接地さ
れるようにする。また、トランジスタ141のゲートと
なるa点には、トランジスタ142が接続されているも
ので、このトランジスタ142は上記抵抗R2の端子電
圧となる点すの電位で制御、されるようにしている。
パワーMO3の1/100〜1/3000の僅かな領域
について、ソース電極のみ分離した状態のパワーMO3
よりなるトランジスタ141を有する。すなわち、入力
端子に入力される電圧Vinが上記半導体素子11およ
びトランジスタ141を構成するパワーMOSのゲート
に、抵抗R1を介してa点の電位で共通に供給されるよ
うになるものであり、またドレイン電極は共通に負荷1
2に接続されるようになっている。そして、このトラン
ジスタ141のソース電極は、抵抗R2を介して接地さ
れるようにする。また、トランジスタ141のゲートと
なるa点には、トランジスタ142が接続されているも
ので、このトランジスタ142は上記抵抗R2の端子電
圧となる点すの電位で制御、されるようにしている。
上記温度保護部15は、上記入力電圧Vinが抵抗R3
を介して供給されるようになる複数のポリシリコンダイ
オードの直列回路でなる温度検出素子151を備え、こ
の温度検出素子151は抵抗R4を介して接地されるよ
うにする。そして、上記温度検出素子151と抵抗R4
との直列回路に並列にして、ツェナーダイオード152
を接続し、上記直列回路に定電圧が印加設定されるよう
にしている。
を介して供給されるようになる複数のポリシリコンダイ
オードの直列回路でなる温度検出素子151を備え、こ
の温度検出素子151は抵抗R4を介して接地されるよ
うにする。そして、上記温度検出素子151と抵抗R4
との直列回路に並列にして、ツェナーダイオード152
を接続し、上記直列回路に定電圧が印加設定されるよう
にしている。
また、この保護部15にはトランジスタ153が設けら
れているもので、このトランジスタ153は上記a点と
接地点との間に接続され、そのゲート電極は上記fA度
検出素子151と抵抗R4との接続点Cに接続されてい
る。
れているもので、このトランジスタ153は上記a点と
接地点との間に接続され、そのゲート電極は上記fA度
検出素子151と抵抗R4との接続点Cに接続されてい
る。
このように構成される半導体回路は、m2図に示すよう
な1つの半導体基板20上に形成されるようにしている
。すなわち、この半導体基板20はその中央部に位置し
て制御領域21が設定されるようにし、この制御領域2
1を取囲むようにしてパワー領域22が形成されるよう
にする。そして、上記制御領域21に1ArI&流保護
部14および温度保護部15が形成されるようにしてい
るものである。23は外部導出用のボンディングバット
部である。
な1つの半導体基板20上に形成されるようにしている
。すなわち、この半導体基板20はその中央部に位置し
て制御領域21が設定されるようにし、この制御領域2
1を取囲むようにしてパワー領域22が形成されるよう
にする。そして、上記制御領域21に1ArI&流保護
部14および温度保護部15が形成されるようにしてい
るものである。23は外部導出用のボンディングバット
部である。
第3図は上記半導体装置の具体的な構成状態を示してい
るもので、特にa!度検出素子151および抵抗R1〜
R4は、半導体基板20上に形成された酸化シリコンに
よる絶縁膜25上に形成された、多結晶シリコンダイオ
ードおよび多結晶シリコン抵抗によって構成されるよう
にしている。そして、半導体素子11が発熱した場合に
温度上昇される半導体基板20の温度を、その中央部分
で検出させるようにしているものであり、この温度検出
部さらに抵抗素子部を、半導体基板20上で他のトラン
ジスタ等と分離されるよう絶縁膜25上に形成するよう
にしているものである。ここで、パワー領域23に形成
される半導体素子11等のパワーMO6は縦型に構成さ
れ、制御領域21に形成されるトランジスタ142は横
型に構成されるようにしている。
るもので、特にa!度検出素子151および抵抗R1〜
R4は、半導体基板20上に形成された酸化シリコンに
よる絶縁膜25上に形成された、多結晶シリコンダイオ
ードおよび多結晶シリコン抵抗によって構成されるよう
にしている。そして、半導体素子11が発熱した場合に
温度上昇される半導体基板20の温度を、その中央部分
で検出させるようにしているものであり、この温度検出
部さらに抵抗素子部を、半導体基板20上で他のトラン
ジスタ等と分離されるよう絶縁膜25上に形成するよう
にしているものである。ここで、パワー領域23に形成
される半導体素子11等のパワーMO6は縦型に構成さ
れ、制御領域21に形成されるトランジスタ142は横
型に構成されるようにしている。
すなわち、上記のように構成される半導体装置において
、電力用半導体素子11に大きな電流が流れるような状
態となると、この半導体素子11と並列的に設定される
トランジスタ141にも大きな電流が流れるようになり
、抵抗R1にも過大な電流が流れるようになる。したが
って、点すの電位vbが大きくなり、二の電位がN型チ
ャンネルMO5でなるトランジスタ142の閾値電圧に
達すると、トランジスタ142のチャンネルが形成され
るようにliす、このトランジスタ142に電流が流れ
るようになって、上記点aの電位Vaが低下されるよう
になる。点aの電位Vaが低下するとトランジスタ14
1のゲート電圧が低下することになり、したがってこの
トランジスタ141の電流能力も低下するようになる。
、電力用半導体素子11に大きな電流が流れるような状
態となると、この半導体素子11と並列的に設定される
トランジスタ141にも大きな電流が流れるようになり
、抵抗R1にも過大な電流が流れるようになる。したが
って、点すの電位vbが大きくなり、二の電位がN型チ
ャンネルMO5でなるトランジスタ142の閾値電圧に
達すると、トランジスタ142のチャンネルが形成され
るようにliす、このトランジスタ142に電流が流れ
るようになって、上記点aの電位Vaが低下されるよう
になる。点aの電位Vaが低下するとトランジスタ14
1のゲート電圧が低下することになり、したがってこの
トランジスタ141の電流能力も低下するようになる。
このような動作には、トランジスタ11および141の
分割比、抵抗R2の値、トランジスタ142の閾値電圧
、トランジスタ142の抵抗値と抵抗R2の抵抗値との
比率等の回路定数で決まる安定点が存在する。したがっ
て、この安定点に対応した最大電流が決定されるように
なる。
分割比、抵抗R2の値、トランジスタ142の閾値電圧
、トランジスタ142の抵抗値と抵抗R2の抵抗値との
比率等の回路定数で決まる安定点が存在する。したがっ
て、この安定点に対応した最大電流が決定されるように
なる。
第4図で示されるように、半導体素子11のみの電流能
力は、ドレイン電圧の増大にしたがって際限ti<増大
する。これに対して上記のように作動する過電流保護部
14を設定するように構成すると、第5図で示すように
正常状態での使用領域であるドレイン電圧2vまでは、
半導体素子11の単体の場合と全く同一の電流能力を有
するものであるが、ドレイン電圧がこれを越えた場合に
は、ドレイン電流がほぼ一定に制限されるようになる。
力は、ドレイン電圧の増大にしたがって際限ti<増大
する。これに対して上記のように作動する過電流保護部
14を設定するように構成すると、第5図で示すように
正常状態での使用領域であるドレイン電圧2vまでは、
半導体素子11の単体の場合と全く同一の電流能力を有
するものであるが、ドレイン電圧がこれを越えた場合に
は、ドレイン電流がほぼ一定に制限されるようになる。
すなわち、負荷12が破線で示すように短絡されたよう
な場合であっても、この負荷12に電流を供給する半導
体素子11である一定の電流に制限されるようになるも
のであり、半導体素子11さらに配線系を、過大電流に
よる損傷から保護できるようになるものである。
な場合であっても、この負荷12に電流を供給する半導
体素子11である一定の電流に制限されるようになるも
のであり、半導体素子11さらに配線系を、過大電流に
よる損傷から保護できるようになるものである。
またこの半導体装置にあっては、同一基板上に形成され
る温度保護部15が設定されている。すなわち、半導体
素子11が発熱し半導体基板20の温度が上昇されるよ
うになると、この温度上昇を温度検出素子151が検出
するようなる。そして、基板20の温度が特定される温
度以上に上昇されると、点Cの電位Vcが上昇するよう
になり、この電位Vcがトランジスタ153の閾値電圧
以上になると、このトランジスタ153にチャンネルが
形成されて導通するようになり、点aの電位Vaが低下
されるようになる。したがって、半導体素子11の動作
は遮断されるようになり、この半導体素子11は熱破壊
から保護される。
る温度保護部15が設定されている。すなわち、半導体
素子11が発熱し半導体基板20の温度が上昇されるよ
うになると、この温度上昇を温度検出素子151が検出
するようなる。そして、基板20の温度が特定される温
度以上に上昇されると、点Cの電位Vcが上昇するよう
になり、この電位Vcがトランジスタ153の閾値電圧
以上になると、このトランジスタ153にチャンネルが
形成されて導通するようになり、点aの電位Vaが低下
されるようになる。したがって、半導体素子11の動作
は遮断されるようになり、この半導体素子11は熱破壊
から保護される。
上記のような過電流保護部14が設定された場合の、こ
の半導体素子11の電流−電圧特性は第5図で示すよう
になる。したがって、負荷12が短絡された場合の半□
導体素子11の実行的な負荷抵抗を0.2Ωとした場合
、この半導体素子11のソース・ドレイン間に印加され
る電圧は、この図から明らかなように約7vとなる。こ
の場合の消費電力は、 7Vx24A−168W となり、半導体素子11単体の場合の消費電力3Vx4
4A−132W に比較して大きくなる。したがって、上記のように過電
流制限をした場合においては、半導体素子11の発熱が
早くなるものであり、例えば温度保護部のみを設定した
場合に比較して短時間に基板20の温度が上昇されるよ
うになり、温度保護部15の動作によって負荷短絡電流
を遮断できるようになる。
の半導体素子11の電流−電圧特性は第5図で示すよう
になる。したがって、負荷12が短絡された場合の半□
導体素子11の実行的な負荷抵抗を0.2Ωとした場合
、この半導体素子11のソース・ドレイン間に印加され
る電圧は、この図から明らかなように約7vとなる。こ
の場合の消費電力は、 7Vx24A−168W となり、半導体素子11単体の場合の消費電力3Vx4
4A−132W に比較して大きくなる。したがって、上記のように過電
流制限をした場合においては、半導体素子11の発熱が
早くなるものであり、例えば温度保護部のみを設定した
場合に比較して短時間に基板20の温度が上昇されるよ
うになり、温度保護部15の動作によって負荷短絡電流
を遮断できるようになる。
また、温度保護部のみが設定された場合にあっては、半
導体素子11のオン抵抗値(Ron)の減少にしたがっ
て、この半導体素子11の発熱量が減少するようになり
、このため負荷遮断までに多くの時間を必要とするよう
になる。したがって、さらに半導体索子11並びに配線
系統に熱負荷が作用するようになり、これらが損傷を受
ける度合いが高くなって、上記オン抵抗値(Ron)の
低減化が困難となる。
導体素子11のオン抵抗値(Ron)の減少にしたがっ
て、この半導体素子11の発熱量が減少するようになり
、このため負荷遮断までに多くの時間を必要とするよう
になる。したがって、さらに半導体索子11並びに配線
系統に熱負荷が作用するようになり、これらが損傷を受
ける度合いが高くなって、上記オン抵抗値(Ron)の
低減化が困難となる。
しかし、実施例で示されるように温度保護部15と共に
過電流保護部14が設定されることによって、半導体素
子11のオン抵抗(Ron)には関係することなく、制
限電流値によって電流量が決定されるものであるため、
発熱からの保護動作が効果的に実行されるようになるも
のである。
過電流保護部14が設定されることによって、半導体素
子11のオン抵抗(Ron)には関係することなく、制
限電流値によって電流量が決定されるものであるため、
発熱からの保護動作が効果的に実行されるようになるも
のである。
尚、実施例ではNチャンネルのトランジスタによって説
明したが、これはPチャンネルトランジスタで構成する
ようにしても同様に実施できるものである。
明したが、これはPチャンネルトランジスタで構成する
ようにしても同様に実施できるものである。
[発明の効果]
以上のようにこの発明に係る半導体装置にあっては、電
力用の半導体素子の形成される半導体基板上に、簡単な
過電流保護部および温度保護部を形成することによって
、上記半導体素子に流れる電流値は比較的小さな値に制
限されるようになり、小さな電流で半導体素子を大電力
で動作できるようになる。したがって、負荷が短絡した
ような場合、半導体素子の温度が比較的短時間で上昇さ
れるようになって、温度保護部での保護動作が短絡事故
等の発生から速やかに実行され函ようになり、過大電流
からの半導体素子の保護、さらに熱破壊からの保護動作
が効果的に実行されるようになる。
力用の半導体素子の形成される半導体基板上に、簡単な
過電流保護部および温度保護部を形成することによって
、上記半導体素子に流れる電流値は比較的小さな値に制
限されるようになり、小さな電流で半導体素子を大電力
で動作できるようになる。したがって、負荷が短絡した
ような場合、半導体素子の温度が比較的短時間で上昇さ
れるようになって、温度保護部での保護動作が短絡事故
等の発生から速やかに実行され函ようになり、過大電流
からの半導体素子の保護、さらに熱破壊からの保護動作
が効果的に実行されるようになる。
したがって、電力用の半導体装置の信頼性が確実に向上
されるものである。
されるものである。
111図はこの発明の一実施例に係る半導体装置を説明
するための回路構成図、第2図は上記半導体装置の基板
の領域配置状態を示す図、第3図は上記第2図のα−α
線に対応する断面構成図、第4図および第5図はそれぞ
れ上記半導体装置の動作状態を説明するための半導体素
子のドレイン電圧に対するドレイン電流を示す図である
。 11・・・半導体素子、12・・・負荷、14・・・過
電流保護部、15・・・温度保護部、151・・・温度
検出素子。 出願人代理人 弁理士 鈴 江 武 彦Vos(V)− 第4図 Vos(V)−
するための回路構成図、第2図は上記半導体装置の基板
の領域配置状態を示す図、第3図は上記第2図のα−α
線に対応する断面構成図、第4図および第5図はそれぞ
れ上記半導体装置の動作状態を説明するための半導体素
子のドレイン電圧に対するドレイン電流を示す図である
。 11・・・半導体素子、12・・・負荷、14・・・過
電流保護部、15・・・温度保護部、151・・・温度
検出素子。 出願人代理人 弁理士 鈴 江 武 彦Vos(V)− 第4図 Vos(V)−
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成された半導体素子と、 上記半導体基板上に形成され、上記半導体素子に流れる
電流を制限する過電流保護手段と、上記半導体基板上に
形成され、この基板の温度変化を検出する温度検出素子
と、 この温度検出素子で上記半導体基板の温度の上昇が検知
された状態で、上記半導体素子の動作を制限する温度保
護制御手段とを具備し、 上記過電流保護手段で上記半導体素子に流れる電流を制
限し、この半導体素子の温度上昇に伴う上記半導体基板
の温度上昇を上記温度検出素子で検出して、上記温度保
護制御手段で上記半導体素子の遮断動作がされるように
したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62062651A JPH0834222B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62062651A JPH0834222B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63229757A true JPS63229757A (ja) | 1988-09-26 |
JPH0834222B2 JPH0834222B2 (ja) | 1996-03-29 |
Family
ID=13206439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62062651A Expired - Lifetime JPH0834222B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0834222B2 (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04212470A (ja) * | 1990-04-27 | 1992-08-04 | Nec Corp | パワー半導体装置 |
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-
1987
- 1987-03-19 JP JP62062651A patent/JPH0834222B2/ja not_active Expired - Lifetime
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CN102412793A (zh) * | 2010-09-21 | 2012-04-11 | 飞虹高科股份有限公司 | 保护电路 |
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Also Published As
Publication number | Publication date |
---|---|
JPH0834222B2 (ja) | 1996-03-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |