KR100307600B1 - 절연게이트형반도체장치와그것을사용한구동회로장치및전자시스템 - Google Patents

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스즈키 진이치로
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가나이 쓰도무
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Abstract

보호기능을 칩상에 마련하는 절연게이트형 반도체장치의 신뢰성 향상을 도모한 전력용 절연게이트형 반도체장치에 관한 것으로, 보호회로가 내장된 절연게이트형 반도체장치의 보호기능이 작용하는 조건의 확대, 가열차단의 향상, 오동작방지 및 사용상 편리함을 도모하기 위해, 전력용 절연게이트형 반도체 소자, 전력용 절연게이트형 반도체소자를 제어하는 보호회로용 MOSFET, 정전압회로용 다이오드의 순방향 전압을 이용한 정전압회로 및 정전압회로의 전원전압의 상한을 제어하는 전압제한용 다이오드를 마련한다.
이러한 장치를 이용하는 것에 의해, 보호회로가 내장된 절연게이트형 반도체장치의 신뢰성을 향상시키고, 사용상 편리함을 도모할 수 있다.

Description

절연게이트형 반도체장치와 그것을 사용한 구동회로장치 및 전자시스템
제1도는 본 발명의 제1의 실시예에 따른 반도체 장치를 도시한 회로도.
제2도는 제1도에 도시한 반도체 장치의 평면구조도.
제3도는 제1도에 도시한 반도체 장치에 사용된 온도검출소자부의 평면구조도.
제4도는 제3도의 c-c'선에 따른 단면구조도.
제5도는 제2도의 a-a'선에 따른 단면구조도.
제6도는 제2도의 b-b'선에 따른 단면구조도.
제7(a)도, 제7(b)도, 제7(c)도는 각각 제1도에 도시한 반도체 장치의 제조공정도.
제8(a)도, 제8(b)도는 각각 제1도에 도시한 반도체 장치에서 얻어진 불순물 프로파일.
제9도는 본 발명의 제2의 실시예에 따른 반도체 장치에서 얻어진 불순물 프로파일.
제10도는 본 발명의 제3의 실시예에 따른 반도체 장치의 단면구조도.
제11도는 본 발명의 따른 반도체 장치의 차단온도특성도.
제12도는 본 발명의 제4의 실시예에 따른 반도체 장치의 평면구조도.
제13도는 본 발명의 제5의 실시예에 따른 반도체 장치의 평면구조도.
제14도는 본 발명의 제6의 실시예에 따른 반도체 장치의 회로도.
제15도는 본 발명의 제7의 실시예에 따른 반도체 장치의 평면구조도.
제16도는 제15도의 d-d'선에 따른 단면구조도.
제17도는 본 발명의 제8실시예에 따른 반도체 장치의 회로도.
제18도는 본 발명의 제9의 실시예에 따른 반도체 장치의 회로도.
제19도는 본 발명의 제10의 실시예에 따른 반도체 장치의 회로도.
제20도는 본 발명의 제11의 실시예에 따른 반도체 장치의 회로도.
제21도는 본 발명의 제12의 실시예에 따른 반도체 장치의 회로도.
제22도는 본 발명의 제13의 실시예에 따른 반도체 장치의 회로도.
제23도는 본 발명의 제14의 실시예에 따른 반도체 장치의 회로도.
제24도는 본 발명의 제15의 실시예에 따른 반도체 장치의 회로도.
제25도는 본 발명의 제16의 실시예에 따른 반도체 장치의 평면구조도.
제26도는 본 발명에 따른 반도체 장치를 사용한 3상 인버터의 회로도.
제27도는 본 발명의 따른 반도체 장치를 컨트롤러로 구동하는 회로도.
제28도는 제22도에 도시한 회로의 동작특성도.
본 발명은 파워 MOSFET(Metal Oxide Semiconductor Field Effect Tra-nsister)나 IGBT(Insulated Gate Bipolar Transistor) 등과 같은 절연게이트형 반도체 장치에 관한 것으로, 특히 보호기능을 칩상에 마련하는 절연게이트형 반도체 장치의 신뢰성 향상을 도모한 전력용 절연게이트형 반도체 장치에 관한 것이다.
절연게이트형 전계효과 트랜지스터의 신뢰성을 향상시키기 위해, 동일 칩상의 내부에 과열차단회로가 마련되고 대전력을 취급할 수 있는 "파워MOSFET"라는 절연게이트형 전계효과 트랜지스터의 예가 일본국 특허공개 공보 소화63(1988)-22978호에 개시되어 있다.
이 종래의 예에서는 저항과 제너다이오드가 외부 게이트단자와 외부소오스단자 사이에 직렬로 접속되어 있다. 정전압은 이 제너다이오드를 거쳐서 발생된다. 저항은 제너다이오드의 양단 중 외부 소오스단자측에 위치한 한쪽 끝에 전기적으로 접속되고, 다이오드는 외부 게이트단자에 위치한 그의 다른쪽 끝에 전기적으로 접속된다. 이 상태에서 온도는 저항과 다이오드에서 얻어진 인가전압의 분압변동에 따라 검출된다. 장치 또는 소자가 과열되면, 저항의 양단에 게이트와 소오스가 각각 접속되어 있는 보호회로용 MOSFET가 온하여 본체의 파워 MOSFET를 차단시킨다. 이 종래의 과열차단회로에서는 외부 게이트 전압의 변동에 비해 보호회로용 n 채널형 MOSFET의 게이트-소오스간 전압의 변동이 커진다. 따라서 게이트전압의 변동이 과열차단온도의 변동에 결부되기 쉽다.
절연게이트형 트랜지스터에 대해서는 일본국 특허공개공보 소화63(1998)-229758, 일본국 특허공개공보 평성 5(1993-021787, 일본국 특허 공개공보 소화62(1987-0143450, 일본국 특허공개공보 평성 5(1993-304450, 일본국 특허공개공보 소화 63(1998)-229757, U.S.A. NO.5,025,298호 및 U.S.P.NO.5,128,823호에 기술되어 있다.
종래 기술에 있어서, 게이트 전압의 변동에 대해서 차단온도의 변동을 감소시키도록, 정전압회로에는 제너다이오드 만을 사용하였다.
그러나, 본 발명자의 검토에 의하면 다음과 같은 문제점이 발견되었다.
(문제1) 제너다이오드의 내압이 7V정도이하로 되면, 제너다이오드는 소프트하게 브레이크다운 한다. 따라서, 외부 게이트 전압이 5V전후이면, 차단온도는 외부 게이트 전압의 변동에 영향을 받기쉽게 된다. 따라서, 외부 게이트 단자에 허용되는 전압범위는 소자의 왜곡을 고려하여 4V∼7V정도의 좁은 전압범위로 된다.
(문제2) 게이트 전압이 부로 될 때, 기생 바이폴라 트랜지스터의 동작시 외부 드레인 단자에서 외부 게이트 단자로 기생전류가 흐른다. 따라서, 소오스폴로워 회로에 제너다이오드를 사용할 수가 없게 된다.
(문제3) 드레인 전압이 부로 될 때, 기생 바이폴라 트랜지스터의 동작시 보호회로용 MOSFET의 드레인에서 외부 소오스 단자로 전류가 흐른다.
(문제4) 부하에서의 단락의 발생에 따라 드레인 전류가 급격히 흐를 때, 소오스 패드가 최고의 온도로 된다. 따라서, 각각의 온도검출소자의 위치는 소오스 패드의 위치에 따라서 결정할 필요가 있다.
본 발명은 상술한 검토의 결과에 따라 이루어진 것이다.
본 발명의 목적은 신뢰성이 높고 사용이 용이한 보호회로기능을 갖는 절연게이트형 반도체장치를 제공하는 것이다.
상술한 목적을 달성하기 위해 본 발명에 따른 절연게이트형 반도체장치는 다음의 수단으로 이루어 진다.
(수단1) 절연게이트형 반도체장치는 전력용 절연게이트형 반도체소자(M9), 전력용 절연게이트형 반도체소자의 게이트에 흐르는 전류를 제어하는 적어도 하나의 보호회로용 MOSFET(M1∼M7), 제1의 다이오드(D2a∼D2f)에 걸리는 순방향 전압을 이용하는 정전압회로, 정전압회로의 전원전압의 상한을 제한하는 전압제한수단(D1과 D0a∼D0d)를 포함하며, 상기 전압제한수단에 공급될 전력은 전력용 절연게이트형 반도체소자의 외부 게이트 단자에서 공급된다(제1도).
(수단2) 절연게이트형 반도체장치는 전력용 절연게이트형 반도체소자(M9), 전력용 절연게이트형 반도체소자를 제어하는 적어도 하나의 보호회로용 MOSFET(M1∼M7), 보호회로용 MOSFET의 드레인-보디간 다이오드에 역방향으로 접속된 제3의 다이오드(D5∼D7), 전력용 절연게이트형 반도체 소자의 외부 게이트 단자와 그의 외부 소오스 단자(외부 이미터 단자)사이에 접속된 제4의 다이오드를 포함하며, 외부 게이트 단자 전압이 변화해도 상기 제3의 다이오드가 브레이크 다운 하지 않도록 상기 제4의 다이오드에 전류가 흐르는 것에 의해, 외부 게이트 단자와 외부 소오스 단자의 각각에 인가된 전압을 클램프한다(제1도).
(수단3) 절연게이트용 반도체장치에는 외부 드레인 전압이 부로될 때 상기 제1의 보호회로용 MOSFET(M1)의 게이트-소오스간 전압을 감소시키는 수단이 마련된다(제1도).
(수단4) 절연게이트형 반도체장치는 전력용 절연게이트형 반도체소자, 온도검출회로, 절연게이트형 반도체장치의 온도가 소정의 온도에 도달할 때 전력용 절연게이트형 반도체소자에 흐르는 전류를 제한하는 게이트 차단회로를 포함하고, 온도검출회로에 사용되는 적어도 하나의 온도검출소자가 온도검출소자가 온도검출소자 이외의 보호회로영역과 전력용 절연게이트형 반도체소자의 외부 소오스 단자에 사용되는 패드영역((P1∼P7)로 둘러싸인 영역)사이에 형성되는 것을 특징으로 한다(제2도). 더욱 한정시키면, 온도검출소자는 전력용 절연게이트형 반도체소자의 외부 소오스 단자가 패드에서 300㎛정도의 거리를 두도록 배치된다(제2도).
본 발명의 대표적인 실시예에 따르면, 다음과 같은 작용이 발생한다.
제1의 다이오드(D2a∼D2f)에 걸리는 순방향 전압에 의해서 3V 정도의 정전압이 발생하고 외부 게이트 전압이 10V 정도 이상으로 될 때, 게이트 전압의 전정압 회로의 의존성을 역방향 접속 다이오드(D1과 D0a∼D0d)에 의해 제어할 수 있다(제1도).
(작용2)
D5∼D7, D0a∼D0d의 내압과 순방향 전압강하가 다음식을 만족시키는 경우, 보호회로용 MOSFET(M1∼M7)의 각각의 드레인-보디간 다이오드가 순방향으로 바이어스되는 것을 방지할 수 있으므로, 기생 바이폴라 트랜지스터의 동작시 전류가 파워MOSFET의 드레인에서 그의 게이트로 흐르는 것을 방지할 수 있다.
BV(D5), BV(D6), BV(D7)
>Vf(D0a)+BV(D0b)+Vf(D0c)+Vf(D0d)
.....(제1도)
(작용3)
차단회로가 동작한 상태에서 파워MOSFET의 드레인 전압이 부로 되는 경우에는 기생 바이폴라 트랜지스터가 동작한다. 최악의 경우, 래치정보가 소실된다. 그후, 파워MOSFET의 드레인 전압이 부로되었는데 칩이 냉각되지 않는 경우에는 차단회로를 동작시켜야만 한다. 그러나, M5를 부가하는 것에 의해 파워MOSFET의 드레인 전압이 부로 된 경우, M5의 드레인 전압이 OV로 되어 M1이 용이하게 오프로 된다. 따라서, 차단회로가 동작하기 쉬워진다(제1도).
(작용4)
정상적인 파워MOSFET의 경우, 반도체의 표면에는 1개의 금속전극층만이 형성된다. 이 1개의 금속전극층으로 파워MOSFET의 소오스 전극청과 온도검출소자등의 회로배선을 형성해야 한다. 온도검출소자 이외의 보호회로영역과 전력용 절연게이트형 반도체소자의 외부 소오스 단자에 사용되는 패드영역 사이의 규정된 영역내에 온도검출소자를 형성하는 것에 의해, 부하에 단락이 발생하는 경우에 반도체 칩내에서 가장 온도가 상승하기 쉬운 소오스 패드 근방으로 온도검출소자를 가까이 가져갈 수 있다. 동시에 파워MOSFET의 소오스전극층이 차단되기 어려워져서 소오스 전극층의 저항이 증가하는 것을 방지할 수 있게 된다.
이하, 본 발명의 실시예를 도면을 참조해서 보다 상세하게 설명한다. 제1도는 본 발명의 제1의 실시예에 따른 반도체장치의 회로도이다. 반도체장치는 단일 반도체기판상에 형성된다. 본 발명에 따른 반도체장치는 파워MOSFET부의 과열 또는 그 안에 흐르는 과전류에 의해서 각각의 소자가 파괴는 되는 것을 방지하기 위해, 파워MOSFET(M9)와 동일한 칩상에 내장된 과열 및 과전류보호회로를 갖는다.
본 실시예에 따른 반도체장치는 게이트 보호회로, 정전압회로, 온도검출회로, 래치회로, 게이트 차단회로, 과전류보호회로 및 파워MOSFET를 포함한다.
제1도에 도시한 바와 같이 본 발명에서는 집적화된 파워MOSFET를 사용하였지만, 본 발명은 이것에 한정되는 것은 아니다. 본 발명은 제24도에 도시한 바와 같이 절연게이트형 바이폴라 트랜지스터, 바이폴라 트랜지스터등과 같은 다른 반도체장치를 사용할 수도 있다. 파워MOSFET M9는 외부 게이트 GATE(제1의 단자)에 결합된 게이트(제어단자), 외부 드레인DRAIN(제2의 단자)에 결합된 드레인, 외부 소오스 SOURCE(제3의 단자)에 결합된 소오스 및 외부 드레인 DRAIN 과 외부 소오스 SOURCE 사이에 결합된 드레인-소오스간 경로(전류경로)를 갖는다. 절연게이트형 바이폴라 트랜지스터에 있어서, 소오스는 이미터에 대응하고, 드레인은 컬렉터에 대응하고, 드레인-소오스간 경로는 컬렉터-이미터간 경로에 대응하고 있다.
MOSFET M6(스위치회로)는 다이오드 D6의 캐소드와 외부 소오스 SOURCE 사이에 결합된 드레인-소오스간 경로(전류경로)와 MOSFET M3의 게이트에 결합된 게이트(제어단자)를 갖는다. MOSFET M7(스위치회로)는 다이오드 D7의 캐소도와 외부 소오스 SOURCE 사이에 결합된 드레인-소오스간 경로(전류경로)와 파워MOSFET M8의 드레인-소오스간 경로에 결합된 게이트(제어단자)를 갖는다.
온도검출회로는 온도검출소자로서 기능하는 다결정 실리콘 다이오드 D3a∼D3g를 사용하고 있다. 본 실시예에 사용된 각 다결정 실리콘 다이오드에 걸리는 순방향 전압 VF는 다결정 실리콘 다이오드당 약 - 1.5mV/℃의 온도특성을 갖는다. 이 때문에, 칩온도가 상승하면, 다결정 실리콘 저항 R1이 다결정 실리콘 다이오드 D3a∼D3g에 접속되는 점의 전압이 저하한다. 이 전압이 스레쉬홀드 전압 이하로 낮아지면, M1이 오프되어 게이트 차단회로가 동작한다.
래치회로내의 저항 R4는 저항 R3보다 약 1자리정도 높게 설정한다. 이 때문에, 반도체칩이 고온에 도달해 있지 않은 경우에 정의 전압이 게이트 단자에 인가되면, 래치회로의 출력이 저전위로 되어 게이트 차단회로가 동작하지 않게 된다.
온도상승이 온도검출회로에 의해 검출되고 래치회로의 출력이 저전위에서 고전위로 변화하면, 게이트 차단회로의 M6이 온하여 파워MOSFET M9가 오프된다. 일단 과열차단회로가 동작하면, 래치회로의 출력이 고전위로 되어 차단상태가 유지된다. 따라서, 칩 온도가 저하하더라도 M9의 게이트에 인가된 전압은 저전위로 유지된다.
파워MOSFET M9를 다시 온하기 위해서는 먼저 외부 게이트 단자에 인가된 전압을 0V에 가까운 전압까지 저하시키고, 래치회로를 리세트할 필요가 있다.
과전류 보호회로는 메인용 MOSFET M9의 게이트폭의 약 1/1000이하인 게이트폭(예를 들어, 900㎛)를 갖는 센스용 MOSFET M8의 드레인에 인가된 전류를 사용하여 M9의 드레인에 인가된 전류를 모니터한다. M9에 과전류가 흐르는 경우, M7이 온되어 M9의 게이트 전압이 저하되는 것에 의해, M9의 드레인 전류가 제한된다.
본 실시예의 제1의 특징은 게이트 단자의 정의 전압을 20V이하로 제한하는 보호용 다결정 실리콘 다이오드 D0a, D0c, D0d 및 다결정 실리콘 다이오드 D2a∼D2f에 걸리는 순방향 전압을 이용한 정전압 회로가 마련되고, 이 전압 Vz1을 사용하여 온도검출회로가 동작된다는 점이다. 본 실시예의 다른 특징은 게이트 전압에 대한 온도검출회로의 의존성이 더욱 낮아지기 때문에, 다결정 실리콘 다이오드 D1에 의해서 Vz2가 8V정도 이하로 제한된다는 점이다. 또한, 본 실시예는 정전압 회로의 다이오드 D2a∼D2f와 온도검출 다이오드 D3a∼D3g가 동일한 방향으로 배열되기 때문에, 2개의 군이 다이오드의 소자왜곡을 오프세트하는 효과를 얻을 수 있다.
내전압이 6V이하이면, 각 다이오드의 브레이크 다운 특성은 소프트 브레이크 다운을 나타낸다. 따라서, 양호한 정전압회로를 얻을 수 없게 된다. 본 실시예에서는 게이트 단자 전압의 변동에 대한 Vz1의 변동을 다결정 실리콘 다이오드에 걸리는 순방향 전압을 사용해서 제한하여 게이트 단자 전압을 3V 정도 이하의 정전압으로 유지할 수 있었다. 이 때문에, 과열차단회로가 정상적으로 동작하는 게이트 단자 전압의 하한값을 종래의 4V 정도의 전압에서 3V 정도로 변화시킬 수 있는 효과를 얻을 수 있다.
또, 정전압 회로는 게이트 단자 전압에 대한 Vz1의 의존성 뿐만 아니라 게이트 단자 전압에 대한 온도검출회로의 출력 전원전압 Vz2의 의존성도 저하시킬 수 있었다. 이 때문에, 과열차단회로가 정상적으로 동작하는 게이트 단자 전압의 상한값을 종래의 7V 전후의 전압에서 18V이상으로 증가시킬 수 있는 효과를 얻을 수 있다.
제11도는 정전압회로가 본 발명의 회로에는 존재하고, 종래의 회로에는 존재하지 않을 때의 게이트 단자 전압에 대한 차단온도의 의존성을 나타낸 단면도이다. 외부 게이트 단자의 전압이 변화했을 때의 차단온도의 변동은 본 발명의 반도체장치의 정전압회로를 내장하는 것에 의해 저감되기 때문에, 신뢰성이 향상하고, 사용가능한 게이트 전압 범위의 증가에 의해서 사용능력이 향상한다는 효과를 얻을 수 있다. 구체적으로 설명하면, 종래에는 게이트전압을 3V 정도 변화시키는 것만으로 차단온도가 약20℃로 변화되었다.
그러나, 본 발명에서는 게이트 전압이 10V이상으로 변화할 때까지 동일레벨의 차단온도의 변동은 발생하지 않는다. 즉, 본 발명에 따르면, 제조마진을 고려했을 때, 게이트 전압이 10V 변화했을 때의 차단온도의 변동을 30℃이하의 온도로 저하시킬 수 있다. 따라서, 5-V 전원 정전압회로와 12-V 전원 정전압회로에서도 동일한 소자를 사용할 수 있으므로, 동작성능 및 신뢰성이 향상하는 효과를 얻을 수 있다.
본 실시예의 제2의 특징은 온도검출회로의 입력 전원전압 Vz1보다 온도검출회로의 출력 전원전압 Vz2가 높아지도록 하기 위해 저항 R0c가 마련되어 있는 점이다. 외부 게이트 단자의 전압이 3V 정도로 낮아진 경우에도 과열차단회로가 정상적으로 동작할 수 있도록 Vz1을 낮은 정전압으로 유지할 필요가 있다. 한편, 래치회로를 고속으로 동작시키기 위해 Vz1 보다 높은 전압을 Vz2로서 M2의 게이트에 인가해야 한다.
본 발명의 제3의 특징은 온도검출MOSFET M1의 채널길이가 게이트 차단회로용 MOSFET M6D의 채널길이보다 길다는 점이다. 즉, 온도검출 정밀도를 향상시키기 위해 스레쉬홀드 전압의 변동이 충분히 저감되도록 M1의 채널길이가 길어지는데 반해, 스레쉬홀드 전압의 변동이 차단온도의 변동에 적은 영향을 미치는 M6의 채널길이는 전류의 구동능력을 향상시키도록 짧아진다. 이것에 의해, 차단온도의 정밀도가 저하하는 것을 방지한 상태로 보호회로부의 면적을 줄일 수 있는 효과를 얻을 수 있다. 또한, M6의 스레쉬홀드 전압을 M1보다 낮게 설정한 경우라도 상기와 동일한 효과가 얻어진다.
본 실시예의 제4의 특징은 온도검출 다이오드 D3a∼D3g를 MOSFET M1의 게이트와 드레인 사이에 마련하지 않고 온도검출회로용 MOSFET M1의 게이트와 소오스 사이에 마련한다는 점이다. Vz1이 게이트 단자 전압의 변동에 따라서 변화하는 경우, 이 변동은 다이오드 D3g∼D3g에 걸리는 전압의 변동이 아니고 저항 R1에 걸리는 전압의 변동으로서 나타난다. 따라서, 본 실시예는 종래의 회로(일본국 특허공개공보 소화63(1988)-229758호 기재)에 비해 게이트 전압에 대한 차단온도의 의존성을 저감할 수 있다.
본 실시예의 제5의 특징은 게이트 차단회로용 MOSFET M6의 게이트 전압에 사용되는 전원전압 Vz3을 온도검출회로의 출력 전원전압 Vz2보다 높아지도록 설정하기 위해 저항 R0b를 마련하는 점이다(R0a=0이라도 좋다). 이것에 의해, 게이트 차단회로의 응답속도를 고속화할 수 있는 효과가 얻어진다.
본 실시예의 제6의 특징은 게이트 단자 전압이 부로 되더라도 보호회로용 MOSFET M1∼M7의 각각의 드레인-보디간 기생 다이오드가 순방향으로 바이어스되는 것을 방지하기 위해, 다결정 실리콘 다이오드 D5, D6 및 D7을 마련하고, 다결정 실리콘 다이오드 D5, D6 및 D7이 브레이크 다운하는 것을 방지하기 위해, D0a∼D0d를 거쳐서 연장하는 전류경로를 마련하는 점이다.
보호회로용 MOSFET의 드레인-보디간 다이오드 (제5도에 도시한 n형영역 (13a)과 p형 영역(4)로 이루어지는 pn 접합 다이오드에 대응)이 순방향으로 바이어스되는 경우, 파워MOSFET의 드레인 (제5도에 도시한 n 형 영역(2)에 대응)을 컬렉터로서 갖는 기생 npn 트랜지스터가 동작하여 드레인단자에서 게이트단자로 전류가 흐른다는 문제가 발생한다. 게이트와 드레인 사이에 전류가 흐르는 것을 방지하기 위해 다결정 실리콘 다이오드 D5∼D7을 부가하는 것만으로는 각 다이오드의 내압 이상의 부의 전압이 외부 게이트 단자에 인가될 때(예를 들어 Vgs=-10V정도이하)에 결국 상기한 기생npn 트랜지스터가 동작해버린다는 문제가 발생한다. 본 실시예의 포인트는 외부 소오스단자에서 외부 게이트단자로 전류가 흐르는 것을 방지하는 것이 아니고 MOSFET의 기생 다이오드가 순바이어스되는 것을 방지하기 위해, 보호회로용 MOSFET와는 다른 전류경로를 외부 소오스단자와 외부 게이트단자 사이에 마련하는 것이다(게이트 보호회로가 본 실시예의 회로경로로서 사용된다). 이것을 실현하기 위해, 다이오드 D5∼D7, D0a∼D0d의 내압과 다이오드에 걸리는 순방향 전압을 다음의 조건을 만족하도록 설정한다.
BV(D5), BV(D6), BV(D7)
>Vf(D0a)+BV(D0b)+Vf(D0c)+Vf(D0d)
여기에서,
BV(D0b)=4V
BV(D5)= BV(D6)= BV(D7)=7V,
Vf(D0a)=BV(D0b)=Vf(D0c)=Vf(D0d)=0.3V
저농도 p형 다결정 실리콘층 (7b)의 길이는 D0b 의 브레이크다운 전압을 D5,D6 및 D7의 각각의 브레이크다운 전압보다 낮은 전압으로 설정하기 위해 짧게 하는 것이 좋다.
본 실시예의 제7의 특징은 래치회로를 안정화하기 위해 보호회로용 MOSFET M5를 마련하는 점이다. 원래 M5가 없어도 본회로는 동작하지만, 래치회로에 마련된 부하가 저항이기 때문에 래치회로의 래치상태가 불안정하게 되기 쉽다는 문제가 발생한다. 본 실시예에 있어서, M5를 부가하는 것에 의해 차단회로가 동작하고 래치회로가 고전위로 되기 시작하면, M5가 온되어 차단동작에 정귀환이 걸린다. 즉, 온도검출회로용 MOSFET M1의 게이트 전압을 더욱 감소시키고 래치회로에 입력된 전압을 더욱 증가시키는 것에 의해, 래치회로의 상태를 용이하게 안정화할 수 있다는 효과가 얻어진다. 또한, M5를 부가하는 것에 의해 다음과 같은 효과도 얻을 수 있다. 부하가 인덕턴스성분을 포함하는 경우, 과열차단회로가 동작된 후에 외부 드레인 전압이 외부 소오스 전압보다 순간적으로 낮아지는 경우가 있다. 이 때, 보호회로용 MOSFET M1∼M7의 각각의 드레인 (제5도에 도시한 n 형 영역 (13a))이 컬렉터로서 사용되고, 보디(제5도의 p형 영역(4))가 베이스로서 사용되고, 파워 MOSFET의 드레인(제5도에 도시한 n형 영역(2))이 이미터로서 사용되는 기생 npn 트랜지스터가 동작하여 M1,M4의 드레인 전압이 감소된다. 최악의 경우에 있어서, 래치회로내에 저장된 정보는 소실된다. 그 후, 외부 드레인 전압이 높아질 때, 칩 온도가 차단온도 이상으로 되는 점에서 차단회로가 동작해야 한다. 본 회로에 있어서, 파워 MOSFET의 외부 드레인 단자의 전압이 부로 되는 경우 M5의 드레인 전압도 기생 npn 트랜지스터의 영향으로 저하하기 때문에, M5를 부가하는 것에 의해 M1을 더 깊게 오프시킬 수 있다. 따라서, 차단회로가 고속으로 동작하기 쉬워 진다. 또한, 본 실시예에서는 M5의 드레인이 D3e와 D3f 사이에 접속되어 있는 경우를 나타낸다. 차단회로가 동작하기 시작할 때 정귀환이 작용하면, M5의 드레인은 다른 곳에 접속되어도 좋다. 그러한 곳은 예를 들면 M1의 게이트나 정전압 회로의 다결정 실리콘 다이오드 D2a∼D2f가 서로 접속되어 있는 점 등이 있다.
본 발명의 제8의 특징은 오동작 방지용 커패시터 C가 내장되어 있는 점이다. 따라서, 게이트 전압이 급속하게 상승하는 경우, M2가 온하여 차단회로가 오동작하는 것을 방지한다. 커패시터 C가 M1의 드레인에 직렬로 접속되면 게이트에서 노이즈가 발생하는 것은 효과적으로 방지되지만, 칩이 고온으로 되는 경우 차단회로의 응답속도가 저하한다고 하는 문제가 발생한다. 이 때문에, R2a와 R2b 의 중간점에 커패시터 C를 전기적으로 접속하여 최적화를 도모한다.
제2도는 본 발명의 제1의 실시예에 따른 반도체장치의 평면구조를 설명하는 도면이다.
본 실시예의 제9의 특징은 온도검출소자가 소오스 패드의 근방(300㎛이내)에 배치되는 점이다. 여기에서, 온도의 상승에 의해 전압, 저항값 또는 전류의 변동이 현저하게 발생하기 때문에 온도검출장치를 온도 검출에 사용한다. 본 실시예에 있어서는 다결정 실리콘 다이오드 D3a∼D3g가 온도검출장치로서 사용된다. 종래, 파워 MOSFET의 최대 온도는 활성영역의 중앙에서 나타나는 것으로 고려되었다. 그러나, 이것은 칩의 온도상승 비율을 칩내의 온도전송비율보다 충분히 늦어지도록 설정한 경우에 해당한다. 부하의 단락과 같은 사고등과 같이 드레인 전류의 급증에 의해 열이 발생했을 때 소오스 패드의 근방에서 온도가 최대로 상승하는 것을 알 수 있었다. 이 때문에, 온도 검출다이오드는 M1 등으로 이루어진 온도검출회로부 측보다 소오스 패드 부근 가까이에 배치되어 있다(제1도참조).
본 실시예의 제10의 특징은 소오스 패드가 칩 주변에서 300㎛이상 떨어진 위치에 배치되는 점이다. 이 배치는 소오스전극에 흐르는 전류의 농도를 저하시키고 온도의 국부적인 상승을 회피하여 소오스 전극의 온저항이 증가하는 것을 방지하도록 되어 있다.
본 실시예의 제11의 특징은 온도검출용 다이오드가 온도검출용 다이오드 이외의 보호회로부와 소오스 패드 사이 (P1, P2, P3, P4, P5, P6 및 P7로 둘러싸인 영역내)에 배치되는 점이다. 칩 표면의 전극은 1층으로 형성되어 있으므로, 통상의 파워 MOSFET 프로세스에서는 이 1층으로 형성된 금속전극층에 의해 온도검출용 다이오드 등에 사용되는 배선과 파워 MOSFET의 소오스전극을 형성할 필요가 있다. 온도검출용 다이오드를 온도검출용 다이오드 이외의 보호회로부와 외부소오스단자용 패드 사이의 영역내에 형성하는 것에 의해, 부하의 단락이 발생할 때 반도체칩내에서 가장 온도가 상승하기 쉬운 소오스패드 부근에 온도검출용 다이오드를 근접시킬 수 있음과 동시에 파워 MOSFET의 소오스 전극이 차단되기 어려워지기 때문에, 소오스저항이 증가하는 것을 방지할 수 있다. 소오스 저항이 증가하는 것을 방지하기 위해, 게이트 핑거 (게이트 저항을 감소시키기 위한 금속전극층에 대응)를 파워 MOSFET의 활성영역을 덮도록 배선하고 소오스패드쪽으로 배치한다.
본 실시예의 제12의 특징은 게이트 보호용 다이오드가 게이트 패드를 덮도록 게이트 패드 주위에 형성되어 있고 또한 보호회로부의 코너에 배치되어 있는 점이다. 이것에 비해. 게이트 보호회로와 온도검출용 다이오드 이외의 보호회로에 사용되는 배선이 게이트패드에 의해 방해받는 것을 방지할 수 있어, 칩면적이 증가하는 것을 억제할 수 있다.
제3도는 본 발명의 제1의 실시예에 따른 반도체장치에 사용되는 온도검출장치부의 평면구조를 도시한 도면이다. 제4도는 제3도의 c-c'선에 따른 단면구조이다. (1)은 고농도 n형 반도체 기판이다. (2)는 파워 MOSFET의 드레인을 구성하는 n형 에피택셜층이다. (7a)는 파워 MOSFET의 게이트이다. (12)는 파워 MOSFET의 소오스를 구성하는 고농도 n형 영역이다. (10)은 파워 MOSFET용 채널이 형성되는 보디를 구성하는 p형 영역이다. (5)는 파워 MOSFET의 소오스, 보디 및 드레인 사이에 존재하는 기생 npn 트랜지스터를 저감시키도록 형성된 고농도 p형 영역이다. 또한, 고농도 p형 영역 (5)는 온도검출용 다이오드 바로 아래에도 형성되어, 온도검출용 다이오드의 바로 아래에 마련된 p 형영역(5)의 n형 반전에 의해 기생소자가 동작하는 것을 방지한다. (13)은 저저항으로 파워 MOSFET의 보디(10)을 소오스에 전기적으로 접속하도록 형성된 고농도 p형 영역이다.
본 실시예의 제13의 특징은 온도검출용 다이오드의 각각의 애노드 (p형 다결정 실리콘층(7d))와 그의 캐소드(n형 다결정 실리콘층(7c)에 해당)가 링형상으로 형성되어 있는 점이다. 이것에 의해, pn 접합의 끝에 있어서의 누설전류의 증가와 온도특성 변동의 증가요인을 제거할 수 있는 효과가 얻어진다. 또한, 제3도에서는 pn 접합이 사각형으로 형성되어 있다. 그러나, 사각을 원호 또는 둔각형상으로 변화시키면 코너에 있어서의 접합전류의 증가를 더욱 감소시킬 수 있는 효과가 얻어진다.
본 실시예의 제14의 특징은 온도검출용 다이오드 바로 아래의 절연층(6)이 파워 MOSFET의 게이트 산화막과 동일레벨인 100nm정도 이하의 길이를 갖는 얇은 산화막상에 형성되고, p 영역 다결정 실리콘 다이오드(7d)와 n형 다결정 실리콘 다이오드(7c)의 패턴이 각각 다결정 실리콘층(7)의 양측에서 떨어진 안쪽영역내에만 형성되어 있다는 점이다. 본 실시예에 있어서, p형 영역 다결정 실리콘 다이오드 (7d)를 형성하기 위한 붕소-이온 주입공정은 p형 영역(3)의 붕소-이온 주입공정과 동시에 실행되는데 반해, n형 다결정 실리콘 다이오드(7c)를 형성하기 위한 공정은 n형 영역(12)의 비소(또는 인)-이온 주입과 동시에 실행된다. 이 때문에, n형 다결정 실리콘 다이오드(7c)의 패턴이 다결정 실리콘층(7)의 바깥쪽까지 연장하면, 상기 비소-이온 주입공정에 의해서 각 다결정 실리콘 다이오드 주위에 마련된 p형 영역(5)내에 플로팅 n 형 영역이 형성된다. 따라서, 이 연장공정은 바람직하지 않다. 또, 파워 MOSFET의 드레인 영역(2)로 부터의 열의 전송율이 빨라지기 때문에, 온도검출용 다이오드의 바로 아래에 얇은 절연층을 사용한다. 그러나, 열전송율을 빠르게 할 필요가 없을 때에는 절연층을 제5도에 도시한 정전압 회로용 다결정 실리콘 다이오드와 같이 산화막(6)의 두꺼운 영역상에 형성해도 좋다.
제5도는 제2도의 a-a'선에 따른 단면구조도이다. 제6도는 제2도의 b-b'선에 따른 단면구조도이다. 제5도에 도시한 다결정 실리콘 다이오드는 제1도에 도시한 D2a∼D2f와 같이 정전압회로에 사용되는 소자의 구조를 취한다.
본 실시예에 제15의 특징은 순방향 전압 강하를 사용하는 정전압 회로용 다결정 실리콘 다이오드의 각각이 온도검출용 다결정 실리콘 다이오드와 마찬가지로 고농도 n형 다결정 실리콘층(7c)와 고농도 p형 다결정 실리콘층(7d)를 서로 직렬 접속하는 것에 의해 형성되고, 또 링형상으로 형성되어 있다는 점이다. 고농도 영역을 서로 직렬 접속하는 것에 의해 기생저항성분을 저하하고, 고농도 영역을 링형상으로 형성하는 것에 의해 pn 접합의 끝에 있어서의 누설전류의 증가와 온도특성의 변동의 증가를 일으키는 요인을 제거할 수 있는 효과가 얻어진다. 온도검출용 다이오드의 설명에서도 기술한 바와 같이 사각형으로 형성된 pn 접합을 원호 또는 둔각형상으로 형성하면, 코너에 있어서의 접합전류의 증가를 더욱 저감할 수 있는 효과가 얻어진다.
본 실시예의 제16의 특징은 제1도에 도시한 커패시터로서 제10도에 도시한 MOS 커패시터를 사용하고, 게이트 산화막 바로아래에는 표면농도가 보호회로용 MOSFET의 p형 영역(4)보다 높은 p 형 영역(5)를 사용하는 점이다. 이것에 의해, 다결정 실리콘층(7a)에 인가된 전압이 높아지더라도, p형 영역(5)의 표면이 n형 반전하는 것이 방지되고, 또 그의 저항이 증가하는 것이 방지된다(제8(a)도 및 제8(b)도참조). 또, p형 영역(13)을 커패시터용 다결정 실리콘층(7a)로 덮도록 형성하는 것에 의해, p형 영역(5)에 존재하는 기생저항을 저하시킬 수 있다.
본 실시예의 제17의 특징은 제1도에 도시한 바와 같이 반도체칩이 소정의 온도 이상(예를 들어 140℃)에 도달했을 때 파워 MOSFET를 차단하고, 그후 칩이 실내온도로 낮아져도 차단상태를 그대로 유지하는 래치형 과열 보호회로와 파워 MOSFET의 드레인 전류를 소정의 전류 이하로 제한하는 과전류 보호회로가 마련되어 있는 점이다. 본 회로구성에 따르면, 과전류 보호회로가 내부에 마련되어 있으므로, 부하의 단락과 같은 바람직하지 않은 조건등이 발생하는 경우에 반도체 칩의 온도 상승률을 지연시킬 수 있다. 이것에 의해, 과열 보호회로가 동작하기 전에 소자가 영구 파괴되는 것을 방지할 수 있는 효과가 얻어진다. 과열보호회로는 래치형이므로, 부하에서 발생된 바람직하지 않은 조건등에 의해서 차단회로가 동작하는 경우에 차단상태를 유지한다. 따라서, 오동작의 원인을 용이하게 식별할 수 있는 효과가 얻어진다. 본 회로의 차단상태를 리세트하기 위해, 게이트 전압을 0V 정도까지 저감시켜서 래치회로를 리세트한다.
제7(a)도∼제7(c)도는 각각 본 발명의 제1의 실시예에 따른 반도체장치를 제조하는 공정을 도시한 도면으로서, 제5도에 도시한 구조를 얻기까지의 주요 프로세스를 도시한 단면구조도이다. 제8(a)도와 제8(b)도는 각각 보호회로용 MOSFET의 p형 웰(4)의 불순물 프로파일과 파워 MOSFET의 p형 웰 영역 및 커패시터의 각각의 바로 아래에 사용된 p형 영역(5)의 불순물 프로파일을 도시한 도면이다. p형 영역(5)는 p형 영역(4)에 비해 붕소-이온 주입양을 약1자리 증가시키는 것에 의해 고농도로 된다.
이하, 반도체장치를 제조하는 방법을 개략적으로 설명한다.
(1)고농도 n형 기판(1)상에 n형 에피택셜층(2)를 형성하고, 그 후 n형 에피택셜층(2)상에 절연층(3)을 형성한다. 이것을 마스크로서 해서 p형 영역(4) 및 (5)를 형성하도록 붕소-이온주입과 확산을 실행한다(제7(a)도).
(2)절연층 (3)을 제거한 후, 질화막을 이용한 선택산화와 게이트산화 공정에 의해 절연층(3)이 제거된 층상에 절연층 (6)을 형성한다. 다음에, 절연층(6)상에 다결정 실리콘층(7)을 형성한다. 그 후, 각각 고저항값을 갖는 다결정 실리콘 저항과 다결정 실리콘 다이오드를 형성하는 영역상에 절연층(8)을 형성한다(제7(b)도).
(3)다결정 실리콘층(7)상의 절연층(8)에 의해 보호되지 않는 영역을 인등의 n형 불순물로 도프하고 영역(7a)를 형성한다. 다음에, 절연층(8)을 제거하고, 붕소주입에 의해 p형 다결정 실리콘층(7b)를 형성한다. 그 후, 다결정 실리콘층(7a) 및 (7b)를 패터닝하고, 파워 MOSFET의 채널영역을 형성하는 것을 주목적으로한 p형 영역(10)을 다결정 실리킨층(7a)과 자기정합적으로 형성해서 확산한다. 또, 보호회로용 MOSFET가 고저항에 견디도록 인(또는 비소)-이온 주입공정에 의해서 저농도 n형 영역(11)을 형성한 후, 그 위에 절연층(9)를 형성한다.
(4) 그 후, n형 다결정 실리콘 다이오드(7c)를 형성하기 위한 공정을 n형 영역(12)상의 비소(또는 인)-이온 주입 공정과 동시에 실행한다. 또, p형 영역 다결정 실리콘 다이오드(7d)를 형성하기 붕소-이온 주입공정은 p형 영역(13)상의 붕소-이온 주입공정과 동시에 실행한다. 그 후, 절연층(14)( 절연층(9)를 포함하며, 다른 도면에 있어서도 동일)을 형성하고, 콘택트, 금속전극층(15), 절연층(16)을 형성한다. 그의 이면을 에칭하고 이면전극(17)을 형성한다. 최후에 제5도에 도시한 구조로 된다.
제9도는 본 발명의 제2실시예에 따른 반도체장체서 얻어진 불순물 프로파일을 도시한 도면이다. 본 실시예의 특징은 보호회로용 MOSFET의 보디영역에 대응하는 p형 영역(4)를 표면농도에 비해 실리콘 내부쪽의 불순물 농도가 약1자리정도 증가되는 레트로 그레이드형 프로파일로 한 점이다. 여기에서, (4a)는 (4a)에 대해서 p형 확산층의 프로파일[5]의 표면농도를 감소시키기 위한 n형 확산층의 프로파일이다. 이것에 의해, 제1의 실시예와 마찬가지로 보호회로용 MOSFET의 스레쉬홀드 전압을 1.5V 이하로 저하시킬 수 있다. 외부게이트 전압이 3V 정도까지 저하되더라도 차단회로는 동작한다. 또, 보호회로용 MOSFET의 드레인, 보디 및 파워 MOSFET의 드레인으로 이루어진 기생 npn 트랜지스터의 효과를 억제할 수 있는 효과가 얻어진다.
제10도는 본 발명의 제3의 실시예에 따른 반도체장치의 단면구조도이다. 본 실시예의 특징은 p형 영역(4)를 p형 영역(5)보다 깊게 형성한 점이다. 이것에 의해, 보호회로용 MOSFET의 스레쉬홀드 전압은 제1의 실시예와 마찬가지로 1.5V 정도 이하로 저하시킨 채로, 보호회로용 MOSFET의 드레인, 보디 및 파워 MOSFET의 드레인으로 이루어진 기생 npn 트랜지스터의 효과를 억제할 수 있다.
제12도는 본 발명의 제4의 실시예에 따른 반도체장치의 평면도이다. 본 실시예에서도 제1의 실시예와 마찬가지로 온도검출소자는 온도검출장치 이외의 보호회로영역과 소오스 패드 사이(P7, P8, P9, P10, P11, P12, P13, P14, P15 및 P16으로 둘러싸인 영역내)에 배치되도록 구성된다. 또, 본 실시예에서는 소오스 전극 저항이 억제되면서 칩 온도의 최대 영역에 온도검출장치가 근접하기 때문에, 온도 검출장치 이외의 보호회로영역이 4개 이상의 코너를 갖는 다각형으로 형성된다.
제13도는 본 발명의 제5실시예에 따른 반도체장치의 평면도이다. 본 실시예는 여러개의 소오스 패드의 존재시에 온도검출소자가 배치되는 1예를 나타낸 것이다. 본 실시예에서도 제1의 실시예와 마찬가지로 온도검출소자의 각각은 온도검출소자 이외의 보호회로영역과 소오스패드 사이(P17, P18, P19, P20, P21, P22, P23 및 P24로 둘러싸인 영역내)에 배치되도록 구성된다. 온도검출장치는 한곳에 배치되어도 좋다. 그러나, 온도검출의 정밀도를 향상시키기 위해, 본 실시예에 있어서 온도검출장치는 2곳에 배치되어 있다. 제1도에 도시한 회로의 경우에 있어서, 다이오드는 2군, 즉 D3a, D3b, D3c 및 D3g와 D3d, D3e 및 D3f로 분할하여 2곳에 배치되도록 하면 좋다.
제14도는 본 발명의 제6의 실시예에 따른 반도체장치를 도시한 회로도이다. 본 실시예는 제13도에 도시한 바와 같이 서로 떨어진 2곳이상의 위치에 온도검출소자가 배치되어 있는 회로를 나타낸다. 물론, 본 실시예는 온도검출의 정밀도를 향상시키기 위해 온도검출용 다이오드를 병렬로 배열한 경우를 나타낸다.
제15도는 본 발명의 제7의 실시예에 따른 반도체장치를 도시한 평면도이다. 본 실시예의 특징은 부하의 단락의 발생시에 최대의 칩 온도를 갖는 소오스 패드의 바로 아래에 온도검출용 다이오드가 배치된다는 점이다.
제16도는 제15도의 d-d'선에 따른 단면구조도이다. 본 실시예의 특징은 절연층(16)이 사이에 놓이도록 보호회로상에 제2의 금속전극층(18)이 형성되는 점이다. 이것에 의해, 제15도에 도시한 바와 같이 소오스 패드 바로 아래에 온도검출회로를 배치할 수 있다. 또, 본 실시예와 같이 제2의 금속전측층(18)이 온도검출장치상에, 즉 온도검출용 다이오드부를 덮도록 형성되는 경우에는 제2의 금속저측층(18)에서 발생한 열도 절연층(16)으로 전송되기 때문에, 온도검출속도가 빨라지는 효과가 얻어진다. 이것에 의해, 온도검출장치가 소오스 패드 바로 아래에 배치되지 않는 경우에도 제2의 금속전극층(18)을 부가적으로 마련하는 것에 의해 열응답속도를 향상시킬 수 있다.
제17도는 본 발명의 제8의 실시예에 따른 반도체장치를 도시한 회로도이다. 본 실시예는 M5의 게이트 단자의 접속점만이 제1도에 도시한 제1의 실시예와 다른 것이다. 본 실시예에서는 제1도에 도시한 바와 같이 래치회로에는 정귀환이 걸리지 않는다. 그러나, 상술한 바와 같이 M5를 부가하는 것에 의해 제2의 효과가 얻어진다. 즉, 본회로는 M5의 부가에 의해 파워 MOSFET의 드레인 단자가 부로 될 때 상기한 npn 트랜지스터의 영향에 의해 M5의 드레인 전압도 저하하기 때문에, M1을 깊게 오프시킬 수 있다. 따라서, 차단회로가 고속으로 동작하기 쉬워진다.
제18도는 본 발명의 제9의 실시예에 따른 반도체장치를 도시회로도이다. 본 실시예의 특징은 제17도에 도시한 M5의 동작이 M10에 의해 실행된다는 점이다, 또, M10은 M5와 동시에 정전압회로의 다결정 실리콘 다이오드 DI의 동작도 실행한다.
제19도는 본 발명의 제10의 실시예에 따른 반도체장치를 도시한 회로도이다. 본 실시예는 파워 MOSFET의 드레인 단자가 부로되고 래치회로에 저장된 정보가 제거되는 경우에도 다결정 실리콘 다이오드 D8이 M6의 게이트 전압을 유지하도록 형성된 경우를 나타낸다. 본 실시예에서는 차단회로를 완전하게 리세트하기 위해 다이오드 D8에 흐르는 누설전류에 의해 Vx의 전압을 저하시킬 필요가 있다.
제20도는 본 발명의 제11의 실시예에 따른 반도체장치를 도시한 회로도이다. 본 실시예는 래치회로에서 생성된 전류가 저항 R0a에 흐르지 않도록 한 경우를 나타낸다. 이것에 의해, 차단 회로가 동작하기 시작할 때, 저항 R0a에 흐르는 전류가 증가하는 것에 의해 Vz1 및 Vz2의 전압이 변화하여 차단조건이 불안정하게 되는 것을 회피할 수 있는 효과가 얻어진다. 제21도는 본 발명의 제12의 실시예에 다른 반도체장치를 도시한 회로도이다. 상술한 실시예에서 설명한 회로도는 래치형 과열 보호회로가 내장된 파워 MOSFET에 관한 것이었다. 반면, 본 실시예는 칩이 고온으로 되어 차단회로가 동작하는 경우에도 칩의 온도가 예를 들어 약 100℃로 저하되면 차단상태가 자동적으로 해제되는 히스테리시스형 과열 보호회로가 내장된 파워 MOSFET에 관한 회로도를 도시한 것이다. 본 실시예의 특징은 제21도에 도시한 M3의 접속이 제1도에 도시한 M3의 접속과 다르고, M5가 불필요하다는 점이다(M3이 M5와 동일하게 기능한다). 본 실시예에 사용된 회로는 차단회로의 동작후의 작용에 있어서만 래치형 회로와 다르다. 본 회로의 특징은 제1의 실시예에서 기술한 것과 동일한 효과가 얻어진다는 점이다.
제22도는 본 발명의 제13의 실시예에 따른 반도체장치를 도시한 회로도이다. 본 실시예에 있어서, 히스테리시스 회로와 래치회로는 모두 반도체장치에 내장되어 있고, 히스테리시스 회로는 래치회로가 동작하는 것보다 낮은 온도에서 동작한다. 이것에 의해, 히스테리시스 회로는 완만한 온도상승에 따라서 동작하고, 차단회로는 칩이 냉각한 후 자동적으로 해제된다. 그러나, 히스테리시스회로가 급격한 칩의 온도상승에 따라서 동작하면 온도검출회로에 귀환이 걸리기 전에 래치회로가 동작하기 때문에, 칩이 냉각된 후에도 차단상태가 그대로 유지된다. 즉, 예를 들어 래치회로는 부하의 단락과 같은 부하 이상의 발생시에 동작하고, 히스테리시스 회로는 완만한 순환온도의 상승에 의해 칩 온도가 상승할 때 동작한다는 조건에 따른 다른 동작을 실행시킬 수 있다.
제23도는 본 발명의 제14의 특징에 따른 반도체장치를 도시한 회로도이다. 본 실시예의 특징은 M11이 과전류 보호회로에 부가되어 히스테리시스 회로에 전기적으로 접속되어 있는 점이다. 비교적 낮은 레벨의 과전류가 흐르는 경우, 상술한 실시예에서는 M7에 의해 파워 MOSFET의 게이트 전압이 저하되어 과전류가 제한되었다. 그러나, 본 실시예에 있어서, 부하 단락의 발생시에 비교적 고레벨의 과전류가 흐르는 경우, M11에 의해 히스테리시스 회로가 동작하여 칩 온도가 저하할 때까지 과전류의 흐름이 완전하게 차단된다. 이것에 의해, 예를 들면 온도검출회로의 응답이 지연되는 칩 온도의 급격한 상승에 대해서 제23도에 도시한 회로를 보호할 수 있다. 본 실시예에 사용된 M11이 제22도에 도시한 회로에 부가되고, M11의 드레인이 M4의 게이트에 전기적으로 접속되는 경우, 래치형 과열 차단회로와 히스테리시스형 과전류 차단회로를 본 회로에 내장시키는 것도 가능하다.
과열차단회로가 히스테리시스형인 경우에 과열보호회로가 동작하면 차단상태는 자동적으로 해제된다. 이것에 의해, 차단회로가 오동작할 때 차단상태를 리세트하는 공정을 없앨 수 있는 효과가 얻어진다. 반면, 과열차단회로가 래치형인 경우에 부하등의 불합리한 조건에 의해 차단회로가 동작하면 차단상태는 유지된다. 이것에 의해, 불합리한 조건의 원인을 용이하게 찾아낼 수 있는 효과가 얻어진다.
제24도는 본 발명의 제15의 실시예에 따른 반도체장치를 도시한 회로도이다. 제25도는 반도체장치의 단면구조도이다. 고농도 p형 반도체기판(19)는 컬렉터로서 기능한다. 고농도 n형 영역(20)은 미소 캐리어가 컬렉터에서 주입되는 것을 방지하기 위한 n 채널형 버퍼층으로서 기능한다. n 형 에피택셜층(2)는 n형 베이스로서 기능하고, p형 영역(10)은 p형 베이스로서 기능한다. 고농도 n형 영역(12)는 이미터로서 기능한다. 본 실시예에서는 IGBT(Insulated Gate Bipolar Trasistor)가 파워 MOSFET 대신에 사용되고, 과전류보호회로가 내장되어 있는 회로도를 도시한다. M9는 메인용 IGBT 로서 기능하고, M8은 센스 IGBT로서 기능한다. 본 실시예의 특징은 게이트가 부의 상태로 될 때 컬렉터에서 게이트로 기생전류가 흐르는 것을 방지하기 위해, 제1도의 설명과 마찬가지로 다결정 실리콘 다이오드 D7a∼D7c, D0e∼D0h가 마련되어 있는 점이다. IGBT 의 경우에 게이트 전압이 부로 되고 보호회로용 MOSFET M7의 드레인-보디간 다이오드가 순바이어스되면, n 영역 (13a), p 영역(4), n 형영역(2), (20) 및 p 영역(19)로 이루어지는 기생 다이리스터가 동작된다. 이것에 의해, 동작조건이 파워 MOSFET에 비해 더 심각하게 된다. 다이리스터가 동작하는 것을 방지하기 위해, 제1도의 설명과 마찬가지의 사고방식에 의해 다음의 관계를 만족시키도록 거기에 걸리는 순방향 전압과 다결정 실리콘 다이오드의 내압을 설정하면 좋다.
BV(D7a)+ BV(D7b)+ BV(D7c)
>Vf(D0e) +BV(D0f)+ Vf(D0g)+ BV(D0h)
여기에서
BV(D7a)=BV(D7b)=BV(D7c)=BV(D0f)=BV(D0h)=7,Vf(D0e) =BV(D0f)= Vf(D0g)=0.4V.
게이트 전압이 부로될 때의 내압을 고려할 필요가 없는 경우, 다결정 실리콘 다이오드는 D7a 및 D0e 만이라도 좋다. 이 경우에 다음의 부등식이 성립하면, 기생 다이리스터의 동작을 방지할 수 있다.
BV(D7a) > BV(D0e)
본 장치나 IGBT가 이미터 폴로워 회로(컬렉터는 전원에 접속되고 이미터는 부하에 접속되는 회로에 해당)내에서 고속으로 차단 동작되는 경우, 이미터 단자에서 게이트 단자로 전류가 흐른다. 그러나, 전류가 증가하면 상기 부등식의 우변이 커진다. 이 때문에, 이미터 단자에서 게이트단자로 흐르는 허용전류를 증가시킬 필요가 있는 경우에는 D0e, D0f, D0g 및 D0h 로 이루어지는 게이트 보호회로를 외부에 마련되는 다이오드로 구성해서, D7a, D7b 및 D7c가 브레이크다운 되지 않도록 상기의 부등식을 만족시킬 필요가 있다. 게이트가 부로 되었을 때의 게이트-소오스간 내압을 고려할 필요가 없는 경우에는 외부에 마련될 다이오드는 상술한 내용과 마찬가지로 D0e 1개 뿐이라도 좋다.
제26도는 제24도에 도시된 과열보호회로가 내장된 IGBT를 사용한 3상 인버터회로를 도시한 도면이다. 제24도에 도시한 회로의 경우, 상술한 바와 같이 부의 전압이 게이트에 인가되더라도 IGBT의 컬렉터에서 그의 게이트로 누설전류는 흐르지 않는다. 이 때문에, 본 실시예에서와 같이 과전류 보호회로가 내장된 IGBT를 이미터 폴로워로서 사용할 수 있다.
제27도는 컨트롤러로 반도체장치를 구동하는 회로를 도시한 도면이다. 본 발명에서 기술한 보호회로가 내장된 파워MOSFET를 차단하는 회로가 동작되는 경우, 게이트 전류는 급격히 증가된다. 이 때문에, 전류검출회로로 이 게이트전류를 모니터하고, 파워MOSFET에 의해 차단동작이 실행되는 경우에 컨트롤러인 마이크로컴퓨터의 출력 Vout를 저전위로 하고, 회로가 바람직하지 않은 상태에 있는지 아닌지를 검사한 후에 재차 Vout를 고전위로 하는 고신뢰 시스템을 구축하는 것이 가능하다.
제28도는 제22도에 도시한 회로의 동작의 보충설명도이다. T1은 히스테리시스형 과열 차단회로가 동작하기 시작하는 칩 온도이다. T2는 히스테리시스형 과열 차단회로의 차단동작이 해제되는 온도이다. T3은 래치형 과열 차단회로가 동작하는 칩 온도이다. 칩 온도가 T1이하이면, 드레인 전류 Id가 흐른다. 여기에서는 칩 온도 상승이 완만한 것으로 한다. 칩 온도가 이 조건에서 T1에 도달하면, 칩 온도가 낮아지도록 차단회로가 동작한다. 반면, 칩온도가 T2에 도달하면, 전류가 자동적으로 흐른다. 그러나, 칩 온도의 상승률이 급격한 경우에는 히스테리시스 회로가 동작하기 시작한 후에도 칩 온도가 상승하여 래치회로가 동작하는 온도 T3에 도달하게 된다. 이 경우, 파워MOSFET가 차단되고 칩 온도가 감소된 후에도 드레인 전류는 자동적으로 리세트되지 않는다. 따라서, 외부 게이트 잔자의 전압을 일단 0V 까지 저하시켜서 외부 게이트 단자를 리세트할 필요가 있다.
본 발명의 여러 가지 실시예(반도체장치의 평면구조:칩 레이아우트)에 있어서, 정전압 회로용 다이오드 D2a∼D2f(제1도 참조)는 각각 온도검출용 다이오드 D3a∼D3g와 마찬가지로 온도특성을 갖는다. 따라서, 저항 R1도 포함해서 다이오드 D2a∼D2f를 다이오드 D3a∼D3f가 배치되어 있는 것과 동일한 위치(제2도 참조)에 배치할 수 있다. 또한, 다이오드 D2a∼D2f만을 다이오드 D3a∼D3g가 배치되어 있는 것과 동일한 위치(제2도 참조)에 배치할 수도 있다. 전자에는 부의 온도특성을 갖는 소자(온도 상승에 의해 저항값이 감소)가 저항 R1로서 사용될 때 M1의 게이트 저항의 감소율이 낮아지기 때문에, 차단회로가 동작하기 어렵다는 문제가 있다. 그러나, 후자는 상술한 문제점을 회피할 수 있는 효과가 있다.
본 발명에 의한 구체적인 작용과 효과에 대해서 상기 실시예의 설명에서 기술하였다. 이를 정리하면, 신뢰성이 높고 사용하기 쉬운 보호회로가 내장된 파워MOSFET와 IGBT를 제공할 수 있다는 효과가 얻어진다.
이상 본 발명에 의해서 이루어지 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.

Claims (24)

  1. 반도체장치로서, 제1단자; 제2단자; 제3단자; 상기 제2단자와 상기 제3단자 사이에 결합되는 것에 의해서 발생하는 제1전류경로 및 상기 제1단자에 결합되는 제1게이트단자를 갖는 제1절연게이트형 트랜지스터; 상기 제1절연게이트형 트랜지스터의 상기 제1전류경로에 공급되는 제1드레인 전류를 모니터하기 위해, 상기 제2단자와 상기 제 3단자 사이에 결합되는 것에 의해서 발생하는 제2 전류경로 및 상기 제1단자에 결합되는 제2 게이트단자를 갖는 제2 절연게이트형 트랜지스터; 상기 제2 단자에서 상기 제1 단자로 전류가 흐르는 것을 방지하기 위해 상기 제1 게이트단자와 상기 제3단자 사이에 결합되는 제1 다이오드; 상기 제다이오드와 상기 제3 단자 사이에 결합되는 것에 의해서 발생하는 제3전류경로 및 상기 제2 전류경로에 흐르는 제2 드레인 전류가 공급되는 제3 게이트단자를 갖는 제3 절연게이트형 트랜지스터 및; 상기 제1 단자와 상기 제3 단자 사이에 결합되고, 상기 제1 다이오드가 항복하는 것을 방지하기 위한 보호회로를 포함하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 다이오드는 상기 제1 단자에 결합하는 제1 애노드전극 및 상기 제3절연게이트형 트랜지스터의 상기 제3 전류경로에 결합되는 제 1캐소드전극을 갖고, 상기 제3 절연게이트형 트랜지스터는 상기 제1 절연게이트형 트랜지스터의 상기 제1 드레인전류를 모니터하는 것에 의해 얻어지는 상기 제2 드레인 전류에 따라서 상기 제1 드레인전류를 제한하기 위해 턴온되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 단자에 과전압이 인가될 때, 상기 제1 다이오드는 상기 제2 단자에서 상기 제1 단자로 전류가 흐르는 것을 방지하도록 상기 제1 단자와 상기 제3 절연게이트형 트랜지스터 사이에 결합되고, 상기 제1 단자에 과전압이 인가될 때, 상기 보호회로는 상기 제1 다이오드가 항복하는 것을 방지하도록 상기 제1 단자와 상기 제3 단자 사이에 결합되고, 상기 과전압은 상기 제3 단자의 전압값에 대해서 부의 전압값인 것을 특징으로 하는 반도체장치.
  4. 제2항에 있어서, 상기 제3 절연게이트형 트랜지스터는 제1 MOSFET인 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 제1 MOSFET는 n 채널형인 것을 특징으로 하는 반도체장치.
  6. 제2항에 있어서, 상기 제1 절연게이트형 트랜지스터는 제2 MOSFET이고, 상기 제2 절연게이트형 트랜지스터는 제3 MOSFET인 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 반도체장치는 1개의 반도체기판상에 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  8. 제2항에 있어서, 상기 제1 절연게이트형 트랜지스터는 제1 절연게이트형 바이폴라 트랜지스터를 포함하고, 상기 제2 절연게이트형 트랜지스터는 제2 절연게이트형 바이폴라 트랜지스터인 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 반도체장치는 1개의 반도체기판상에 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제2항에 있어서, 상기 보호회로는 상기 제3 단자에 결합되는 제2 애노드전극 및 상기 제1 단자에 결합되는 제2 캐소드전극을 갖는 제2 다이오드를 포함하는 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 보호회로는 상기 제3 단자에 결합되는 제3 애노드전극 및 상기 제2 다이오드의 상기 제2 애노드전극에 결합되는 제3 캐소드전극을 갖는 제3 다이오드를 더 포함하는 것을 특징으로 하는 반도체장치.
  12. 제10항에 있어서, 상기 보호회로는 상기 제2 다이오드의 제2 애노드전극에 결합되는 제3 애노드전극 및 상기 제3 단자에 결합되는 제3 캐소드전극을 갖는 제3 다이오드를 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서, 상기 제1 다이오드의 내전압은 상기 제2 다이오드의 순방향 전압보다 큰 것을 특징으로 하는 반도체장치.
  14. 제10항에 있어서, 상기 제1 다이오드 및 상기 제2 다이오드는 다결정 실리콘 다이오드인 것을 특징으로 하는 반도체 장치.
  15. 제10항에 있어서, 상기 제1 단자에 과전압이 인가될 때, 상기 제1 다이오드는 상기 제2 단자에서 상기 제1 단자로 전류가 흐르는 것을 방지하도록 상기 제1 단자와 상기 제3 절연게이트형 트랜지스터 사이에 결합되고, 상기 제1 단자에 과전압이 인가될 때, 상기 보호회로는 상기 제1 다이오드가 항복하는 것을 방지하도록 상기 제1 단자와 상기 제3 단자 사이에 결합되고, 상기 과전압은 상기 제3 단자의 전압값에 대해서 부의 전압값인 것을 특징으로 하는 반도체 장치.
  16. 반도체장치로서, 제1 단자; 제2 단자; 제3 단자; 상기 제2 단자와 상기 제3 단자 사이에 결합되는 전류경로 및 상기 제1 단자에 결합되는 게이트단자를 갖는 절연게이트형 트랜지스터; 상기 제1 단자와 상기 제3 단자 사이에 결합되고, 상기 반도체장치의 온도를 검출하기 위한 온도검출소자를 포함하고, 상기 반도체장치의 온도의 절대값이 소정값과 동일하거나 또는 초과할 때 온도검츨신호를 출력하는 온도검출회로; 상기 온도검출신호에 응답해서 상기 절연게이트형 트랜지스터를 차단하도록 턴온되고, 상기 온도검출신호를 수취하기 위한 제1 제어단자 및 상기 제1 단자와 상기 제3 단자 사이에 결합되는 제1 전류경로를 갖는 제1 스위치회로 및; 상기 제1 단자에 결합되는 제1 애노드전극 및 상기 제3 단자에 결합되는 제1 캐소드전극을 갖는 제1 다이오드를 갖고, 상기 온도검출회로의 동작전압을 생성하기 위한 정전압회로를 포함하고, 상기 온도검출소자는 제2 제어단자에 결합되는 제2 애노드전극 및 상기 제3 단자에 결합되는 제2 캐소드전극을 갖는 제2 다이오드를 포함하고, 상기 온도검출회로는 상기 제1 단자와 상기 제3 단자 사이에 결합되고 또한 상기 제1 제어단자에 결합되는 제2 전류경로와 상기 제2 제어단자를 갖고, 상기 온도검출신호를 출력하는 제2 스위치회로 및; 상기 제2 제어단자와 상기 제1 잔자 사이에 결합되는 제1 저항소자를 더 포함하고, 상기 온도검출소자는 상기 제2 제어단자와 상기 제3 단자 사이에 결합되는 것을 특징으로 하는 반도체장치.
  17. 제16항에 있어서, 상기 제1 단자에 인가되는 과전압을 제한하기 위해, 상기 제3 단자에 결합되는 제3 애노드전극 및 상기 제1 단자에 결합되는 제3 캐소드전극을 갖는 제3 다이오드를 더 포함하는 것을 특징으로 하는 반도체장치.
  18. 제16항에 있어서, 상기 제1 스위치회로는 상기 제1 제어단자에 결합되는 제1 게이트단자와 상기 제1 전류경로에 결합되는 제1 드레인단자 및 제1 소오스단자를 갖는 제1 MOSFET로 이루어지고, 상기 제2 스위치회로는 상기 제2 제어단자에 결합되는 제2 게이트단자와 상기 제2 전류경로에 결합되는 제2 드레인단자 및 제2 소오스단자를 갖는 제2 MOSFET로 이루어지고, 상기 온도검출신호는 상기 제2 MOSFET의 상기 제2 드레인단자에서 상기 제1 MOSFET의 상기 제1 게이트 단자로 출력되는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 온도검출신호를 유지하기 위해, 상기 제2 드레인단자와 상기 제1 게이트단자 사이에 결합되는 래치회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 반도체장치는 1개의 반도체 기판상에 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  21. 반도체장치로서, 제1 단자; 제2 단자; 제3 단자; 상기 제2 단자와 상기 제3 단자 사이에 결합되는 제1 전류경로 및 상기 제1 단자에 결합되는 게이트단자를 갖는 절연게이트형 트랜지스터; 상기 반도체장치의 온도의 절대값이 소정값과 동일하거나 또는 초과할 때 온도검출신호를 출력하는 온도검출회로; 상기 온도검출신호를 수취하기 위해 결합되는 제어단자 및 상기 제1 단자와 상기 제3 단자 사이에 결합되는 제2 전류경로를 갖는 스위치회로 및; 상기 절연게이트형 트랜지스터, 상기 온도검출회로 및 상기 스위치회로와 함께 상기 반도체장치의 반도체기판상에 형성되고 상기 제3 단자에 결합되는 패드를 포함하고, 상기 패드는 상기 반도체기판상의 실질적으로 중앙에 배치되고, 상기 온도검출회로는 상기 스위치회로보다 상기 패드의 근방에 배치되는 것을 특징으로 하는 반도체장치.
  22. 반도체장치로서, 절연게이트형 트랜지스터; 상기 반도체장치의 온도가 제1 온도값과 동일하거나 또는 높을 때 상기 절연게이트형 트랜지스터를 차단하고, 상기 반도체장치의 온도가 제2 온도값과 동일하거나 또는 낮을 때 상기 절연게이트형 트랜지스터를 도통상태로 하는 히스테리시스형 차단회로 및; 상기 반도체장치의 온도가 상기 제1 온도값보다 높은 제3온도값과 동일하거나 또는 높은 온도로 변화할 때 상기 절연게이트형 트랜지스터를 차단상태로 유지하는 래치회로를 포함하는 것을 특징으로 하는 반도체장치.
  23. 반도체장치로서, 절연게이트형 트랜지스터; 상기 반도체장치의 온도가 제1 온도값과 동일하거나 또는 높을 때 상기 절연게이트형 트랜지스터를 차단하고, 상기 반도체장치의 온도가 제2 온도값과 동일하거나 또는 낮을 때 상기 절연게이트형 트랜지스터를 도통상태로 하는 히스테리시스형 차단회로; 상기 절연게이트형 트랜지스터의 전류를 검출하기 위한 전류검출회로 및 상기 절연게이트형 트랜지스터의 전류가 소정의 전류값과 동일하거나 또는 클 때 상기 절연게이트형 트랜지스터를 비도통상태로 하기 위한 과전류보호회로를 포함하는 것을 특징으로 하는 반도체장치.
  24. 반도체 장치로서, 절연게이트형 트랜지스터; 상기 절연게이트형 트랜지스터에 흐르는 전류가 제1전류값과 동일하거나 또는 높은 때 상기 절연게이트형 트랜지스터를 차단하고, 상기 절연게이트형 트랜지스터의 흐르는 전류가 상기 제1 전류값보다 작은 제2 전류값과 동일하거나 또는 낮을 때 상기 절연게이트형 트랜지스터를 도통상태로 하는 히스테리시스형 차단회로 및; 상기 반도체장치의 온도가 소정의 온도로 변화할 때 상기 절연게이트형 트랜지스터를 차단상태로 계속 유지하는 래치회로를 포함하는 것을 특징으로 하는 반도체장치.
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