KR950007161A - 절연게이트형 반도체장치와 그것을 사용한 구동회로장치 및 전자시스템 - Google Patents

절연게이트형 반도체장치와 그것을 사용한 구동회로장치 및 전자시스템 Download PDF

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가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

보호기능을 칩상에 마련하는 절연게이트형 반도체장치의 신뢰성 향상을 도모한 전력용 절연게이트형 반도체장치에 관한 것으로, 보호회로가 내장된 절연게이트형 반도체장치의 보호기능이 작용하는 조건의 확대, 가열차단의 향상, 오동작방지 및 사용상 편리함을 도모하기 위해, 전력용 절연게이트형 반도체소자, 전력용 절연게이트형 반도체소자를 제어하는 보호회로용 MOSFET, 정전압회로용 다이오드의 순방향 전압을 이용한 정전압회로 및 정전압회로의 전원전압의 상한을 제어하는 전압제한용 다이오드를 마련한다.
이러한 장치를 이용하는 것에 의해, 보호회로가 내장된 절연게이트형 반도체장치의 신뢰성을 향상시키고, 사용상 편리함을 도모할 수 있다.
선택도 : 제1도

Description

절연게이트형 반도체장치와 그것을 사용한 구동회로장치 및 전자시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 회로도,
제2도는 제1도에 도시한 반도체 장치의 평면구조도,
제3도는 제1도에 도시한 반도체 장치에 사용된 온도검출소자부의 평면구조도.

Claims (76)

  1. 제1의 단자, 제2의 단자, 제3의 단자, 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 전류경로와 상기 제1의 단자에 결합된 게이트를 갖는 제1의 절연게이트형 드랜지스터, 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 전류경로와 상기 제1의 단자에 결합된 게이트를 갖는 제2의 절연게이트형 트랜지스터, 상기 제2의 절연게이트형 트랜지스터의 상기 전류경로의 한쪽끝과 상기 제3의 단자 사이에 결합된 부하소자, 상기 제1의 단자에 결합된 애노드와 캐소드를 갖는 제1의 다이오드, 상기 제1의 다이오드의 상기 캐소드와 상기 제3의 단자 사이에 결합된 전류경로를 갖고, 상기 제2의 절연게이트형 트랜지스터의 상기 한쪽끝에 결합된 제어단자를 갖는 스위치 회로 및 상기 제1의 단자와 상기 제3의 단자 사이에 결합되고, 상기 제1의 다이오드가 작용하지 않도록 상기 제1의 단자의 전압값을 제한하는 보호회로를 포함하는 반도체장치.
  2. 제1항에 있어서, 상기 보호회로는 상기 제3의 단자에 결합된 애노드와 상기 제1의 단자에 결합된 캐소드를 갖는 제2의 다이오드를 포함하는 반도체장치.
  3. 제2항에 있어서, 상기 보호회로는 상기 제3의 단자에 결합된 애노드와 상기 제2의 다이오드의 상기 애노드에 결합된 캐소드를 갖는 제3의 다이오드를 포함하는 반도체장치.
  4. 제2항에 있어서, 상기 보호회로는 상기 제1의 단자에 결합된 애노드와 상기 제3의 단자에 결합된 캐소드를 갖는 제3의 다이오드를 또 포함하는 반도체장치.
  5. 제1항에 있어서, 상기 스위치회로는 상기 제1의 다이오드의 상기 캐소드와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖고, 상기 제어단자에 결합된 게이트를 갖는 제1의 MOSFET를 포함하는 반도체장치.
  6. 제5항에 있어서, 상기 제1의 MOSFET는 n 채널형인 반도체장치.
  7. 제1항에 있어서, 상기 부하소자는 상기 제2의 절연게이트형 트랜지스터의 상기 전류경로의 상기 한쪽끝에 결합된 애노드와 상기 제3의 단자에 결합된 캐소드를 갖는 제2의 다이오드를 또 포함하는 반도체장치.
  8. 제7항에 있어서, 상기 부하소자는 상기 제2의 다이오드의 상기 캐소드에 결합된 애노드를 갖고, 상기 제3의 단자에 결합된 캐소드를 갖는 제2의 다이오드를 또 포함하는 반도체장치.
  9. 제1항에 있어서, 상기 제1의 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖는 제1의 파워 MOSFET를 포함하는 반도체장치.
  10. 제9항에 있어서, 상기 제2의 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖는 제2의 파워 MOSFET를 포함하는 반도체장치.
  11. 제10항에 있어서, 상기 제1의 단자는 외부 게이트 단자이고, 상기 제2의 단자는 외부 드레인 단자이며, 상기 제3의 단자는 외부 소오스 단자인 반도체장치.
  12. 제1항에 있어서, 상기 제1의 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 컬렉터-이미터간 경로를 갖는 제1의 졀연게이트형 바이폴라 트랜지스터를 포함하는 반도체장치.
  13. 제12항에 있어서, 상기 제2의 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 컬렉터-이미터간 경로를 갖는 제1의 졀연게이트형 바이폴라 트랜지스터를 포함하는 반도체장치.
  14. 제13항에 있어서, 상기 제1의 단자는 외부 게이트 단자이고, 상기 제2의 단자는 외부 컬렉터 단자이며, 상기 제3의 단자는 외부 이미터 단자인 반도체장치.
  15. 제1의 단자, 제2의 단자, 제3의 단자, 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 전류경로와 상기 제1의 단자와 결합된 게이트를 갖는 제1의 절연게이트형 트랜지스터, 상기 장치의 온도가 소정값 이상으로 될때 온도검출신호를 출력하는 온도검출회로, 상기 제1의 단자에 결합된 애노드와 캐소드를 같는 제1의 다이오드, 상기 제1의 다이오드의 상기 캐소드와 상기 제3의 단자 사이에 결합된 전류경로를 갖고, 상기 온도검출신호를 받도록 결합된 제어단자를 갖는 스위치회로 및 상기 제1의 단자와 상기 제3의 단자 사이에 결합되고, 상기 제1의 다이오드가 작용하지 않도록 상기 제1의 단자의 전압값을 제한하는 보호회로를 포함하는 반도체장치.
  16. 제15항에 있어서, 상기 보호회로는 상기 제3의 단자에 결합된 애노드와 상기 제1의 단자에 결합된 캐소드를 갖는 제2의 다이오드를 포함하는 반도체장치.
  17. 제16항에 있어서, 상기 보호회로는 상기 제3의 단자에 결합된 애노드와 상기 제2의 다이오드의 상기 애노드에 결합된 캐소드를 갖는 제3의 다이오드를 포함하는 반도체장치.
  18. 제16항에 있어서, 상기 보호회로는 상기 제1의 단자에 결합된 애노드와 상기 제3의 단자에 결합된 캐소드를 갖는 제3의 다이오드를 또 포함하는 반도체장치.
  19. 제16항에 있어서, 상기 제1의 단자와 상기 제1의 다이오드의 상기 애노드 사이에 결합된 제1의 저항을 또 포함하는 반도체장치.
  20. 제16항에 있어서, 상기 스위치회로는 상기 제1의 다이오드의 상기 캐소드와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖고, 상기 온도검출신호를 받도록 결합된 게이트를 갖는 제1의 MOSFET를 포함하는 반도체장치.
  21. 제20항에 있어서, 상기 온도검출신호는 상기 제1의 MOSFET의 상기 게이트 사이에 결합된 제1의 부하소자, 상기 제1의 MOSFET의 상기 게이트와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖고, 게이트를 갖는 제2의 MOSFET, 상기 제1의 단자와 상기 제2의 MOSFET의 상기 게이트 사이에 결합된 제2의 부하소자 및 상기 제2의 MOSFET의 상기 게이트에 결합된 애노드를 갖고, 상기 제3의 단자에 결합된 캐소드를 갖는 제2의 다이오드를 포함하는 반도체장치.
  22. 제21항에 있어서, 상기 온도검출회로와 상기 제1의 MOSFET의 게이트 사이에 결합되고 상기 온도검출신호를 저장하는 래치회로를 또 포함하는 반도체장치.
  23. 제22항에 있어서, 상기 래치회로는 한쪽끝이 상기 제3의 단자에 결합되어 있는 드레인-소오스간 경로를 갖고, 상기 제2의 MOSFET의 상기 드레인-소오스간 경로의 한쪽끝에 결합된 게이트를 갖는 제3의 MOSFET, 상기 제3의 MOSFET의 상기 드레인-소오스간 경로의 다른쪽 끝과 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖고, 상기 제1의 MOSFET의 상기 게이트에 결합된 게이트를 갖는 제4의 MOSFET, 상기 제1의 MOSFET의 상기 게이트와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖고, 상기 제3의 MOSFET의 상기 소오스-드레인간 경로의 다른쪽 끝에 결합된 게이트를 갖는 제5의 MOSFET, 상기 제1의 단자와 상기 제3의 MOSFET의 상기 소오스-드레인간 경로의 다른쪽 끝에 결합된 제3의 부하소자 및 상기 제1의 단자와 상기 제1의 MOSFET의 상기 게이트 사이에 결합된 제4의 부하소자를 포함하는 반도체장치.
  24. 제23항에 있어서, 상기 온도검출회로는 상기 제2의 다이오드의 상기 캐소드에 결합된 애노드와 상기 제3의 단자에 결합된 캐소드를 갖는 제3의 다이오드를 또 포함하는 반도체장치.
  25. 제24항에 있어서, 상기 제1~제6의 MOSFET는 n 채널형인 반도체장치.
  26. 제21항에 있어서, 상기 제1의 부하소자는 제1의 저항을 포함하고, 상기 제2의 부하소자는 제2의 저항을 포함하는 반도체장치.
  27. 제26항에 있어서, 상기 온도검출회로는 상기 제1의 단자와 상기 제2의 저항의 한쪽끝 사이에 결합된 제3의 저항, 상기 제3의 단자에 결합된 애노드와 상기 제2의 저항의 상기 한쪽 끝에 결합된 캐소드를 갖는 제3의 다이오드를 또 포함하는 반도체장치.
  28. 제27항에 있어서, 상기 제1 및 제2의 MOSFET는 n 채널형인 반도체장치.
  29. 제15항에 있어서, 상기 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖는 제2의 파워 MOSFET를 포함하는 반도체장치.
  30. 제29항에 있어서, 상기 제1의 단자는 외부 게이트 단자이고, 상기 제2의 단자는 외부 드레인 단자이며, 상기 제3의 단자는 외부 소오스 단자인 반도체장치.
  31. 제15항에 있어서, 상기 제1의 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 컬렉터-이미터간 경로를 갖는 절연게이트형 바이폴라 트랜지스터를 포함하는 반도체장치.
  32. 제31항에 있어서, 상기 제1의 단자는 외부 게이트 단자이고, 상기 제2의 단자는 외부 컬렉터 단자이며, 상기 제3의 단자는 외부 이미터 단자인 반도체장치.
  33. 제15항에 있어서, 상기 제1의 단자와 제1의 다이오드이 상기 애노드 사이에 결합된 저항을 또 포함하는 반도체장치.
  34. 제1의 단자, 제2의 단자, 제3의 단자, 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 전류경로와 상기 제1의 단자와 결합된 게이트를 갖는 절연게이트형 드랜지스터, 상기 제1의 단자에 결합된 애노드와 캐소드를 갖는 제1의 다이오드, 상기 제1의 다이오드의 상기 캐소드와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖고, 게이트를 갖는 MOSFET, 상기 제3의 단자에 결합된 애노드와 상기 제1의 단자에 결합된 캐소드를 갖고, 상기 제1의 다이오드가 작용하지 않도록 상기 제1의 단자의 전압값을 제한하는 제2의 다이오드를 포함하는 반도체장치.
  35. 제34항에 있어서, 상기 제1의 MOSFET는 n 채널형인 반도체장치.
  36. 제34항에 있어서, 상기 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖는 파워 MOSFET를 포함하는 반도체장치.
  37. 제36항에 있어서, 상기 제1의 단자는 외부 게이트 단자이고, 상기 제2의 단자는 외부 드레인 단자이며, 상기 제3의 단자는 외부 소오스 단자인 반도체장치.
  38. 제34항에 있어서, 상기 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 컬렉터-이미터간 경로를 갖는 절연게이트형 바이폴라 트랜지스터를 포함하는 반도체장치.
  39. 제38항에 있어서, 상기 제1의 단자는 외부 게이트 단자이고, 상기 제2의 단자는 외부 컬렉터 단자이며, 상기 제3의 단자는 외부 이미터 단자인 반도체장치.
  40. 제1의 단자, 제2의 단자, 제3의 단자, 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 전류경로와 상기 제1의 단자와 결합된 게이트를 갖는 절연게이트형 트랜지스터, 상기 제1의 단자와 상기 절연게이트형 트랜지스터의 상기 게이트 사이에 에 결합된 제1의 저항, 한쪽끝이 상기 제1의 단자와 결합되어 있는 제2의 저항, 한쪽끝이 상기 제1의 단자와 결합되어 있는 제3의 저항, 상기 제3의 저항의 다른쪽끝에 결합된 애노드와 상기 제3의 단자에 결합된 캐소드를 갖는 다이오드, 상기 절연게이트형 트랜지스터의 상기 게이트와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖고, 상기 제2의 저항의 다른쪽끝에 결합된 게이트를 갖는 제1의 MOSFET 및 상기 제1의 MOSFET의 상기 게이트와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖고, 상기 다이오드의 애노드에 결합된 게이트를 갖는 제2의 MOSFET를 포함하는 반도체장치.
  41. 제40항에 있어서, 상기 제1 및 제2의 MOSFET는 n 채널형인 반도체장치.
  42. 제40항에 있어서, 상기 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 컬렉터-이미터간 경로를 갖는 파워 MOSFET를 포함하는 반도체장치.
  43. 제42항에 있어서, 상기 제1의 단자는 외부 게이트 단자이고, 상기 제2의 단자는 외부 드레인 단자이며, 상기 제3의 단자는 외부 소오스 단자인 반도체장치.
  44. 제40항에 있어서, 상기 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 컬렉터-이미터간 경로를 갖는 절연게이트형 바이폴라 트랜지스터를 포함하는 반도체장치.
  45. 제44항에 있어서, 상기 제1의 단자는 외부 게이트 단자이고, 상기 제2의 단자는 외부 컬렉터 단자이며, 상기 제3의 단자는 외부 이미터 단자인 반도체장치.
  46. 제1의 단자, 제2의 단자, 제3의 단자, 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 전류경로와 상기 제1에 단자와 결합된 게이트를 갖는 절연게이트형 트랜지스터 상기 장치의 온도가 소정값 이상으로 될 때 온도검출신호를 출력하는 온도검출회로, 상기 제1의 단자와 상기 제3의 단자 사이에 결합된 전류경로를 갖고, 상기 온도검출신호를 받도록 결합된 제어단자를 갖는 스위치회로 및 상기 제3의 단자에 결합되고, 상기 절연게이트형 트랜지스터, 상기 온도검출회로 및 상기 스위치회로가 형성되어 있는 반도체기판에 걸쳐 형성된 패드를 포함하고, 상기 패드는 상기 반도체기판의 대략 중앙에 배치되고, 상기 온도검출회로는 상기 패드에 인접해서 배치되는 반도체장치.
  47. 반도체장치와 제1의 다이오드를 포함하는 시스템에 있어서, 상기 장치는 제1의 단자, 제2의 단자, 제3의 단자, 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 전류경로와 상기 제1의 단자와 결합된 게이트를 갖는 절연게이트형 트랜지스터, 상기 제1의 단자에 결합된 애노드와 캐소드를 갖는 제2의 다이오드 및 상기 제2의 다이오드의 상기 캐소드와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖고, 게이트를 갖는 MOSFET를 포함하고, 상기 제1의 다이오드는 상기 장치의 상기 제3의 단자에 결합된 애노드와 상기 제1의 단자에 결합된 캐소드를 갖고, 상기 제2의 다이오드는 상기 장치내의 상기 제2의 다이오드가 작용하지 않도록 상기 장치의 상기 제1의 단자의 전압값을 제한하는 시스템.
  48. 제47항에 있어서, 상기 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 드레인-소오스간 경로를 갖는 파워 MOSFET를 포함하는 시스템.
  49. 제47항에 있어서, 상기 절연게이트형 트랜지스터는 상기 제2의 단자와 상기 제3의 단자 사이에 결합된 컬렉터-이미터간 경로를 갖는 절연게이트형 바이폴라 트랜지스터를 포함하는 시스템.
  50. 제21항에 있어서, 상기 온도검출신호의 전압값이 상기 제2의 MOSFET가 비도통상태로될 때 상기 제2의 MOSFET의 상기 게이트보다 큰 반도체장치.
  51. 제21항에 있어서, 상기 제2의 MOSFET는 상기 장치의 온도가 소정값 이상으로 될 때 비도통상태로 되는 반도체장치.
  52. 제21항에 있어서, 상기 제2의 MOSFET의 채널길이가 상기 제1의 MOSFET보다 긴 반도체장치.
  53. 제21항에 있어서, 상기 제1의 MOSFET의 스레쉬홀드 전압이 상기 제2의 MOSFET보다 큰 반도체장치.
  54. 제21항에 있어서, 상기 제2의 MOSFET의 상기 드레인-소오스간 경로의 한쪽끝에 결합된 애노드와 상기 제1의 MOSFET의 상기 게이트에 결합된 캐소드를 갖는 제3의 다이오드를 또 포함하는 반도체장치.
  55. 절연게이트형 트랜지스터, 장치의 온도가 제1의 온도 이상일 때 상기 절연게이트형 트랜지스터를 차단하고, 상기 장치의 온도가 제2의 온도 이하일 때 상기 절연게이트형 트랜지스터를 도통상태로 하는 히스테리시스형 차단회로 및 상기 장치의 온도가 제1의 온도보다 높은 제3의 온도 이상의 온도로 변화할 때, 상기 절연게이트형 트랜지스터를 차단상태로 계속 유지시키는 래치회로를 포함하는 반도체장치.
  56. 절연게이트형 트랜지스터, 장치의 온도가 제1의 온도 이상일 때 상기 절연게이트형 트랜지스터를 차단하고, 상기 장치의 온도가 제2의 온도 이하일 때 상기 절연게이트형 트랜지스터를 도통상태로 하는 히스테리시스형 차단회로, 상기 절연게이트형 트랜지스터의 전류를 검출하는 전류검출회로 및 상기 절연게이트형 트랜지스터가 소정값 이상일 때 상기 절연게이트형 트랜지스터를 비도통상태로 하는 과전류보호회로를 포함하는 반도체장치.
  57. 제26항에 있어서, 상기 제1의 저항의 한쪽끝과 상기 제2의 MOSFET의 상기 드레인-소오스간 경로의 한쪽끝 사이에 결합된 제3의 저항과 상기 제1의 저항의 상기 한쪽끝과 상기 제3의 단자 사이에 결합된 커패시터를 포함하는 반도체장치.
  58. 제57항에 있어서, 상기 커패시터는 MOS 커패시터이고, 상기 MOS 커패시터가 형성되어 있는 반도체기판내에 마련된 제1의 웰영역은 상기 제1의 MOSFET가 형성되어 있는 상기 반도체기판내에 마련된 제2의 웰영역과 동일 도전형이고, 상기 제1의 웰영역의 표면농도는 상기 제2의 웰영역보다 높은 반도체장치.
  59. 제20항에 있어서, 상기 제1의 MOSFET를 형성하는 웰영역의 불순물농도 프로파일의 최대 불순물농도가 상기 웰영역의 표면 농도의 5배 이상인 반도체장치.
  60. 제20항에 있어서, 상기 제1의 MOSFET는 상기 반도체장치를 사용해서 형성된 제1의 웰영역내에 형성되고, 상기 절연게이트형 트랜지스터는 상기 반도체장치에 형성된 제2의 웰영역을 사용해서 형성되고, 상기 제1의 웰영역의 불순물 확산층의 깊이는 상기 제2의 웰영역의 불순물 확산층 보다 깊은 반도체장치.
  61. 제20항에 있어서, 상기 온도검출회로는 상기 제1의 영역과 상기 제2의 영역 사이의 규정된 영역내에 형성되고, 상기 보호회로, 상기 스위치회로 및 상기 제1의 다이오드는 상기 제1의 영역에 형성되고, 상기 제3의 단자에 전기적으로 결합된 패드는 상기 제2의 영역에 형성되는 반도체장치.
  62. 제61항에 있어서, 상기 온도검출회로는 상기 패드영역에 인접해서 형성되는 반도체장치.
  63. 제20항에 있어서, 상기 온도검출회로는 상기 제3의 단자에 전기적으로 결합된 패드가 형성되어 있는 패드 영역에서 300㎛ 이내에 배치되도록 형성되는 반도체장치.
  64. 제20항에 있어서, 상기 제3의 단자에 전기적으로 결합된 패드가 형성되는 패드영역은 상기 장치가 형성되어 있는 칩둘레에서 300㎛ 이상 떨어져서 배치되도록 형성되는 반도체장치.
  65. 제20항에 있어서, 상기 온도검출회로는 상기 제3의 단자에 전기적으로 결합된 패드가 형성되어 있는 패드 영역에서 300㎛ 이내에 배치되도록 형성되고, 상기 패드영역은 상기 장치가 형성되어 있는 칩둘레에서 300㎛ 이상 떨어져서 배치되도록 형성되는 반도체장치.
  66. 제20항에 있어서, 상기 온도검출회로는 서로 떨어져서 배치된 2이상의 위치에 배치되는 반도체장치.
  67. 제20항에 있어서, 상기 온도검출회로를 형성하는 소자상에 형성된 적어도 하나의 금속전극층을 또 포함하는 반도체장치.
  68. 제67항에 있어서, 상기 제3의 단자에 전기적으로 결합된 패드가 형성되는 패드영역을 형성하는 층이 상기 금속전극층상에 형성되는 반도체장치.
  69. 제20항에 있어서, 상기 온도검출회로는 다결정 실리콘 다이오드를 포함하는 반도체장치.
  70. 제20항에 있어서, 상기 제2의 다이오드는 고농도 n형 다결정 실리콘 영역과 고농도 p형 다결정 실리콘 영역을 링형상으로 서로 접속하는 것에 의해 각각 형성된 다결정 실리콘 다이오드를 포함하는 반도체장치.
  71. 제70항에 있어서, 상기 다결정 실리콘 다이오드의 각각의 코너는 둔각 또는 원호중의 하나인 반도체장치.
  72. 제20항에 있어서, 상기 제1, 제2및 제3의 다이오드는 게이트 산화막상에 형성된 다결정 실리콘층의 양측에서 떨어져 있는 내부영역내에 고농도 n형 불순물 도프영역과 고농도 p형 불순물 도프영역을 링형상으로 서로 접속하는 것에 의해 각각 형성된 다결정 실리콘 다이오드를 포함하는 반도체장치.
  73. 제20항에 있어서, 상기 장치는 이미터 폴로워 회로소자를 형성하는 반도체장치.
  74. 절연게이트형 트랜지스터, 상기 절연게이트형 트랜지스터의 전류가 제1의 값 이상일 때 상기 절연게이트형 트랜지스터를 차단하고, 상기 절연게이트형 트랜지스터가 상기 제1의 값보다 작은 제2의 값 이하일 때 상기 절연게이트형 트랜지스터를 도통상태로 하는 히스테리시스형 차단회로 및 장치의 온도가 소정온도로 변화할 때 상기 절연게이트형 트랜지스터를 차단상태로 계속 유지시키는 래치회로를 포함하는 반도체장치.
  75. 절연게이트형 트랜지스터, 장치의 온도가 제1의 온도 이상이고 또한 상기 절연게이트형 트랜지스터의 전류가 소정값 이상일 때 상기 절연게이트형 트랜지스터를 차단하고, 상기 장치의 온도가 제2의 온도 이하이고 또한 상기 절연게이트형 트랜지스터의 전류가 상기 소정값 이하일 때 상기 절연게이트형 트랜지스터를 도통상태로 하는 히스테리시스형 차단 회로를 포함하는 반도체장치.
  76. 제75항에 있어서, 상기 절연게이트형 트랜지스터의 전류가 상기 소정값 이하일 때 상기 절연게이트형 트랜지스터를 조정하는 전류보호회를 또 포함하는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR100427923B1 (ko) * 1999-09-20 2004-05-06 미쓰비시덴키 가부시키가이샤 전력 반도체 소자의 과전류 제한 회로

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