JP3169723B2 - 保護回路を具備する半導体装置および電子システム - Google Patents

保護回路を具備する半導体装置および電子システム

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は保護回路を具備する半導
体装置とそれを用いた電子システムに関し、特に保護回
路をチップ上に具備する絶縁ゲート型電界効果トランジ
スタに関する。
【０００２】
【従来の技術】大電力を扱う絶縁ゲート型電界効果トラ
ンジスタは一般にパワーＭＯＳＦＥＴと呼ばれ、チップ
上にパワーＭＯＳＦＥＴの破壊を防止するための保護回
路を具備している。１９９１年１２月５日発行のエレク
トロニックデザイン(ELECTRONIC DESIGN)のテクノロジ
ーニュースレター(TECHNOLOGY NEWSLETTER)に、短絡、
過熱および過電圧の保護機能が集積化されたオランダの
フィリップスセミコンダクターズ社(Philips Semicondu
ctors)の３ピンのパワーＭＯＳＦＥＴが紹介されてお
り、接合温度が約１８０゜Ｃの安全値を越えると保護回
路がデバイスをオフ状態とし、制御入力が低レベルに駆
動されるまではデバイスをオフ状態に保つラッチが過熱
および短絡保護回路に含まれていると報告されている。
同様にフィリップスセミコンダクターズ社(Philips Sem
iconductors)から頒布された「TOPFET- a new concept i
n protected MOSFET」と言うタイトルのテクニカル パ
ブリケーション プロダクトインフォメーション ＳＣ
０１２、ＰＰ．１−４(TECHNICAL PUBLICATION PRODUCT
INFORMATION SC012, PP.1-4)には同様に、短絡、過熱
および過電圧の保護機能が集積化された3ピンのＭＯＳ
ＦＥＴの簡単な内部ブロックダイヤグラムが紹介される
とともに、過負荷保護機能（過熱もしくは負荷短絡）が
作動すると出力のパワーＭＯＳＦＥＴのゲートを低電圧
にラッチし出力をオフ状態に保ち、入力電圧が３．５Ｖ
〜４．５Ｖのラッチリセットスレッシュホールド以上で
あるかぎり、保護がラッチ状態に留まることが報告され
ている。
【０００３】
【発明が解決しようとする課題】上記従来技術において
は、パワーＭＯＳＦＥＴの制御入力が高レベルであるか
ぎり保護動作が維持されるが、制御入力がラッチリセッ
トスレッシュホールド以下の低レベルとなると保護動作
が解除されることとなる。しかし、本発明者等の検討に
より、このＭＯＳＦＥＴが、例えばパルス信号で駆動さ
れる場合に、このパルス信号の低レベルが上記ラッチリ
セットスレッシュホールド以下となり、不所望にも保護
動作が解除されることが明らかとされた。パワーＭＯＳ
ＦＥＴの短絡、過熱および過電圧の保護動作が作動する
と言うことは、パワーＭＯＳＦＥＴの動作環境が安全な
状態から危険な状態に逸脱していることを意味してい
る。動作環境改善による安全な状態への復帰前に、低レ
ベルのパルス駆動によって保護動作が解除されると、高
レベルのパルス駆動によってパワーＭＯＳＦＥＴは当
然、動作を再開する。この動作再開によりパワーＭＯＳ
ＦＥＴが過熱、過電圧、過負荷もしくは過電流の状態と
なると、保護回路は再びラッチされ、保護動作が開始さ
れる。このように、動作環境が危険な状態に有るパワー
ＭＯＳＦＥＴがパルス信号で駆動される場合には、パル
ス信号の高レベルと低レベルとのデューティ比に従っ
て、パワーＭＯＳＦＥＴは保護状態と非保護状態とを繰
り返すこととなる。従って、このパルス駆動の際の繰返
し動作によって長時間の電気的ストレスを受け、パワー
ＭＯＳＦＥＴは即座に破壊しないものの、その電気的特
性が大きく変動し、当初の目標仕様を満足しなくなる可
能性がある。また、出力の低下の原因になったり、負荷
の異常検出が遅れる原因となる可能性がある。これは、
パワーＭＯＳＦＥＴが組み込まれた電子回路の電気的特
性の信頼性やこれを用いる電子システムの安全性に著し
い悪影響を与えることとなる。
【０００４】本発明は上記の如き検討結果を基にしてな
されたものであり、その目的とするところは通常の入力
信号では、パワーＭＯＳＦＥＴのための保護動作が解除
されることが無い半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の一実施形態による半導体装置は、パワーＭ
ＯＳＦＥＴ（Ｍ0）と、パワーＭＯＳＦＥＴの動作状態
に関係した電気信号を検出する動作状態検出回路
（Ｍ1）と、動作状態検出回路（Ｍ1）の検出出力によっ
て所定の状態にラッチされるラッチ回路（Ｍ2、Ｍ3、Ｍ
4）と、所定の状態にラッチされたラッチ回路の出力に
よって、パワーＭＯＳＦＥＴ（Ｍ0）のゲート・ソース
間を導通状態とする制御素子（Ｍ5）と、パワーＭＯＳ
ＦＥＴ（Ｍ0）のゲートに駆動信号を供給する外部ゲー
ト端子とを具備してなり、外部ゲート端子に供給される
駆動電圧は動作状態検出回路（Ｍ1）とラッチ回路
（Ｍ2、Ｍ3、Ｍ4）との電源電圧としても利用され、駆
動信号の信号レベルは所定の範囲に設定され、駆動信号
の所定の範囲に設定された信号レベルと異なるレベルに
設定された解除信号を外部ゲート端子に印加することに
より、パワーＭＯＳＦＥＴ（Ｍ0）のゲート・ソース間
が非導通状態となる如く制御素子（Ｍ5）を制御するこ
とを特徴とすることを特徴とするものである。
【０００６】
【作用】保護動作の解除は、外部ゲート端子に供給され
る通常の駆動信号の範囲と異なる解除信号が供給され、
制御素子（Ｍ5）を非導通状態とすることにより可能と
成るので、当初の目的を達成することができる。本発明
のその他の目的と特徴は、以下の実施例から明らかとな
ろう。
【０００７】
【実施例】以下、本発明の実施例を図面を参照して、よ
り詳細に説明する。
【０００８】実施例１ 図１は本発明の第１の実施例によるパワーＭＯＳＦＥＴ
の内部回路図を示したものであり、出力パワーデバイス
としてのパワーＭＯＳＦＥＴＭｏと保護回路とをワンチ
ップ上に具備している。出力パワーデバイスの破壊防止
のための保護回路は、基本的には、出力パワーデバイス
の動作状態を検出する動作状態検出回路とこの動作状態
検出回路の出力に従って出力パワーデバイスを非破壊の
安全な状態へ制御する制御回路とから構成される。図１
の本実施例では、動作状態検出回路はチップの異常な過
熱を検出する温度検出回路であり、この温度検出回路の
出力に従って出力パワーデバイスの破壊を保護する制御
回路はゲート遮断回路である。従って、出力パワーデバ
イスとしてのパワーＭＯＳＦＥＴＭ0の負荷短絡等の理
由によって、パワーＭＯＳＦＥＴＭ0のドレイン電流が
異常上昇するとチップの温度も異常に上昇しようとす
る。このチップの温度上昇は温度検出回路により検出さ
れ、この温度検出回路の出力に従ってゲート遮断回路の
制御素子であるＭＯＳＦＥＴＭ5がオンとなり、パワー
ＭＯＳＦＥＴＭ0はオフとなる。従って、ドレイン電流
が流れなくなり、チップ温度が低下して、チップ破壊が
防止される。尚、動作状態検出回路としてパワーＭＯＳ
ＦＥＴＭ0のドレイン・ソース経路の電流量を検出する
電流検出回路や、パワーＭＯＳＦＥＴＭ0のドレイン・
ソース電圧を検出する電圧検出回路を使用することもで
き、この電流検出回路や電圧検出回路の出力によりゲー
ト遮断回路を制御することも可能である。図１の実施例
では、動作状態検出回路である温度検出回路の出力はラ
ッチ回路に供給され、このラッチ回路の出力により制御
回路であるゲート遮断回路が制御される。従って、チッ
プ温度の異常上昇に際して、温度検出回路が温度異常上
昇を検出し、ラッチ回路がラッチされ、遮断回路の保護
動作が開始された後には、ラッチ回路がリセットされる
までは遮断回路の保護動作が継続される。図１の実施例
では、ラッチ回路は外部ゲートを０ボルトとしてもリセ
ットされない。すなわち、ほぼ０ボルトもしくは若干の
負の電圧からそれ以上で有る程度の正の電圧が通常のパ
ルス入力電圧であり、パワーＭＯＳＦＥＴＭ0をパルス
駆動するため、外部ゲートから供給される。しかし、こ
の通常の入力電圧の範囲では、ラッチ回路がリセットさ
れることはない。ラッチ回路をリセットするために、こ
の通常の入力電圧の範囲外のリセット電圧が外部ゲート
から供給され、遮断回路の保護動作が解除されることが
できる。尚、温度検出回路とラッチ回路とは外部ゲート
から供給される入力電圧を電源電圧として動作するの
で、これらの回路のための特別の電源は不必要とされて
いる。また、温度検出回路の温度検出素子としてのＭＯ
ＳＦＥＴＭ1のゲートの基準電圧は定電圧回路から供給
されており、高精度の温度検出を可能としている。定電
圧回路は、定電圧素子としてのダイオード列Ｄ01、
Ｄ02、Ｄ03、Ｄ04と、この定電圧素子のインピーダンス
より大きなインピーダンス素子である抵抗Ｒ0とから構
成されている。尚、定電圧回路としては、ツェナーダイ
オードを使用したり、ダイオード接続されたＭＯＳＦＥ
Ｔ列を使用したり、バンドギャップリファレンスジェネ
レータ等を使用した負帰還定電圧回路を使用できる。温
度検出回路では、抵抗Ｒ1の一端には定電圧回路から発
生された安定な基準電圧が供給され、抵抗Ｒ1の他端は
温度依存素子であるダイオード列Ｄ11、Ｄ12、Ｄ13、Ｄ
14が接続されている。このダイオード列Ｄ11、Ｄ12、Ｄ
13、Ｄ14は抵抗Ｒ1より大きな負の温度依存性を有する
ため、温度検出素子としてのＭＯＳＦＥＴＭ1のゲート
の分圧電圧は温度上昇とともに低下する。チップ温度が
約１７０゜Ｃ以上に上昇すると、ダイオード列Ｄ11、Ｄ
12、Ｄ13、Ｄ14の電圧はＭＯＳＦＥＴＭ1のしきい値電
圧以下に低下するので、ＭＯＳＦＥＴＭ1はオフとな
る。従って、外部ゲートに正の入力電圧が供給されてい
る場合には、ＭＯＳＦＥＴＭ1のドレイン電圧はハイレ
ベルになる。またラッチ回路は、セット入力素子として
のＭＯＳＦＥＴＭ2と、ゲートとドレインとがクロスカ
ップル接続された一対のＭＯＳＦＥＴＭ3、Ｍ4と、負荷
素子である抵抗Ｒ3、Ｒ4とから基本的に構成されてい
る。負荷抵抗Ｒ4は負荷抵抗Ｒ3より高抵抗であるので、
このラッチ回路は非対称フリップフロップである。従っ
て、チップ温度が低く、セット入力素子としてのＭＯＳ
ＦＥＴＭ2がオフである場合は、ラッチ回路の非対称性
によりＭＯＳＦＥＴＭ3はオフ、ＭＯＳＦＥＴＭ4はオン
であり、ラッチ回路の出力であるＭＯＳＦＥＴＭ4のド
レインはローレベルである。ゲート遮断回路は、制御素
子であるＭＯＳＦＥＴＭ5と、インピーダンス素子であ
る抵抗Ｒｇとにより基本的に構成されている。従ってチ
ップ温度が低い場合には、Ｍ1がオン、Ｍ2がオフ、Ｍ3
がオフ、Ｍ4がオン、Ｍ5がオフの状態が維持されるの
で、出力パワーデバイスとしてのパワーＭＯＳＦＥＴＭ
0は外部ゲートに印加されたパルス入力信号により駆動
されて、外部ドレインと外部ソースとに流れる電流量が
変化する。チップ温度が約１７０゜Ｃ以上に上昇する
と、Ｍ1がオフ、Ｍ2がオンとなり、ラッチ回路のフリッ
プフロップでは、Ｍ3がオン、Ｍ4がオフの状態にセット
されるので、ゲート遮断回路ではＭ5がオンの状態にな
る。出力パワーデバイスとしてのパワーＭＯＳＦＥＴＭ
0は遮断状態に制御され、チップ温度は低下する。
【０００９】ラッチ回路とゲート遮断回路によるパワー
ＭＯＳＦＥＴＭ0の保護動作が開始された後は、例え外
部ゲートの電圧が０ボルト（すなわち、外部ゲートの電
圧＝外部ソースの電圧）もしくは若干の負の電圧とされ
たとしても、下記の理由により、逆流防止素子Ｄ25の働
きで、ラッチ回路はリセットされることはなく、ラッチ
回路とゲート遮断回路による保護動作が継続される。ま
ず、ＮチャネルＭＯＳＦＥＴＭ1〜Ｍ5のバックゲートで
あるＰ型ベース領域とＮ型ドレイン領域との間には寄生
ＰＮダイオードが存在し、これらのＮチャネルＭＯＳＦ
ＥＴＭ1〜Ｍ5のバックゲートとソースとは共通接続され
ている。従って、外部ゲートの電圧が若干の負の電圧と
されても、逆流防止素子Ｄ23、Ｄ24、Ｄ25、Ｄ26によっ
てＭＯＳＦＥＴＭ1〜Ｍ5の寄生ＰＮダイオードを介して
外部ソースから外部ゲートへ電流が流れることが防止さ
れる。これにより、無駄な消費電流を低減することがで
きる。尚、この消費電流がそれ程問題でなければ、逆流
防止素子Ｄ23、Ｄ24、Ｄ26を省略することもできる。ま
た、ラッチ回路とゲート遮断回路によるパワーＭＯＳＦ
ＥＴＭ0の保護動作が開始された後は、ＮチャネルＭＯ
ＳＦＥＴＭ5のゲート入力容量はハイレベルに充電され
ている。外部ゲートの電圧が０ボルトもしくは若干の負
の電圧とされた場合に、ラッチ回路の負荷抵抗Ｒ4に接
続された逆流防止素子Ｄ25は、ＮチャネルＭＯＳＦＥＴ
Ｍ5のゲート入力容量が放電されることを防止する。か
くして、ラッチ回路はリセットされることはなく、ラッ
チ回路とゲート遮断回路による保護動作が継続される。
一方、外部ゲートの電圧が相当大きなの負の電圧とされ
ると、負荷抵抗Ｒ4に接続された逆流防止素子Ｄ25が降
伏を生じ、ＮチャネルＭＯＳＦＥＴＭ5のゲート入力容
量が放電され、その結果、ラッチ回路はリセットされ、
ラッチ回路とゲート遮断回路による保護動作が解除され
る。逆流防止素子Ｄ25の逆方向降伏電圧は他の逆流防止
素子Ｄ23、Ｄ24、Ｄ26より低い値であることが望ましい
が、全ての他の逆流防止素子Ｄ23、Ｄ24、Ｄ25、Ｄ26の
逆方向降伏電圧が互いに等しくても良い。
【００１０】実施例２ 図２は本発明の第２の実施例によるパワーＭＯＳＦＥＴ
の内部回路図を示したものであり、図１の第１の実施例
と同等の素子には同一符号を符しており、相違点につき
下記に詳細に説明する。ラッチ回路の逆流防止素子Ｄ25
と負荷抵抗Ｒ4との直列接続と並列にダイオード列
Ｄ27、Ｄ28が接続されている。従って、負荷抵抗Ｒ4に
接続されたダイオード列Ｄ27、Ｄ28が順方向の導通を開
始する如き負の電圧が外部ゲートに印加されると、ラッ
チ回路のＮチャネルＭＯＳＦＥＴＭ5のゲート入力容量
が放電されて、ラッチ回路はリセットされ、ラッチ回路
とゲート遮断回路による保護動作が解除される。またこ
の実施例においては、ＭＯＳＦＥＴＭ5のドレインはス
ティタス端子としてチップ外部に導出されている。外部
ゲートに正の入力電圧が印加された後、保護動作が開始
された後には、ＮチャネルＭＯＳＦＥＴＭ5のゲート入
力容量はハイレベルに充電され、ＮチャネルＭＯＳＦＥ
ＴＭ5はオンとなっている。従って、外部ゲート端子が
ハイレベルの時にスティタス端子がローレベルであるこ
とは、ラッチ回路とゲート遮断回路とによる保護動作が
継続中であることを意味している。マイクロプロセッサ
等のコントローラによりこのスティタス端子を監視し
て、このスティタス端子のローレベルに応答して、マイ
クロプロセッサは警告情報を出力するプログラムを起動
し、必要に応じて外部ゲートへの入力信号の供給を中止
する。その他の動作は、第１の実施例と同様である。
【００１１】実施例３ 図３は本発明の第３の実施例によるパワーＭＯＳＦＥＴ
の内部回路図を示したものであり、第１の実施例との相
違点につき下記に詳細に説明する。まず図３の実施例に
おいては、高電圧検出とこの検出結果による制御との機
能を有するリセット回路が付加されており、通常の入力
電圧の範囲より相当高い正の電圧が外部ゲートに印加さ
れると、リセット回路の定電圧素子であるダイオードＤ
29が導通を開始するので、抵抗Ｒ5に電圧が発生して、
電圧検出素子としてのＭＯＳＦＥＴＭ7がオンとなる。
従って、このＭＯＳＦＥＴＭ7により、ＮチャネルＭＯ
ＳＦＥＴＭ5のゲート入力容量が放電されて、ラッチ回
路はリセットされ、ラッチ回路とゲート遮断回路による
保護動作が解除される。尚、０ボルトもしくは若干の負
の電圧が外部ゲートに供給されても、逆流防止素子Ｄ25
によりＭＯＳＦＥＴＭ5のゲート入力容量の放電が防止
されるので、保護動作が解除されることはない。その他
の動作は、第１の実施例と同様である。
【００１２】実施例４ 図４は本発明の第４の実施例によるパワーＭＯＳＦＥＴ
の内部回路図を示したものである。第３の実施例と同様
に、図４の実施例においては、リセット回路が付加され
ている。しかし、このリセット回路のリセット入力は外
部ゲートと別の端子とされており、このリセット入力に
正の電圧を印加することにより、電圧検出素子としての
ＭＯＳＦＥＴＭ7がオンとなり、ＮチャネルＭＯＳＦＥ
ＴＭ5のゲート入力容量が放電される。かくして、ラッ
チ回路とゲート遮断回路による保護動作が解除される。
この図４の実施例においては、図２の実施例と同様に、
ラッチ回路のＭＯＳＦＥＴＭ5のドレインにはスティタ
ス端子が接続されている。その他の動作は、先の実施例
と同様である。
【００１３】実施例５ 図５は本発明の第５の実施例によるパワーＭＯＳＦＥＴ
の内部回路図を示したものである。第４の実施例と同様
に、図５の実施例においては、リセット入力が付加され
ている。しかし、このリセット入力はリセットダイオー
ドＤ30を介してＭＯＳＦＥＴＭ5のゲートに接続されて
いる。従って、このダイオードＤ30が逆方向降伏する如
き負の電圧をリセット入力に供給することにより、ＭＯ
ＳＦＥＴＭ5のゲート入力容量が放電される。かくし
て、ラッチ回路とゲート遮断回路による保護動作が解除
される。その他の動作は、先の実施例と同様である。
【００１４】実施例６ 図６は、図２もしくは図４の実施例によるスティタス端
子付きのパワーＭＯＳＦＥＴのチップ１をコントローラ
２により駆動する実施例を示したものである。コントロ
ーラ２は中央処理装置（ＣＰＵ）２１と、ＣＰＵ２１に
接続されたアドレスバス（ＡＢ）とデータバス（ＤＢ）
と、ＣＰＵ２１のデータを格納するランダムアクセスメ
モリ（ＲＡＭ）２２と、ＣＰＵ２１のための命令を格納
するリードオンリーメモリ（ＲＯＭ）２３と、周辺ユニ
ット２４、２５、２６、２７とから構成されたワンチッ
プマイクロコンピュータである。パワーＭＯＳＦＥＴ１
の外部ドレインは、例えばモータのアクチュエータコイ
ルの如き誘導性負荷３を駆動する。ＣＰＵ２１はＲＯＭ
２３に格納された命令に従ってパワーＭＯＳＦＥＴ１を
駆動するためのデータを計算して、駆動データは周辺ユ
ニット２４に転送される。周辺ユニット２４は、パワー
ＭＯＳＦＥＴ１の駆動に必要な駆動信号をパワーＭＯＳ
ＦＥＴ１の外部ゲートに供給する。この駆動信号は、例
えばＰＷＭ（パルス幅変調）信号である。パワーＭＯＳ
ＦＥＴ１のスティタス端子の信号は、周辺ユニット２５
に供給される。従って、周辺ユニット２５はこのスティ
タス端子を監視して、外部ゲート端子がハイレベルの時
に、このスティタス端子がローレベルであると、ＣＰＵ
２１に保護動作が開始されたことを報告する。図１、図
３もしくは図５の実施例にように、スティタス端子を持
たないパワーＭＯＳＦＥＴのチップ１が使用される場合
は、過熱遮断動作が働いた場合にパワーＭＯＳＦＥＴ１
の外部ゲートの電流が約１桁増加する特性を利用し、外
部ゲート端子に流れる電流を周辺ユニット２４で監視す
ることにより保護動作が開始したことを検出できる。ま
たは、熱電対によりチップ温度を電気信号に変換し、周
辺ユニット２５がこのアナログ電気信号をデジタル信号
にＡ／Ｄ変換し、ＣＰＵ２１はＲＯＭ２３に格納された
命令に従って周辺ユニット２５でＡ／Ｄ変換後のチップ
温度の異常上昇後の急激な低下を検出することにより、
保護動作が開始されたことを検出することもできる。ま
た、同様にパワーＭＯＳＦＥＴ１の外部ゲートの端子電
圧がハイレベルでもパワーＭＯＳＦＥＴ１のドレイン電
圧がハイレベルで、さらに、ドレイン電流が流れない状
態にあるかどうかを周辺ユニット２５で監視することに
より、保護動作が開始されたことを検出することもでき
る。過熱保護動作が開始されるとＮチャネルＭＯＳＦＥ
ＴＭ5はオン状態になるが、このとき外部ゲートにＰＷ
Ｍ信号が印加され続けても過熱遮断状態が誤ってリセッ
トされることはない。図１または図２のチップ１を用い
た場合は、コントローラ２は外部ゲートの駆動出力信号
のレベルを通常の信号レベルとほぼ等しいレベルに維持
し、制御ＭＯＳＦＥＴＭ5がオフするような相当負の電
圧にレベルとされることはない。図３のチップ１を用い
た場合は、コントローラ２は外部ゲートの駆動出力信号
のレベルを通常の信号レベルとほぼ等しいレベルに維持
して、制御ＭＯＳＦＥＴＭ5がオフするような相当正の
電圧にレベルとされることはない。図４のチップ１を用
いた場合は、コントローラ２は外部ゲートの駆動出力信
号のレベルを通常の信号レベルとほぼ等しいレベルに維
持し、リセット入力を低レベルに維持して、ダイオード
Ｄ25が逆方向降伏したり、リセットＭＯＳＦＥＴＭ7が
オンしたりして、制御ＭＯＳＦＥＴＭ5がオフすること
はない。同様に図５のチップ１を用いた場合は、コント
ローラ２は外部ゲートの駆動出力信号のレベルを通常の
信号レベルとほぼ等しいレベルに維持し、リセット入力
を約０ボルトレベルに維持して、ダイオードＤ30が逆方
向降伏して、制御ＭＯＳＦＥＴＭ5がオフすることはな
い。保護動作の開始に応答して、ＣＰＵ２１はＲＯＭ２
３に格納された警報情報出力プログラムを起動し、周辺
ユニット２６はブザーもしくは発光ダイオードである警
報装置４を駆動する。また必要に応じて、ＣＰＵ２１は
ＲＯＭ２３に格納された駆動中断プログラムを起動し、
周辺ユニット２４は外部ゲートへの入力信号の供給を中
止する。これは、外部ゲートの無駄な駆動を中止し、保
護動作の間にオンとなっている制御ＭＯＳＦＥＴＭ5に
無駄な電流が流れるのを防止する。
【００１５】なお、この駆動中断プログラムは、保護動
作が開始の後に、本質的な異常状態が発生してない場合
（単なる雑音により誤って保護動作が働いた場合）であ
るかどうかの確認のため、規定の期間に規定の回数だけ
はチップ１の再起動を自動的に行い、この規定回数の再
起動の後も保護回路が作動する場合にはパワーＭＯＳＦ
ＥＴ１がオンするデューティを徐々に下げて、負荷が突
然動作を静止することを防止するように制御することも
可能である。このようにチップ１の内部の保護回路の保
護動作が開始され、継続されている間にユーザーは出力
されている警報情報に気がつく。ユーザーはチップ１の
負荷３や電源電圧ＶDDやその他の状態をチックし、不具
合な状態を改善して、チップ１の動作環境を安全な状態
に回復することができる。その後、ユーザーはチップ１
の動作を再開するため、入力装置５から再開コマンドを
入力すると、周辺ユニット２７からＣＰＵ２１へ動作再
開の割込みがかかる。すると、ＣＰＵ２１はＲＯＭ２３
に格納された動作再開プログラムを起動し、周辺ユニッ
ト２４はチップ１に解除信号等を供給する。この解除信
号の供給の方法は、下記の通りである。まず図１または
図２のチップ１を用いた場合は、周辺ユニット２４は外
部ゲートの駆動出力信号のレベルを相当負の電圧である
解除信号の電圧にし、制御ＭＯＳＦＥＴＭ5をオフとし
て、保護動作を解除した後、外部ゲートの駆動出力信号
のレベルを通常の信号レベルに復帰する。図３のチップ
１を用いた場合は、周辺ユニット２４は外部ゲートの駆
動出力信号のレベルを正の高電圧である解除信号の電圧
にし、制御ＭＯＳＦＥＴＭ5をオフとして、保護動作を
解除した後、外部ゲートの駆動出力信号のレベルを通常
の信号レベルに復帰する。図４のチップ１を用いた場合
は、周辺ユニット２４はリセット端子に正電圧である解
除信号の電圧にし、制御ＭＯＳＦＥＴＭ5をオフとし
て、保護動作を解除した後、外部ゲートの駆動出力信号
のレベルを通常の信号レベルに復帰する。同様に、図５
のチップ１を用いた場合は、周辺ユニット２４はリセッ
ト端子に負電圧である解除信号の電圧にし、制御ＭＯＳ
ＦＥＴＭ5をオフとして、保護動作を解除した後、外部
ゲートの駆動出力信号のレベルを通常の信号レベルに復
帰する。
【００１６】以上本発明の各実施例を詳細に説明した
が、本発明は上記実施例に限定されるものではなく、そ
の技術思想の範囲内で種々の変形が可能であることは言
うまでもない。例えば、図１、図３および図５の実施例
においても、スティタス端子を付加しても良い。また図
１乃至図５の実施例において、外部ゲートからの雑音に
よるラッチ回路の誤動作を防止するため、定電圧回路も
しくは温度検出回路の適切な回路ノードに雑音バイパス
用キャパシタを接続することが望ましい。なお、この雑
音バイパス用キャパシタは、多結晶シリコンゲートとゲ
ート酸化膜とパワーＭＯＳＦＥＴ用に形成されたＰ型ウ
エル不純物層とで構成されるＭＩＳ型キャパシタを用い
ることによりプロセス工程の増加なしで形成できる。こ
の雑音バイパス用のＭＩＳ型キャパシタのＰ型ウエル不
純物層として、保護回路のＭＯＳＦＥＴ用に形成された
Ｐ型ウエル不純物層より表面濃度を高く設定したパワー
ＭＯＳＦＥＴ用に形成されたＰ型ウエル不純物層を用い
た場合には、キャパシタに電圧が印加された場合のＰウ
エル領域でのチャネル反転防止ができ、また、キャパシ
タの寄生抵抗増加を抑制できるという効果がある。また
図１乃至図５の実施例のチップ上に他の信号処理用のＭ
ＯＳデジタル論理回路もしくは増幅用アナログ回路を集
積化することも可能である。また、図６の実施例におい
て、負荷３をパワーＭＯＳＦＥＴ１の外部ソースに接続
し、外部ドレインを直接電源電圧ＶDDに接続したソース
フォロワー駆動回路を構成することも可能である。な
お、本発明の実施例はＮチャネルパワーＭＯＳＦＥＴに
関して説明を行ったが、勿論、ＰチャネルＭＯＳＦＥＴ
に関しても保護回路にＰチャネルＭＯＳＦＥＴを用いる
ことにより、本発明と同様の機能を有する半導体装置を
構成できる。
【００１７】
【発明の効果】本発明によれば、通常の入力信号では保
護動作が解除されることのない半導体装置を提供するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるパワーＭＯＳＦＥ
Ｔの内部回路図を示したものである。
【図２】本発明の第２の実施例によるパワーＭＯＳＦＥ
Ｔの内部回路図を示したものである。
【図３】本発明の第３の実施例によるパワーＭＯＳＦＥ
Ｔの内部回路図を示したものである。
【図４】本発明の第４の実施例によるパワーＭＯＳＦＥ
Ｔの内部回路図を示したものである。
【図５】本発明の第５の実施例によるパワーＭＯＳＦＥ
Ｔの内部回路図を示したものである。
【図６】図２もしくは図４の実施例によるスティタス端
子付きのパワーＭＯＳＦＥＴのチップ１をコントローラ
２により駆動する実施例を示したものである。
【符号の説明】
Ｍ0…パワーＭＯＳＦＥＴ、Ｍ1…温度検出用ＭＯＳＦＥ
Ｔ、Ｍ2…ラッチ回路のセット入力ＭＯＳＦＥＴ、Ｍ3、
Ｍ4…ラッチ回路のフリップフロップＭＯＳＦＥＴ、Ｍ5
…ゲート遮断用制御ＭＯＳＦＥＴ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森川 正敏 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大高 成雄 東京都小平市上水本町五丁目20番１号 株式会社日立製作所半導体設計開発セン タ内 (72)発明者 角田 英樹 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 昭60−146527（ＪＰ，Ａ) 特開 平２−226808（ＪＰ，Ａ) 特開 平１−262477（ＪＰ，Ａ) 特開 平４−122120（ＪＰ，Ａ) 特開 平４−242316（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70

Claims (36)

    (57)【特許請求の範囲】
  1. 【請求項１】パワーＭＯＳＦＥＴと、 該パワーＭＯＳＦＥＴの動作状態に関係した電気信号を
    検出する動作状態検出回路と、 該動作状態検出回路の検出出力によって所定の状態にラ
    ッチされるラッチ回路と、 上記所定の状態にラッチされたラッチ回路の出力によっ
    て上記パワーＭＯＳＦＥＴのゲート・ソース間を導通状
    態とする制御素子と、 上記パワーＭＯＳＦＥＴのゲートに駆動信号を供給する
    外部ゲート端子とを具備してなり、 該外部ゲート端子に供給される上記駆動電圧は上記動作
    状態検出回路と上記ラッチ回路との電源電圧としても利
    用され、 上記駆動信号の信号レベルは所定の範囲に設定され、 上記駆動信号の上記所定の範囲に設定された上記信号レ
    ベルと異なるレベルに設定された解除信号を上記外部ゲ
    ート端子に印加することにより、上記パワーＭＯＳＦＥ
    Ｔのゲート・ソース間が非導通状態となる如く上記制御
    素子を制御することを特徴とする半導体装置。
  2. 【請求項２】上記パワーＭＯＳＦＥＴはＮチャネルＭＯ
    ＳＦＥＴであり、 上記制御素子はＮチャネル制御ＭＯＳＦＥＴであり、 上記ラッチ回路は、定数が異なる第１と第２の負荷素子
    とドレイン・ゲートがクロスカップル接続された第１と
    第２のＮチャネル駆動ＭＯＳＦＥＴとからなる非対称フ
    リップフロップと、そのゲートが上記動作状態検出回路
    の上記検出出力により駆動され、そのドレインが上記第
    １の負荷素子と上記第１のＮチャネル駆動ＭＯＳＦＥＴ
    のドレインと上記第２のＮチャネル駆動ＭＯＳＦＥＴの
    ゲートとが接続された第１ノードに接続されたセット入
    力ＮチャネルＭＯＳＦＥＴとを有し、 上記ラッチ回路の上記非対称フリップフロップの上記第
    ２の負荷素子と上記第２のＮチャネル駆動ＭＯＳＦＥＴ
    のドレインと上記第１のＮチャネル駆動ＭＯＳＦＥＴの
    ゲートとが接続された第２ノードは上記Ｎチャネル制御
    ＭＯＳＦＥＴのゲートに接続され、 上記外部ゲート端子に上記駆動電圧が印加され、上記動
    作状態検出回路の上記検出出力が上記セット入力Ｎチャ
    ネルＭＯＳＦＥＴをオフ状態に制御する際に、上記第１
    のノードの電圧より上記第２のノードの電圧は低く設定
    され、その結果、上記Ｎチャネル制御ＭＯＳＦＥＴがオ
    フ状態に制御されることを特徴とする請求項１に記載の
    半導体装置。
  3. 【請求項３】上記動作状態検出回路の上記検出出力が上
    記セット入力ＮチャネルＭＯＳＦＥＴをオン状態に制御
    することにより、上記ラッチ回路は上記所定の状態にラ
    ッチされて、上記パワーＭＯＳＦＥＴの保護動作が開始
    され、 上記第２の負荷素子には第１の逆流防止素子が直列に接
    続され、 上記異なるレベルに設定された上記解除信号が上記外部
    ゲート端子に印加されることにより、上記第１の逆流防
    止素子に電流が流れ、その結果上記Ｎチャネル制御ＭＯ
    ＳＦＥＴがオフ状態に制御され、上記パワーＭＯＳＦＥ
    Ｔの保護動作が解除されることを特徴とする請求項２に
    記載の半導体装置。
  4. 【請求項４】上記外部ゲート端子の上記駆動電圧が印加
    される所定の基準電圧を発生する回路をさらに具備して
    なり、 上記動作状態検出回路は上記半導体装置のチップの温度
    を検出する温度検出回路であり、該温度検出回路の上記
    温度検出用ＮチャネルＭＯＳＦＥＴのゲートは上記所定
    の基準電圧を発生する回路から発生される基準電圧をも
    とにしてバイアスされることを特徴とする請求項３に記
    載の半導体装置。
  5. 【請求項５】上記所定の基準電圧を発生する回路の上記
    基準電圧は所定の温度依存性を有する温度検出分圧回路
    を介して上記温度検出用ＮチャネルＭＯＳＦＥＴのゲー
    トに供給されることを特徴とする請求項４に記載の半導
    体装置。
  6. 【請求項６】上記Ｎチャネル制御ＭＯＳＦＥＴのドレイ
    ンはスティタス端子としてチップ外部に導出されたこと
    を特徴とする請求項２から請求項５までのいずれかに記
    載の半導体装置。
  7. 【請求項７】上記第２の負荷素子と上記第１の逆流防止
    素子との直列接続の整流方向と逆方向に第１の整流素子
    が並列接続され、 上記異なるレベルに設定された上記解除信号が上記外部
    ゲート端子に印加されることにより、上記第１の整流素
    子に電流が流れ、その結果上記Ｎチャネル制御ＭＯＳＦ
    ＥＴがオフ状態に制御され、上記パワーＭＯＳＦＥＴの
    保護動作が解除されることを特徴とする請求項３に記載
    の半導体装置。
  8. 【請求項８】上記外部ゲート端子の上記駆動電圧が印加
    される所定の基準電圧を発生する回路をさらに具備して
    なり、 上記動作状態検出回路は上記半導体装置のチップの温度
    を検出する温度検出回路であり、該温度検出回路の上記
    温度検出用ＮチャネルＭＯＳＦＥＴのゲートは上記所定
    の基準電圧を発生する回路から発生される基準電圧をも
    とにしてバイアスされることを特徴とする請求項７に記
    載の半導体装置。
  9. 【請求項９】上記所定の基準電圧を発生する回路の上記
    基準電圧は所定の温度依存性を有する温度検出分圧回路
    を介して上記温度検出用ＮチャネルＭＯＳＦＥＴのゲー
    トに供給されることを特徴とする請求項８に記載の半導
    体装置。
  10. 【請求項１０】上記Ｎチャネル制御ＭＯＳＦＥＴのドレ
    インはスティタス端子としてチップ外部に導出されたこ
    とを特徴とする請求項７から請求項９までのいずれかに
    記載の半導体装置。
  11. 【請求項１１】上記外部ゲート端子の印加される所定の
    電圧以上の電圧を検出する回路をさらに具備してなり、 上記動作状態検出回路の上記検出出力が上記セット入力
    ＮチャネルＭＯＳＦＥＴをオン状態に制御することによ
    り、上記ラッチ回路は上記所定の状態にラッチされて、
    上記パワーＭＯＳＦＥＴの保護動作が開始され、 上記第２の負荷素子には第１の逆流防止素子が直列に接
    続され、 上記外部ゲート端子の印加される上記所定の電圧が上記
    異なるレベルに設定された上記解除信号として働き、 上記所定の電圧が上記外部ゲート端子に印加された場合
    に、該所定の電圧以上の電圧を検出する回路の該所定の
    電圧の検出結果は上記Ｎチャネル制御ＭＯＳＦＥＴをオ
    フ状態に制御せしめ、上記パワーＭＯＳＦＥＴの保護動
    作が解除されることを特徴とする請求項２に記載の半導
    体装置。
  12. 【請求項１２】上記外部ゲート端子の上記駆動電圧が印
    加される所定の基準電圧を発生する回路をさらに具備し
    てなり、 上記動作状態検出回路は上記半導体装置のチップの温度
    を検出する温度検出回路であり、該温度検出回路の上記
    温度検出用ＮチャネルＭＯＳＦＥＴのゲートは上記所定
    の基準電圧を発生する回路から発生される基準電圧をも
    とにしてバイアスされることを特徴とする請求項１１に
    記載の半導体装置。
  13. 【請求項１３】上記所定の基準電圧を発生する回路の上
    記基準電圧は所定の温度依存性を有する温度検出分圧回
    路を介して上記温度検出用ＮチャネルＭＯＳＦＥＴのゲ
    ートに供給されることを特徴とする請求項１２に記載の
    半導体装置。
  14. 【請求項１４】上記Ｎチャネル制御ＭＯＳＦＥＴのドレ
    インはスティタス端子としてチップ外部に導出されたこ
    とを特徴とする請求項１１から請求項１３までのいずれ
    かに記載の半導体装置。
  15. 【請求項１５】パワーＭＯＳＦＥＴと、 該パワーＭＯＳＦＥＴの動作状態に関係した電気信号を
    検出する動作状態検出回路と、 該動作状態検出回路の検出出力によって所定の状態にラ
    ッチされるラッチ回路と、 上記所定の状態にラッチされたラッチ回路の出力によっ
    て上記パワーＭＯＳＦＥＴのゲート・ソース間を導通状
    態とする制御素子と、 上記パワーＭＯＳＦＥＴのゲートに駆動信号を供給する
    外部ゲート端子と、 外部リセット端子と、 該外部リセット端子に接続された信号検出回路とを具備
    してなり、 該外部ゲート端子に供給される上記駆動電圧は上記動作
    状態検出回路と上記ラッチ回路との電源電圧としても利
    用され、 上記外部リセット端子に解除信号を印加することによ
    り、上記パワーＭＯＳＦＥＴのゲート・ソース間が非導
    通状態となる如く、上記信号検出回路の検出出力が上記
    制御素子を制御することを特徴とする半導体装置。
  16. 【請求項１６】上記パワーＭＯＳＦＥＴはＮチャネルＭ
    ＯＳＦＥＴであり、 上記制御素子はＮチャネル制御ＭＯＳＦＥＴであり、 上記ラッチ回路は、定数が異なる第１と第２の負荷素子
    とドレイン・ゲートがクロスカップル接続された第１と
    第２のＮチャネル駆動ＭＯＳＦＥＴとからなる非対称フ
    リップフロップと、そのゲートが上記動作状態検出回路
    の上記検出出力により駆動され、そのドレインが上記第
    １の負荷素子と上記第１のＮチャネル駆動ＭＯＳＦＥＴ
    のドレインと上記第２のＮチャネル駆動ＭＯＳＦＥＴの
    ゲートとが接続された第１ノードに接続されたセット入
    力ＮチャネルＭＯＳＦＥＴとを有し、 上記ラッチ回路の上記非対称フリップフロップの上記第
    ２の負荷素子と上記第２のＮチャネル駆動ＭＯＳＦＥＴ
    のドレインと上記第１のＮチャネル駆動ＭＯＳＦＥＴの
    ゲートとが接続された第２ノードは上記Ｎチャネル制御
    ＭＯＳＦＥＴのゲートに接続され、 上記外部ゲート端子に上記駆動電圧が印加され、上記動
    作状態検出回路の上記検出出力が上記セット入力Ｎチャ
    ネルＭＯＳＦＥＴをオフ状態に制御する際に、上記第１
    のノードの電圧より上記第２のノードの電圧は低く設定
    され、その結果、上記Ｎチャネル制御ＭＯＳＦＥＴがオ
    フ状態に制御されることを特徴とする請求項１５に記載
    の半導体装置。
  17. 【請求項１７】上記動作状態検出回路の上記検出出力が
    上記セット入力ＮチャネルＭＯＳＦＥＴをオン状態に制
    御することにより、上記ラッチ回路は上記所定の状態に
    ラッチされて、上記パワーＭＯＳＦＥＴの保護動作が開
    始され、 上記第２の負荷素子には第１の逆流防止素子が直列に接
    続され、 上記外部リセット端子に印加された上記解除信号に応答
    して上記信号検出回路の上記検出出力は上記Ｎチャネル
    制御ＭＯＳＦＥＴをオフ状態に制御せしめ、上記パワー
    ＭＯＳＦＥＴの保護動作が解除されることを特徴とする
    請求項１６に記載の半導体装置。
  18. 【請求項１８】上記外部ゲート端子の上記駆動電圧が印
    加される所定の基準電圧を発生する回路をさらに具備し
    てなり、 上記動作状態検出回路は上記半導体装置のチップの温度
    を検出する温度検出回路であり、該温度検出回路の上記
    温度検出用ＮチャネルＭＯＳＦＥＴのゲートは上記所定
    の基準電圧を発生する回路から発生される基準電圧をも
    とにしてバイアスされることを特徴とする請求項１７に
    記載の半導体装置。
  19. 【請求項１９】上記所定の基準電圧を発生する回路の上
    記基準電圧は所定の温度依存性を有する温度検出分圧回
    路を介して上記温度検出用ＮチャネルＭＯＳＦＥＴのゲ
    ートに供給されることを特徴とする請求項１８に記載の
    半導体装置。
  20. 【請求項２０】上記Ｎチャネル制御ＭＯＳＦＥＴのドレ
    インはスティタス端子としてチップ外部に導出されたこ
    とを特徴とする請求項１６から請求項１９までのいずれ
    かに記載の半導体装置。
  21. 【請求項２１】パワーＭＯＳＦＥＴと、 該パワーＭＯＳＦＥＴの動作状態に関係した電気信号を
    検出する動作状態検出回路と、 該動作状態検出回路の検出出力によって所定の状態にラ
    ッチされるラッチ回路と、 上記所定の状態にラッチされたラッチ回路の出力によっ
    て上記パワーＭＯＳＦＥＴのゲート・ソース間を導通状
    態とする制御素子と、 上記パワーＭＯＳＦＥＴのゲートに駆動信号を供給する
    外部ゲート端子と、 外部リセット端子と、 該外部リセット端子に接続されたリセット用整流素子と
    を具備してなり、 該外部ゲート端子に供給される上記駆動電圧は上記動作
    状態検出回路と上記ラッチ回路との電源電圧としても利
    用され、 上記外部リセット端子に解除信号を印加することによ
    り、上記リセット用整流素子に逆方向降伏せしめ、上記
    パワーＭＯＳＦＥＴのゲート・ソース間が非導通状態と
    なる如く、上記逆方向降伏による電流が上記制御素子を
    制御することを特徴とする半導体装置。
  22. 【請求項２２】上記パワーＭＯＳＦＥＴはＮチャネルＭ
    ＯＳＦＥＴであり、 上記制御素子はＮチャネル制御ＭＯＳＦＥＴであり、 上記ラッチ回路は、定数が異なる第１と第２の負荷素子
    とドレイン・ゲートがクロスカップル接続された第１と
    第２のＮチャネル駆動ＭＯＳＦＥＴとからなる非対称フ
    リップフロップと、そのゲートが上記動作状態検出回路
    の上記検出出力により駆動され、そのドレインが上記第
    １の負荷素子と上記第１のＮチャネル駆動ＭＯＳＦＥＴ
    のドレインと上記第２のＮチャネル駆動ＭＯＳＦＥＴの
    ゲートとが接続された第１ノードに接続されたセット入
    力ＮチャネルＭＯＳＦＥＴとを有し、 上記ラッチ回路の上記非対称フリップフロップの上記第
    ２の負荷素子と上記第２のＮチャネル駆動ＭＯＳＦＥＴ
    のドレインと上記第１のＮチャネル駆動ＭＯＳＦＥＴの
    ゲートとが接続された第２ノードは上記Ｎチャネル制御
    ＭＯＳＦＥＴのゲートに接続され、 上記外部ゲート端子に上記駆動電圧が印加され、上記動
    作状態検出回路の上記検出出力が上記セット入力Ｎチャ
    ネルＭＯＳＦＥＴをオフ状態に制御する際に、上記第１
    のノードの電圧より上記第２のノードの電圧は低く設定
    され、その結果、上記Ｎチャネル制御ＭＯＳＦＥＴがオ
    フ状態に制御されることを特徴とする請求項２１に記載
    の半導体装置。
  23. 【請求項２３】上記動作状態検出回路の上記検出出力が
    上記セット入力ＮチャネルＭＯＳＦＥＴをオン状態に制
    御することにより、上記ラッチ回路は上記所定の状態に
    ラッチされて、上記パワーＭＯＳＦＥＴの保護動作が開
    始され、 上記第２の負荷素子には第１の逆流防止素子が直列に接
    続され、 上記外部リセット端子に印加された上記解除信号に応答
    して上記逆方向降伏による上記電流は上記Ｎチャネル制
    御ＭＯＳＦＥＴをオフ状態に制御せしめ、上記パワーＭ
    ＯＳＦＥＴの保護動作が解除されることを特徴とする請
    求項２２に記載の半導体装置。
  24. 【請求項２４】上記外部ゲート端子の上記駆動電圧が印
    加される所定の基準電圧を発生する回路をさらに具備し
    てなり、 上記動作状態検出回路は上記半導体装置のチップの温度
    を検出する温度検出回路であり、該温度検出回路の上記
    温度検出用ＮチャネルＭＯＳＦＥＴのゲートは上記所定
    の基準電圧を発生する回路から発生される基準電圧をも
    とにしてバイアスされることを特徴とする請求項２３に
    記載の半導体装置。
  25. 【請求項２５】上記所定の基準電圧を発生する回路の上
    記基準電圧は所定の温度依存性を有する温度検出分圧回
    路を介して上記温度検出用ＮチャネルＭＯＳＦＥＴのゲ
    ートに供給されることを特徴とする請求項２４に記載の
    半導体装置。
  26. 【請求項２６】上記Ｎチャネル制御ＭＯＳＦＥＴのドレ
    インはスティタス端子としてチップ外部に導出されたこ
    とを特徴とする請求項２２から請求項２５までのいずれ
    かに記載の半導体装置。
  27. 【請求項２７】請求項１から請求項２６までのいずれか
    に記載の半導体装置と、 該半導体装置の上記パワーＭＯＳＦＥＴのドレインとソ
    ースの一方に接続された負荷と、 上記外部ゲートに駆動出力信号を供給する如く上記外部
    ゲートに接続されたコントローラとを具備してなり、 上記コントローラには、上記パワーＭＯＳＦＥＴの保護
    動作に関係する信号が供給され、 上記保護動作の開始後、上記コントローラは上記解除信
    号を上記半導体装置に供給することを特徴とする電子シ
    ステム。
  28. 【請求項２８】上記保護動作の開始の後から、上記解除
    信号の供給の前に、上記コントローラは上記駆動出力信
    号の供給を中断することを特徴とする請求項２７に記載
    の電子システム。
  29. 【請求項２９】上記保護動作の開始の後、上記コントロ
    ーラは上記駆動出力信号の供給を継続し、上記保護動作
    が規定の回数繰り返された場合に、上記コントローラは
    上記駆動出力信号の供給を中断することを特徴とする請
    求項２８に記載の電子システム。
  30. 【請求項３０】上記保護動作の開始の後、ユーザーのコ
    マンドに応答して上記コントローラは上記解除信号を上
    記半導体装置に供給することを特徴とする請求項２７か
    ら請求項２９のいずれかに記載の電子システム。
  31. 【請求項３１】上記保護動作の開始の後から、上記解除
    信号の供給の前に、上記コントローラは上記駆動出力信
    号の供給による上記パワーＭＯＳＦＥＴのオン期間のデ
    ューティを低くして、その後上記駆動出力信号の供給を
    中断することを特徴とする請求項２８から請求項３０の
    いずれかに記載の電子システム。
  32. 【請求項３２】出力パワーデバイスと、 上記出力パワーデバイスの動作状態に関係した電気信号
    を検出し、その出力信号をラッチする回路と、 上記回路の出力信号により、上記出力パワーデバイスの
    ゲート・ソース間を導通状態とする制御ＭＯＳＦＥＴ
    と、 上記出力パワーデバイスのゲートに駆動信号を供給する
    外部ゲート端子とを有し、 上記外部ゲート端子に供給する駆動電圧は上記回路の動
    作電圧としても利用でき、 上記回路はそのドレインが負荷を通じて上記外部ゲート
    端子と接続された出力ＭＯＳＦＥＴを具備し、 上記回路の出力信号は上記回路の上記出力ＭＯＳＦＥＴ
    のドレインから出され、上記回路の出力信号は上記制御
    ＭＯＳＦＥＴのゲート入力容量を充電し、 逆流防止素子が上記制御ＭＯＳＦＥＴのゲートと上記外
    部ゲート端子との間に接続されることを特徴とする半導
    体装置。
  33. 【請求項３３】上記回路は動作の検出に基づいて、上記
    出力パワーデバイスの破壊を防ぐ機能を有することを特
    徴とする請求項３２記載の半導体装置。
  34. 【請求項３４】上記出力パワーデバイスはＮチャネルＭ
    ＯＳＦＥＴで構成され、 上記制御ＭＯＳＦＥＴはＮチャネルであることを特徴と
    する請求項３２乃至請求項３３のいずれかに記載の半導
    体装置。
  35. 【請求項３５】外部ドレイン端子、外部ソース端子、外
    部ゲート端子を有する第１導電型パワーMOSFETと、 上記パワーMOSFETの動作状態を検出する動作状態検出回
    路とその検出された状態を保持する保持手段と、 上記保持手段の出力をゲートで受ける第１導電型MOSト
    ランジスタとを具備し、上記パワーMOSFETのゲートと上
    記外部ソース端子との間に上記第１導電型MOSトランジ
    スタのソース・ドレイン経路は接続され、 上記外部ゲート端子に供給される駆動電圧は上記動作状
    態検出回路と上記保持手段の動作電圧であり、 上記パワーMOSFETの上記第１導電型領域に上記第１導電
    型MOSトランジスタの第２導電型領域が形成され、 上記パワーMOSFETのゲートと上記第１導電型MOSトラン
    ジスタのドレインとの間にダイオードを有することを特
    徴とする半導体装置。
  36. 【請求項３６】上記第１導電型はＮ型であり、上記第２
    導電型はＰ型であることを特徴とする請求項３５に記載
    の半導体装置。
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