JP4836694B2 - 電力供給制御装置 - Google Patents

Description

本発明は、電力供給制御装置に関し、特に、半導体スイッチ素子の入出力間ショート等の検出に関する。

従来、電源と負荷とを接続する通電路に、例えばパワーＭＯＳＦＥＴなどの大電力用半導体スイッチ素子を介設し、この半導体スイッチ素子をオンオフさせることにより負荷への電流供給を制御するようにした電力供給制御装置が提供されている。このような電力供給制御装置では、例えば負荷の短絡によって過電流（異常電流）が流れた場合、上記半導体スイッチ素子の制御端子（例えばＭＯＳＦＥＴであればゲート）の電位を制御して当該半導体スイッチ素子をオフにすることにより、上記半導体スイッチ素子自体を保護する自己保護機能を有するものが知られている。具体的には、下記特許文献１に示すように、電流検出抵抗を半導体スイッチ素子の負荷端子（例えばＭＯＳＦＥＴであればソースまたはドレイン）に直列に接続し、この抵抗での電圧降下を検出して、この電圧降下が所定レベル以上になると過電流異常であるとして半導体スイッチ素子をオフして遮断状態とするようなものがある。
特開２００１−２１７６９６公報

ところで、何らかの原因により半導体スイッチ素子の入出力間（例えばＭＯＳＦＥＴであればドレイン−ソース間）がショートすることがあり、この場合、半導体スイッチ素子をオフさせるためのオフ指令信号が入力されているにもかかわらず負荷に電力供給がされてしまう。そうすると、例えば過電流異常が発生しても上記自己保護機能が機能しないといった問題が生じるため、上記ショート異常を検出する必要がある。また、例えば負荷が車両用のランプなどである場合、特に日中はランプが点灯しているかどうかが運転手に分かりにくいため、上記ショートによりランプが常時点灯状態となっていることを検出する必要がある。

そこで、従来は、上記オフ指令時において半導体スイッチ素子の出力側電圧（例えばＭＯＳＦＥＴであればソース電圧）を監視し、この出力側電圧が所定の閾値電圧を上回っているときに、ショート異常として検出するものがある。

ところで、例えば何からの原因により半導体スイッチ素子の入力端子と制御端子との間（例えばＭＯＳＦＥＴであればドレイン−ゲート間）がショートすることもある。このような場合にも、上記半導体スイッチ素子の入出力間ショートと同様、オフ指令信号が入力されているにもかかわらず負荷に電力供給がされてしまうため、この異常を検出する必要がある。一方、負荷がモータである場合には、オフ指令により半導体スイッチ素子がオフした後、当該モータの惰性回転による起電力が発生し、上記ショートが起きていなくても半導体スイッチ素子の出力側電圧がある程度高いレベルを示すことがあるが、このような場合は、当然ショート異常として検出すべきではない。

本発明は上記のような事情に基づいて完成されたものであって、その目的は、モータの起電力による誤検出を抑制しつつ、半導体スイッチ素子の入出力間ショート等を検出することが可能な電力供給制御装置を提供するところにある。

請求項１の発明に係る電力供給制御装置は、電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配される半導体スイッチ素子と、オン指令信号とオフ指令信号とが入力され、前記オン指令信号の入力に基づき前記半導体スイッチ素子をオンさせ、前記オフ指令信号の入力に基づき前記半導体スイッチ素子をオフさせるスイッチ制御回路と、前記半導体スイッチ素子の入出力間電圧が第１閾値を下回っていることを示す第１判定信号を出力する入出力間電圧判定回路と、前記半導体スイッチ素子の制御端子電圧が当該半導体スイッチ素子の出力端子電圧よりも第２閾値以上高くなっていることを示す第２判定信号を出力する駆動状態判定回路と、前記オフ指令信号が入力されている場合において、前記入出力間電圧判定回路から前記第１判定信号が出力されたこと、または、前記駆動状態判定回路から前記第２判定信号が出力されたことを条件に半導体スイッチ素子のショート異常信号を出力する異常検出回路と、を備える。

請求項２の発明に係る電力供給制御装置は、電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配される半導体スイッチ素子と、前記半導体スイッチ素子と入力側同士が共通接続されるとともに制御端子同士が共通接続された電流検出用スイッチ素子と、オン指令信号とオフ指令信号とが入力され、前記オン指令信号の入力に基づき前記半導体スイッチ素子及び前記電流検出用スイッチ素子をオンさせ、前記オフ指令信号の入力に基づき前記半導体スイッチ素子及び前記電流検出用スイッチ素子をオフさせるスイッチ制御回路と、前記半導体スイッチ素子の入出力間電圧が第１閾値を下回っていることを示す第１判定信号を出力する入出力間電圧判定回路と、前記電流検出用スイッチ素子の出力側電圧が第３閾値を上回っていることを示す第２判定信号を出力する駆動状態判定回路と、前記オフ指令信号が入力されている場合において、前記入出力間電圧判定回路から前記第１判定信号が出力されたこと、または、前記駆動状態判定回路から前記第２判定信号が出力されたことを条件に半導体スイッチ素子のショート異常信号を出力する異常検出回路と、を備える。

請求項３の発明は、請求項１または請求項２に記載の電力供給制御装置において、前記電源から前記入出力間電圧判定回路及び前記駆動状態判定回路に流れる電流の電流路には、前記半導体スイッチ素子の出力側電圧が第４閾値を下回っているときに前記電流を遮断し、当該出力側電圧が前記第４閾値を上回ったときに当該電流の通電を許容する漏れ電流遮断回路が設けられている。

請求項４の発明は、請求項１から請求項３のいずれかに記載の電力供給制御装置において、前記異常検出回路は、前記オフ指令信号の入力後、所定時間経過したときに前記入出力間電圧判定回路から前記第１判定信号、または、前記駆動状態判定回路から前記第２判定信号が出力されたことに基づきショート異常の判断を行う構成である。

＜請求項１，２の発明＞
本構成によれば、半導体スイッチ素子の入出力間ショートが起きたときには、オフ指令信号の入力時において、半導体スイッチ素子の入出力間電圧が第１閾値（半導体スイッチ素子の入出力間ショート時の入出力間電圧よりも大きく、かつ、例えばモータの惰性回転による起電力発生時の入出力間電圧よりも小さい）を下回り、ショート異常信号が出力される。また、例えば半導体スイッチ素子の入力端子と制御端子とがショートしたときには、オフ指令信号の入力時において、上記制御端子が半導体スイッチ素子をオンさせる側のレベルとなり、半導体スイッチ素子が駆動状態（オン状態）となるものの、その駆動状態が中途半端であるために、半導体スイッチ素子の入出力間電圧が第１閾値を上回っていることがある。しかし、本構成では、半導体スイッチ素子が駆動状態であることに基づきショート異常信号が出力される。一方、モータの惰性回転による起電力が発生したときには、オフ指令信号の入力時において、半導体スイッチ素子の入出力間電圧が第１閾値を上回り、かつ、半導体スイッチ素子が遮断状態（オフ状態）にあるため、上記ショート異常信号は出力されない。これにより、モータの起電力による誤検出を抑制しつつ、半導体スイッチ素子の入出力間ショート等を検出することができる。

また、請求項１の発明では、半導体スイッチ素子が駆動状態にあるか否かは、その半導体スイッチ素子の制御端子−出力端子間電圧レベルに基づき判定できる。そこで、本構成では、半導体スイッチ素子の制御端子電圧が出力端子電圧を第２閾値以上上回ったことをもって半導体スイッチ素子が駆動状態（中途半端なオン状態も含む）であると判定するようにした。モータの惰性回転による起電力が発生したときには、オフ指令信号の入力時において、半導体スイッチ素子の出力側電圧が第１閾値を上回り、かつ、半導体スイッチ素子は遮断状態にあるため、その制御端子電圧は出力端子電圧よりも第２閾値以上上回ることはなくショート異常信号は出力されない。

また、請求項２の発明では、電力供給装置のなかには、半導体スイッチ素子と入力側同士が共通接続されるとともに制御端子同士が共通接続された電流検出用スイッチ素子を設けて、この電流検出用スイッチ素子の出力信号に基づき半導体スイッチ素子に流れる負荷電流を監視する構成のものがある。そこで、本構成は、この電流検出用スイッチ素子の出力側電圧を見ることで、半導体スイッチ素子が駆動状態にあるか否かを判定するようにした。モータの惰性回転による起電力が発生したときには、オフ指令信号の入力時において、半導体スイッチ素子の出力側電圧が第１閾値を上回り、かつ、電流検出用スイッチ素子は遮断状態にあるため、当該電流検出用スイッチ素子の出力側電圧は上昇せずショート異常信号は出力されない。

＜請求項３の発明＞
本構成によれば、オフ指令信号の入力時において、ショート異常やモータの惰性回転による起電力発生等によって半導体スイッチ素子の出力側電圧が第４閾値（例えば、オフ指令信号の入力時においてショート異常やモータの惰性回転による起電力発生等がいずれも発生していない正常時の出力側電圧よりやや高い電圧）を上回ったときだけ判定回路を通電させる一方で、出力側電圧が第４閾値を下回っているときには判定回路の通電を遮断して漏れ電流を阻止できる。

＜請求項４の発明＞
例えば、オフ指令信号の入力直後は、まだ半導体スイッチ素子の出力側電圧が立下り途中にあり、ある程度高いレベルとなっていることがある。このため、本構成では、オフ指令信号の入力後、所定時間後にショート異常の判断を行うようにした。また、この所定時間を更に長く設定すれば、モータの惰性回転による起電力に冗長されたノイズによる出力側電圧の変動がある程度収まった後にショート異常の判断を行うことができ、誤検出を抑制できる。

＜実施形態１＞
本発明の実施形態１を図１〜図１１を参照しつつ説明する。なお、各図で各信号の符号に付された上付き下線はローアクティブを意味する。

１．電力供給制御装置の構成
図１は、本実施形態に係る電力供給制御装置１０の全体構成のブロック図である。この電力供給制御装置１０は図示しない車両に搭載され、その車両用電源（以下、「電源１２」）から負荷１１として例えばデフォッガー用ヒータ（線形抵抗性の負荷）、車両用のランプ、クーリングファン用モータ及びワイパー用モータ（Ｌ負荷（誘導負荷））などへの電力供給制御を行うために使用される。なお、以下では、「負荷」は電力供給制御装置１０の制御対象機器であって、電力供給制御装置１０とその制御対象機器との間に連なる電線３０を含まない意味で使用し、「外部回路」を負荷１１と電線３０とを含めた意味で使用する。

具体的には、電力供給制御装置１０は、電源１２から負荷１１への通電路１３中に設けられるパワーＦＥＴとしてのパワーＭＯＳＦＥＴ１４（「半導体スイッチ素子」の一例）を備えている。そして、電力供給制御装置１０は、パワーＭＯＳＦＥＴ１４のゲートに定電圧信号、或いは、ＰＷＭ（Pulse Width Modulation。パルス幅変調）制御信号などの制御信号Ｏｎを与えてオンオフさせることで、そのパワーＭＯＳＦＥＴ１４の出力側に連なる負荷１１への電力供給を制御するように構成されている。なお、本実施形態では、この電力供給制御装置１０は、入力端子Ｐ１が外部の操作スイッチ１５に接続される構成をなし、この操作スイッチ１５がオンとなることで動作するようになっている。具体的には、入力端子Ｐ１は、抵抗１５ａを介して操作スイッチ１５に接続され、抵抗１５ａと操作スイッチ１５との接続点が抵抗１５ｂを介して電源１２に接続されており、入力端子Ｐ１は、操作スイッチ１５がオフしているときは、電源電圧Ｖcc側にプルアップされている。

電力供給制御装置１０は、図１に示すように、上記入力端子Ｐ１と、電源１２に接続される電源（Ｖcc）端子Ｐ２及びタブ端子Ｐ３と、負荷１１に接続される負荷接続端子Ｐ４と、電流電圧変換回路としての外付け抵抗１６を介してグランド（ＧＮＤ）に接続される外部端子Ｐ５と、グランド（ＧＮＤ）に直接接続されるグランド端子Ｐ６と、ダイアグ出力端子Ｐ７とが設けられた半導体スイッチ装置１７（半導体ディバイス）として構成されている。本実施形態では、パワーＭＯＳＦＥＴ１４、後述するセンスＦＥＴとしてのセンスＭＯＳＦＥＴ１８（「電流検出用スイッチ素子」の一例）、及び、温度検出素子としての温度センサ１９（本実施形態では例えばダイオード）がパワーチップ２０としてワンチップ化され、それ以外の回路が搭載された制御チップ２１に組み付けられて構成されている。

パワーチップ２０は、ドレインが共通接続されてタブ端子Ｐ３に接続される複数のｎチャネル型のＭＯＳＦＥＴが配列され、図３に示すように、ほとんどのＭＯＳＦＥＴ群が、ソースを後述するソース電位制御部５１のパワーＦＥＴ用入力５１ａ及び負荷接続端子Ｐ４に共通接続されることでパワーＭＯＳＦＥＴ１４を構成し、残りのＭＯＳＦＥＴ群が、ソースをソース電位制御部５１のセンスＦＥＴ用入力５１ｂに共通接続されることでセンスＭＯＳＦＥＴ１８を構成している。なお、パワーＭＯＳＦＥＴ１４を構成するＭＯＳＦＥＴの数と、センスＭＯＳＦＥＴ１８を構成するＭＯＳＦＥＴの数との比が概ねセンス比ｋである。

制御チップ２１には、主として、入力インターフェース部２２、内部グランド生成部２３、電流検出部２４、過熱検出部２５、ダイアグ出力部２６、コントロールロジック部２７、ゲート駆動部２８が搭載されている。なお、図１に示すように、電源端子Ｐ２とグランド端子Ｐ６との間には、カソード側が高電位側に配されたダイオード３６と抵抗３７とが直列接続され、これらの接続点が内部グランドＧＮＤ１とされている。このような構成であれば、誤ってグランド端子Ｐ６側が電源電圧Ｖcc側に接続された場合でも、この電力供給制御装置１０の回路内に流れる電流をダイオード３６によって所定レベル以下に規制することができる。

（入力インターフェース部）
入力インターフェース部２２は、入力側が入力端子Ｐ１に接続されており、操作スイッチ１５がオフしているときにハイレベルの制御信号Ｏｎが、オンしているときにローレベルの制御信号Ｏｎ（ローアクティブ）が入力され、この制御信号Ｏｎを内部グランド生成部２３及びコントロールロジック部２７に与える。電力供給制御装置１０は、後述するように、電流異常も温度異常も発生していない正常状態においては、アクティブ（ローレベル）の制御信号Ｏｎを受けるとゲート駆動部２８によってパワーＭＯＳＦＥＴ１４をターンオンさせて通電状態とする一方で、非アクティブ（ハイレベル）の制御信号Ｏｎを受けるとゲート駆動部２８によってパワーＭＯＳＦＥＴ１４をターンオフさせて遮断状態にする。従って、本実施形態では、ローレベルの制御信号Ｏｎがオン指令信号（負荷駆動指令信号）であり、非アクティブの制御信号Ｏｎがオフ指令信号であり、ゲート駆動部２８が「スイッチ制御回路」として機能する。

（内部グランド生成部）
定電圧電源生成回路としての内部グランド生成部２３は、入力インターフェース部２２からアクティブの制御信号Ｏｎ（オン指令信号）、及び、後述するコントロールロジック部２７からローレベルの出力信号Ｏff（クリアカウンタ７２がオーバーフローしていない状態）のいずれかを受けているときに通電して、電源電圧Ｖccよりも所定の定電圧Ｖｂ分だけ低い内部グランドＧＮＤ２を生成する。換言すれば、内部グランド生成部２３は、通電後、入力インターフェース部２２から非アクティブの制御信号Ｏｎ（オフ指令信号）を受けても、コントロールロジック部２７からローレベルの出力信号Ｏffを受けている（クリアカウンタ７２がオーバーフローしない）限り、通電状態が継続され内部グランドＧＮＤ２を生成し続ける。そして、電源電圧Ｖccから内部グランドＧＮＤ２を差し引いた定電圧Ｖｂがコントロールロジック部２７に供給されることで、このコントロールロジック部２７が動作可能な状態となる。

具体的には、内部グランド生成部２３は、図２に示すように、アクティブの制御信号Ｏｎを受けてオン動作するスイッチ素子としてのＦＥＴ４１と、ローレベルの出力信号Ｏffを受けてオン動作するスイッチ素子としてのＦＥＴ４２とを備えている。これら両ＦＥＴ４１，４２の出力側はスイッチ素子としてのＦＥＴ４３の制御端子に接続されている。このＦＥＴ４３は入力側（ドレイン側）がツェナーダイオード４４を介して電源端子Ｐ２に接続され、出力側（ソース側）が上記抵抗３７を介してグランド端子Ｐ６に接続されている。

そして、内部グランド生成部２３は、アクティブの制御信号Ｏｎまたはローレベルの出力信号Ｏffが入力されたときには、ＦＥＴ４３がオンして通電し、電源電圧Ｖccからツェナーダイオード４４のツェナー電圧分だけ低い内部グランドＧＮＤ２を生成し、これをボルテージフォロワ接続されたオペアンプ４５を介してコントロールロジック部２７に与える。なお、本実施形態では、ツェナーダイオード４４及びＦＥＴ４３が連なる通電路中にソースとゲートとが短絡接続（ダイオード接続）されたＦＥＴ４６を接続することで、ＦＥＴ４３のオン時においてツェナーダイオード４４に定電流が流れるようにして内部グランドＧＮＤ２をより安定させるようにしている。

（電流検出部）
電流検出部２４は、図１に示すように、ソース電位制御部５１と、閾値電圧生成部５２と、電流異常検出部５３とを備えて構成されている。図３は、ソース電位制御部５１、閾値電圧生成部５２及び電流異常検出部５３を主として示した回路図であり、他の回路構成は一部省略されている。

ａ．ソース電位制御部
ソース電位制御部５１は、パワーＭＯＳＦＥＴ１４とセンスＭＯＳＦＥＴ１８との出力側電位（ソース電位）同士を同電位に保持する。

ソース電位制御部５１は、パワーＦＥＴ用入力５１ａ（パワーＭＯＳＦＥＴ１４のソース）とセンスＦＥＴ用入力５１ｂ（センスＭＯＳＦＥＴ１８のソース）とに１対の入力端子がそれぞれ接続されるオペアンプ５６、センスＦＥＴ用入力５１ｂと外部端子Ｐ５との間に接続され制御端子にオペアンプ５６の出力が与えられるスイッチ素子としてのＦＥＴ５７を備えている。より具体的には、オペアンプ５６の逆相入力がパワーＦＥＴ用入力５１ａに接続され、オペアンプ５６の正相入力がセンスＦＥＴ用入力５１ｂに接続されている。このオペアンプ５６の差動出力は、ＦＥＴ５７のゲート−ドレイン間を介して、正相入力にフィードバックされている。

このようにオペアンプ５６の差動出力をフィードバックすることによって、オペアンプ５６の正相入力の電位と逆相入力の電位とをほとんど同じにするイマジナリーショート状態となる。このため、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のドレイン同士、ソース同士が互いに同電位となり、パワーＭＯＳＦＥＴ１４に流れる負荷電流ＩＬに対して安定した一定比率（上記センス比ｋ）のセンス電流ＩｓをセンスＭＯＳＦＥＴ１８に流すことができる。ソース電位制御部５１からのセンス電流Ｉｓは外部端子Ｐ５を介して外付け抵抗１６に流れ、このセンス電流Ｉｓに応じて外部端子Ｐ５の端子電圧Ｖｏが変化する。

ｂ．電流異常検出部
電流異常検出部５３は、１または複数（本実施形態では３つ）の比較回路５４，５８，５９（本実施形態では、ヒステリシスコンパレータ）を備え、外部端子Ｐ５の端子電圧Ｖｏが、比較回路５４，５８，５９のぞれぞれの一方の入力端子に与えられる。

比較回路５８は、他方の入力端子に閾値電圧生成部５２からの第１異常用閾値電圧Ｖocを受けて、この第１異常用閾値電圧Ｖocを端子電圧Ｖｏが超えたときにローレベルのオーバーカレント信号ＯＣ（ローアクティブ）をコントロールロジック部２７に出力する。なお、以下では、端子電圧Ｖｏが第１異常用閾値電圧Ｖocに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第１異常用閾値電流ＩＬoc」とし、このときの電流異常を「オーバーカレント」という。

比較回路５９は、他方の入力端子に閾値電圧生成部５２からの第２異常用閾値電圧Ｖfc（＜Ｖoc）を受けて、この第２異常用閾値電圧Ｖfcを端子電圧Ｖｏが超えたときにローレベルのヒューズカレント信号ＦＣをコントロールロジック部２７に出力する（ローアクティブ）。なお、以下では、端子電圧Ｖｏが第２異常用閾値電圧Ｖfcに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第２異常用閾値電流ＩＬfc」とし、このときの電流異常を「ヒューズカレント」という。

比較回路５４は、他方の入力端子に閾値電圧生成部５２からの第３異常用閾値電圧Ｖopを受けて、この第３異常用閾値電圧Ｖopを端子電圧Ｖｏが下回ったときにローレベルの断線異常判定信号ＯＰをコントロールロジック部２７に出力する（ローアクティブ）。なお、以下では、端子電圧Ｖｏが第３異常用閾値電圧Ｖopに達したときにパワーＭＯＳＦＥＴ１４に流れる負荷電流ＩＬを、「第３異常用閾値電流ＩＬop」とし、このときの異常を「断線異常」という。

ｃ．閾値電圧生成部
閾値電圧生成部５２は、図３に示すように、主として、所定の定電圧に応じた電流Ｉｂから、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖds（半導体スイッチ素子の入出力間電圧）に応じた電流Ｉds（＜Ｉｂ）を差し引いた電流Ｉｃを出力する電流出力回路１１０と、この電流出力回路１１０からの出力電流Ｉｃが流れる閾値設定用抵抗６０とを備えて構成されている。

具体的には、電流出力回路１１０は、パワーＭＯＳＦＥＴ１４のドレイン−ソース間に接続され、このドレイン−ソース間電圧Ｖdsに比例した電流Ｉdsをグランド端子Ｐ６に流す。また、電流出力回路１１０における電流Ｉdsの入力端子と電源端子Ｐ２との間には、後述するようにバイアス信号BiasによってオンするＦＥＴ６２、及び、上記電流Ｉｂを流す定電流回路６５が接続されている。また、上記入力端子及び定電流回路６５の接続点Ｘと、グランド端子Ｐ６との間には、複数の閾値設定用抵抗（本実施形態では７つの閾値設定用抵抗６０ａ〜６０ｇ）が直列接続されており、これらの閾値設定用抵抗６０ａ〜６０ｇに上記第３電流Ｉｃが流れるようになっている。従って、閾値設定用抵抗６０ａ〜６０ｇの各接続点Ａ〜Ｆの分圧電圧は、第３電流Ｉｃ（＝Ｉｂ−Ｉds）、換言すれば、定電圧からパワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsを差し引いた電圧に比例して変化する。そして、以上の構成により、上記第１異常用閾値電流ＩＬocを、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsが増加したときに減少させ、減少したときに増加させるよう変更することができる。

これにより、パワーＭＯＳＦＥＴ１４のオン直後に負荷１１の短絡が生じた場合でも、相対的に大きい値を示すドレイン−ソース間電圧Ｖdsに対応して、第１異常用閾値電流ＩＬocが相対的に低いレベルに設定される。このため、負荷電流ＩＬを、大電流に達する前の比較的に低いレベルで第１異常用閾値電流ＩＬocに到達させて、電流検出部２４からアクティブの信号ＯＣを早期に出力させることができる。しかも、電源電圧Ｖccが低下しても、パワーＭＯＳＦＥＴ１４のオン状態が維持されていれば、そのドレイン−ソース間電圧Ｖdsの変化はほとんどない。従って、例えば電源電圧Ｖccが低下しても、第１異常用閾値電流ＩＬocは電源電圧Ｖccの低下前とほぼ同レベルに保たれ、パワーＭＯＳＦＥＴ１４の電力供給能力を十分に発揮させることが可能となる。

また、閾値電圧生成部５２は、上記比較回路５８の他方の入力端子を、閾値設定用抵抗６０ａ〜６０ｇの各接続点Ａ〜Ｆに選択的に接続可能とするスイッチ素子としての複数のＦＥＴ６１ａ〜６１ｆを備えている。従って、ＦＥＴ６１ａからＦＥＴ６１ｆまで選択的に順次オンさせることで、上記第１異常用閾値電圧Ｖocを段階的にレベルダウンさせることができる。各ＦＥＴ６１ａ〜６１ｆは、後述するようにコントロールロジック部２７によってオンオフ制御される。

一方、第２異常用閾値電圧Ｖfc及び第３異常用閾値電圧Ｖopについては、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓ（「半導体スイッチ素子の出力側電圧」の一例）に応じて変化するようになっている。具体的には、パワーＭＯＳＦＥＴ１４のソースとグランド端子Ｐ６との間に複数の分圧抵抗（本実施形態では３つの閾値設定用抵抗６４ａ〜６４ｃ）が直列接続されており、閾値設定用抵抗６４ａと閾値設定用抵抗６４ｂとの接続点Ｙの分圧電圧が上記第３異常用閾値電圧Ｖopとして出力され、閾値設定用抵抗６４ｂと閾値設定用抵抗６４ｃとの接続点Ｚの分圧電圧が上記第２異常用閾値電圧Ｖfcとして出力される。

これにより、パワーＭＯＳＦＥＴ１４のオン直後にヒューズカレントが生じた場合でも、相対的に大きい値を示すドレイン−ソース間電圧Ｖdsに対応して、第２異常用閾値電流ＩＬfcが相対的に低いレベルに設定される。このため、負荷電流ＩＬを、大電流に達する前の比較的に低いレベルで第２異常用閾値電流ＩＬfcに到達させて、電流検出部２４からアクティブのヒューズカレント信号ＦＣを早期に出力させることができる。

なお、この実施形態では、負荷１１の負荷抵抗の変動によって第２異常用閾値電流ＩＬfc及び第３異常用閾値電流ＩＬopが負のレベルにならないようにバイアスするため、コントロールロジック部２７からのローレベルのバイアス信号Bias（ローアクティブ）によってオンするスイッチ素子としてのＦＥＴ６２及び抵抗６３が、電源端子Ｐ２と上記接続点Ｚとの間に接続されている。ＦＥＴ６２がオンすることで抵抗６３に電流が流れこの抵抗６３での電圧降下分に応じて第２異常用閾値電圧Ｖfc及び第３異常用閾値電圧Ｖopを電源電圧Ｖcc側に持ち上げるようにしている。なお、このローレベルのバイアス信号Biasは、アクティブの制御信号Ｏｎまたは非アクティブのクリア信号ＣＬＲが出力されたときにコントロールロジック部２７から出力され、上記ＦＥＴ６２がオンする。具体的には、後述する図５において、コントロールロジック部２７には、制御信号Ｏｎをレベル反転した信号とクリアカウンタ７２からのクリア信号ＣＬＲとが入力されるＮＯＲ回路６９が設けられ、このＮＯＲ回路６９からローレベルのバイアス信号Bias（ローアクティブ）が出力されるようになっている。一方、第１異常用閾値電流ＩＬocに対するバイアスについては、Ｉｂ−Ｉds＞０を満たすように設計すればよい。そうすれば、第２電流Ｉｂがバイアスの役目を果たすことになる。

ここで、図４は、上記第１異常用閾値電流ＩＬoc、第２異常用閾値電流ＩＬfc及び第３異常用閾値電流ＩＬopの設定レベルを説明するためのグラフである。このグラフには、電力供給制御装置１０に接続され得る電線３０（例えば電線被覆材）の発煙特性について、定常電流レベルと通電時間（溶断時間）との関係を示した発煙特性曲線Ｌ１が示されている。つまり、任意の一定電流（ワンショット電流）と、それを電線３０に流したときに当該電線３０の被覆材の焼損が発生するまでの時間との関係を示す発煙特性曲線Ｌ１が図示されている。また、同グラフには、任意の一定電流（ワンショット電流）と、それをパワーＭＯＳＦＥＴ１４に流したときに当該パワーＭＯＳＦＥＴ１４が破壊してしまうまでの時間との関係を示す自己破壊特性曲線Ｌ２も図示されている。そして、第２異常用閾値電流ＩＬfcは、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。また、第１異常用閾値電流ＩＬocは、後述するヒューズカウンタ７３が初期値からのカウントアップの開始後、後述する基準ヒューズ時間よりも短い時間内において、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。

なお、同グラフは、電力供給制御装置１０に接続され得る電線３０の中から選択された一の電線３０の発煙特性を示している。電力供給制御装置１０に接続される外部回路（電線等の配線部材、負荷）によって発煙特性は異なり、これに対応してアクティブの信号ＦＣ，ＯＣを出力するときの負荷電流ＩＬ及びセンス電流Ｉｓも異なってくるが、この調整は、前述した外付け抵抗１６の抵抗値を変更することにより容易に行うことができる。

同グラフ中、ＩLmaxは負荷１１の定格電流（設計時に保証される機器の使用限度の電流値）であり、Ｉｏは電線３０における発熱と放熱とのバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ｉｏよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。そして、上記第２異常用閾値電流ＩＬfcは、図４に示すように、負荷１１の定格電流ＩLmaxよりもやや高いレベルに設定されており、比較回路５９は、負荷電流ＩＬが第２異常用閾値電流ＩＬfcに達したヒューズカレントを検出してアクティブのヒューズカレント信号ＦＣを出力する。このように負荷電流ＩＬが第２異常用閾値電流ＩＬfc程度である場合には、後述するように、パワーＭＯＳＦＥＴ１４を即時的に遮断しなくても、そのヒューズカレント状態がある程度継続したときに遮断すればよい。

また、第３異常用閾値電流ＩＬopは、上記定格電流ＩLmaxよりも更に低いレベルに設定されており、比較回路５４は、負荷電流ＩＬが第３異常用閾値電流ＩＬopに達した断線異常を検出してアクティブの断線異常判定信号ＯＰを出力する。

これに対して、上記第１異常用閾値電流ＩＬocは、第２異常用閾値電流ＩＬfcよりも高いレベルに設定されている。比較回路５８は、負荷電流ＩＬが第１異常用閾値電流ＩＬocに達したオーバーカレントを検出してローレベルのオーバーカレント信号ＯＣを出力する。このように負荷電流ＩＬが第１異常用閾値電流ＩＬocを超える高いレベルである場合には、後述するようにパワーＭＯＳＦＥＴ１４を即時的に遮断する必要がある。また、閾値電圧生成部５２は、図４に示すように、この第１異常用閾値電流ＩＬocを、当初は突入電流に備えてこれよりも高い初期レベルに設定しておき、後述するように、例えばヒューズカレントが検出されることを条件にその後、経時的にレベルダウンしていく。

（過熱検出部）
過熱検出部２５は、パワーチップ２０に設けられた温度センサ１９から当該パワーチップ２０の温度に応じた温度信号Ｓ１を受ける。そして、過熱検出部２５は、所定の閾値温度を超える温度信号Ｓ１を受けたときに温度異常としてローレベルの温度異常判定信号ＯＴ（ローアクティブ）をコントロールロジック部２７に与える。

（コントロールロジック部）
図５は、コントロールロジック部２７の回路図である。このコントロールロジック部２７は、主として、ＦＲカウンタ（フリーランニングカウンタ）７１、クリアカウンタ７２、ヒューズカウンタ（ＦＣカウンタ）７３、発振回路７４、リセット信号発生回路７５等を備える。また、コントロールロジック部２７は、前述したように、入力インターフェース部２２からの制御信号Ｏｎ、電流検出部２４からの信号ＯＣ，ＦＣ，ＯＰ、過熱検出部２５からの温度異常判定信号ＯＴを受ける。

ａ．発振回路及びリセット信号発生回路
発振回路７４は、クロック信号ＣＬＫ（例えば１２５μｓｅｃ）を生成して出力する。リセット信号発生回路７５は、上記内部グランド生成部２３が通電しこのコントロールロジック部２７が動作するのに十分な定電圧を生成し、上記発振回路７４のクロック発生動作が安定する前まではローレベルのリセット信号ＲＳＴ（ローアクティブ）を出力し、安定後はハイレベルのリセット信号ＲＳＴを出力する。

ｂ．過電流保護回路
過電流保護回路は、主として、電流検出部２４からのアクティブのオーバーカレント信号ＯＣ、及び、過熱検出部２５からのアクティブの温度異常判定信号ＯＴのうち少なくともいずれか一方を受けたことを条件に、パワーＭＯＳＦＥＴ１４に所定の基準オフ時間だけ強制的に遮断動作させた後に、その強制遮断状態を解除するものである。具体的には、過電流保護回路は、ＦＲカウンタ７１、ＯＣメモリ７６、ＦＲＣリセット生成回路７７、ＦＣメモリ７８等を備えて構成されている。なお、本実施形態において、強制遮断とは、電力供給制御装置１０がアクティブの制御信号Ｏｎ（オン指令信号）を受けていてもパワーＭＯＳＦＥＴ１４を遮断状態にすることをいう。

コントロールロジック部２７には、上記信号ＯＣ，ＯＴをそれぞれレベル反転した信号を受けるＮＯＲ回路７９と、このＮＯＲ回路７９からの出力信号をレベル反転した信号を受けるＮＡＮＤ回路８０とが設けられ、このＮＡＮＤ回路８０からのセット信号ＯＣ１をレベル反転した信号がＯＣメモリ７６（ＲＳフリップフロップ）のセット端子に入力される。ＮＡＮＤ回路８０には、ＮＡＮＤ回路８１の出力信号をレベル反転した信号も入力される。このＮＡＮＤ回路８１には、上記制御信号Ｏｎをレベル反転した信号と、後述する強制遮断信号Inhibit（パワーＭＯＳＦＥＴ１４を強制遮断させるときにローレベル）とが入力される。

このような構成により、ＮＡＮＤ回路８０は、コントロールロジック部２７に、電流検出部２４からのアクティブのオーバーカレント信号ＯＣ、及び、過熱検出部２５からのアクティブの温度異常判定信号ＯＴのうち少なくともいずれか一方と、アクティブの制御信号Ｏｎとが入力され、かつ、上記強制遮断信号Inhibitがハイレベルのときに、ローレベルのセット信号ＯＣ１（ローアクティブ）を出力する。つまり、ＮＡＮＤ回路８０は、オン指令信号の入力中において、オーバーカレントまたは過熱異常が検出され、かつ、パワーＭＯＳＦＥＴ１４が強制遮断状態にないときに、アクティブのセット信号ＯＣ１を出力し、ＯＣメモリ７６をセット状態にする。

また、コントロールロジック部２７には、上記ＮＡＮＤ回路８１の出力信号をレベル反転した信号と、上記ヒューズカレント信号ＦＣをレベル反転した信号とが入力されるＮＡＮＤ回路８２を備え、このＮＡＮＤ回路８２のセット信号ＦＣ１（ローアクティブ）をレベル反転した信号が上記ＦＣメモリ７８（ＲＳフリップフロップ）のセット端子に入力される。このような構成により、ＮＡＮＤ回路８２は、コントロールロジック部２７に、電流検出部２４からのアクティブのヒューズカレント信号ＦＣと、ローレベルの制御信号Ｏｎとが入力され、かつ、上記強制遮断信号Inhibitがハイレベルのときに、ローレベルのセット信号ＦＣ１を出力する（ローアクティブ）。つまり、ＮＡＮＤ回路８２は、オン指令信号の入力中において、ヒューズカレントが検出され、かつ、パワーＭＯＳＦＥＴ１４が強制遮断状態にないときに、アクティブのセット信号ＦＣ１を出力し、ＦＣメモリ７８をセット状態にする。

次に、ＦＲカウンタ７１は、常には所定時間を繰り返しカウントし続け、次のリセット条件１〜３のいずれかを満たしたときにカウンタ値を「１」の状態（即ち最下位ビットのみ「１」、その他のビットは「０」）にリセットされる。なお、本実施形態のＦＲカウンタ７１は、例えば８bitのフリーランニングカウンタであり、上記発振回路７４からのクロック信号ＣＬＫ（１２５μｓｅｃ）の立下りエッジを受けるタイミングで例えば１カウントずつ進め、リセットされない限り、３２ｍｓｅｃ毎にオーバーフローする。
リセット条件１：リセット信号発生回路７５からアクティブのリセット信号ＲＳＴが出力されたとき。
リセット条件２：ＮＡＮＤ回路８０からアクティブのセット信号ＯＣ１が出力されたとき（オーバーカレントまたは過熱異常が検出され、かつ、パワーＭＯＳＦＥＴ１４が強制遮断状態にないとき。）。
リセット条件３：ＦＣメモリ７８の出力信号ＦＣＭがハイレベルからローレベルにレベル反転したとき（ＦＲＣリセット生成回路７７で出力信号ＦＣＭの立下りエッジが検出されたとき。即ち、パワーＭＯＳＦＥＴ１４が強制遮断状態にない状態でヒューズカレントが検出されたとき。）。

そして、ＦＲＣリセット生成回路７７は、これらの条件１〜３のいずれかが満たされた場合に、ローレベルのリセット信号ｒｅｓ（ローアクティブ）を出力し、ＦＲカウンタ７１を一時的にリセット状態にする。また、ＦＲカウンタ７１は、カウンタの下位７bitがオーバーフローした（全て「１」になった）時点で、ローレベルのカウント指令信号ＯvF7（ローアクティブ）を出力し、カウンタの下位７bitが全て「０」の時点で、ローレベルの遮断解除信号ＭＣＬ（ローアクティブ）を出力する。要するに、ＦＲカウンタ７１は、リセットされなければ、所定時間（１６ｍｓｅｃ）毎にアクティブのカウント指令信号ＯvF7を出力し、各カウント指令信号ＯvF7の出力よりも後（本実施形態では１カウント後）のタイミングで、上記所定時間毎にアクティブの遮断解除信号ＭＣＬを出力する。

ＯＣメモリ７６は、そのリセット端子にＮＯＲ回路８３からの出力信号をレベル反転した信号が入力され、このＮＯＲ回路８３には、上記リセット信号発生回路７５からのリセット信号ＲＳＴをレベル反転した信号と、上記ＦＲカウンタ７１からの遮断解除信号ＭＣＬをレベル反転した信号とが入力される。このような構成により、ＯＣメモリ７６は、上述したように、アクティブのセット信号ＯＣ１を受けてセット状態となってローレベルの第１強制遮断指令信号ＯＣＭ（ローアクティブ）を出力し、リセット信号ＲＳＴまたは遮断解除信号ＭＣＬがアクティブのときに、ハイレベルの第１強制遮断指令信号ＯＣＭを出力する。

ＮＯＲ回路８４は、上記第１強制遮断指令信号ＯＣＭをレベル反転した信号と、後述するヒューズカウンタ７３からの第２強制遮断指令信号Ｆｕｓｅをレベル反転した信号とを入力し、第１強制遮断指令信号ＯＣＭまたは第２強制遮断指令信号Ｆｕｓｅがアクティブのときにローレベルの強制遮断信号Inhibit（ローアクティブ）を出力する。

以上の構成により、過電流保護回路は、オーバーカレント信号ＯＣまたは温度異常判定信号ＯＴがアクティブになったときに、ＯＣメモリ７６からアクティブの第１強制遮断指令信号ＯＣＭが出力されることで、パワーＭＯＳＦＥＴ１４に即時的に強制遮断をさせる。それとともに、ＦＲカウンタ７１は、リセットされてカウント動作を再開し、この時点から１６ｍｓｅｃ後にアクティブの遮断解除信号ＭＣＬを出力することで、ＯＣメモリ７６からハイレベルの第１強制遮断指令信号ＯＣＭが出力されてパワーＭＯＳＦＥＴ１４の強制遮断状態を解除する（第１強制遮断）。従って、電力供給制御装置１０がアクティブの制御信号Ｏｎを受けていれば、パワーＭＯＳＦＥＴ１４は通電状態に復帰する。以下、このように、過電流保護回路によってパワーＭＯＳＦＥＴ１４を即時的に強制遮断し、所定の基準オフ時間後に通電状態に復帰させる強制遮断を、「第１強制遮断」という。

ＦＣメモリ７８は、そのリセット端子にＮＯＲ回路８５からの出力信号をレベル反転した信号が入力され、このＮＯＲ回路８５には、上記リセット信号発生回路７５からのリセット信号ＲＳＴをレベル反転した信号と、上記ＦＲカウンタ７１からの遮断解除信号ＭＣＬをレベル反転した信号とが入力される。このような構成により、ＦＣメモリ７８は、上述したように、アクティブのセット信号ＦＣ１を受けてセット状態となってローレベルの出力信号ＦＣＭ（ローアクティブ）を出力し、リセット信号ＲＳＴまたは遮断解除信号ＭＣＬがアクティブのときに、ハイレベルの出力信号ＦＣＭを出力する。また、ＦＣメモリ７８は、セット信号ＦＣ１がアクティブのときは、リセット信号ＲＳＴがアクティブとなってもアクティブの出力信号ＦＣＭを出力し続ける。

ｃ．ヒューズ異常保護回路
ヒューズ異常保護回路は、主として、電流検出部２４からのアクティブのヒューズカレント信号ＦＣを受けているとき、及び、上記過電流保護回路によってパワーＭＯＳＦＥＴ１４が第１強制遮断されているときの双方の異常時間（以下、「ヒューズ時間」という）を積算していき、この積算時間が所定の基準ヒューズ時間（＞上記基準オフ時間）に達したことを条件に、パワーＭＯＳＦＥＴ１４に強制遮断動作をさせるものである。以下、このように、ヒューズ異常保護回路による強制遮断を「第２強制遮断」という。具体的には、ヒューズ異常保護回路は、ヒューズカウンタ７３、ＦＣＣリセット生成回路８６等を備える。

ヒューズカウンタ７３は、例えば６bitカウンタであり、ＦＲカウンタ７１からの上記カウント指令信号ＯvF7の立下りエッジで例えば１カウントずつ進め、途中でリセットされなければ、１０２４ｍｓｅｃでオーバーフローしてローレベルの第２強制遮断指令信号Ｆｕｓｅ（ローアクティブ）を出力する。より具体的には、ヒューズカウンタ７３のクロック入力端子には、ＡＮＤ回路８９の出力信号がレベル反転されて入力され、このＡＮＤ回路８９には、当該ヒューズカウンタ７３からの第２強制遮断指令信号Ｆｕｓｅと、ＮＡＮＤ回路９０の出力信号とが入力される。ＮＡＮＤ回路９０には、ＦＲカウンタ７１からのカウント指令信号ＯvF7をレベル反転した信号と、ＮＯＲ回路９１からの異常通知信号Ｆａｉｌをレベル反転した信号とが入力される。

このＮＯＲ回路９１は、上記第１強制遮断指令信号ＯＣＭ及び上記出力信号ＦＣＭをそれぞれレベル反転した信号が入力され、第１強制遮断指令信号ＯＣＭ及び出力信号ＦＣＭのいずれか一方がアクティブのときに、ローレベルの異常通知信号Ｆａｉｌ（ローアクティブ）を出力する。つまり、ＮＯＲ回路９１は、オーバーカレントまたは温度異常による第１強制遮断中であること、或いは、ヒューズカレント（第２強制遮断前）になっていることをＦＣカウンタ７３や後述するＣＬＣリセット生成回路９２に通知する役目を果たす。

そして、ヒューズカウンタ７３は、この異常通知信号Ｆａｉｌがアクティブで、かつ、第２強制遮断指令信号Ｆｕｓｅが非アクティブ（オーバーフロー前）のときに、カウント指令信号ＯvF7の立下りエッジごとにカウンタアップする。そして、カウンタがオーバーフローした時に、アクティブの第２強制遮断指令信号Ｆｕｓｅを出力してパワーＭＯＳＦＥＴ１４に強制遮断動作をさせ、これに伴ってカウント指令信号ＯvF7に基づくカウント動作が停止され、強制遮断状態を保持する（第２強制遮断）。

一方、ＦＣＣリセット生成回路８６は、次のリセット条件４，５を満たしたときにヒューズカウンタ７３のカウンタ値を「０」にリセットする。
リセット条件４：リセット信号発生回路７５からアクティブのリセット信号ＲＳＴが出力されたとき。
リセット条件５：第２強制遮断指令信号Ｆｕｓｅが非アクティブ（ハイレベル）で、かつ、クリア信号ＣＬＲがアクティブ（クリアカウンタ７２がオーバーフロー）のとき。

また、ＯＣ閾値指令生成回路９３は、ヒューズカウンタ７３及びＦＲカウンタ７１のカウンタ値を取り込むようになっており、図６に示すように、ＦＲカウンタ７１の上位５bitによるカウンタ値（ＦＲカウンタ７１のカウント時間）に応じたローレベルの閾値指令信号ＯＣＬ０〜ＯＣＬ５（ローアクティブ）を順次出力する。これにより、閾値電圧生成部５２は、ＦＥＴ６１ａからＦＥＴ６１ｆまで順次選択的にオンされて、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を上記カウント時間に応じて経時的にレベルダウンさせる。但し、ＯＣ閾値指令生成回路９３は、ヒューズカウンタ７３のカウンタ値が８以上のときには、アクティブの閾値指令信号ＯＣＬ５の出力を維持し、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を最も低いレベルに維持する。

ｄ．クリアカウンタ
正常時間積算回路としてのクリアカウンタ７２は、主として、ヒューズカウンタ７３がカウントアップ動作を開始した後、オーバーフローするまでの間に、上記電流異常及び温度異常のいずれも発生しなくなった正常状態（負荷電流ＩＬが第２異常用閾値電流ＩＬfc及び第１異常用閾値電流ＩＬocに達していない状態 このときの負荷電流ＩＬレベルが正常レベルである）が所定の基準正常時間だけ継続したことを条件に、ローレベルのクリア信号ＣＬＲ（ローアクティブ）を出力して、ヒューズカウンタ７３のヒューズ時間（カウンタ値）を初期値「０」にリセットするものである。なお、基準正常時間は、例えばヒューズカレントやオーバーカレント状態が解消された後に外部回路の過熱状態が解消するまでの時間に基づいて定められている。

具体的には、クリアカウンタ７２は、例えば５bitカウンタであり、ＦＲカウンタ７１からの上記カウント指令信号ＯvF7の立下りエッジで例えば１カウントずつ進め、途中でリセットされなければ、５１２ｍｓｅｃ（基準正常時間）でオーバーフローしてアクティブのクリア信号ＣＬＲを出力する。ＣＬＣリセット生成回路９２は、次のリセット条件６〜８を満たしたときにクリアカウンタ７２のカウンタ値を「０」にリセットする。
リセット条件６：リセット信号発生回路７５からアクティブのリセット信号ＲＳＴが出力されたとき。
リセット条件７：第２強制遮断指令信号Ｆｕｓｅが非アクティブ（第２強制遮断実行前）で、かつ、異常通知信号Ｆａｉｌがアクティブのとき。
リセット条件８：第２強制遮断指令信号Ｆｕｓｅがアクティブ（第２強制遮断実行後）で、かつ、制御信号Ｏｎがアクティブのとき。

また、コントロールロジック部２７には、上記出力信号Ｏffを出力するＯＲ回路８７が設けられており、これに上記クリア信号ＣＬＲを反転した信号と、リセット信号ＲＳＴを反転した信号とが入力される。これにより、ＯＲ回路８７は、クリア信号ＣＬＲ及びリセット信号ＲＳＴのいずれかがアクティブのときに、上記内部グランド生成部２３の通電を停止させるハイレベルの出力信号Ｏffを出力する。

ｆ．阻止回路
なお、上述したように、ＮＡＮＤ回路８１には、上記制御信号Ｏｎをレベル反転した信号と、後述する強制遮断信号Inhibit（パワーＭＯＳＦＥＴ１４を強制遮断させるときにローレベル）とが入力され、この出力信号をレベル反転した信号がＮＡＮＤ回路８０，８２に入力される。このような構成により、非アクティブの制御信号Ｏｎ（オフ指令信号）が入力されたときには、ＮＡＮＤ回路８１からハイレベルの出力信号が入力されることになるから、たとえアクティブのオーバーカレント信号ＯＣやヒューズカレント信号ＦＣが電流異常検出部５３から出力されたり、アクティブの温度異常判定信号ＯＴが過熱検出部２５から出力されたとしても、ＮＡＮＤ回路８０，８２の出力はハイレベルに維持され、ＯＣメモリ７６やＦＣメモリ７８がセットされることが阻止される。つまり、アクティブのオーバーカレント信号ＯＣ、ヒューズカレント信号ＦＣ及びアクティブの温度異常判定信号ＯＴが無効化（マスク）される。

例えば負荷１１がＬ負荷の場合、非アクティブの制御信号Ｏｎ（オフ指令信号）が入力されパワーＭＯＳＦＥＴ１４がターンオフすると、負荷１１のサージ電圧によってパワーＭＯＳＦＥＴ１４のソース電圧が負側に引っ張られる。そうすると、このソース電圧を基準として生成された第２異常用閾値電圧Ｖfc及び第３異常用閾値電圧Ｖopも負電圧となり、ヒューズカレントや断線異常が生じていないにもかかわらず、電流異常検出部５３から異常信号としてのアクティブのヒューズカレント信号ＦＣやアクティブの断線異常判定信号ＯＰが出力されてしまう。しかしながら、本実施形態では、上記阻止回路によって、非アクティブの制御信号Ｏｎが入力されたときに、アクティブのヒューズカレント信号ＦＣの入力が無効化されヒューズカウンタ７３のカウントアップ動作がされないようにしているため、上記第２強制遮断動作の実行を阻止できる。

ｇ．フィルタ回路
フィルタ回路は、互いに直列接続された複数のメモリ回路（本実施形態では、２つのメモリ回路１００，１０１（例えばＤフリップフロップ）からなるカウンタ回路を備える。メモリ回路１００は、そのＤ端子には内部グランドＧＮＤ２が与えられており、そのＱ端子が、次段のメモリ回路１０１のＤ端子に接続されている。両メモリ回路１００，１０１のセット端子には上記クリア信号ＣＬＲが入力され、また、リセット端子には、ＮＯＲ回路１０２の出力信号が入力される。このＮＯＲ回路１０２には、リセット信号発生回路７５からのリセット信号ＲＳＴをレベル反転した信号と、断線異常判定信号ＯＰとが入力される。

このような構成により、フィルタ回路は、リセット信号ＲＳＴが非アクティブで、かつ、断線異常判定信号ＯＰがアクティブの状態で、アクティブのクリア信号ＣＬＲを複数回（本実施形態では２回）受けると、メモリ回路１０１のＱ端子からローレベルの断線異常信号ＯＰＦ（ローアクティブ）を出力する。一方、フィルタ回路は、次のリセット条件９，１０を満たしたときにリセットされる。
リセット条件９：リセット信号発生回路７５からアクティブのリセット信号ＲＳＴが出力されたとき。
リセット条件１０：断線異常信号ＯＰＦが非アクティブ（ハイレベル）のとき。

つまり、電流検出部２４からアクティブの断線異常判定信号ＯＰが出力されても、断線異常信号ＯＰＦは、直ぐにはアクティブとされず、クリアカウンタ７２からアクティブのクリア信号ＣＬＲを２回受けた場合（アクティブの断線異常判定信号ＯＰが出力された時点から少なくとも上記基準正常時間経過した場合）に初めてアクティブとされる。

メモリ回路１０１のＱ端子からの断線異常信号ＯＰＦは、レベル反転されてＮＡＮＤ回路１０３に与えられる。このＮＡＮＤ回路１０３には、上記ＦＲカウンタ７１からいずれかのビット信号が入力されるようになっている。従って、ＮＡＮＤ回路１０３は、断線異常信号ＯＰＦがアクティブのとき、上記ビット信号のレベル反転に応じたパルス状の断線異常信号ＯＰＦＰを出力する。ここで、本実施形態では、最上位のビット信号ＦＲＣ７がＮＡＮＤ回路１０３に入力されるようになっており、これにより、周期３２ｍｓｅｃ，デューティ比５０％の断線異常信号ＯＰＦＰが出力されることになる。

一方、フィルタ回路は、断線異常信号ＯＰＦＰが非アクティブとなった時点で、直ぐに正常状態を示す非アクティブ（ハイレベル）の断線異常信号ＯＰＦＰ（正常信号）を出力する。この断線異常信号ＯＰＦＰをレベル反転した信号と、上記ＮＯＲ回路８４からの強制遮断信号Inhibitをレベル反転した信号とは、ＮＯＲ回路１０４を介してダイアグ信号Diagとして出力され、ダイアグ出力部２６に与えられる。このダイアグ出力部２６は、断線異常信号ＯＰＦがアクティブのときにダイアグ出力端子Ｐ７からパルス状のダイアグ出力を実行し、強制遮断信号Inhibitがアクティブのときにステップ状のダイアグ出力を実行する。このような構成であれば、断線異常と、それ以外の異常（オーバーカレント、ヒューズカレント、過熱異常）とをダイアグ出力により識別することができる。

（ゲート駆動部）
ゲート駆動部２８は、コントロールロジック部２７から制御信号Ｏｎ、出力信号ＦＣＭ及び強制遮断信号Inhibitが入力される。ゲート駆動部２８は、電源端子Ｐ２とパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとの間に接続されたチャージポンプ（図示せず）と、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとソースの間に接続された放電用ＦＥＴ（図示せず）とを備える。

そして、ゲート駆動部２８は、コントロールロジック部２７からアクティブの制御信号Ｏｎ（オン指令信号）を受けることで、チャージポンプのみを駆動させて電源電圧Ｖccよりも高いレベルに昇圧した電圧をパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間に与えてオンして通電動作にさせる充電動作を行う。一方、ゲート駆動部２８は、コントロールロジック部２７から非アクティブの制御信号Ｏｎ（オフ指令信号）受けたとき、または、アクティブの強制遮断信号Inhibitを受けたとき（上記第１及び第２の強制遮断時）、チャージポンプの昇圧動作をオフするとともに、放電用ＦＥＴのみをオンしてパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間の電荷を放電し、遮断動作させる放電動作を行う。

（ショート故障検出部）
図７は、パワーＭＯＳＦＥＴ１４のショート故障を検出するショート故障検出部１２０の回路図である。このショート故障検出部１２０は、入出力間電圧判定回路１２１と、駆動状態判定回路１５０と、ショート異常検出回路１２３とを備えている。

ａ．入出力間電圧判定回路
入出力間電圧判定回路１２１は、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsが第１閾値を下回ったときにターンオフするスイッチ素子としてＦＥＴ１２４を備える。具体的には、ＦＥＴ１２４は、ｐチャネル型であって、ソースがパワーＭＯＳＦＥＴ１４のドレインに接続され、ゲートがパワーＭＯＳＦＥＴ１４のソースに接続されている。従って、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsが、ＦＥＴ１２４の閾値電圧Ｖｔ（「第１閾値」の一例）を下回ったときにターンオフする。このＦＥＴ１２４のドレインは、定電流回路１２５及びｎチャネル型のＦＥＴ１２６を介して前述した抵抗３７に接続されている。

また、入出力間電圧判定回路１２１には、上記ＦＥＴ１２４のターンオフによってオンするＦＥＴ１２７と、上記ＦＥＴ１２４のターンオフによってオフするＦＥＴ１２８とが設けられている。具体的には、ＦＥＴ１２７は、ｐチャネル型であって、そのソースがＦＥＴ１２４のソースに共通接続され、ゲートがＦＥＴ１２４のドレインに接続されている。一方、ＦＥＴ１２８は、ｎチャネル型であって、そのソースが上記定電流回路１２５の下流端側に接続され、ドレインがＦＥＴ１２７のドレインに接続され、ゲートがＦＥＴ１２４のドレインに接続されている。

更に、入出力間電圧判定回路１２１には、ＦＥＴ１２８のターンオフによってオンするＦＥＴ１２９が設けられている。このＦＥＴ１２９は、ｎチャネル型であって、そのソースがＦＥＴ１２８のソースに共通接続され、ゲートがＦＥＴ１２８のドレインに接続され、ドレインが定電流回路１３０を介してＦＥＴ１２４，１２７のソースに接続されている。このような構成により、入出力間電圧判定回路１２１は、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧ＶdsがＦＥＴ１２４の閾値電圧Ｖｔを下回ったときにＦＥＴ１２９がターンオンしてローレベルの第１判定信号Ｓ２（ローアクティブ）を出力する。なお、閾値電圧Ｖｔは、パワーＭＯＳＦＥＴ１４のドレイン−ソース間が短絡したショート故障（以下、「パワーＭＯＳショート」という）が発生したときの、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsレベルよりもやや大きめのレベルに設定されている。

ｂ．駆動状態判定回路
駆動状態判定回路１５０は、パワーＭＯＳＦＥＴ１４のゲート電圧Ｖｇ（「半導体スイッチ素子の制御端子電圧」の一例）がソース電圧Ｖｓよりも第２閾値（ＦＥＴ１５１の閾値電圧）以上高くなったときにターンオンするＦＥＴ１５１を備える。このＦＥＴ１５１は、ｎチャネル型であって、そのドレインがパワーＭＯＳＦＥＴ１４のドレインに共通接続され、ゲートがパワーＭＯＳＦＥＴ１４のゲートに共通接続され、バックゲート（ゲートの基準となる電位）がパワーＭＯＳＦＥＴ１４のソースに共通接続されている。また、ＦＥＴ１５１のソースは定電流回路１５２を介して上記ＦＥＴ１２６に接続されている。

また、駆動状態判定回路１５０は、ＦＥＴ１５１がターンオンすることによりオンするＦＥＴ１５３を備える。このＦＥＴ１５３は、ｎチャネル型であって、そのドレインが定電流回路１５４を介してパワーＭＯＳＦＥＴ１４のドレインに接続され、ゲートがＦＥＴ１５１のソースに接続され、ソースが上記ＦＥＴ１２６に接続されている。このような構成により、パワーＭＯＳＦＥＴ１４のゲート電圧Ｖｇがソース電圧Ｖｓよりも第２閾値以上高くなったときに、ＦＥＴ１５３がターンオンしてローレベルの第２判定信号Ｓ３（ローアクティブ）を出力する。なお、この第２閾値は、例えばパワーＭＯＳＦＥＴ１４のドレイン−ゲート間がショートしたショート異常（以下、「ドレイン−ゲート間ショート」という）が発生したときの、センスＭＯＳＦＥＴ１８のゲート−ソース間電圧よりもやや低めに設定されている。

また、ショート故障検出部１２０は、上記したＦＥＴ１２６が、入出力間電圧判定回路１２１及び駆動状態判定回路１５０の通電路１３５（「入出力間電圧判定回路及び駆動状態判定回路に流れる電流の電流路」の一例）中に設けられている。そして、このＦＥＴ１２６は、そのゲートがパワーＭＯＳＦＥＴ１４のソースに接続され、当該パワーＭＯＳＦＥＴ１４がオンしてそのソース電圧Ｖｓが第４閾値を上回っているときにオンして入出力間電圧判定回路１２１及び駆動状態判定回路１５０の通電を許容し、これらの回路１２１，１５０における判定動作を可能な状態とする。一方、パワーＭＯＳＦＥＴ１４が正常にオフして、そのソース電圧Ｖｓが第４閾値を下回っているときにオフして入出力間電圧判定回路１２１及び駆動状態判定回路１５０の通電を遮断し、非アクティブの制御信号Ｏｎの入力時（オフ指令信号の入力時）において上記通電路１３５の漏れ電流を遮断する。従って、このＦＥＴ１２６は、「漏れ電流遮断回路」として機能する。

ｃ．ショート異常検出回路
ショート異常検出回路１２３は、アクティブの第１判定信号Ｓ２を受けてターンオンするＦＥＴ１３６と、アクティブの第２判定信号Ｓ３を受けてターンオンするＦＥＴ１３７とを備える。両ＦＥＴ１３６，１３７は、いずれもｐチャネル型であって、ソース同士が共通接続されて定電流回路１３８を介して電源端子Ｐ２に接続され、ドレイン同士が共通接続されてＦＥＴ１３９を介して前述の抵抗３７に接続されている。このＦＥＴ１３９は、例えば非アクティブの制御信号Ｏｎ（オフ指令信号）の入力時点から所定時間（例えば２ｍｓ）経過時に上記内部グランド生成部２３からハイレベルの信号Ｓ４を受けてターンオンする。

従って、ショート異常検出回路１２３は、非アクティブの制御信号Ｏｎ（オフ指令信号）の入力時点において、アクティブの第１判定信号Ｓ２またはアクティブの第２判定信号Ｓ３を受けても、ＦＥＴ１３９がオフしており、ハイレベルの出力信号Ｓ５を出力する。そして、そこから所定時間経過したときにＦＥＴ１３９がターンオンして、このときにアクティブの第１判定信号Ｓ２またはアクティブの第２判定信号Ｓ３を受けていればローレベルの出力信号Ｓ５（ローアクティブ 「ショート異常信号」の一例）を出力する。これにより、ダイアグ出力部２６内のＦＥＴ１４０がターンオンしてハイレベルのダイアグ信号Diagを出力する。これによりショート異常が外部に通知される。なお、ダイアグ出力部２６には、上記コントロールロジック部２７からのダイアグ信号Diagを受けてオンオフするＦＥＴ１４１が設けられており、前述したように断線異常と、それ以外の異常（オーバーカレント、ヒューズカレント、過熱異常）とを互いに異なるパターンでダイアグ出力する。

２．本実施形態の動作
図８〜図１０は、電力供給制御装置１０の動作を説明するための各信号のタイムチャートである。このうち、図８は正常時であり、図９はオーバーカレント時であり、図１０はヒューズカレント時を示す。なお、各図で、〔ＦＲＣ〕はＦＲカウンタ７１の最上位bitから上位５bit目までのbitによるカウント値、〔ＦＣＣ〕はヒューズカウンタ７３のカウント値、〔ＣＬＣ〕はクリアカウンタ７２のカウント値をそれぞれ示しており、ここでは１６進数（Ａ＝１０，Ｂ＝１１，Ｃ＝１２．．．）で表示されている。また、ＦＲＣ７はＦＲカウンタ７１の最上位bitを意味し、そのハイローレベルが示されており、ＦＲＣ６はＦＲカウンタ７１の上位２番目のbitを意味し、そのハイローレベルが示されている。また、各図中の「Ｒ」はリセットを意味する。

（正常時）
電力供給制御装置１０は、アクティブの制御信号Ｏｎを受けると、内部グランド生成部２３において内部グランドＧＮＤ２が生成される。そして、この内部グランドＧＮＤ２が安定するとリセット信号発生回路７５のリセット信号ＲＳＴがアクティブから非アクティブとなり各カウンタ７１〜７３のリセット状態が解除される。

また、アクティブの制御信号Ｏｎがコントロールロジック部２７からゲート駆動部２８に与えられてパワーＭＯＳＦＥＴ１４等がオンして通電状態になる。そして、ＦＲカウンタ７１が発振回路７４からのクロック信号ＣＬＫに基づきカウントを開始する。正常時では、ＮＡＮＤ回路８０からアクティブのセット信号ＯＣ１が出力されること（リセット条件２）はなく、また、ＦＣメモリ７８の出力信号ＦＣＭがハイレベルからローレベルにレベル反転すること（リセット条件３）もないため、ＦＲカウンタ７１は途中でリセットされることなく、３２ｍｓｅｃを繰り返しカウントする（図８中の〔ＦＲＣ〕参照）。それとともに、このＦＲカウンタ７１の上位５bitのカウンタ値に応じたアクティブの閾値指令信号ＯＣＬ０〜ＯＣＬ５が閾値指令生成回路９３から順次出力され、第１異常用閾値電流ＩＬocを突入電流よりも高い初期レベルから経時的にレベルダウンする動作が３２ｍｓｅｃごとに順次繰り返される。

ここで、アクティブの制御信号Ｏｎの入力時に、パワーＭＯＳＦＥＴ１４に第２異常用閾値電流ＩＬfcよりも高い突入電流が流れ得る。しかし、第１異常用閾値電流ＩＬocは、突入電流よりも高い初期レベルにあるため、この突入電流によってパワーＭＯＳＦＥＴ１４等に上記第１強制遮断動作を行わせることを防止できる。

また、正常時には、異常通知信号Ｆａｉｌが非アクティブであるため、ヒューズカウンタ７３のカウントアップは開始されない（図８の〔ＦＣＣ〕参照）。一方、クリアカウンタ７２は、ＦＲカウンタ７１からのカウント指令信号ＯvF7の入力ごとにカウントアップする。そして、異常通知信号Ｆａｉｌは非アクティブのままであるから、途中でリセットされず、５１２ｍｓｅｃ（基準正常時間）でオーバーフローしてアクティブのクリア信号ＣＬＲを出力する（図８の〔ＣＬＣ〕、ＣＬＲ参照）。

制御信号Ｏｎがアクティブから非アクティブになったとき、前述したように内部グランド生成部２３は、この時点でクリアカウンタ７２がオーバーフローしていなければオーバーフローするまで待って内部グランドＧＮＤ２の生成を停止する。

（オーバーカレント、ヒューズカレント時）
負荷１１の短絡が発生した場合、図９に示すように、負荷電流ＩＬは第２異常用閾値電流ＩＬfcを超え、この時点で、ヒューズカレント信号ＦＣがアクティブとなり、ＦＣメモリ７８の出力信号ＦＣＭがハイレベルからローレベルにレベル反転し、ＦＲカウンタ７１のカウント値がリセットされる。これにより、第１異常用閾値電流ＩＬocは初期レベルに復帰し、その後に開始されるＦＲカウンタ７１のカウント値に応じて再び経時的にレベルダウンしていく。

そして、負荷電流ＩＬが第１異常用閾値電流ＩＬocを超えた時点で、オーバーカレント信号ＯＣがアクティブとなり、ＮＡＮＤ回路８０からのセット信号ＯＣ１がアクティブとなり、これにより、ＯＣメモリ７６からの第１強制遮断指令信号ＯＣＭがアクティブとなり、アクティブの強制遮断信号InhibitによりパワーＭＯＳＦＥＴ１４の第１強制遮断動作が実行される。また、アクティブのセット信号ＯＣ１によりＦＲカウンタ７１のカウント値がリセットされ、ここから１６ｍｅｃより少し手前でアクティブのカウント指令信号ＯvF7が出力され、ヒューズカウンタ７３のカウント値が１カウントアップされる（図９の〔ＦＣＣ〕参照）。そして、ＦＲカウンタ７１が１６ｍｅｃをカウントした時点で、アクティブの遮断解除信号ＭＣＬが出力され、ＯＣメモリ７６から非アクティブの第１強制遮断指令信号ＯＣＭが出力されてパワーＭＯＳＦＥＴ１４の強制遮断状態が解除され、再びオンされる。

その後、負荷１１の短絡が解消されなければ、クリアカウンタ７２のカウントアップもされず、上記第１強制遮断が繰り返し実行され、それと共に、ヒューズカウンタ７３のカウントアップが進められる。そして、このカウント値〔ＦＣＣ〕が７になった（第１強制遮断が７回実行された）後、ＯＣ閾値指令生成回路９３はアクティブの閾値指令信号ＯＣＬ５の出力を維持し、第１異常用閾値電流ＩＬocを最も低いレベルに保持する。

そして、ヒューズカウンタ７３がオーバーフローした時点で、アクティブの第２強制遮断指令信号Ｆｕｓｅを出力してパワーＭＯＳＦＥＴ１４に強制遮断動作をさせ、これに伴ってカウント指令信号ＯvF7に基づくカウント動作が停止され、この強制遮断状態が保持される（第２強制遮断）。ここで、第２異常用閾値電流ＩＬfcを負荷１１の定格電流ＩLmaxよりもやや高いレベルとしている。そして、基準ヒューズ時間は、この第２異常用閾値電流ＩＬfcを超えるヒューズカレントが基準正常時間よりも短い時間間隔で断続的に検出された場合に電線３０が発煙するまでの時間よりも短い時間に設定されている。このため、電線３０の一部のより線が短絡してその一部のより線のみに異常電流が上記基準正常時間よりも短い時間間隔で流れるチャタリングショートを、電線３０が発煙に至る前に検出し、パワーＭＯＳＦＥＴ１４に第２強制遮断動作をさせることができるのである。

その後、図１０に示すように、制御信号Ｏｎがアクティブから非アクティブになると、クリアカウンタ７２のリセット状態が解除され、オーバーフローするまで、内部グランドＧＮＤ２の生成を維持すべく非アクティブのクリア信号ＣＬＲを出力し続ける。そして、オーバーフローしたときに内部グランドＧＮＤ２の生成を停止する。従って、クリアカウンタ７２がオーバーフローする前であれば、制御信号Ｏｎが再びアクティブになっても、上記第２強制遮断状態が保持される。

（断線異常発生時）
仮に、第３異常用閾値電流ＩＬopを常時固定とした場合には、アクティブの断線異常判定信号ＯＰが出力されるときの負荷抵抗値（外部回路の抵抗値）が電源電圧Ｖccの変動に応じて変化してしまう。断線異常を正確に検出するには、電源電圧Ｖccの変動にかかわらず、常に一定の負荷抵抗値で断線異常とすべきである。

そこで、本実施形態では、前述したように、第３異常用閾値電流ＩＬop（第３異常用閾値電圧Ｖop）は、パワーＭＯＳＦＥＴ１４のオン時においてそのソース電圧Ｖｓ（電源電圧Ｖcc）に比例して変化するようになっている。従って、例えば電源電圧Ｖccが半減した場合には、第３異常用閾値電流ＩＬopも半減するから、断線異常とされる負荷抵抗値（＝電源電圧Ｖcc／第３異常用閾値電流ＩＬop）は、電源電圧Ｖccの変動にかかわらず常に一定とされ、断線異常を正確に検出することができる。しかも、その断線検出のためにマイコン等を用いる必要がない。

（ショート異常発生時）
図１１は、各状態におけるパワーＭＯＳＦＥＴ１４のゲート−ソース間電圧Ｖgs、ソース電圧Ｖｓを示す表である。同図に示すように、オフ指令信号の入力時において、上記パワーＭＯＳショートが発生しているときには、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓは、ほぼ電源電圧Ｖccとなっている。つまり、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsは上記第１閾値を下回り、アクティブの第１判定信号Ｓ２が入出力間電圧判定回路１２１から出力され、ショート異常検出回路１２３からローレベルの出力信号Ｓ５（ショート異常信号）を出力する。

これに対して、オフ指令信号の入力時において、上記ドレイン−ゲート間ショートが発生しているときには、パワーＭＯＳＦＥＴ１４は中途半端にオンしており、そのソース電圧Ｖｓは、パワーＭＯＳショートの発生時ほど高いレベルにはならない。即ち、パワーＭＯＳＦＥＴ１４のドレイン−ソース間電圧Ｖdsは上記第１閾値を上回り、非アクティブの第１判定信号Ｓ２が入出力間電圧判定回路１２１から出力される。しかし、パワーＭＯＳＦＥＴ１４のドレイン−ゲート間のショートに伴って、パワーＭＯＳＦＥＴ１４のゲート−ソース間電圧Ｖgsがオンする程度に上昇しているため、このゲート−ソース間電圧Ｖgsが上記第２閾値を上回る。これにより、アクティブの第２判定信号Ｓ３が駆動状態判定回路１５０から出力され、ショート異常検出回路１２３からローレベルの出力信号Ｓ５（ショート異常信号）を出力する。

一方、例えば負荷１１がモータである場合には、オフ指令信号の入力により、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓは、上述したようにサージ電圧によって一時的に負側に引っ張られるものの、その後は、モータの惰性回転による起電力が発生し、上記ソース電圧Ｖｓを高いレベルまで押し上げる。しかし、このレベルは、上記パワーＭＯＳショートの発生時ほど高くなく、かつ、パワーＭＯＳＦＥＴ１４はオフ指令信号の入力によりオフしており、そのゲート−ソース間電圧Ｖgsは第２閾値を下回る。従って、ショート異常検出回路１２３から非アクティブの出力信号Ｓ５が出力される。これにより、モータの起電力による誤検出を抑制しつつ、パワーＭＯＳＦＥＴ１４のショート故障（パワーＭＯＳショート、ドレイン−ゲート間ショート）を検出することができる。

しかも、ショート異常検出回路１２３は、オフ指令信号の入力時点から所定時間経過したときにＦＥＴ１３９がターンオンして、このときにアクティブの第１判定信号Ｓ２またはアクティブの第２判定信号Ｓ３を受けていればアクティブの出力信号Ｓ５を出力するようになっている。従って、例えば、オフ指令信号の入力直後で、まだ立下り途中にあるパワーＭＯＳＦＥＴ１４のソース電圧Ｖｓによってショート異常を誤検出してしまうことを回避できる。また、この所定時間を更に長く設定すれば、モータの惰性回転による起電力に冗長されたノイズによるソース電圧Ｖｓの変動がある程度収まった後にショート異常の判断を行うことができ、誤検出を抑制できる。

＜実施形態２＞
図１２，１３は実施形態２を示す。上記実施形態１では、パワーＭＯＳＦＥＴ１４のゲート−ソース間の電圧に基づきパワーＭＯＳＦＥＴ１４が駆動状態にあるかどうかを判定する構成であるのに対し、本実施形態では、センスＭＯＳＦＥＴ１８のソース電圧Ｖｓ’に基づきパワーＭＯＳＦＥＴ１４が駆動状態にあるかどうかを判定する構成とした点が相違する。その他の点は前記実施形態１と同様である。従って、実施形態１と同一符号を付して重複する説明を省略し、異なるところのみを次に説明する。

図１２に示すように、本実施形態の駆動状態判定回路１２２は、センスＭＯＳＦＥＴ１８のソース電圧Ｖｓ’（「電流検出用スイッチ素子の出力側電圧」の一例）に基づきパワーＭＯＳＦＥＴ１４が駆動状態（オン状態）にあるかどうかを判定する。具体的には、駆動状態判定回路１２２は、センスＭＯＳＦＥＴ１８のソース電圧Ｖｓ’が第３閾値を上回ったときにターンオンするＦＥＴ１３１を備える。このＦＥＴ１３１は、ｎチャネル型であって、そのドレインがパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のドレインに共通接続され、ゲートがセンスＭＯＳＦＥＴ１８のソースに接続され、ソースが定電流回路１３２及び上記ＦＥＴ１２６を介して前述した抵抗３７に接続されている。更に、駆動状態判定回路１２２は、ＦＥＴ１３１がターンオンすることよってオンするＦＥＴ１３３を備える。このＦＥＴ１３３は、ｎチャネル型であって、そのドレインが定電流回路１３４を介して上記ＦＥＴ１３１のドレインに接続され、ゲートが上記ＦＥＴ１３１のソースに接続され、ソースが定電流回路１３２の下流端側に接続されている。

このような構成により、駆動状態判定回路１２２は、センスＭＯＳＦＥＴ１８のソース電圧Ｖｓ’が第３閾値を上回るまで上昇したときに、ＦＥＴ１３３がターンオンしてローレベルの第２判定信号Ｓ３（ローアクティブ）を出力する。なお、この第３閾値は、例えば上記ドレイン−ゲート間ショートが発生したときの、センスＭＯＳＦＥＴ１８のソース電圧Ｖｓ’レベルよりもやや低めに設定されている。

図１３は、各状態におけるパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のソース電圧Ｖｓ，ｖｓ’を示す表である。オフ指令信号の入力時において、上記ドレイン−ゲート間ショートが発生しているときには、パワーＭＯＳＦＥＴ１４のドレイン−ゲート間のショートに伴って、センスＭＯＳＦＥＴ１８のゲート電圧Ｖｇがオンする程度に上昇しているため、このセンスＭＯＳＦＥＴ１８のソース電圧Ｖｓ’が上記第３閾値を上回る。これにより、アクティブの第２判定信号Ｓ３が駆動状態判定回路１２２から出力され、ショート異常検出回路１２３からローレベルの出力信号Ｓ５（ショート異常信号）を出力する。

一方、例えば負荷１１がモータである場合には、オフ指令信号の入力後、モータの惰性回転による起電力が発生し、上記ソース電圧Ｖｓを高いレベルまで押し上げる。しかし、このレベルは、上記パワーＭＯＳショートの発生時ほど高くなく、かつ、センスＭＯＳＦＥＴ１８はオフ指令信号の入力によりオフしており、そのソース電圧Ｖｓ’は第３閾値を下回る。従って、ショート異常検出回路１２３から非アクティブの出力信号Ｓ５が出力される。これにより、モータの起電力による誤検出を抑制しつつ、パワーＭＯＳＦＥＴ１４のショート故障（パワーＭＯＳショート、ドレイン−ゲート間ショート）を検出することができる。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記各実施形態では、半導体スイッチ素子としてパワーＭＯＳＦＥＴ１４としたが、これに限らず、他のユニポーラトランジスタであっても、バイポーラトランジスタであってもよい。

（２）上記実施形態３では、電流検出用スイッチ素子としてセンスＭＯＳＦＥＴ１８を利用した、いわゆるセンス方式としたが、これに限らず、例えば通電路にシャント抵抗を設けてこの電圧降下分に基づき負荷電流を検出する、いわゆるシャント方式であってもよい。

（３）上記実施形態では、各電流異常を電圧比較で検出する構成としたが、これに限らず、電流比較で行う構成としてもよい。例えば上記各閾値電圧Ｖoc（Ｖfc，Ｖop）をゲートに受けてこの閾値電圧Ｖoc（Ｖfc，Ｖop）に応じた電流（閾値電流）を流すＦＥＴを設けて、このＦＥＴの入力側（Ｎｃｈ型であればドレイン）に、センス電流Ｉｓの出力端（ソース電位制御部５１の出力側）を接続し、センス電流Ｉｓが上記閾値電流を超えたときあるいは下回ったときに、ＦＥＴの入力側とセンス電流Ｉｓの出力端との接続点から、異常信号としての電流が出力される構成であってもよい。

（４）上記実施形態では、閾値変更回路として閾値設定用抵抗６４ａ〜６４ｃからなる分圧回路を利用したが、これに限らず、半導体スイッチ素子の出力側電圧に応じた閾値を変更するものであればよく、例えば、半導体スイッチ素子の出力側電圧が制御端子に入力され、この出力側電圧に応じた電流を流すスイッチ素子を備え、このスイッチ素子に流れる電流を各閾値電流とする構成や、更に、上記スイッチ素子からの電流が流れる抵抗を備え、この抵抗の端子電圧を各閾値電圧とする構成であってもよい。

本発明の第１実施形態に係る電力供給制御装置の全体構成を示すブロック図 内部グランド生成部の回路図 ソース電位制御部、閾値電圧生成部及び電流異常検出部の回路図 第１異常用閾値電流と第２異常用閾値電流との設定レベルを説明するためのグラフ コントロールロジック部の回路図 ヒューズカウンタ及びＦＲカウンタのカウンタ値と閾値指令信号との対応関係を示した表 ショート故障検出部の回路図 電力供給制御装置の動作を説明するための各信号のタイムチャート（正常時） 電力供給制御装置の動作を説明するための各信号のタイムチャート（オーバーカレント時） 電力供給制御装置の動作を説明するための各信号のタイムチャート（ヒューズカレント時） 各状態におけるパワーＭＯＳＦＥＴ１４のゲート−ソース間電圧Ｖgs、ソース電圧Ｖｓを示す表 ショート故障検出部の回路図 各状態におけるパワーＭＯＳＦＥＴ及びセンスＭＯＳＦＥＴのソース電圧を示す表

符号の説明

１０…電力供給制御装置
１１…負荷
１２…電源
１３…通電路
１４…パワーＭＯＳＦＥＴ（半導体スイッチ素子）
１８…センスＭＯＳＦＥＴ（電流検出用スイッチ素子）
２８…ゲート駆動部（スイッチ制御回路）
１２１…入出力間電圧判定回路
１２２，１５０…駆動状態判定回路
１２３…ショート異常検出回路
１２６…ＦＥＴ（漏れ電流遮断回路）
１３５…通電路（電流路）
Ｏｎ…ローレベルの制御信号（オン指令信号）
Ｓ２…第１判定信号
Ｓ３…第２判定信号
Ｓ５…ローレベルの出力信号（ショート異常信号）
Ｖds…ドレイン−ソース間電圧（半導体スイッチ素子の入出力間電圧）
Ｖｔ…閾値電圧（第１閾値）
Ｖｇ…ゲート電圧（半導体スイッチ素子の制御端子電圧）
Ｖｓ…ソース電圧（半導体スイッチ素子の出力側電圧）
Ｖｓ’…ソース電圧（電流検出用スイッチ素子の出力側電圧）

Claims (4)

1. 電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、
   前記電源から前記負荷への通電路に配される半導体スイッチ素子と、
   オン指令信号とオフ指令信号とが入力され、前記オン指令信号の入力に基づき前記半導体スイッチ素子をオンさせ、前記オフ指令信号の入力に基づき前記半導体スイッチ素子をオフさせるスイッチ制御回路と、
   前記半導体スイッチ素子の入出力間電圧が第１閾値を下回っていることを示す第１判定信号を出力する入出力間電圧判定回路と、
   前記半導体スイッチ素子の制御端子電圧が当該半導体スイッチ素子の出力端子電圧よりも第２閾値以上高くなっていることを示す第２判定信号を出力する駆動状態判定回路と、
   前記オフ指令信号が入力されている場合において、前記入出力間電圧判定回路から前記第１判定信号が出力されたこと、または、前記駆動状態判定回路から前記第２判定信号が出力されたことを条件に半導体スイッチ素子のショート異常信号を出力する異常検出回路と、を備える電力供給制御装置。
2. 電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、
   前記電源から前記負荷への通電路に配される半導体スイッチ素子と、
   前記半導体スイッチ素子と入力側同士が共通接続されるとともに制御端子同士が共通接続された電流検出用スイッチ素子と、
   オン指令信号とオフ指令信号とが入力され、前記オン指令信号の入力に基づき前記半導体スイッチ素子及び前記電流検出用スイッチ素子をオンさせ、前記オフ指令信号の入力に基づき前記半導体スイッチ素子及び前記電流検出用スイッチ素子をオフさせるスイッチ制御回路と、
   前記半導体スイッチ素子の入出力間電圧が第１閾値を下回っていることを示す第１判定信号を出力する入出力間電圧判定回路と、
   前記電流検出用スイッチ素子の出力側電圧が第３閾値を上回っていることを示す第２判定信号を出力する駆動状態判定回路と、
   前記オフ指令信号が入力されている場合において、前記入出力間電圧判定回路から前記第１判定信号が出力されたこと、または、前記駆動状態判定回路から前記第２判定信号が出力されたことを条件に半導体スイッチ素子のショート異常信号を出力する異常検出回路と、を備える電力供給制御装置。
3. 前記電源から前記入出力間電圧判定回路及び前記駆動状態判定回路に流れる電流の電流路には、前記半導体スイッチ素子の出力側電圧が第４閾値を下回っているときに前記電流を遮断し、当該出力側電圧が前記第４閾値を上回ったときに当該電流の通電を許容する漏れ電流遮断回路が設けられている請求項１または請求項２に記載の電力供給制御装置。
4. 前記異常検出回路は、前記オフ指令信号の入力後、所定時間経過したときに、前記入出力間電圧判定回路から前記第１判定信号、または、前記駆動状態判定回路から前記第２判定信号が出力されたことに基づきショート異常の判断を行う構成である請求項１から請求項３のいずれかに記載の電力供給制御装置。

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