JP2522466B2 - 電力用半導体装置 - Google Patents
電力用半導体装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力用半導体装置にかかわり、特に電力用の
用途に設計された半導体素子の故障診断を行うことがで
きる半導体装置に関するものである。
用途に設計された半導体素子の故障診断を行うことがで
きる半導体装置に関するものである。
従来、電力用半導体装置のパワー素子としては、バイ
ポーラトランジスタが多く用いられており、そのバイポ
ーラトランジスタの故障には、コレクタ−エミッタ間に
仮に過大電流が流れたとしてもコレクタ−エミッタ間に
微少電圧しか検出されないショートモードがある。この
ショートモードによる故障時は、バイポーラトランジス
タの故障を検出する方法として、アース側から数ボルト
上の所に基準電位を設定し、その基準電位とコレクタ−
エミッタ間電圧をコンパレータなどで比較するというコ
レクタ−エミッタ間電圧を直接監視し故障診断する方法
を用いている。
ポーラトランジスタが多く用いられており、そのバイポ
ーラトランジスタの故障には、コレクタ−エミッタ間に
仮に過大電流が流れたとしてもコレクタ−エミッタ間に
微少電圧しか検出されないショートモードがある。この
ショートモードによる故障時は、バイポーラトランジス
タの故障を検出する方法として、アース側から数ボルト
上の所に基準電位を設定し、その基準電位とコレクタ−
エミッタ間電圧をコンパレータなどで比較するというコ
レクタ−エミッタ間電圧を直接監視し故障診断する方法
を用いている。
近年電力用半導体装置は、パワー（電力）部をゲート
による出力制御する、パワーMOSトランジスタ，絶縁ゲ
ート型バイポーラトランジスタ（IGBT）等の絶縁ゲート
型の半導体素子を用いて構成されている。これらの素子
は、温度特性が優れていて容易にパワー素子を駆動させ
ることが出来るが、欠点としてゲート酸化膜が破壊する
ことがある。第２図（ａ）にパワーMOSトランジスタの
ゲート酸化膜破壊時のドレイン−ソース間電圧と電流の
関係を測定した結果を、第２図（ｂ）にその測定回路を
示す。ＮチャンネルパワーMOSトランジスタ100のドレイ
ン電極には負荷200が電気接続されており、負荷200の他
方の端子は電圧供給端子Ａに電気接続されている。そし
て電圧供給端子Ａには、電圧VBBが供給される。一方、
ソース電極はGNDに、ゲート電極は駆動回路等にそれぞ
れ電気接続されている。又、負荷200の抵抗値は2.2Ωで
ある。ＮチャンネルパワーMOSトランジスタ100がゲート
破壊した場合、図からわかるように、ドレイン−ソース
間電圧はツェナ特性に似たモードを示す。この様に、ゲ
ート破壊した場合、出力制御が不能になり負荷電流が流
れ続ける場合がある。そのため、パワー素子に故障診断
回路を設け、パワー素子故障時に、電力用半導体装置内
に過大電流が流れ込むのを未然に防ぎ、電力用半導体装
置を保護する必要がある。
による出力制御する、パワーMOSトランジスタ，絶縁ゲ
ート型バイポーラトランジスタ（IGBT）等の絶縁ゲート
型の半導体素子を用いて構成されている。これらの素子
は、温度特性が優れていて容易にパワー素子を駆動させ
ることが出来るが、欠点としてゲート酸化膜が破壊する
ことがある。第２図（ａ）にパワーMOSトランジスタの
ゲート酸化膜破壊時のドレイン−ソース間電圧と電流の
関係を測定した結果を、第２図（ｂ）にその測定回路を
示す。ＮチャンネルパワーMOSトランジスタ100のドレイ
ン電極には負荷200が電気接続されており、負荷200の他
方の端子は電圧供給端子Ａに電気接続されている。そし
て電圧供給端子Ａには、電圧VBBが供給される。一方、
ソース電極はGNDに、ゲート電極は駆動回路等にそれぞ
れ電気接続されている。又、負荷200の抵抗値は2.2Ωで
ある。ＮチャンネルパワーMOSトランジスタ100がゲート
破壊した場合、図からわかるように、ドレイン−ソース
間電圧はツェナ特性に似たモードを示す。この様に、ゲ
ート破壊した場合、出力制御が不能になり負荷電流が流
れ続ける場合がある。そのため、パワー素子に故障診断
回路を設け、パワー素子故障時に、電力用半導体装置内
に過大電流が流れ込むのを未然に防ぎ、電力用半導体装
置を保護する必要がある。
又、最近パワー素子において、同一半導体基板内に保
護回路、駆動回路、通信回路等の処理回路を作り込んだ
インテリジェント型素子の開発が盛んに行われている。
これらのうち、保護、診断、及びその内容の信号出力と
いった機能は、パワー素子により制御される負荷に関す
るもので、パワー素子自身の故障診断は外部の回路によ
り監視する方法をとっている。
護回路、駆動回路、通信回路等の処理回路を作り込んだ
インテリジェント型素子の開発が盛んに行われている。
これらのうち、保護、診断、及びその内容の信号出力と
いった機能は、パワー素子により制御される負荷に関す
るもので、パワー素子自身の故障診断は外部の回路によ
り監視する方法をとっている。
しかしながら、パワーMOSトランジスタにおいては、
従来のバイポーラトランジスタにおける技術のように、
ドレイン−ソース間電圧を直接監視し判断する方法をそ
のまま採用すると、電力用半導体装置に供給される電圧
が、自動車のバッテリのように変動するものである場
合、ドレイン−ソース間に一定電流が流れず、ドレイン
−ソース間電圧は変動してしまう。パワーMOSトランジ
スタは、第２図（ａ）に示すようにゲート酸化膜破壊し
て故障した時でも、ドレイン−ソース間電圧は観測され
るため、電力用半導体装置に供給される電圧と共にドレ
イン−ソース間電圧は変動してしまう。従って、ドレイ
ン−ソース間電圧を直接監視する方法では、故障診断を
誤まる場合がある。よって、ドレイン−ソース間電圧を
直接監視し判断する方法は不適当である。
従来のバイポーラトランジスタにおける技術のように、
ドレイン−ソース間電圧を直接監視し判断する方法をそ
のまま採用すると、電力用半導体装置に供給される電圧
が、自動車のバッテリのように変動するものである場
合、ドレイン−ソース間に一定電流が流れず、ドレイン
−ソース間電圧は変動してしまう。パワーMOSトランジ
スタは、第２図（ａ）に示すようにゲート酸化膜破壊し
て故障した時でも、ドレイン−ソース間電圧は観測され
るため、電力用半導体装置に供給される電圧と共にドレ
イン−ソース間電圧は変動してしまう。従って、ドレイ
ン−ソース間電圧を直接監視する方法では、故障診断を
誤まる場合がある。よって、ドレイン−ソース間電圧を
直接監視し判断する方法は不適当である。
そこで本発明は、上記問題点に鑑みなされたものであ
って、従来のバイポーラトランジスタにおける故障診断
方法とは異なる方法により、故障診断を行い、電力用半
導体装置全体の故障を最低限に抑える装置を提供するこ
とを目的とする。
って、従来のバイポーラトランジスタにおける故障診断
方法とは異なる方法により、故障診断を行い、電力用半
導体装置全体の故障を最低限に抑える装置を提供するこ
とを目的とする。
本発明は上記目的を解決するためになされたものであ
って、その電力半導体装置は、電源と電気的に接続され
る端子と、該端子に対して低い電位側に接続される端子
と、制御信号により、この２端子間をオン状態あるいは
オフ状態に制御する制御端子とを有し、前記電源から負
荷に流す電流を制御するトランジスタと、該トランジス
タに対して直列に接続されて、該トランジスタにより電
流供給が制御される負荷と、 前記トランジスタに流れる電流に応じて設定される電
位を比較電位とし、前記電源の電圧に応じて設定される
電位を基準電位とする比較器と、 前記トランジスタを制御する制御信号と、前記比較器
からの出力信号とが入力され、前記トランジスタをオフ
状態にする前記制御信号が入力されているとき、前記比
較器からの出力信号が、前記トランジスタにオン状態の
ときのように電流が流れていることを示す出力信号とな
るときに、故障検出信号を出力する故障検出手段と、 前記故障検出信号に応じて、前記負荷、及び前記半導
体素子への電圧供給状態を切り替える手段と、 を備えることを特徴とした技術的手段を採用するもの
である。
って、その電力半導体装置は、電源と電気的に接続され
る端子と、該端子に対して低い電位側に接続される端子
と、制御信号により、この２端子間をオン状態あるいは
オフ状態に制御する制御端子とを有し、前記電源から負
荷に流す電流を制御するトランジスタと、該トランジス
タに対して直列に接続されて、該トランジスタにより電
流供給が制御される負荷と、 前記トランジスタに流れる電流に応じて設定される電
位を比較電位とし、前記電源の電圧に応じて設定される
電位を基準電位とする比較器と、 前記トランジスタを制御する制御信号と、前記比較器
からの出力信号とが入力され、前記トランジスタをオフ
状態にする前記制御信号が入力されているとき、前記比
較器からの出力信号が、前記トランジスタにオン状態の
ときのように電流が流れていることを示す出力信号とな
るときに、故障検出信号を出力する故障検出手段と、 前記故障検出信号に応じて、前記負荷、及び前記半導
体素子への電圧供給状態を切り替える手段と、 を備えることを特徴とした技術的手段を採用するもの
である。
そこで本発明によると、半導体素子の出力端子間のオ
フ時耐圧を、トランジスタと共通の電源から得られる基
準電位と比較することにより監視し、耐圧の低下を半導
体素子の故障と判断し、信号を出力し、信号出力に応じ
て、負荷、及び半導体素子への電圧供給状態を切り替え
る構成であるので、電源電圧の変動に影響されることな
く、確実にトランジスタの故障状態を判定でき、半導体
素子の故障を発見し、それによって半導体装置全体の故
障を最低限に抑える。
フ時耐圧を、トランジスタと共通の電源から得られる基
準電位と比較することにより監視し、耐圧の低下を半導
体素子の故障と判断し、信号を出力し、信号出力に応じ
て、負荷、及び半導体素子への電圧供給状態を切り替え
る構成であるので、電源電圧の変動に影響されることな
く、確実にトランジスタの故障状態を判定でき、半導体
素子の故障を発見し、それによって半導体装置全体の故
障を最低限に抑える。
以下、本発明を図面に示す実施例を用いて詳細に説明
する。
する。
第１図は本発明の第１実施例の構成を示す電気回路図
である。負荷４は、例えばアンチロックブレーキシステ
ム（ABS）のアクチュエータなどが該当し、その負荷４
の電流制御のパワー素子として、Ｎ型チャネルの二重拡
散型MOSトランジスタ（以下、「DMOS」という）が用い
られている。第１図は、そのDMOSをローサイドスイッチ
として使用した例である。
である。負荷４は、例えばアンチロックブレーキシステ
ム（ABS）のアクチュエータなどが該当し、その負荷４
の電流制御のパワー素子として、Ｎ型チャネルの二重拡
散型MOSトランジスタ（以下、「DMOS」という）が用い
られている。第１図は、そのDMOSをローサイドスイッチ
として使用した例である。
図において、DMOS1のドレイン電位には電圧供給端子
ａより電源オン／オフ用のリレー５と負荷４を介して電
源電圧VDDが供給されている。又、そのゲート電極ＧはC
PUからの信号に応じて動作する駆動・通信回路９に電気
接続され、この駆動・通信回路９によりハイレベルの信
号が供給されると、オン状態となりドレイン−ソース間
に電流が流れる。駆動・通信回路９には、定電圧回路10
が電気接続されており、ゲート電極Ｇに一定の電圧が供
給されるようになっている。ドレイン電極は、OUT端子
を介して負荷４に電気接続され、このDMOS1の動作状態
により負荷４に流れる負荷電流を制御している。又、ソ
ース電極Ｓは本発明の言う第２電圧供給端子に相当する
接地線（GND）に接地される。MOSトランジスタ１のドレ
イン電極Ｄと負荷４との接続点ｂの電位はコンパレータ
２の正側入力端子に入力され、その負側入力端子は、電
源電圧VDDを抵抗12、13により抵抗分割され設定された
基準電圧VREFが入力される。そして、コンパレータ２の
出力電圧はこの出力端子から出力される診断回路８に取
り込まれる。診断回路８は、コンパレータ２の出力電圧
とCPUからの信号の論理をとって故障を判断し、故障を
検出すると、それに応じたダイアグ信号をリレー駆動用
トランジスタ７及びCPUへ出力している。
ａより電源オン／オフ用のリレー５と負荷４を介して電
源電圧VDDが供給されている。又、そのゲート電極ＧはC
PUからの信号に応じて動作する駆動・通信回路９に電気
接続され、この駆動・通信回路９によりハイレベルの信
号が供給されると、オン状態となりドレイン−ソース間
に電流が流れる。駆動・通信回路９には、定電圧回路10
が電気接続されており、ゲート電極Ｇに一定の電圧が供
給されるようになっている。ドレイン電極は、OUT端子
を介して負荷４に電気接続され、このDMOS1の動作状態
により負荷４に流れる負荷電流を制御している。又、ソ
ース電極Ｓは本発明の言う第２電圧供給端子に相当する
接地線（GND）に接地される。MOSトランジスタ１のドレ
イン電極Ｄと負荷４との接続点ｂの電位はコンパレータ
２の正側入力端子に入力され、その負側入力端子は、電
源電圧VDDを抵抗12、13により抵抗分割され設定された
基準電圧VREFが入力される。そして、コンパレータ２の
出力電圧はこの出力端子から出力される診断回路８に取
り込まれる。診断回路８は、コンパレータ２の出力電圧
とCPUからの信号の論理をとって故障を判断し、故障を
検出すると、それに応じたダイアグ信号をリレー駆動用
トランジスタ７及びCPUへ出力している。
リレー駆動用トランジスタ７のベース電極Ｂはリレー
駆動用トランジスタ７の保護用の抵抗を介して接続点ｄ
で診断回路８と電気接続されている。又、コレクタ電極
Ｃは電源オン／オフ用のリレー５に、エミッタ電極Ｅは
GNDにそれぞれ電気接続される。リレー駆動用トランジ
スタ７のベースに診断回路８からのダイアグ信号が入力
されると、リレー駆動用トランジスタ７がオン状態とな
り、それに応じてリレー５が作動し、接点が開くので電
源電圧VDDから電流が流れないようになる。
駆動用トランジスタ７の保護用の抵抗を介して接続点ｄ
で診断回路８と電気接続されている。又、コレクタ電極
Ｃは電源オン／オフ用のリレー５に、エミッタ電極Ｅは
GNDにそれぞれ電気接続される。リレー駆動用トランジ
スタ７のベースに診断回路８からのダイアグ信号が入力
されると、リレー駆動用トランジスタ７がオン状態とな
り、それに応じてリレー５が作動し、接点が開くので電
源電圧VDDから電流が流れないようになる。
上述のような回路構成において、インテリジェントパ
ワーMOS3は、DMOS1、コンパレータ２、診断回路８、駆
動・通信回路９、定電圧回路10、抵抗12,13、を１チッ
プに内蔵している。
ワーMOS3は、DMOS1、コンパレータ２、診断回路８、駆
動・通信回路９、定電圧回路10、抵抗12,13、を１チッ
プに内蔵している。
さて、DMOS1のゲートに駆動・通信回路９からハイレ
ベルの信号が供給されていない状態で、DMOS1のドレイ
ン−ソース間に電流が流れないオフ状態であるとする
と、負荷４にはリーク電流しか流れない。リーク電流は
通常多くても数μＡ程度であるから負荷の両端に生じる
電圧はほぼ0Vである。従って接続点ｂの電位、即ちDMOS
1のオフ時耐圧は、電源電圧VDDと同電位であるといって
よい。よってDMOS1のオフ時に於いて、コンパレータ２
の正側入力端子には、接続点ｂにおける電位、即ち、電
源電圧VDDが入力している。なお、コンパレータ２の負
荷入力端子には、電源電圧から設定された基準電圧VREF
が入力されている。
ベルの信号が供給されていない状態で、DMOS1のドレイ
ン−ソース間に電流が流れないオフ状態であるとする
と、負荷４にはリーク電流しか流れない。リーク電流は
通常多くても数μＡ程度であるから負荷の両端に生じる
電圧はほぼ0Vである。従って接続点ｂの電位、即ちDMOS
1のオフ時耐圧は、電源電圧VDDと同電位であるといって
よい。よってDMOS1のオフ時に於いて、コンパレータ２
の正側入力端子には、接続点ｂにおける電位、即ち、電
源電圧VDDが入力している。なお、コンパレータ２の負
荷入力端子には、電源電圧から設定された基準電圧VREF
が入力されている。
今、ゲート酸化膜破壊などの原因によりDMOS1が故障
したとすると、DMOS1のオフ状態にもかかわらず負荷４
とDMOS1に電流が流れる。従って、DMOS1のオフ時電圧は
電位降下が起こり、接続点ｂにおける電位はVDDより低
くなる。そのためコンパレータ２の正側入力端子の入力
電圧値が低下して、電源電圧VDDから設定された基準電
圧VREFとの大小関係が反転する。このため、コンパレー
タ２の出力信号は、ハイレベルからロウレベルになり、
その信号を診断回路８に入力する。
したとすると、DMOS1のオフ状態にもかかわらず負荷４
とDMOS1に電流が流れる。従って、DMOS1のオフ時電圧は
電位降下が起こり、接続点ｂにおける電位はVDDより低
くなる。そのためコンパレータ２の正側入力端子の入力
電圧値が低下して、電源電圧VDDから設定された基準電
圧VREFとの大小関係が反転する。このため、コンパレー
タ２の出力信号は、ハイレベルからロウレベルになり、
その信号を診断回路８に入力する。
これにより、診断回路８は、コンパレータ２からの信
号とCPUからの信号の論理をとってリレー駆動用トラン
ジスタ７に対してダイアグ信号を出力する。リレー駆動
用トランジスタ７のベースに診断回路８からのダイアグ
信号が入力されると、リレー駆動用トランジスタ７が駆
動し、それに基づいてリレー５が作動し、オフ状態とな
り、負荷４及びインテリジェントパワーMOS3に電流が流
れなくなる。
号とCPUからの信号の論理をとってリレー駆動用トラン
ジスタ７に対してダイアグ信号を出力する。リレー駆動
用トランジスタ７のベースに診断回路８からのダイアグ
信号が入力されると、リレー駆動用トランジスタ７が駆
動し、それに基づいてリレー５が作動し、オフ状態とな
り、負荷４及びインテリジェントパワーMOS3に電流が流
れなくなる。
本実施例では基準電位VREFが電源電圧VDDによって設
定されるので、電源電圧VDDの変動にともなってドレイ
ン−ソース間電圧が変動しても、基準電位VREFもまた変
動する。よってDMOS1について、DMOS1の耐圧の低下、即
ち負荷４の両端に生じる電圧と、電源電圧から設定され
た基準電位VREFを、コンパレータ２で比較することで故
障診断でき、ドレイン−ソース間電圧を直接監視しても
故障診断出来ないといった不具合が解消されるのであ
る。さらに前述したように、基準電位VREFは電源電圧V
DDによって設定されるので、電源電圧VDDの変動にも巾
広く対応する事が可能である。
定されるので、電源電圧VDDの変動にともなってドレイ
ン−ソース間電圧が変動しても、基準電位VREFもまた変
動する。よってDMOS1について、DMOS1の耐圧の低下、即
ち負荷４の両端に生じる電圧と、電源電圧から設定され
た基準電位VREFを、コンパレータ２で比較することで故
障診断でき、ドレイン−ソース間電圧を直接監視しても
故障診断出来ないといった不具合が解消されるのであ
る。さらに前述したように、基準電位VREFは電源電圧V
DDによって設定されるので、電源電圧VDDの変動にも巾
広く対応する事が可能である。
又、従来の技術においては、パワー素子の故障判断を
外部の回路により監視する方法をとっており、パワー素
子と外部回路との接続部分（はんだ付け，ワイヤbondin
g等）が劣化したりするなど信頼性に問題があったが、
本実施例においてはインテリジェントパワーMOS3に内蔵
された回路で故障を検出しているので、上記のような問
題点も解消される。
外部の回路により監視する方法をとっており、パワー素
子と外部回路との接続部分（はんだ付け，ワイヤbondin
g等）が劣化したりするなど信頼性に問題があったが、
本実施例においてはインテリジェントパワーMOS3に内蔵
された回路で故障を検出しているので、上記のような問
題点も解消される。
次に、本発明の第２実施例の構成を第３図に示す電気
回路図を用いて説明する。この第２実施例は、負荷電流
制御用のパワー素子としてＮ型チャネルのDMOSを用い、
そのDMOSをハイサイドスイッチとして使用した例であ
る。尚、上記第１実施例と同じ構成には同一符号を付し
てあり、その説明は省略する。
回路図を用いて説明する。この第２実施例は、負荷電流
制御用のパワー素子としてＮ型チャネルのDMOSを用い、
そのDMOSをハイサイドスイッチとして使用した例であ
る。尚、上記第１実施例と同じ構成には同一符号を付し
てあり、その説明は省略する。
図において、上記第１実施例と異なる構成を説明す
る。リレー駆動用トランジスタ７のコレクタ端子にはリ
レー５を介して電圧供給端子ｔが電気接続され、その電
圧供給端子ｔには電圧VCCが供給される。DMOS1のドレイ
ン電位には電圧供給端子ｐよりリレー５を介して電源電
圧VDDが供給されている。Ｎ型チャネルDMOSをハイサイ
ドスイッチとして使用する場合、DMOSのゲートにハイレ
ベルの信号が供給されて、オン状態となった後は、ソー
ス電位がドレイン電位にほぼ等しくなるので、ゲート電
位を昇圧してドレイン電位以上にする必要がある。その
ため、まず、昇圧回路14をDMOS1のドレイン電極と電圧
供給端子ｐの間の接続点ｑ、及びゲート電極に電気接続
する。これによってゲート電位をドレイン電位よりも高
くする。DMOS1のソース電極は負荷４と電気接続され、
負荷４の他方の端子はGNDに電気接続される。又、DMOS1
のソース電極と負荷４との接続点ｒにコンパレータ２の
正側入力端子が電気接続される。一方、負側入力端子に
は、上記第一実施例と同様にして設定された基準電位V
refが入力される。
る。リレー駆動用トランジスタ７のコレクタ端子にはリ
レー５を介して電圧供給端子ｔが電気接続され、その電
圧供給端子ｔには電圧VCCが供給される。DMOS1のドレイ
ン電位には電圧供給端子ｐよりリレー５を介して電源電
圧VDDが供給されている。Ｎ型チャネルDMOSをハイサイ
ドスイッチとして使用する場合、DMOSのゲートにハイレ
ベルの信号が供給されて、オン状態となった後は、ソー
ス電位がドレイン電位にほぼ等しくなるので、ゲート電
位を昇圧してドレイン電位以上にする必要がある。その
ため、まず、昇圧回路14をDMOS1のドレイン電極と電圧
供給端子ｐの間の接続点ｑ、及びゲート電極に電気接続
する。これによってゲート電位をドレイン電位よりも高
くする。DMOS1のソース電極は負荷４と電気接続され、
負荷４の他方の端子はGNDに電気接続される。又、DMOS1
のソース電極と負荷４との接続点ｒにコンパレータ２の
正側入力端子が電気接続される。一方、負側入力端子に
は、上記第一実施例と同様にして設定された基準電位V
refが入力される。
このように回路構成される第２実施例においても、DM
OS1がオフ状態であるとすると、負荷４にはリーク電流
しか流れない。従って接続点ｒの電位、GNDと同電位で
あるといってよい。今、ゲート酸化膜破壊などの原因に
よりDMOS1が故障したとすると、DMOS1のオフ状態にも関
わらず負荷４とDMOS1に過大電流が流れる。従って、DMO
S1のOFF時耐圧は電位降下が起こり、接続点ｒにおける
電位はGNDより高くなる。そのためコンパレータ２の正
側入力端子の入力電圧値が上昇して基準電位Vrefとの大
小関係が反転する。このため、コンパレータ２の出力信
号は、ローレベルからハイレベルになり、診断回路８に
入力する。その後は、実施例１と同じ作動を行う。
OS1がオフ状態であるとすると、負荷４にはリーク電流
しか流れない。従って接続点ｒの電位、GNDと同電位で
あるといってよい。今、ゲート酸化膜破壊などの原因に
よりDMOS1が故障したとすると、DMOS1のオフ状態にも関
わらず負荷４とDMOS1に過大電流が流れる。従って、DMO
S1のOFF時耐圧は電位降下が起こり、接続点ｒにおける
電位はGNDより高くなる。そのためコンパレータ２の正
側入力端子の入力電圧値が上昇して基準電位Vrefとの大
小関係が反転する。このため、コンパレータ２の出力信
号は、ローレベルからハイレベルになり、診断回路８に
入力する。その後は、実施例１と同じ作動を行う。
以上、本発明を上記第1,第２実施例を用いて説明した
が、本発明はそれに限定されることなく、その主旨を逸
脱しない限り、例えば以下に示す如く種々変形可能であ
る。
が、本発明はそれに限定されることなく、その主旨を逸
脱しない限り、例えば以下に示す如く種々変形可能であ
る。
．負荷電流制御用のパワー素子としてｐ型チャネルの
MOSトランジスタをローサイドあるいはハイサイドスイ
ッチとして使用した回路構成としてもよい。
MOSトランジスタをローサイドあるいはハイサイドスイ
ッチとして使用した回路構成としてもよい。
．本発明で言う半導体素子としては、上述したDMOSの
他にゲート酸化膜を有する半導体装置に採用可能であ
り、例えばVMOS、IGBT、パワーバイポーラトランジスタ
等を採用できる。
他にゲート酸化膜を有する半導体装置に採用可能であ
り、例えばVMOS、IGBT、パワーバイポーラトランジスタ
等を採用できる。
．本発明は負荷に電圧降下が生じないことを検出する
ため、パワー素子の出力端子はパワー素子オフ時には、
素子の耐圧が保証されること（通常数10V〜数100V）、
この耐圧以下であればリーク電流（通常数μＡ程度ま
で）しか流れないことを利用してコンパレータでモニタ
し、診断回路に入力させる。よって、検出回路であるコ
ンパレータと診断回路はパワー素子と同一基板上にある
必要はなく、パワー素子とは別に外付しても良い。
ため、パワー素子の出力端子はパワー素子オフ時には、
素子の耐圧が保証されること（通常数10V〜数100V）、
この耐圧以下であればリーク電流（通常数μＡ程度ま
で）しか流れないことを利用してコンパレータでモニタ
し、診断回路に入力させる。よって、検出回路であるコ
ンパレータと診断回路はパワー素子と同一基板上にある
必要はなく、パワー素子とは別に外付しても良い。
以上述べたように、本発明の電力用半導体装置による
と、電力用半導体素子の出力端子間のオフ時耐圧を、ト
ランジスタと共通の電源から得られる比較電位と比較す
ることにより監視し、耐圧の低下を電力用半導体素子の
故障と診断し、信号を出力し、信号出力に応じて、負
荷、及び電力用半導体素子への電圧供給状態を切り替え
る構成であるので、電源電圧の変動に影響されることな
く、電力用半導体素子の故障を正確に診断し、しかも、
第１電圧供給端子及び第２電圧供給端子に供給される電
圧の変動に巾広く対応し、それによって電力用半導体装
置の故障を最低限に抑えるという優れた効果がある。
と、電力用半導体素子の出力端子間のオフ時耐圧を、ト
ランジスタと共通の電源から得られる比較電位と比較す
ることにより監視し、耐圧の低下を電力用半導体素子の
故障と診断し、信号を出力し、信号出力に応じて、負
荷、及び電力用半導体素子への電圧供給状態を切り替え
る構成であるので、電源電圧の変動に影響されることな
く、電力用半導体素子の故障を正確に診断し、しかも、
第１電圧供給端子及び第２電圧供給端子に供給される電
圧の変動に巾広く対応し、それによって電力用半導体装
置の故障を最低限に抑えるという優れた効果がある。
第１図は本発明の第１実施例を表す電気回路図、第２図
（ａ）（ｂ）は、パワーMOSトランジスタのゲート酸化
膜破壊時のドレイン−ソース間電圧と電流を測定した結
果を示す特性図と回路図、第３図は本発明の第２実施例
を表す電気回路図である。 １…チャンネルDMOS,2…コンパレータ,3…インテリジェ
ントパワーMOS,4,200…負荷,5…リレー,7…リレー駆動
用トランジスタ,8…診断回路,9…駆動・通信回路,10…
定電圧回路,12,13…抵抗,14…昇圧回路，VDD…電源電
圧,100…ＮチャネルパワーMOSトランジスタ
（ａ）（ｂ）は、パワーMOSトランジスタのゲート酸化
膜破壊時のドレイン−ソース間電圧と電流を測定した結
果を示す特性図と回路図、第３図は本発明の第２実施例
を表す電気回路図である。 １…チャンネルDMOS,2…コンパレータ,3…インテリジェ
ントパワーMOS,4,200…負荷,5…リレー,7…リレー駆動
用トランジスタ,8…診断回路,9…駆動・通信回路,10…
定電圧回路,12,13…抵抗,14…昇圧回路，VDD…電源電
圧,100…ＮチャネルパワーMOSトランジスタ
Claims (1)
- 【請求項１】電源と電気的に接続される端子と、該端子
に対して低い電位側に接続される端子と、制御信号によ
り、この２端子間をオン状態あるいはオフ状態に制御す
る制御端子とを有し、前記電源から負荷に流す電流を制
御するトランジスタと、 前記トランジスタに流れる電流に応じて設定される電位
を比較電位とし、前記電源の電圧に応じて設定される電
位を基準電位とする比較器と、 前記トランジスタを制御する制御信号と、前記比較器か
らの出力信号とが入力され、前記トランジスタをオフ状
態にする制御信号が入力されているとき、前記比較器か
らの出力信号が、前記トランジスタがオン状態のときの
ように電流が流れていることを示す出力信号となるとき
に、故障検出信号を出力する故障検出手段と、 前記故障検出信号に応じて、前記負荷、及び前記トラン
ジスタへの電圧供給状態を切り替える電圧供給状態切り
替え手段と、 を備えることを特徴とした電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333304A JP2522466B2 (ja) | 1990-11-28 | 1990-11-28 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333304A JP2522466B2 (ja) | 1990-11-28 | 1990-11-28 | 電力用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04198772A JPH04198772A (ja) | 1992-07-20 |
| JP2522466B2 true JP2522466B2 (ja) | 1996-08-07 |
Family
ID=18264610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2333304A Expired - Lifetime JP2522466B2 (ja) | 1990-11-28 | 1990-11-28 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522466B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4629908B2 (ja) * | 2001-05-23 | 2011-02-09 | 古河電気工業株式会社 | 負荷制御装置 |
| JP4746489B2 (ja) * | 2006-06-28 | 2011-08-10 | 株式会社リコー | 半導体測定装置 |
| JP4836694B2 (ja) * | 2006-07-11 | 2011-12-14 | 株式会社オートネットワーク技術研究所 | 電力供給制御装置 |
| DE102011083472A1 (de) * | 2011-09-27 | 2013-03-28 | Robert Bosch Gmbh | Verfahren und Vorrichtung zum Überprüfen einer Funktionsfähigkeit eines Versorgungsspannungsschalters für eine Treiberschaltung |
| JP2014054904A (ja) * | 2012-09-12 | 2014-03-27 | Mitsubishi Heavy Ind Ltd | 電子装置およびその制御方法 |
| JP2017103683A (ja) * | 2015-12-03 | 2017-06-08 | 株式会社オートネットワーク技術研究所 | スイッチ故障診断装置 |
| KR102586199B1 (ko) * | 2021-10-21 | 2023-10-06 | 큐알티 주식회사 | 전력 반도체 소자의 검사 방법, 및 이를 위한 검사 시스템 |
| WO2024004208A1 (ja) * | 2022-07-01 | 2024-01-04 | 三菱電機株式会社 | 電力変換装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5722061U (ja) * | 1980-07-14 | 1982-02-04 | ||
| JPH0646103Y2 (ja) * | 1988-03-04 | 1994-11-24 | 小島プレス工業株式会社 | 比較回路 |
-
1990
- 1990-11-28 JP JP2333304A patent/JP2522466B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04198772A (ja) | 1992-07-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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