JPH04326768A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04326768A JPH04326768A JP9732391A JP9732391A JPH04326768A JP H04326768 A JPH04326768 A JP H04326768A JP 9732391 A JP9732391 A JP 9732391A JP 9732391 A JP9732391 A JP 9732391A JP H04326768 A JPH04326768 A JP H04326768A
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- 230000015556 catabolic process Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 8
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- 238000010586 diagram Methods 0.000 description 4
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- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電流検出用のセンス端
子を備えた半導体装置に関する。
子を備えた半導体装置に関する。
【０００２】
【従来の技術】従来より、この種の半導体装置として、
例えば図２に示す如く、二重拡散型ＭＯＳトランジスタ
（ＤＭＯＳ）からなるパワーＭＯＳＦＥＴ１０が知られ
ている。この種のパワーＭＯＳＦＥＴ１０は、同一半導
体基板内に、ドレイン端子Ｄ及びゲート端子Ｇを共用し
たＤＭＯＳ１及びＤＭＯＳ２を形成し、ＤＭＯＳ１のソ
ースをソース端子Ｓ、ＤＭＯＳ２のソースを電流検出用
のセンス端子ＳＥとしたものであり、ＤＭＯＳ１及びＤ
ＭＯＳ２が、ドレイン端子Ｄから流れ込む電流をそのセ
ル比に応じて分流するため、センス端子ＳＥ側に流れる
電流からソース端子Ｓ側に流れる電流を検出することが
できる。
例えば図２に示す如く、二重拡散型ＭＯＳトランジスタ
（ＤＭＯＳ）からなるパワーＭＯＳＦＥＴ１０が知られ
ている。この種のパワーＭＯＳＦＥＴ１０は、同一半導
体基板内に、ドレイン端子Ｄ及びゲート端子Ｇを共用し
たＤＭＯＳ１及びＤＭＯＳ２を形成し、ＤＭＯＳ１のソ
ースをソース端子Ｓ、ＤＭＯＳ２のソースを電流検出用
のセンス端子ＳＥとしたものであり、ＤＭＯＳ１及びＤ
ＭＯＳ２が、ドレイン端子Ｄから流れ込む電流をそのセ
ル比に応じて分流するため、センス端子ＳＥ側に流れる
電流からソース端子Ｓ側に流れる電流を検出することが
できる。
【０００３】このためこの種のパワーＭＯＳＦＥＴ１０
は、図２に例示するように、ソース端子Ｓに負荷ＲＬを
、センス端子ＳＥに電流検出用の抵抗器Ｒ１を、夫々接
続することにより、抵抗器Ｒ１の両端電圧から負荷ＲＬ
に流れる負荷電流を検出して、負荷電流を制御するのに
使用される。
は、図２に例示するように、ソース端子Ｓに負荷ＲＬを
、センス端子ＳＥに電流検出用の抵抗器Ｒ１を、夫々接
続することにより、抵抗器Ｒ１の両端電圧から負荷ＲＬ
に流れる負荷電流を検出して、負荷電流を制御するのに
使用される。
【０００４】なお図２は、演算増幅器ＯＰ１のネガティ
ブフィードバック動作によってソース端子Ｓとセンス端
子ＳＥとを同電位に保持することにより、抵抗器Ｒ１に
流れる電流を負荷ＲＬに流れる負荷電流に対応させ、制
御回路１４において、この抵抗器Ｒ１の両端電圧に基づ
き、ゲート駆動回路１２を介してＤＭＯＳ１及びＤＭＯ
Ｓ２の動作状態を制御することにより、負荷電流を制御
する負荷電流制御回路を表している。
ブフィードバック動作によってソース端子Ｓとセンス端
子ＳＥとを同電位に保持することにより、抵抗器Ｒ１に
流れる電流を負荷ＲＬに流れる負荷電流に対応させ、制
御回路１４において、この抵抗器Ｒ１の両端電圧に基づ
き、ゲート駆動回路１２を介してＤＭＯＳ１及びＤＭＯ
Ｓ２の動作状態を制御することにより、負荷電流を制御
する負荷電流制御回路を表している。
【０００５】
【発明が解決しようとする課題】ところで従来のパワー
ＭＯＳＦＥＴでは、ゲート端子に過電圧が加わって素子
が破壊するのを防止するために、そのゲート端子−ソー
ス端子間にツェナーダイオードを設け、ゲート端子に過
電圧が加わった場合、ツェナーダイオードを介してソー
ス側に通電させることによって、ゲート端子電圧を制限
することが行われている。
ＭＯＳＦＥＴでは、ゲート端子に過電圧が加わって素子
が破壊するのを防止するために、そのゲート端子−ソー
ス端子間にツェナーダイオードを設け、ゲート端子に過
電圧が加わった場合、ツェナーダイオードを介してソー
ス側に通電させることによって、ゲート端子電圧を制限
することが行われている。
【０００６】しかし上記のようにセンス端子ＳＥを備え
たパワーＭＯＳＦＥＴ１０の場合、図３（ａ）に示す如
く、ゲート端子Ｇ−ソース端子Ｓ間のみにツェナーダイ
オードＺ１１を設けただけでは、センス端子ＳＥ側のＤ
ＭＯＳ２を保護することができないといった問題があっ
た。またこの問題を解決するために、図３（ｂ）に示す
如く、ゲート端子Ｇ−ソース端子Ｓ間，及びゲート端子
Ｇ−センス端子ＳＥ間に、夫々、ツェナーダイオードＺ
１１，Ｚ１２を接続することも考えられるが、この場合
、ツェナーダイオードＺ１１，Ｚ１２を単に接続するだ
けでは、センス端子ＳＥへ電流が流れ込み、負荷電流の
検出を良好に実行できないことがある。
たパワーＭＯＳＦＥＴ１０の場合、図３（ａ）に示す如
く、ゲート端子Ｇ−ソース端子Ｓ間のみにツェナーダイ
オードＺ１１を設けただけでは、センス端子ＳＥ側のＤ
ＭＯＳ２を保護することができないといった問題があっ
た。またこの問題を解決するために、図３（ｂ）に示す
如く、ゲート端子Ｇ−ソース端子Ｓ間，及びゲート端子
Ｇ−センス端子ＳＥ間に、夫々、ツェナーダイオードＺ
１１，Ｚ１２を接続することも考えられるが、この場合
、ツェナーダイオードＺ１１，Ｚ１２を単に接続するだ
けでは、センス端子ＳＥへ電流が流れ込み、負荷電流の
検出を良好に実行できないことがある。
【０００７】つまり、例えばツェナーダイオードＺ１１
，Ｚ１２に、降伏電圧ＶＺ１１，ＶＺ１２の同じツェナ
ーダイオードを用いた場合、ツェナーダイオードのばら
つき等によってゲート端子Ｇからセンス端子ＳＥへ電流
が流れ込み、センス端子ＳＥ側に、ソース電流（即ち負
荷電流）とセル比によって決まる電流以上の電流が流れ
て、負荷電流を正確に検出できなくなってしまうことが
ある。
，Ｚ１２に、降伏電圧ＶＺ１１，ＶＺ１２の同じツェナ
ーダイオードを用いた場合、ツェナーダイオードのばら
つき等によってゲート端子Ｇからセンス端子ＳＥへ電流
が流れ込み、センス端子ＳＥ側に、ソース電流（即ち負
荷電流）とセル比によって決まる電流以上の電流が流れ
て、負荷電流を正確に検出できなくなってしまうことが
ある。
【０００８】そこで本発明は、こうしたセンス端子付き
の半導体装置において、センス端子による検出電流に影
響を与えることなく、素子を保護できるようにすること
を目的としてなされた。
の半導体装置において、センス端子による検出電流に影
響を与えることなく、素子を保護できるようにすること
を目的としてなされた。
【０００９】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明は、同一半導体基板内に、ドレ
イン端子及びゲート端子を共用した第１半導体素子及び
第２半導体素子を形成し、第１半導体素子のソースをソ
ース端子、第２半導体素子のソースを電流検出用のセン
ス端子としてなる半導体装置において、上記ゲート端子
とソース端子との間に、該端子間電圧が所定の降伏電圧
以上となったときに導通する第１ツェナーダイオードを
設けると共に、上記ゲート端子とセンス端子との間に、
該端子間電圧が少なくとも上記第１ツェナーダイオード
の降伏電圧より大きい所定の降伏電圧以上となったとき
に導通する第２ツェナーダイオードを設けたことを特徴
としている。
るためになされた本発明は、同一半導体基板内に、ドレ
イン端子及びゲート端子を共用した第１半導体素子及び
第２半導体素子を形成し、第１半導体素子のソースをソ
ース端子、第２半導体素子のソースを電流検出用のセン
ス端子としてなる半導体装置において、上記ゲート端子
とソース端子との間に、該端子間電圧が所定の降伏電圧
以上となったときに導通する第１ツェナーダイオードを
設けると共に、上記ゲート端子とセンス端子との間に、
該端子間電圧が少なくとも上記第１ツェナーダイオード
の降伏電圧より大きい所定の降伏電圧以上となったとき
に導通する第２ツェナーダイオードを設けたことを特徴
としている。
【００１０】
【作用及び発明の効果】このように本発明の半導体装置
においては、ゲート端子−ソース端子間に第１ツェナー
ダイオードが設けられ、ゲート端子−センス端子間には
、第１ツェナーダイオードより降伏電圧が大きい第２ツ
ェナーダイオードが設けられている。
においては、ゲート端子−ソース端子間に第１ツェナー
ダイオードが設けられ、ゲート端子−センス端子間には
、第１ツェナーダイオードより降伏電圧が大きい第２ツ
ェナーダイオードが設けられている。
【００１１】このため本発明の半導体装置によれば、ゲ
ート端子に過電圧が加わった場合、ゲート端子から流れ
込む電流の殆どは、第１ツェナーダイオードを通ってソ
ース端子へ流れることとなり、センス端子による検出電
流には影響を与えることなく、第１及び第２半導体素子
を保護することが可能となる。
ート端子に過電圧が加わった場合、ゲート端子から流れ
込む電流の殆どは、第１ツェナーダイオードを通ってソ
ース端子へ流れることとなり、センス端子による検出電
流には影響を与えることなく、第１及び第２半導体素子
を保護することが可能となる。
【００１２】
【実施例】以下に本発明の実施例を図面と共に説明する
。図１は、Ｎ型チャネルの二重拡散型ＭＯＳトランジス
タからなる実施例の半導体装置の構成を表す電気回路図
である。
。図１は、Ｎ型チャネルの二重拡散型ＭＯＳトランジス
タからなる実施例の半導体装置の構成を表す電気回路図
である。
【００１３】図において、ＤＭＯＳ１及びＤＭＯＳ２は
、同一半導体基板内に、同一製造工程にて、ドレイン端
子Ｄを共用して形成されている。またＤＭＯＳ１及びＤ
ＭＯＳ２は、セル比を３０００〜４０００対１に設定さ
れ、そのセル比に応じてドレイン端子Ｄから流れる電流
を分流するようにされている。またＤＭＯＳ１及びＤＭ
ＯＳ２のゲートは、ともにゲート端子Ｇに接続されてお
り、ゲート端子Ｇにハイレベルの信号が入力されたとき
にＯＮ状態となる。一方ＤＭＯＳ１のソースはソース端
子Ｓ、ＤＭＯＳ２のソースはセンス端子ＳＥとされてお
り、前述の如く、センス端子ＳＥ側に流れる電流から、
ソース端子Ｓ側に流れた負荷電流を検出できるようにさ
れている。
、同一半導体基板内に、同一製造工程にて、ドレイン端
子Ｄを共用して形成されている。またＤＭＯＳ１及びＤ
ＭＯＳ２は、セル比を３０００〜４０００対１に設定さ
れ、そのセル比に応じてドレイン端子Ｄから流れる電流
を分流するようにされている。またＤＭＯＳ１及びＤＭ
ＯＳ２のゲートは、ともにゲート端子Ｇに接続されてお
り、ゲート端子Ｇにハイレベルの信号が入力されたとき
にＯＮ状態となる。一方ＤＭＯＳ１のソースはソース端
子Ｓ、ＤＭＯＳ２のソースはセンス端子ＳＥとされてお
り、前述の如く、センス端子ＳＥ側に流れる電流から、
ソース端子Ｓ側に流れた負荷電流を検出できるようにさ
れている。
【００１４】また次に本実施例では、ゲート端子Ｇ−ソ
ース端子Ｓ間にツェナーダイオードＺ１が、ゲート端子
Ｇ−センス端子ＳＥ間にツェナーダイオードＺ２が接続
されている。これら各ツェナーダイオードＺ１，Ｚ２は
、ＤＭＯＳ１及びＤＭＯＳ２と同一基板上に、周知のＰ
ｏｌｙ−Ｓｉダイオードにて形成されており、その降伏
電圧ＶＺ１，ＶＺ２は、ツェナーダイオードＺ１を構成
するセルの数をツェナーダイオードＺ２より一つ少なく
することにより、ＶＺ１＝ＶＺ２−ＶＦ（但し、ＶＦは
セルの順方向電圧）となるように設定されている。
ース端子Ｓ間にツェナーダイオードＺ１が、ゲート端子
Ｇ−センス端子ＳＥ間にツェナーダイオードＺ２が接続
されている。これら各ツェナーダイオードＺ１，Ｚ２は
、ＤＭＯＳ１及びＤＭＯＳ２と同一基板上に、周知のＰ
ｏｌｙ−Ｓｉダイオードにて形成されており、その降伏
電圧ＶＺ１，ＶＺ２は、ツェナーダイオードＺ１を構成
するセルの数をツェナーダイオードＺ２より一つ少なく
することにより、ＶＺ１＝ＶＺ２−ＶＦ（但し、ＶＦは
セルの順方向電圧）となるように設定されている。
【００１５】このため本実施例の半導体装置においては
、ツェナーダイオードＺ１，Ｚ２の降伏電圧ＶＺ１，Ｖ
Ｚ２は、ＶＺ１＜ＶＺ２となり、ゲート端子Ｇにノイズ
，静電気等により過電圧が加わった場合にゲート端子Ｇ
から流れ込む電流の殆どは、ツェナーダイオードＺ１を
介してソース端子Ｓへ流れることとなり、センス端子Ｓ
Ｅによる検出電流には影響を与えることなく、ＤＭＯＳ
１及びＤＭＯＳ２を保護することが可能となる。
、ツェナーダイオードＺ１，Ｚ２の降伏電圧ＶＺ１，Ｖ
Ｚ２は、ＶＺ１＜ＶＺ２となり、ゲート端子Ｇにノイズ
，静電気等により過電圧が加わった場合にゲート端子Ｇ
から流れ込む電流の殆どは、ツェナーダイオードＺ１を
介してソース端子Ｓへ流れることとなり、センス端子Ｓ
Ｅによる検出電流には影響を与えることなく、ＤＭＯＳ
１及びＤＭＯＳ２を保護することが可能となる。
【００１６】なお本発明は上記実施例に限定されること
なく、以下に示すように変形可能である。即ち、上記実
施例では、Ｎ型チャネルの二重拡散型ＭＯＳトランジス
タを例にとり説明したが、Ｐ型チャネルの二重拡散型Ｍ
ＯＳトランジスタであっても、また絶縁ゲート型バイポ
ーラトランジスタであっても、本発明を適用できる。
なく、以下に示すように変形可能である。即ち、上記実
施例では、Ｎ型チャネルの二重拡散型ＭＯＳトランジス
タを例にとり説明したが、Ｐ型チャネルの二重拡散型Ｍ
ＯＳトランジスタであっても、また絶縁ゲート型バイポ
ーラトランジスタであっても、本発明を適用できる。
【００１７】また上記実施例では、第１ツェナーダイオ
ード及び第２ツェナーダイオードとしてのツェナーダイ
オードＺ１，Ｚ２を、第１半導体素子及び第２半導体素
子としてのＤＭＯＳ１及びＤＭＯＳ２と同一基板上にＰ
ｏｌｙ−Ｓｉダイオードにて形成したが、これら各ツェ
ナーダイオードＺ１，Ｚ２は、各端子間に外部から接続
するようにしてもよい。また各ツェナーダイオードは、
定電圧にクランプできる素子であれば使用可能である。
ード及び第２ツェナーダイオードとしてのツェナーダイ
オードＺ１，Ｚ２を、第１半導体素子及び第２半導体素
子としてのＤＭＯＳ１及びＤＭＯＳ２と同一基板上にＰ
ｏｌｙ−Ｓｉダイオードにて形成したが、これら各ツェ
ナーダイオードＺ１，Ｚ２は、各端子間に外部から接続
するようにしてもよい。また各ツェナーダイオードは、
定電圧にクランプできる素子であれば使用可能である。
【００１８】また上記実施例では、ツェナーダイオード
Ｚ１を構成するセルの数をツェナーダイオードＺ２より
一つ少なくすることにより、各ダイオードＺ１，Ｚ２の
降伏電圧ＶＺ１，ＶＺ２がＶＺ１＜ＶＺ２となるように
したが、これはツェナーダイオードＺ１，Ｚ２を同一半
導体基板上に、同じ工程で形成できるので、各セルの特
性を等しくできるからであり、ＶＺ１＜ＶＺ２とするこ
とができればセルの数等については適宜設定すればよい
。また、特性の異なったツェナーダイオードを用いてＶ
Ｚ１＜ＶＺ２とすることも可能である。
Ｚ１を構成するセルの数をツェナーダイオードＺ２より
一つ少なくすることにより、各ダイオードＺ１，Ｚ２の
降伏電圧ＶＺ１，ＶＺ２がＶＺ１＜ＶＺ２となるように
したが、これはツェナーダイオードＺ１，Ｚ２を同一半
導体基板上に、同じ工程で形成できるので、各セルの特
性を等しくできるからであり、ＶＺ１＜ＶＺ２とするこ
とができればセルの数等については適宜設定すればよい
。また、特性の異なったツェナーダイオードを用いてＶ
Ｚ１＜ＶＺ２とすることも可能である。
【図１】 実施例の半導体装置の構成を表す電気回路
図である。
図である。
【図２】 半導体装置を用いた負荷電流制御回路の回
路構成を表す電気回路図である。
路構成を表す電気回路図である。
【図３】 従来の半導体装置の構成を表す電気回路図
である。
である。
１，２…ＤＭＯＳ １０…パワーＭＯＳＦＥＴ
Ｄ…ドレイン端子 Ｇ…ゲート端子 Ｓ…ソース端子 ＳＥ…
センス端子 Ｚ１，Ｚ２…ツェナーダイオード
Ｄ…ドレイン端子 Ｇ…ゲート端子 Ｓ…ソース端子 ＳＥ…
センス端子 Ｚ１，Ｚ２…ツェナーダイオード
Claims (1)
- 【請求項１】 同一半導体基板内に、ドレイン端子及
びゲート端子を共用した第１半導体素子及び第２半導体
素子を形成し、第１半導体素子のソースをソース端子、
第２半導体素子のソースを電流検出用のセンス端子とし
てなる半導体装置において、上記ゲート端子とソース端
子との間に、該端子間電圧が所定の降伏電圧以上となっ
たときに導通する第１ツェナーダイオードを設けると共
に、上記ゲート端子とセンス端子との間に、該端子間電
圧が少なくとも上記第１ツェナーダイオードの降伏電圧
より大きい所定の降伏電圧以上となったときに導通する
第２ツェナーダイオードを設けたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9732391A JPH0812921B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9732391A JPH0812921B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326768A true JPH04326768A (ja) | 1992-11-16 |
| JPH0812921B2 JPH0812921B2 (ja) | 1996-02-07 |
Family
ID=14189278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9732391A Expired - Fee Related JPH0812921B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812921B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013128227A1 (en) * | 2012-02-29 | 2013-09-06 | Freescale Semiconductor, Inc. | Electrostatic discharge protection circuit arrangement, electronic circuit and esd protection method |
| US11296217B2 (en) | 2020-01-17 | 2022-04-05 | Fuji Electric Co., Ltd. | Semiconductor device |
-
1991
- 1991-04-26 JP JP9732391A patent/JPH0812921B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013128227A1 (en) * | 2012-02-29 | 2013-09-06 | Freescale Semiconductor, Inc. | Electrostatic discharge protection circuit arrangement, electronic circuit and esd protection method |
| US9438031B2 (en) | 2012-02-29 | 2016-09-06 | Freescale Semiconductor, Inc. | Electrostatic discharge protection circuit arrangement, electronic circuit and ESD protection method |
| US11296217B2 (en) | 2020-01-17 | 2022-04-05 | Fuji Electric Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812921B2 (ja) | 1996-02-07 |
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