JP2003124811A - クランプ回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 21
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 abstract description 23
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
- H03M1/1295—Clamping, i.e. adjusting the DC level of the input signal to a predetermined value
Abstract
(57)【要約】
【課題】 ＩＣの信号入力端子に適用する場合、必要な
外付け部品を極力減らすこと。 【解決手段】 コンパレータ２２は０．１Ｖのオフセッ
ト電圧を持っており、端子電圧Ｖin1 をクランプ電圧Ｖ
CL（５．１Ｖ）と比較する。端子電圧Ｖin1がクランプ
電圧ＶCL以下の場合、コンパレータ２２はＨを出力し、
トランジスタＱ１１はオフ状態となる。一方、端子電圧
Ｖin1 にクランプ電圧ＶCLを超える電圧が印加される
と、コンパレータ２２はＬを出力し、トランジスタＱ１
１は十分なオン状態となる。この時、外付けの抵抗Ｒ１
１、入力端子１８、トランジスタＱ１１を介して電流が
流れ、この電流はオペアンプ２１の出力端子に流れ込
む。この電流によって抵抗Ｒ１１に電圧降下が生じ、端
子電圧Ｖin1 はオペアンプ２１の出力電圧Ｖｃに向かっ
て低下する。
外付け部品を極力減らすこと。 【解決手段】 コンパレータ２２は０．１Ｖのオフセッ
ト電圧を持っており、端子電圧Ｖin1 をクランプ電圧Ｖ
CL（５．１Ｖ）と比較する。端子電圧Ｖin1がクランプ
電圧ＶCL以下の場合、コンパレータ２２はＨを出力し、
トランジスタＱ１１はオフ状態となる。一方、端子電圧
Ｖin1 にクランプ電圧ＶCLを超える電圧が印加される
と、コンパレータ２２はＬを出力し、トランジスタＱ１
１は十分なオン状態となる。この時、外付けの抵抗Ｒ１
１、入力端子１８、トランジスタＱ１１を介して電流が
流れ、この電流はオペアンプ２１の出力端子に流れ込
む。この電流によって抵抗Ｒ１１に電圧降下が生じ、端
子電圧Ｖin1 はオペアンプ２１の出力電圧Ｖｃに向かっ
て低下する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の信号入力端子に適用されるクランプ回路に関する。
置の信号入力端子に適用されるクランプ回路に関する。
【０００２】
【発明が解決しようとする課題】例えばＡ／Ｄコンバー
タが形成された半導体集積回路装置（ＩＣ）の入力端子
には、種々の検出手段により検出されたアナログ電圧信
号が入力される。この場合、当該ＩＣの耐圧を超える電
圧が入力されることがないように、例えば図４に示す構
成を持つクランプ回路が用いられている。
タが形成された半導体集積回路装置（ＩＣ）の入力端子
には、種々の検出手段により検出されたアナログ電圧信
号が入力される。この場合、当該ＩＣの耐圧を超える電
圧が入力されることがないように、例えば図４に示す構
成を持つクランプ回路が用いられている。
【０００３】この図４に示すクランプ回路１は、検出手
段（図示せず）からＩＣ２の入力端子３への信号入力経
路４に設けられた抵抗Ｒ１、Ｒ２と、抵抗Ｒ１とＲ２と
の共通接続点とグランド線５との間に接続されたツェナ
ーダイオードＺＤ１とから構成されている。ツェナー電
圧ＶｚはＩＣ２の耐圧よりも低く設定されており、ツェ
ナー電圧Ｖｚを超える電圧が入力されると、ツェナーダ
イオードＺＤ１が通電状態となって入力電圧をツェナー
電圧Ｖｚにクランプする。
段（図示せず）からＩＣ２の入力端子３への信号入力経
路４に設けられた抵抗Ｒ１、Ｒ２と、抵抗Ｒ１とＲ２と
の共通接続点とグランド線５との間に接続されたツェナ
ーダイオードＺＤ１とから構成されている。ツェナー電
圧ＶｚはＩＣ２の耐圧よりも低く設定されており、ツェ
ナー電圧Ｖｚを超える電圧が入力されると、ツェナーダ
イオードＺＤ１が通電状態となって入力電圧をツェナー
電圧Ｖｚにクランプする。
【０００４】しかし、ＩＣ２が多数の入力端子３を有し
ている場合には、各入力端子３ごとに抵抗Ｒ１、Ｒ２と
ツェナーダイオードＺＤ１とを外付けしなければなら
ず、ＩＣ２が搭載される基板の面積が増大するとともに
コストが上昇するという問題がある。
ている場合には、各入力端子３ごとに抵抗Ｒ１、Ｒ２と
ツェナーダイオードＺＤ１とを外付けしなければなら
ず、ＩＣ２が搭載される基板の面積が増大するとともに
コストが上昇するという問題がある。
【０００５】また、特表平９−５１０７９０号公報に
は、過大電圧に対し感応回路要素（Ａ／Ｄコンバータ）
を飽和および破壊から保護する過大電圧保護回路が開示
されている。図５は、この過大電圧保護回路の電気的構
成を示している。過大電圧保護回路６は、入力信号を基
準レベルと比較して所定の電圧範囲内にあるかどうかを
判定するレンジ外検出器７と、所定の電圧範囲内の補助
信号を出力する補助信号ソース８と、所定の電圧範囲内
にない場合にＡ／Ｄコンバータ９に対し補助信号ソース
８からの信号を与える制御回路１０とから構成されてい
る。
は、過大電圧に対し感応回路要素（Ａ／Ｄコンバータ）
を飽和および破壊から保護する過大電圧保護回路が開示
されている。図５は、この過大電圧保護回路の電気的構
成を示している。過大電圧保護回路６は、入力信号を基
準レベルと比較して所定の電圧範囲内にあるかどうかを
判定するレンジ外検出器７と、所定の電圧範囲内の補助
信号を出力する補助信号ソース８と、所定の電圧範囲内
にない場合にＡ／Ｄコンバータ９に対し補助信号ソース
８からの信号を与える制御回路１０とから構成されてい
る。
【０００６】この過大電圧保護回路６は、過大電圧が入
力された時に入力電圧をクランプするのではなく、Ａ／
Ｄコンバータ９に対し入力電圧に替えて補助信号を与え
ることによりＡ／Ｄコンバータ９を保護するものであ
る。従って、この構成ではレンジ外検出器７には過大電
圧がそのまま印加され、ＣＭＯＳプロセスなどの低耐圧
プロセスを用いたＩＣにおいては、レンジ外検出器７を
Ａ／Ｄコンバータ９などと同一チップ上に形成すること
ができないという不都合が生じる。
力された時に入力電圧をクランプするのではなく、Ａ／
Ｄコンバータ９に対し入力電圧に替えて補助信号を与え
ることによりＡ／Ｄコンバータ９を保護するものであ
る。従って、この構成ではレンジ外検出器７には過大電
圧がそのまま印加され、ＣＭＯＳプロセスなどの低耐圧
プロセスを用いたＩＣにおいては、レンジ外検出器７を
Ａ／Ｄコンバータ９などと同一チップ上に形成すること
ができないという不都合が生じる。
【０００７】本発明は上記事情に鑑みてなされたもの
で、その目的は、半導体集積回路装置の信号入力端子に
適用するに際し、必要な外付け部品を極力減らすことが
できるクランプ回路を提供することにある。
で、その目的は、半導体集積回路装置の信号入力端子に
適用するに際し、必要な外付け部品を極力減らすことが
できるクランプ回路を提供することにある。
【０００８】
【課題を解決するための手段】請求項１に記載した手段
によれば、比較回路により信号入力端子の電圧（以下、
端子電圧と称す）と所定のクランプ電圧との比較が行わ
れ、信号入力端子と電圧出力回路との間に接続されたス
イッチ回路は、その比較結果であるクランプ動作指令信
号に基づいて開閉動作を行う。上限側のクランプ動作を
例に説明すれば、端子電圧がクランプ電圧以下の時には
スイッチ回路が開状態となり、外部からの入力電圧は電
流制限素子を介して信号入力端子に入力され、半導体集
積回路装置内に形成された内部回路に与えられる。一般
に内部回路の入力インピーダンスは非常に高いため、信
号入力経路に設けた電流制限素子による電圧誤差は殆ど
生じない。
によれば、比較回路により信号入力端子の電圧（以下、
端子電圧と称す）と所定のクランプ電圧との比較が行わ
れ、信号入力端子と電圧出力回路との間に接続されたス
イッチ回路は、その比較結果であるクランプ動作指令信
号に基づいて開閉動作を行う。上限側のクランプ動作を
例に説明すれば、端子電圧がクランプ電圧以下の時には
スイッチ回路が開状態となり、外部からの入力電圧は電
流制限素子を介して信号入力端子に入力され、半導体集
積回路装置内に形成された内部回路に与えられる。一般
に内部回路の入力インピーダンスは非常に高いため、信
号入力経路に設けた電流制限素子による電圧誤差は殆ど
生じない。
【０００９】一方、端子電圧がクランプ電圧を超えてい
る時にはスイッチ回路が閉状態となり、信号入力経路に
設けられた電流制限素子、半導体集積回路装置の信号入
力端子、スイッチ回路を介して電圧出力回路に電流が流
れる。この電流により電流制限素子に電圧降下が生じ、
端子電圧はクランプ電圧以下に設定されている電圧出力
回路の出力電圧に近付く。そして、端子電圧がクランプ
電圧以下になるとスイッチ回路が開く。つまり、外部か
らクランプ電圧を超える電圧が与えられている期間、比
較回路が端子電圧とクランプ電圧とに基づいてスイッチ
回路の開閉制御を行い、端子電圧は上限側のクランプ電
圧にクランプされる。
る時にはスイッチ回路が閉状態となり、信号入力経路に
設けられた電流制限素子、半導体集積回路装置の信号入
力端子、スイッチ回路を介して電圧出力回路に電流が流
れる。この電流により電流制限素子に電圧降下が生じ、
端子電圧はクランプ電圧以下に設定されている電圧出力
回路の出力電圧に近付く。そして、端子電圧がクランプ
電圧以下になるとスイッチ回路が開く。つまり、外部か
らクランプ電圧を超える電圧が与えられている期間、比
較回路が端子電圧とクランプ電圧とに基づいてスイッチ
回路の開閉制御を行い、端子電圧は上限側のクランプ電
圧にクランプされる。
【００１０】以上の作用は、下限側のクランプ動作につ
いても同様となる。この場合にも、端子電圧がクランプ
電圧を（低電位方向に）超えている時にスイッチ回路が
閉状態となり、電流が電圧出力回路からスイッチ回路、
信号入力端子、外部の電流制限素子を介して流れる。
いても同様となる。この場合にも、端子電圧がクランプ
電圧を（低電位方向に）超えている時にスイッチ回路が
閉状態となり、電流が電圧出力回路からスイッチ回路、
信号入力端子、外部の電流制限素子を介して流れる。
【００１１】これにより、クランプ電圧を超える過電圧
の入力に対し端子電圧を所望するクランプ電圧にクラン
プでき、そのクランプ電圧を半導体集積回路装置の耐圧
範囲内に設定することにより、半導体集積回路装置を過
電圧から保護できる。本手段によれば、半導体集積回路
装置の外付け部品は電流制限素子だけとなるので、半導
体集積回路装置が搭載された基板の面積を縮小できると
ともにコストを低減できる。
の入力に対し端子電圧を所望するクランプ電圧にクラン
プでき、そのクランプ電圧を半導体集積回路装置の耐圧
範囲内に設定することにより、半導体集積回路装置を過
電圧から保護できる。本手段によれば、半導体集積回路
装置の外付け部品は電流制限素子だけとなるので、半導
体集積回路装置が搭載された基板の面積を縮小できると
ともにコストを低減できる。
【００１２】請求項２に記載した手段によれば、比較回
路は、電源線から所定の電源電圧の供給を受けて動作す
るコンパレータから構成される。このコンパレータは、
能動負荷回路を構成するトランジスタの電流出力能力比
に応じたオフセット電圧を持っている。このため、比較
入力端子の一方を信号入力端子に接続し他方を電源線に
接続すると、端子電圧が、電源線の電位に対し上記オフ
セット電圧だけずれた電圧（クランプ電圧に相当）と比
較されることになる。本手段によれば、クランプ電圧を
生成するクランプ電圧発生回路を備える必要がなくな
り、構成を簡単化することができる。
路は、電源線から所定の電源電圧の供給を受けて動作す
るコンパレータから構成される。このコンパレータは、
能動負荷回路を構成するトランジスタの電流出力能力比
に応じたオフセット電圧を持っている。このため、比較
入力端子の一方を信号入力端子に接続し他方を電源線に
接続すると、端子電圧が、電源線の電位に対し上記オフ
セット電圧だけずれた電圧（クランプ電圧に相当）と比
較されることになる。本手段によれば、クランプ電圧を
生成するクランプ電圧発生回路を備える必要がなくな
り、構成を簡単化することができる。
【００１３】請求項３に記載した手段によれば、半導体
集積回路装置が複数の信号入力端子を有する場合、電圧
出力回路を各信号入力端子に対し共通に設けたので、構
成を簡単化できるとともに消費電流を低減することがで
きる。
集積回路装置が複数の信号入力端子を有する場合、電圧
出力回路を各信号入力端子に対し共通に設けたので、構
成を簡単化できるとともに消費電流を低減することがで
きる。
【００１４】請求項４に記載した手段によれば、半導体
集積回路装置の外付け部品である電流制限素子は抵抗か
ら構成されているので、半導体集積回路装置が搭載され
た基板の面積をより縮小できるとともにコストを一層低
減できる。
集積回路装置の外付け部品である電流制限素子は抵抗か
ら構成されているので、半導体集積回路装置が搭載され
た基板の面積をより縮小できるとともにコストを一層低
減できる。
【００１５】請求項５に記載した手段によれば、Ｎ個の
信号入力端子に同時に最大電圧Ｖｍが印加された場合に
おいて、電圧出力回路はその電圧印加に伴い各スイッチ
回路を介して流れる電流を流し出す（または流し込む）
ことが可能なため、端子電圧をクランプ電圧に確実にク
ランプすることができる。
信号入力端子に同時に最大電圧Ｖｍが印加された場合に
おいて、電圧出力回路はその電圧印加に伴い各スイッチ
回路を介して流れる電流を流し出す（または流し込む）
ことが可能なため、端子電圧をクランプ電圧に確実にク
ランプすることができる。
【００１６】請求項６に記載した手段によれば、クラン
プ電圧を超える電圧の入力に対して端子電圧がクランプ
電圧に固定されるので、Ａ／Ｄコンバータへの入力電圧
はそのクランプ動作開始時の電圧のまま保持され、クラ
ンプ動作時においても妥当な変換結果が得られる。
プ電圧を超える電圧の入力に対して端子電圧がクランプ
電圧に固定されるので、Ａ／Ｄコンバータへの入力電圧
はそのクランプ動作開始時の電圧のまま保持され、クラ
ンプ動作時においても妥当な変換結果が得られる。
【００１７】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について図１および図２を参照しなが
ら説明する。図１は、正の過電圧保護機能を有する半導
体集積回路装置の電気的構成を示している。この図１に
おいて、ＣＭＯＳプロセスにより製造される半導体集積
回路装置１１（以下、ＩＣ１１と称す）は、電源端子１
２、１３を介して外部から電源電圧ＶDD（例えば５．０
Ｖ）の供給を受けて動作するようになっている。各電源
端子１２、１３は、ＩＣ１１の内部においてそれぞれ高
電位側の電源線１４、低電位側の電源線１５に接続され
ている。
の第１の実施形態について図１および図２を参照しなが
ら説明する。図１は、正の過電圧保護機能を有する半導
体集積回路装置の電気的構成を示している。この図１に
おいて、ＣＭＯＳプロセスにより製造される半導体集積
回路装置１１（以下、ＩＣ１１と称す）は、電源端子１
２、１３を介して外部から電源電圧ＶDD（例えば５．０
Ｖ）の供給を受けて動作するようになっている。各電源
端子１２、１３は、ＩＣ１１の内部においてそれぞれ高
電位側の電源線１４、低電位側の電源線１５に接続され
ている。
【００１８】このＩＣ１１は、Ａ／Ｄコンバータ１６、
マルチプレクサ１７をはじめ図示しない各種のアナログ
回路およびディジタル回路を備えている。また、電源電
圧ＶDDが５．０Ｖの場合、アナログ信号の入力端子１
８、１９（信号入力端子に相当）の最大定格電圧は５．
５Ｖであるため、入力端子１８、１９に５．１Ｖのクラ
ンプ電圧ＶCLを超える電圧が印加されることがないよう
にクランプ回路２０を備えている。なお、このＩＣ１１
は、車両に搭載された電子制御装置（ＥＣＵ）において
用いられている。
マルチプレクサ１７をはじめ図示しない各種のアナログ
回路およびディジタル回路を備えている。また、電源電
圧ＶDDが５．０Ｖの場合、アナログ信号の入力端子１
８、１９（信号入力端子に相当）の最大定格電圧は５．
５Ｖであるため、入力端子１８、１９に５．１Ｖのクラ
ンプ電圧ＶCLを超える電圧が印加されることがないよう
にクランプ回路２０を備えている。なお、このＩＣ１１
は、車両に搭載された電子制御装置（ＥＣＵ）において
用いられている。
【００１９】マルチプレクサ１７は、入力端子１８、１
９とＡ／Ｄコンバータ１６の入力端子との間にそれぞれ
接続されたアナログスイッチ１７ａ、１７ｂから構成さ
れており、選択信号Ｓ１〜Ｓ４に従って何れか一方のア
ナログスイッチのみがオン状態に制御されるようになっ
ている。また、Ａ／Ｄコンバータ１６は、マルチプレク
サ１７から入力された０．０Ｖから５．０Ｖの電圧範囲
内の電圧に対し、所定の分解能によりＡ／Ｄ変換を実行
するようになっている。
９とＡ／Ｄコンバータ１６の入力端子との間にそれぞれ
接続されたアナログスイッチ１７ａ、１７ｂから構成さ
れており、選択信号Ｓ１〜Ｓ４に従って何れか一方のア
ナログスイッチのみがオン状態に制御されるようになっ
ている。また、Ａ／Ｄコンバータ１６は、マルチプレク
サ１７から入力された０．０Ｖから５．０Ｖの電圧範囲
内の電圧に対し、所定の分解能によりＡ／Ｄ変換を実行
するようになっている。
【００２０】クランプ回路２０は、その大部分がＩＣ１
１の内部に形成されており、ＩＣ１１の外部例えばＩＣ
１１が搭載された基板上には抵抗Ｒ１１とＲ１２のみが
搭載されている。これら抵抗Ｒ１１、Ｒ１２は、それぞ
れアナログ電圧Ｖa1、Ｖa2を出力する検出手段（図示せ
ず）と入力端子１８、１９との間の信号経路に設けられ
ている。
１の内部に形成されており、ＩＣ１１の外部例えばＩＣ
１１が搭載された基板上には抵抗Ｒ１１とＲ１２のみが
搭載されている。これら抵抗Ｒ１１、Ｒ１２は、それぞ
れアナログ電圧Ｖa1、Ｖa2を出力する検出手段（図示せ
ず）と入力端子１８、１９との間の信号経路に設けられ
ている。
【００２１】ＩＣ１１の内部において、入力端子１８、
１９とオペアンプ２１（電圧出力回路に相当）の出力端
子との間には、それぞれＰチャネル型トランジスタＱ１
１、Ｑ１２（スイッチ回路に相当）のソース・ドレイン
間が接続されている。オペアンプ２１はボルテージフォ
ロアの回路形態を有しており、図示しない定電圧発生回
路から入力した一定の電圧Ｖｃをそのままの電圧値で出
力するようになっている。この電圧Ｖｃはクランプ電圧
ＶCL以下であれば良いが、確実なクランプ動作を行うた
めには、クランプ電圧ＶCLに対し、トランジスタＱ１
１、Ｑ１２のオン時のソース・ドレイン間電圧ＶDS以上
低い電圧とすることが好ましい。
１９とオペアンプ２１（電圧出力回路に相当）の出力端
子との間には、それぞれＰチャネル型トランジスタＱ１
１、Ｑ１２（スイッチ回路に相当）のソース・ドレイン
間が接続されている。オペアンプ２１はボルテージフォ
ロアの回路形態を有しており、図示しない定電圧発生回
路から入力した一定の電圧Ｖｃをそのままの電圧値で出
力するようになっている。この電圧Ｖｃはクランプ電圧
ＶCL以下であれば良いが、確実なクランプ動作を行うた
めには、クランプ電圧ＶCLに対し、トランジスタＱ１
１、Ｑ１２のオン時のソース・ドレイン間電圧ＶDS以上
低い電圧とすることが好ましい。
【００２２】コンパレータ２２、２３（比較回路に相
当）は、それぞれ入力端子１８、１９の電圧Ｖin1 、Ｖ
in2 （以下、端子電圧Ｖin1 、Ｖin2 と称す）を上記ク
ランプ電圧ＶCLと比較するもので、その非反転入力端子
（比較入力端子に相当）はともに電源線１４に接続さ
れ、その出力端子はそれぞれトランジスタＱ１１、Ｑ１
２のゲートに接続されている。また、コンパレータ２
２、２３の反転入力端子（比較入力端子に相当）は、そ
れぞれ入力端子１８、１９に接続されている。
当）は、それぞれ入力端子１８、１９の電圧Ｖin1 、Ｖ
in2 （以下、端子電圧Ｖin1 、Ｖin2 と称す）を上記ク
ランプ電圧ＶCLと比較するもので、その非反転入力端子
（比較入力端子に相当）はともに電源線１４に接続さ
れ、その出力端子はそれぞれトランジスタＱ１１、Ｑ１
２のゲートに接続されている。また、コンパレータ２
２、２３の反転入力端子（比較入力端子に相当）は、そ
れぞれ入力端子１８、１９に接続されている。
【００２３】これらコンパレータ２２、２３は、図２に
示す電気的構成を備えている。すなわち、非反転入力端
子側のＮチャネル型トランジスタＱ１３と反転入力端子
側のトランジスタＱ１４（ともに差動入力トランジスタ
に相当）のソースは共通に接続され、定電流回路として
のトランジスタＱ１５を介して電源線１５に接続されて
いる。また、トランジスタＱ１３、Ｑ１４の各ドレイン
と電源線１４との間には、能動負荷回路２４を構成する
Ｐチャネル型トランジスタＱ１６、Ｑ１７が接続されて
いる。これらトランジスタＱ１６、Ｑ１７はカレントミ
ラー回路の形態を有しており、トランジスタＱ１７のゲ
ート面積はトランジスタＱ１６のゲート面積の１．５倍
とされている。
示す電気的構成を備えている。すなわち、非反転入力端
子側のＮチャネル型トランジスタＱ１３と反転入力端子
側のトランジスタＱ１４（ともに差動入力トランジスタ
に相当）のソースは共通に接続され、定電流回路として
のトランジスタＱ１５を介して電源線１５に接続されて
いる。また、トランジスタＱ１３、Ｑ１４の各ドレイン
と電源線１４との間には、能動負荷回路２４を構成する
Ｐチャネル型トランジスタＱ１６、Ｑ１７が接続されて
いる。これらトランジスタＱ１６、Ｑ１７はカレントミ
ラー回路の形態を有しており、トランジスタＱ１７のゲ
ート面積はトランジスタＱ１６のゲート面積の１．５倍
とされている。
【００２４】電源線１４と１５との間にはＰチャネル型
トランジスタＱ１８とＮチャネル型トランジスタＱ１９
とが直列に接続されており、その共通に接続されたドレ
インが出力ノードとなっている。トランジスタＱ１３の
ドレインはトランジスタＱ１８のゲートに接続され、ト
ランジスタＱ１５、Ｑ１９の各ゲートにはバイアス電圧
が与えられている。
トランジスタＱ１８とＮチャネル型トランジスタＱ１９
とが直列に接続されており、その共通に接続されたドレ
インが出力ノードとなっている。トランジスタＱ１３の
ドレインはトランジスタＱ１８のゲートに接続され、ト
ランジスタＱ１５、Ｑ１９の各ゲートにはバイアス電圧
が与えられている。
【００２５】上記構成により、トランジスタＱ１７の電
流出力能力はトランジスタＱ１６の電流出力能力よりも
大きくなる。そして、非反転入力端子と反転入力端子と
の間には０．１Ｖのオフセット電圧が発生し、反転入力
端子の電圧（端子電圧Ｖin1、Ｖin2 ）が非反転入力端
子の電圧（５．０Ｖ）に対し０．１Ｖだけ高い５．１Ｖ
（つまりクランプ電圧ＶCL）を超えると、出力がＨレベ
ル（５Ｖ）からＬレベル（０Ｖ）に反転するようになっ
ている。
流出力能力はトランジスタＱ１６の電流出力能力よりも
大きくなる。そして、非反転入力端子と反転入力端子と
の間には０．１Ｖのオフセット電圧が発生し、反転入力
端子の電圧（端子電圧Ｖin1、Ｖin2 ）が非反転入力端
子の電圧（５．０Ｖ）に対し０．１Ｖだけ高い５．１Ｖ
（つまりクランプ電圧ＶCL）を超えると、出力がＨレベ
ル（５Ｖ）からＬレベル（０Ｖ）に反転するようになっ
ている。
【００２６】次に、入力端子１８に対する過電圧保護動
作について説明する。この過電圧保護動作は、入力端子
１９に対しても同様となる。上述したようにコンパレー
タ２２は０．１Ｖのオフセット電圧を持っているため、
端子電圧Ｖin1 をクランプ電圧ＶCL（５．１Ｖ）と比較
するのと同じ動作をする。端子電圧Ｖin1 がクランプ電
圧ＶCL以下の正常電圧範囲内にある場合、コンパレータ
２２はＨレベルを出力し、トランジスタＱ１１はオフ状
態となる。これにより、入力端子１８はオペアンプ２１
から切り離された状態となり、図示しない検出手段によ
り検出されたアナログ電圧Ｖa1は抵抗Ｒ１１、入力端子
１８、マルチプレクサ１７を介してＡ／Ｄコンバータ１
６に入力される。ＭＯＳトランジスタからなるＡ／Ｄコ
ンバータ１６の入力インピーダンスは極めて高いため、
端子電圧Ｖin1 はアナログ電圧Ｖa1と等しくなり、信号
経路に抵抗Ｒ１１を介在させたことによる電圧誤差は発
生しない。
作について説明する。この過電圧保護動作は、入力端子
１９に対しても同様となる。上述したようにコンパレー
タ２２は０．１Ｖのオフセット電圧を持っているため、
端子電圧Ｖin1 をクランプ電圧ＶCL（５．１Ｖ）と比較
するのと同じ動作をする。端子電圧Ｖin1 がクランプ電
圧ＶCL以下の正常電圧範囲内にある場合、コンパレータ
２２はＨレベルを出力し、トランジスタＱ１１はオフ状
態となる。これにより、入力端子１８はオペアンプ２１
から切り離された状態となり、図示しない検出手段によ
り検出されたアナログ電圧Ｖa1は抵抗Ｒ１１、入力端子
１８、マルチプレクサ１７を介してＡ／Ｄコンバータ１
６に入力される。ＭＯＳトランジスタからなるＡ／Ｄコ
ンバータ１６の入力インピーダンスは極めて高いため、
端子電圧Ｖin1 はアナログ電圧Ｖa1と等しくなり、信号
経路に抵抗Ｒ１１を介在させたことによる電圧誤差は発
生しない。
【００２７】これに対し、端子電圧Ｖin1 にクランプ電
圧ＶCLを超える電圧が印加されると、コンパレータ２２
はＬレベル（クランプ動作指令信号に相当）を出力し、
トランジスタＱ１１のゲート・ソース間にはしきい値電
圧Ｖｔを超える十分なゲート電圧が与えられる。これに
より、トランジスタＱ１１は十分なオン状態となる。こ
の時、抵抗Ｒ１１、入力端子１８、トランジスタＱ１１
を介して電流が流れ、この電流はオペアンプ２１の出力
端子に流れ込む。トランジスタＱ１１のオン抵抗は抵抗
Ｒ１１よりも十分に低いので、この電流によって抵抗Ｒ
１１に電圧降下が生じ、端子電圧Ｖin1 はオペアンプ２
１の出力電圧Ｖｃに向かって低下する。そして、端子電
圧Ｖin1 がクランプ電圧ＶCL以下になると再びトランジ
スタＱ１１がオフとなる。
圧ＶCLを超える電圧が印加されると、コンパレータ２２
はＬレベル（クランプ動作指令信号に相当）を出力し、
トランジスタＱ１１のゲート・ソース間にはしきい値電
圧Ｖｔを超える十分なゲート電圧が与えられる。これに
より、トランジスタＱ１１は十分なオン状態となる。こ
の時、抵抗Ｒ１１、入力端子１８、トランジスタＱ１１
を介して電流が流れ、この電流はオペアンプ２１の出力
端子に流れ込む。トランジスタＱ１１のオン抵抗は抵抗
Ｒ１１よりも十分に低いので、この電流によって抵抗Ｒ
１１に電圧降下が生じ、端子電圧Ｖin1 はオペアンプ２
１の出力電圧Ｖｃに向かって低下する。そして、端子電
圧Ｖin1 がクランプ電圧ＶCL以下になると再びトランジ
スタＱ１１がオフとなる。
【００２８】このように、クランプ電圧ＶCLを超えるア
ナログ電圧Ｖa1が検出手段より出力されている期間、コ
ンパレータ２２が端子電圧Ｖin1 とクランプ電圧ＶCLと
の比較に基づいてトランジスタＱ１１のオンオフ動作を
制御し、これにより端子電圧Ｖin1 はクランプ電圧ＶCL
にクランプされる。
ナログ電圧Ｖa1が検出手段より出力されている期間、コ
ンパレータ２２が端子電圧Ｖin1 とクランプ電圧ＶCLと
の比較に基づいてトランジスタＱ１１のオンオフ動作を
制御し、これにより端子電圧Ｖin1 はクランプ電圧ＶCL
にクランプされる。
【００２９】この場合、オペアンプ２１に要求される電
流出力能力（電流シンク能力）Ｉsinkは、アナログ電圧
Ｖa1、Ｖa2の最大値をそれぞれＶa1max 、Ｖa2max 、抵
抗Ｒ１１、Ｒ１２の抵抗値をそれぞれＲ11、Ｒ12とすれ
ば、次の（１）式で示すようになる。 Ｉsink≧（Ｖa1max −ＶCL）／Ｒ11＋（Ｖa2max −ＶCL）／Ｒ12 …（１）
流出力能力（電流シンク能力）Ｉsinkは、アナログ電圧
Ｖa1、Ｖa2の最大値をそれぞれＶa1max 、Ｖa2max 、抵
抗Ｒ１１、Ｒ１２の抵抗値をそれぞれＲ11、Ｒ12とすれ
ば、次の（１）式で示すようになる。 Ｉsink≧（Ｖa1max −ＶCL）／Ｒ11＋（Ｖa2max −ＶCL）／Ｒ12 …（１）
【００３０】この（１）式を一般化すれば、アナログ電
圧Ｖa1、Ｖa2の最大値をともにＶamax、抵抗Ｒ１１、Ｒ
１２の抵抗値をともにＲ、入力端子数をＮとすれば、次
の（２）式で示すようになる。 Ｉsink≧（Ｖamax−ＶCL）／Ｒ×Ｎ …（２）
圧Ｖa1、Ｖa2の最大値をともにＶamax、抵抗Ｒ１１、Ｒ
１２の抵抗値をともにＲ、入力端子数をＮとすれば、次
の（２）式で示すようになる。 Ｉsink≧（Ｖamax−ＶCL）／Ｒ×Ｎ …（２）
【００３１】以上説明したように、本実施形態によれば
ＩＣ１１にクランプ回路２０を設けたので、Ａ／Ｄコン
バータ１６への入力端子１８、１９にクランプ電圧ＶCL
を超える電圧が入力された場合に、その端子電圧Ｖin1
、Ｖin2 をクランプ電圧ＶCLにクランプすることがで
きる。このクランプ電圧ＶCLは、電源電圧ＶDDよりも高
く且つ入力端子１８、１９の最大定格電圧よりも低く設
定されているので、０．０Ｖから５．０Ｖまでの電圧範
囲の入力電圧に対し精度が低下することなくＡ／Ｄ変換
が行われるとともに、ＩＣ１１を過電圧から保護でき
る。
ＩＣ１１にクランプ回路２０を設けたので、Ａ／Ｄコン
バータ１６への入力端子１８、１９にクランプ電圧ＶCL
を超える電圧が入力された場合に、その端子電圧Ｖin1
、Ｖin2 をクランプ電圧ＶCLにクランプすることがで
きる。このクランプ電圧ＶCLは、電源電圧ＶDDよりも高
く且つ入力端子１８、１９の最大定格電圧よりも低く設
定されているので、０．０Ｖから５．０Ｖまでの電圧範
囲の入力電圧に対し精度が低下することなくＡ／Ｄ変換
が行われるとともに、ＩＣ１１を過電圧から保護でき
る。
【００３２】クランプ回路２０の構成要素のうちトラン
ジスタＱ１１、Ｑ１２、オペアンプ２１およびコンパレ
ータ２２、２３はＩＣ１１内に構成され、抵抗Ｒ１１、
Ｒ１２だけが外付け部品となる。このように外付け部品
の数が減少することにより、ＩＣ１１が搭載される基板
の面積を縮小でき、コストを低減することができる。本
実施形態では２つの入力端子を備えているが、さらに多
くの入力端子を備えたＩＣに対してはより大きな縮小効
果、低減効果が得られる。
ジスタＱ１１、Ｑ１２、オペアンプ２１およびコンパレ
ータ２２、２３はＩＣ１１内に構成され、抵抗Ｒ１１、
Ｒ１２だけが外付け部品となる。このように外付け部品
の数が減少することにより、ＩＣ１１が搭載される基板
の面積を縮小でき、コストを低減することができる。本
実施形態では２つの入力端子を備えているが、さらに多
くの入力端子を備えたＩＣに対してはより大きな縮小効
果、低減効果が得られる。
【００３３】クランプ回路２０において、コンパレータ
２２、２３内のトランジスタＱ１６とＱ１７との電流出
力能力比を変えることによりオフセット電圧を付加した
ので、クランプ電圧ＶCLの生成する基準電圧発生回路が
不要となる。また、入力端子１８、１９に対しオペアン
プ２１を共通化した。こうしたことにより、構成の簡単
化および消費電流の低減が図られている。
２２、２３内のトランジスタＱ１６とＱ１７との電流出
力能力比を変えることによりオフセット電圧を付加した
ので、クランプ電圧ＶCLの生成する基準電圧発生回路が
不要となる。また、入力端子１８、１９に対しオペアン
プ２１を共通化した。こうしたことにより、構成の簡単
化および消費電流の低減が図られている。
【００３４】端子電圧Ｖin1 、Ｖin2 がクランプ電圧Ｖ
CL以下の正常電圧範囲内にある場合には、トランジスタ
Ｑ１１、Ｑ１２はオフ状態となり抵抗Ｒ１１、Ｒ１２の
両端電圧は０となるので、クランプ回路２０の存在によ
るＡ／Ｄ変換精度の低下は生じない。また、端子電圧Ｖ
in1 またはＶin2 がクランプされている過電圧保護期間
における変換結果は、クランプ電圧ＶCLである５．１Ｖ
に対応した値（実際には入力電圧範囲の上限値である
５．０Ｖに対応した値）となる。検出されたアナログ電
圧Ｖa1またはＶa2が入力電圧範囲を超えている本期間に
おいて、入力電圧範囲内においてアナログ電圧Ｖa1また
はＶa2に最も近い上限値の変換結果が得られるというこ
とは、信号処理上において望ましい結果となる場合が多
いと考えられる。
CL以下の正常電圧範囲内にある場合には、トランジスタ
Ｑ１１、Ｑ１２はオフ状態となり抵抗Ｒ１１、Ｒ１２の
両端電圧は０となるので、クランプ回路２０の存在によ
るＡ／Ｄ変換精度の低下は生じない。また、端子電圧Ｖ
in1 またはＶin2 がクランプされている過電圧保護期間
における変換結果は、クランプ電圧ＶCLである５．１Ｖ
に対応した値（実際には入力電圧範囲の上限値である
５．０Ｖに対応した値）となる。検出されたアナログ電
圧Ｖa1またはＶa2が入力電圧範囲を超えている本期間に
おいて、入力電圧範囲内においてアナログ電圧Ｖa1また
はＶa2に最も近い上限値の変換結果が得られるというこ
とは、信号処理上において望ましい結果となる場合が多
いと考えられる。
【００３５】（第２の実施形態）次に、本発明の第２の
実施形態について図３を参照しながら説明する。図３
は、負の過電圧保護機能を有する半導体集積回路装置の
電気的構成を示すもので、図１と同一部分には同一符号
が付されている。この半導体集積回路装置２５（以下、
ＩＣ２５と称す）のクランプ回路２６は、ＩＣ１１のク
ランプ回路２０におけるＰチャネル型トランジスタＱ１
１、Ｑ１２をＮチャネル型トランジスタＱ２０、Ｑ２１
（スイッチ回路に相当）に置き替えるとともに、コンパ
レータ２７、２８（比較回路に相当）の非反転入力端子
を電源線１５に接続した構成となっている。
実施形態について図３を参照しながら説明する。図３
は、負の過電圧保護機能を有する半導体集積回路装置の
電気的構成を示すもので、図１と同一部分には同一符号
が付されている。この半導体集積回路装置２５（以下、
ＩＣ２５と称す）のクランプ回路２６は、ＩＣ１１のク
ランプ回路２０におけるＰチャネル型トランジスタＱ１
１、Ｑ１２をＮチャネル型トランジスタＱ２０、Ｑ２１
（スイッチ回路に相当）に置き替えるとともに、コンパ
レータ２７、２８（比較回路に相当）の非反転入力端子
を電源線１５に接続した構成となっている。
【００３６】コンパレータ２７、２８は、具体的には図
示しないが差動入力トランジスタに対する能動負荷回路
が所定量だけアンバランスに設定されており、これによ
り０．１Ｖのオフセット電圧を有している。従って、反
転入力端子の電圧（端子電圧Ｖin1 、Ｖin2 ）が非反転
入力端子の電圧（０．０Ｖ）に対し０．１Ｖだけ低い−
０．１Ｖ（クランプ電圧ＶCL）を超えて低下すると、出
力がＬレベル（０Ｖ）からＨレベル（５Ｖ）に反転す
る。
示しないが差動入力トランジスタに対する能動負荷回路
が所定量だけアンバランスに設定されており、これによ
り０．１Ｖのオフセット電圧を有している。従って、反
転入力端子の電圧（端子電圧Ｖin1 、Ｖin2 ）が非反転
入力端子の電圧（０．０Ｖ）に対し０．１Ｖだけ低い−
０．１Ｖ（クランプ電圧ＶCL）を超えて低下すると、出
力がＬレベル（０Ｖ）からＨレベル（５Ｖ）に反転す
る。
【００３７】オペアンプ２１は、一定の電圧Ｖｄを出力
するようになっている。この電圧Ｖｄはクランプ電圧Ｖ
CL以上であれば良いが、確実なクランプ動作を行うため
には、クランプ電圧ＶCLに対し、トランジスタＱ２０、
Ｑ２１のオン時のドレイン・ソース間電圧ＶDS以上高い
電圧とすることが好ましい。
するようになっている。この電圧Ｖｄはクランプ電圧Ｖ
CL以上であれば良いが、確実なクランプ動作を行うため
には、クランプ電圧ＶCLに対し、トランジスタＱ２０、
Ｑ２１のオン時のドレイン・ソース間電圧ＶDS以上高い
電圧とすることが好ましい。
【００３８】上記構成を備えたＩＣ２５の過電圧保護動
作は、第１の実施形態で説明したＩＣ１１における過電
圧保護動作と同様となる。すなわち、入力端子１８に対
しては、端子電圧Ｖin1 がクランプ電圧ＶCL以上の正常
電圧範囲内にある場合、コンパレータ２７はＬレベルを
出力し、トランジスタＱ２０はオフ状態となる。
作は、第１の実施形態で説明したＩＣ１１における過電
圧保護動作と同様となる。すなわち、入力端子１８に対
しては、端子電圧Ｖin1 がクランプ電圧ＶCL以上の正常
電圧範囲内にある場合、コンパレータ２７はＬレベルを
出力し、トランジスタＱ２０はオフ状態となる。
【００３９】また、端子電圧Ｖin1 にクランプ電圧ＶCL
より低い電圧が印加されると、コンパレータ２７はＨレ
ベルを出力し、トランジスタＱ２０はオン状態となる。
この時、オペアンプ２１の出力端子からトランジスタＱ
２０、入力端子１８、抵抗Ｒ１１を介して電流が流れ、
端子電圧Ｖin1 はオペアンプ２１の出力電圧Ｖｄに向か
って上昇する。
より低い電圧が印加されると、コンパレータ２７はＨレ
ベルを出力し、トランジスタＱ２０はオン状態となる。
この時、オペアンプ２１の出力端子からトランジスタＱ
２０、入力端子１８、抵抗Ｒ１１を介して電流が流れ、
端子電圧Ｖin1 はオペアンプ２１の出力電圧Ｖｄに向か
って上昇する。
【００４０】コンパレータ２７が端子電圧Ｖin1 とクラ
ンプ電圧ＶCLとの比較に基づいてトランジスタＱ２０の
オンオフ動作を制御することにより、端子電圧Ｖin1 は
クランプ電圧ＶCL（−０．１Ｖ）にクランプされる。以
上説明した作用により、本実施形態によっても入力端子
１８、１９に対する負の過電圧入力について第１の実施
形態と同様の効果を得ることができる。
ンプ電圧ＶCLとの比較に基づいてトランジスタＱ２０の
オンオフ動作を制御することにより、端子電圧Ｖin1 は
クランプ電圧ＶCL（−０．１Ｖ）にクランプされる。以
上説明した作用により、本実施形態によっても入力端子
１８、１９に対する負の過電圧入力について第１の実施
形態と同様の効果を得ることができる。
【００４１】（その他の実施形態）なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
第１の実施形態に示すクランプ回路２０と第２の実施形
態に示すクランプ回路２６とを両方備えた構成としても
良い。クランプ動作により保護する入力端子は、アナロ
グ入力端子に限られずディジタル汎用ポートなど種々の
信号入力端子であっても良い。保護する入力端子の数は
２に限られず、１あるいは３以上であっても良い。複数
の入力端子を有する場合において、オペアンプ２１は共
通に１つだけ設ければ良い。
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
第１の実施形態に示すクランプ回路２０と第２の実施形
態に示すクランプ回路２６とを両方備えた構成としても
良い。クランプ動作により保護する入力端子は、アナロ
グ入力端子に限られずディジタル汎用ポートなど種々の
信号入力端子であっても良い。保護する入力端子の数は
２に限られず、１あるいは３以上であっても良い。複数
の入力端子を有する場合において、オペアンプ２１は共
通に１つだけ設ければ良い。
【００４２】コンパレータ２２、２３、２７、２８の能
動負荷回路をアンバランスに設定したが、これに替えて
差動入力トランジスタをアンバランスに設定しても良
い。また、コンパレータのオフセット電圧を０とし、ク
ランプ電圧ＶCLを生成するクランプ電圧発生回路を設
け、そのクランプ電圧ＶCLを当該コンパレータの非反転
入力端子に印加するように構成しても良い。ＩＣ１１、
２５は、バイポーラプロセスにより製造されるものでも
良い。
動負荷回路をアンバランスに設定したが、これに替えて
差動入力トランジスタをアンバランスに設定しても良
い。また、コンパレータのオフセット電圧を０とし、ク
ランプ電圧ＶCLを生成するクランプ電圧発生回路を設
け、そのクランプ電圧ＶCLを当該コンパレータの非反転
入力端子に印加するように構成しても良い。ＩＣ１１、
２５は、バイポーラプロセスにより製造されるものでも
良い。
【図１】本発明の第１の実施形態を示す半導体集積回路
装置の電気的構成図
装置の電気的構成図
【図２】コンパレータの電気的構成図
【図３】本発明の第２の実施形態を示す図１相当図
【図４】従来技術を示すクランプ回路の電気的構成図
【図５】過大電圧保護回路の電気的構成図
１１、２５は半導体集積回路装置、１４、１５は電源
線、１６はＡ／Ｄコンバータ、１８、１９は入力端子
（信号入力端子）、２０、２６はクランプ回路、２１は
オペアンプ（電圧出力回路）、２２、２３、２７、２８
はコンパレータ（比較回路）、２４は能動負荷回路、Ｑ
１１、Ｑ１２、Ｑ２０、Ｑ２１はトランジスタ（スイッ
チ回路）、Ｑ１３、Ｑ１４はトランジスタ（差動入力ト
ランジスタ）、Ｒ１１、Ｒ１２は抵抗（電流制限素子）
である。
線、１６はＡ／Ｄコンバータ、１８、１９は入力端子
（信号入力端子）、２０、２６はクランプ回路、２１は
オペアンプ（電圧出力回路）、２２、２３、２７、２８
はコンパレータ（比較回路）、２４は能動負荷回路、Ｑ
１１、Ｑ１２、Ｑ２０、Ｑ２１はトランジスタ（スイッ
チ回路）、Ｑ１３、Ｑ１４はトランジスタ（差動入力ト
ランジスタ）、Ｒ１１、Ｒ１２は抵抗（電流制限素子）
である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０３Ｇ 11/00
(72)発明者 野田 真一
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
(72)発明者 石原 秀昭
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 5F038 BH02 BH07 BH15 EZ20
5F048 AC03 CC01 CC08 CC12 CC15
CC19
5J022 AA01 BA06 CC02 CC04 CF02
CF07 CG01
5J030 CB06 CC02 CC06 CC08
Claims (6)
- 【請求項１】 信号入力端子の電圧を所定のクランプ電
圧と比較し、その信号入力端子の電圧が前記クランプ電
圧を超えている時にクランプ動作指令信号を出力する比
較回路と、 前記クランプ電圧を超えない範囲内の電圧を出力し所定
の電流出力能力を有する電圧出力回路と、 前記信号入力端子と前記電圧出力回路との間に接続さ
れ、前記比較回路からクランプ動作指令信号が出力され
ていることを条件として閉動作するスイッチ回路とが半
導体集積回路装置として構成され、 この半導体集積回路装置の外部において前記信号入力端
子への信号入力経路に電流制限素子が設けられているこ
とを特徴とするクランプ回路。 - 【請求項２】 前記比較回路は、電源線から所定の電源
電圧の供給を受けて動作するとともに比較入力端子がそ
れぞれ前記信号入力端子と前記電源線に接続されたコン
パレータから構成され、 そのコンパレータにおいて、差動増幅回路の能動負荷回
路を構成するトランジスタの電流出力能力比が、前記ク
ランプ電圧と前記電源線の電位との差に基づいて設定さ
れていることを特徴とする請求項１記載のクランプ回
路。 - 【請求項３】 前記半導体集積回路装置が複数の信号入
力端子を有する場合、前記比較回路、スイッチ回路およ
び電流制限素子は各信号入力端子ごとに設けられ、前記
電圧出力回路は各信号入力端子に対し共通に設けられて
いることを特徴とする請求項１または２記載のクランプ
回路。 - 【請求項４】 前記電流制限素子は抵抗であることを特
徴とする請求項１ないし３の何れかに記載のクランプ回
路。 - 【請求項５】 前記電圧出力回路は、前記抵抗を通過す
る前の信号の最大電圧をＶｍ、前記クランプ電圧をＶ
ｃ、前記抵抗の抵抗値をＲ、前記信号入力端子の数をＮ
とすれば、少なくとも｜Ｖｍ−Ｖｃ｜／Ｒ×Ｎだけの電
流出力能力を有していることを特徴とする請求項４記載
のクランプ回路。 - 【請求項６】 前記信号入力端子は、前記半導体集積回
路装置内に設けられたＡ／Ｄコンバータへのアナログ信
号入力端子であることを特徴とする請求項１ないし５の
何れかに記載のクランプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001316753A JP3797186B2 (ja) | 2001-10-15 | 2001-10-15 | クランプ回路 |
| US10/270,808 US6614282B2 (en) | 2001-10-15 | 2002-10-14 | Clamp circuit for a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001316753A JP3797186B2 (ja) | 2001-10-15 | 2001-10-15 | クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003124811A true JP2003124811A (ja) | 2003-04-25 |
| JP3797186B2 JP3797186B2 (ja) | 2006-07-12 |
Family
ID=19134712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001316753A Expired - Fee Related JP3797186B2 (ja) | 2001-10-15 | 2001-10-15 | クランプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6614282B2 (ja) |
| JP (1) | JP3797186B2 (ja) |
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|---|---|---|---|---|
| JP2006340253A (ja) * | 2005-06-06 | 2006-12-14 | Fuji Electric Fa Components & Systems Co Ltd | アナログ入力の過電圧保護回路 |
| US8098307B2 (en) | 2007-05-31 | 2012-01-17 | Fujitsu Semiconductor Limited | Imaging device and imaging method |
| JP2020501474A (ja) * | 2016-12-05 | 2020-01-16 | 日本テキサス・インスツルメンツ合同会社 | 電圧クランプ回路 |
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|---|---|---|---|---|
| US20030214342A1 (en) * | 2002-05-14 | 2003-11-20 | Darrin Benzer | IO clamping circuit method utilizing output driver transistors |
| JP3864864B2 (ja) * | 2002-07-11 | 2007-01-10 | 株式会社デンソー | クランプ回路 |
| US7436238B2 (en) * | 2006-02-13 | 2008-10-14 | Texas Instruments Deutschland Gmbh | Integrated voltage switching circuit |
| US10211846B1 (en) * | 2017-11-06 | 2019-02-19 | Analog Devices, Inc. | Techniques for amplifier output voltage limiting |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124464A (en) | 1981-01-26 | 1982-08-03 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS6124268A (ja) | 1984-07-13 | 1986-02-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63233560A (ja) | 1987-03-23 | 1988-09-29 | Toshiba Corp | 入力保護回路を備えた半導体集積回路 |
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