JP3256689B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）に係り、特にテスト時に通常時の入力電圧より
も高い電圧を入力してテストモードに切換える半導体集
積回路に関する。

【０００２】

【従来の技術】ＩＣの動作テストに際しては、特定のテ
ストをより簡単に短時間で行うために、テストモード設
定信号が所定の入力端子に印加される。このＩＣの入力
端子数を削減するために、通常信号の入力端子とテスト
入力端子とを共用して使用する構成、つまり、通常動作
時およびテストモード時の双方で共通に使用される入力
端子を有するものが開発されており、その例を図７に示
す。

【０００３】図７に示すＩＣの入力回路部においては、
１つの入力端子１に対して、通常動作時における入力信
号レベルを検知する入力回路２と、高電圧のテストモー
ド設定信号を受けてテスト信号を発生する高電圧検知回
路３とが接続されている。

【０００４】通常動作時における入力信号のレベルは０
Ｖから５Ｖの範囲であるので、入力回路２の信号検知レ
ベルは、入力信号が例えば１．５Ｖより低いと論理レベ
ルの“０”、１．５Ｖ以上であると論理レベルの“１”
と判定できるように設定される。これに対して、高電圧
検知回路３は、その信号検知レベルが入力回路２の信号
検知レベルよりも高く設定されており、入力端子にテス
トモード設定用の高電圧（例えば１２Ｖ）が印加された
時にテスト信号を発生する。

【０００５】従って、入力回路２が“１”、“０”を切
換えて動作する範囲では、高電圧検知回路３の出力は常
に“０”であり、通常動作時はテストモードに設定され
ることなく正常に動作する。

【０００６】図８は、図７の入力回路部の一具体例を示
している。

【０００７】ここで、入力回路２は、その信号検知レベ
ルが低いので、通常はＣＭＯＳ（相補性絶縁ゲート型）
インバータの縦続接続（例えば二段接続されたインバー
タＩ1 、Ｉ2 ）により構成され、入力信号が例えば１．
５Ｖより低いと論理“０”、１．５Ｖ以上であると論理
“１”を出力するように設定されている。

【０００８】また、高電圧検知回路３は、その信号検知
レベルを高くするために、図示のような回路構成のもの
が使用される。この高電圧検知回路３においては、入力
端子１と接地電位ノードとの間に直列に電圧降下用のエ
ンハンスメント型ＭＯＳトランジスタＱ11〜Ｑ14が接続
されている。ここで、Ｑ11、Ｑ12は、それぞれ基板・ソ
ース相互が接続されると共にゲート・ドレイン相互が接
続されたＰチャネルトランジスタ、Ｑ13は基板・ソース
相互が接続されたＰチャネルトランジスタ、Ｑ14は基板
・ソース相互が接続されたＮチャネルＭＯＳトランジス
タであり、上記トランジスタＱ13、Ｑ14の各ゲートは電
源電位（ＶＣ）ノードに接続されている。そして、上記
トランジスタＱ13、Ｑ14の接続点（ノードＡ）がインバ
ータＩ3の入力端に接続され、この後段にインバータＩ4
が接続されている。

【０００９】この高電圧検知回路３は、入力端子１の電
圧値がトランジスタＱ11、Ｑ12、Ｑ13の各閾値電圧の合
計値とＶＣ電位との和以上になった時に、インバータＩ
3 、Ｉ4 の出力電位がそれぞれ反転することを利用した
ものである。即ち、インバータＩ3 の入力ノードＡの電
位がインバータＩ3 の閾値電圧以上に上昇した時に、イ
ンバータＩ3 の出力ノードＢの電位が論理“１”から論
理“０”に変化し、これによりインバータＩ4 の出力ノ
ードＣの電位も論理“０”から論理“１”に変化する。
このようにインバータＩ4 の出力ノードＣの電位が論理
“１”になると、ＩＣの内部回路がテストモードに設定
される。

【００１０】ところで、最近のＩＣは、コストの低減お
よび高機能化を図るために、ますます素子の微細化、高
集積化が進められている。このように素子の微細化が進
むと、これに伴い、ＭＯＳトランジスタのゲート絶縁膜
は薄くなる。これは、微細化によりトランジスタのチャ
ネル長が短くなるので、ゲート絶縁膜を薄くしないと良
好な動作特性が得られなくなるからである。

【００１１】このように微細化に伴ってトランジスタの
ゲート絶縁膜が薄くなると、その絶縁耐圧が低下するの
で、テストモード時に入力端子１に１２Ｖが印加された
時に入力回路２の入力段トランジスタが破壊されてしま
うという問題が生じる。

【００１２】現在では、ゲート絶縁膜が２０ｎｍのトラ
ンジスタを有する半導体デバイスも開発されて使用され
ているが、このようなトランジスタのゲートに１２Ｖが
印加されると、ゲート絶縁膜にかかる電界は６ＭＶ／ｃ
ｍにもなり、たとえ破壊にまで至らなくてもゲート絶縁
膜の劣化は免れない。この場合、製造上のばらつきによ
りゲート絶縁膜に欠陥があるトランジスタは、即座に破
壊されてしまう。

【００１３】一方、前記トランジスタＱ11〜Ｑ14は、入
力端子１に与えられた高電圧を所定値だけ降下させる電
圧降下部を形成しているので、入力端子１に高電圧を印
加してもこれら入力段トランジスタのゲート絶縁膜が破
壊することはない。

【００１４】即ち、いま、トランジスタＱ11、Ｑ12、Ｑ
13の各閾値電圧が−１Ｖに設定され、入力端子１にテス
トモード設定用の例えば１２Ｖの高電圧信号が印加され
ると、トランジスタＱ12、Ｑ13の接続点はトランジスタ
Ｑ11、Ｑ12の各閾値電圧の和の絶対値分だけ低い値（１
０Ｖ）になる。トランジスタＱ11のソース・ゲート間の
電位差はほぼ１Ｖ、また、トランジスタＱ12のソース・
ゲート間の電位差もほぼ１Ｖであり、入力端子１に１２
Ｖが印加されてもトランジスタＱ11、Ｑ12が破壊される
ことはない。

【００１５】また、トランジスタＱ13は、ゲート電位が
ＶＣ電位（５Ｖ）であり、そのソース電位が１０Ｖであ
るから、ソース・ゲート間には５Ｖの電位差しかないの
で、このトランジスタＱ13も破壊の心配はない。

【００１６】なお、トランジスタＱ13、Ｑ14の接続点
（前記インバータＩ3 の入力ノードＡ）の電位（電圧降
下用トランジスタからの出力電位）は、各トランジスタ
Ｑ11、Ｑ12、Ｑ13、Ｑ14の導通抵抗の比によって決定さ
れる。入力端子１に１２Ｖが印加されると、電流がトラ
ンジスタＱ11〜Ｑ14を介して接地電位に流れるので、前
記トランジスタＱ12、Ｑ13の接続点の電位は前述した１
０Ｖよりも低い値になる。上記入力ノードＡの電位は、
トランジスタＱ14の導通抵抗の設定値にもよるが、１０
Ｖよりも低い値になり、トランジスタＱ14の導通抵抗を
より小さくすれば１０Ｖよりも一層低い値に設定でき
る。

【００１７】このような構成により、上記高電圧検知回
路３は、入力信号が例えば９Ｖより低いと“０”、９Ｖ
以上であると“１”を出力するように設定されている。

【００１８】入力回路２の入力段のトランジスタの破壊
の問題は、テストモード時に入力端子１に印加される電
圧を低くすれば解決できるが、このようにすると、今度
は高電圧検知回路３が誤動作するという問題が生じる。
つまり、テストモード設定信号のレベルを低く設定する
と、高電圧検知回路３の信号検知レベルを低く設定しな
ければならないので、通常使用時に例えば電源変動など
の影響により入力信号のレベルが見掛け上大きくなる
と、高電圧検知回路３が誤動作してテストモードに設定
されてしまう場合が生じる。また、通常、入力端子１に
印加される信号にはオーバーシュートがあり、特に入力
が急速に立上がる時にはそのオーバーシュートが大き
い。この場合、高電圧検知回路３の信号検知レベルが低
く設定されていると、オーバーシュートにも検知して誤
動作することがある。

【００１９】このように微細化されたＩＣにおいて、入
力段トランジスタゲート絶縁膜の破壊または高電圧検知
回路３の誤動作などの問題があり、実際には、図８に示
したように、検知レベルの異なる２つの回路間で１つの
入力端子を共用し、１つの入力端子をテストモード設定
用と通常動作用とで兼用することは困難であった。

【００２０】上記の問題点を解決するために、本願発明
者は、図９に示すような回路構成を有する半導体集積回
路を提案した。

【００２１】図９の入力回路部は、図８に示した入力回
路部に対して、入力端子１と入力回路２の入力端との間
の電流路にＮチャネルデプレッション型ＭＯＳトランジ
スタＴ1 が付加接続され、このトランジスタＴ1 のゲー
トはＶＣノードに接続されている。

【００２２】このような入力回路部を有するＩＣにおい
ては、入力端子１に印加される電圧はトランジスタＴ1
により電圧制限されて入力回路２に入力する。上記トラ
ンジスタＴ1 の閾値電圧をＶth1 とすると、入力回路２
の入力としては、ＶＣ−Ｖth1 で決まる電圧以上は印加
されなくなる。

【００２３】ここで、ＶＣ＝５Ｖ、Ｖth1 ＝−２Ｖに設
定しておけば、ＶＣ−Ｖth1 ＝５Ｖ−（−２Ｖ）＝７Ｖ
になり、入力回路２には７Ｖ以上は印加されなくなる。

【００２４】従って、入力端子１にテストモード設定の
ために例えば１２Ｖを印加した時でも、入力回路２の入
力は７Ｖ以上にはならない。

【００２５】また、前記トランジスタＴ1 の代わりに、
Ｎチャネルエンハンスメント型ＭＯＳトランジスタを使
用することもできる。この場合には、このトランジスタ
のゲートをＶＣノードに接続し、その閾値電圧をＶth1'
を１Ｖに設定すると、入力回路２の入力電圧は、ＶＣ−
Ｖth1'＝５Ｖ−１Ｖ＝４Ｖに制限される。

【００２６】上記電圧制限用のトランジスタのゲート電
位は、ＶＣに限らず、ＶＣより低い値を供給してもよ
く、例えばＶＣノードと接地電位ノードとの間に直列接
続された２つの抵抗の接続点の電位を供給してもよい。

【００２７】入力回路２の初段インバータＩ1 を構成す
るＰチャネルＭＯＳトランジスタＱ1 およびＮチャネル
ＭＯＳトランジスタＱ2 の各ゲートにそれぞれ入力端子
１から入力される電圧値は、トランジスタＴ1 により制
限されるので、たとえ微細化によりトランジスタＱ1 、
Ｑ2 のゲート絶縁膜が薄い場合でもその絶縁破壊を招く
ことはない。

【００２８】従って、入力回路２に入力される電圧は入
力端子１に印加される電圧値に関係なく所定値に制限さ
れ、これにより入力初段トランジスタＱ1 、Ｑ2 のゲー
ト絶縁膜の破壊が防止されるので、テストモード設定用
の高電圧信号のレベルを下げる必要はなくなる。

【００２９】また、高電圧検知回路３は、入力端子１に
直接に接続されており、入力端子１に印加される電圧が
そのまま高電圧検知回路３に入力されるので、前述した
ようにテストモード設定用の高電圧だけを検知し、通常
動作時の入力信号レベルには応答しないように信号検知
レベルを高い値に設定することができる。

【００３０】このように、高電圧検知回路３の信号検知
レベルを入力回路２の信号検知レベルよりも十分に高く
設定することにより、電源変動などの影響による誤動作
を防止し、動作の信頼性を高めることができる。

【００３１】しかし、図８あるいは図９に示した従来の
高電圧検知回路３においては、インバータＩ3 の入力ノ
ードＡの電位はトランジスタＱ14の導通抵抗により決定
されるので、電圧降下用トランジスタＱ11、Ｑ12、Ｑ1
3、Ｑ14群のサイズの設定が面倒になるという問題があ
る。また、インバータＩ3 の入力ノードＡの電位は、製
造プロセスのばらつきなどにより変動するという問題が
ある。

【００３２】また、図８あるいは図９に示した従来の高
電圧検知回路３においては、電圧降下用のＰチャネルト
ランジスタＱ11、Ｑ12、Ｑ13がそれぞれ分離されたＮ型
ウェル領域に形成されるので、これらの電圧降下用トラ
ンジスタがＩＣチップ上に占めるパターン面積が大きく
なってしまう。しかも、ＩＣには種々のテストモードが
あり、従来のＩＣにおいては、種々のテストモードを指
定するためのテスト信号を入力するために、前述したよ
うに検知レベルの異なる２つの回路が接続される入力端
子も数多く存在する。このことからも、前記したような
高電圧検知回路によるチップ上のパターン占有面積が無
視できなくなってきている。

【００３３】

【発明が解決しようとする課題】上記したように１つの
入力端子を検知レベルの異なる２つの回路が共用するよ
うに構成されたＩＣにおいて、従来の高電圧検知回路
は、電圧降下用トランジスタ群のサイズの設定が面倒に
なるという問題や、電圧降下用トランジスタからの出力
電位が製造プロセスのばらつきなどにより変動するとい
う問題がある。

【００３４】また、従来のＩＣは、高電圧検知回路の電
圧降下用トランジスタによるチップ上のパターン占有面
積が大きくなり、テスト信号が入力される入力端子が数
多く存在する場合には高電圧検知回路によるチップ上の
パターン占有面積が無視できなくなってきているという
問題がある。

【００３５】本発明は上記の問題点を解決すべくなされ
たもので、１つの入力端子を検知レベルの異なる他の回
路と共用するように構成された高電圧検知回路における
電圧降下用トランジスタ群のサイズの設定が容易にな
り、また、電圧降下用トランジスタからの出力電位が製
造プロセスのばらつきに対して強くなる半導体集積回路
を提供することを目的とする。

【００３６】また、本発明の他の目的は、１つの入力端
子を検知レベルの異なる２つの回路で共用するように構
成され、かつ、複数のテストモードを指定するためのテ
スト信号が入力される入力端子が複数存在する場合で
も、高電圧検知回路によるチップ上のパターン占有面積
を抑制し得る半導体集積回路を提供することにある。

【００３７】

【課題を解決するための手段】本発明は、第１の入力端
子と、この第１の入力端子に与えられる第１レベルの電
圧を検知する第１の回路と、前記第１の入力端子に接続
され、前記第１レベルよりも高い第２レベルの電圧を検
知する第２の回路と、第２の入力端子と、この第２の入
力端子に与えられる第１レベルの電圧を検知する第３の
回路と、前記第１の入力端子に前記第２レベルの電圧が
与えられたとき、前記第２の回路からの出力に応じて制
御され、前記第２の入力端子に与えられる信号に応じて
動作する内部回路とを具備し、前記第１の入力端子に前
記第２レベルの電圧が与えられたときは、該半導体集積
回路のテスト時であり、前記第２の回路からの出力及び
前記第２の入力端子に与えられる信号によってテストさ
れることを特徴とする。

【００３８】また、前記第２の入力端子及び内部回路は
複数個設けられ、各内部回路は、前記第２の回路からの
出力を受けて、複数個の前記第２の入力端子に与えられ
る信号に応答して動作することを特徴とする。

【００３９】更に、本発明は、第１の入力端子と、この
第１の入力端子に与えられる第１レベルの電圧を検知す
る第１の回路と、前記第１の入力端子に接続され、前記
第１レベルよりも高い第２レベルの電圧を検知する第２
の回路と、第２の入力端子と、前記第２の回路からの出
力に応じて制御され、前記第２の入力端子に与えられる
第１レベルの電圧を検知する第３の回路と、前記第１の
入力端子に前記第２レベルの電圧が与えられたとき、前
記第２の回路からの出力に応じて制御され、前記第２の
入力端子に与えられる信号に応じて動作する第４の回路
とを具備し、前記第３の回路は、前記第１の入力端子に
前記第２レベルの電圧が与えられたときに動作待機状態
となることを特徴とする。 また、本発明は、第１の入力
端子と、この第１の入力端子に与えられる第１レベルの
電圧を検知する第１の回路と、前記第１の入力端子に接
続され、前記第１レベルよりも高い第２レベルの電圧を
検知する第２の回路と、第２の入力端子と、この第２の
入力端子に与えられる第１レベルの電圧を検知する第３
の回路と、前記第３の回路の出力が供給され、前記第２
の回路からの出力によって制御される第４の回路とを具
備し、前記第４の回路は、一端側に前記第３の回路の出
力側が接続され、前記第２の回路からの出力によってオ
ン／オフ制御されるスイッチ回路と、このスイッチ回路
の他端側に入力側が接続された第５の回路とを備えるこ
とを特徴とする半導体集積回路。 更に、前記第１の入力
端子に前記第２レベルの電圧が与えられたときは、該半
導体集積回路のテスト時であり、前記第２の回路からの
出力及び前記第２の入力端子に与えられる信号によって
テストされることを特徴とする。

【００４０】本発明は、１つの入力端子を検知レベルの
異なる第１の回路および第２の回路で共用するように構
成され、かつ、複数のテストモードを指定するためのテ
スト信号が入力される入力端子が複数存在するＩＣにお
いて、ある１つの入力端子に接続された高電圧検知用の
第２の回路の出力によって他の入力端子に接続された通
常電圧レベルの内部回路を制御するものである。

【００４１】従って、複数のテストモードを行うための
複数の入力端子に対して高電圧検知用の第２の回路を１
個設けるだけで済み、高電圧検知用の第２の回路による
チップ上のパターン占有面積を抑制することが可能にな
る。しかも、内部回路も通常の入力回路と同等の回路に
より構成できるので、そのパターン占有面積を小さくす
ることが可能になる。これらのことから、チップサイズ
の小さな安価なＩＣを実現することが可能になる。

【００４２】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。

【００４３】図１は、本発明の第１実施形態に係るＩＣ
の入力回路部を示している。

【００４４】この入力回路部は、図９を参照して前述し
た入力回路部と比べて、高電圧検知回路３”に電圧制限
部３ｂが付加されている点が異なり、その他は同じであ
るので図９中と同一符号を付している。

【００４５】即ち、図１に示すＩＣの入力回路部は、入
力端子１と、この入力端子１に与えられる第１レベルの
電圧を検知する第１の入力回路２と、この第１の入力回
路２に伝達される前記入力端子１からの電圧を所定値以
上にならないように制限するための第１の電圧制限部
（例えばＮチャネルデプレッション型ＭＯＳトランジス
タＴ1 ）と、前記入力端子１に接続され、前記第１レベ
ルよりも高い第２レベルの電圧を検知する第２の入力回
路（高電圧検知回路）３”とを具備している。

【００４６】上記高電圧検知回路３”は、前記入力端子
１に与えられた第２レベルの電圧を所定値だけ降下させ
る電圧降下部３ａと、この電圧降下部３ａからの出力電
圧を所定値以下に制限するための第２の電圧制限部３ｂ
と、この第２の電圧制限部３ｂにより電圧制限された前
記電圧降下部３ａからの出力電圧が入力するインバータ
Ｉ3 と、この後段に接続されたインバータＩ4 とを有す
る。

【００４７】上記高電圧検知回路３”の電圧制限部３ｂ
の一例としては、図示のように、ＶＣノードと前記イン
バータＩ3 の入力ノードＡとの間にＮチャネルエンハン
スメント型ＭＯＳトランジスタＴ2 が接続され、そのゲ
ートは上記入力ノードＡに接続され、その基板は接地電
位ノードに接続されている。

【００４８】このような図１の入力回路部において、高
電圧検知回路３”のトランジスタＱ11〜Ｑ14の導通抵抗
に対してトランジスタＴ2 の導通抵抗を十分小さく設定
しておけば、入力端子１に高電圧が印加された時、上記
入力ノードＡの電位はＶＣ＋Ｖth2 （Ｖth2 はトランジ
スタＴ2 の閾値電圧）に制限される。

【００４９】上記したような第１実施形態によれば、１
つの入力端子１を検知レベルの異なる２つの回路が共用
するように構成されたＩＣにおいて、高電圧検知回路
３”は、入力端子１に与えられた第２レベルの電圧を所
定値だけ降下させる電圧降下部３ａからの出力電圧を所
定値以下に制限してインバータＩ3 に入力するするため
の電圧制限部３ｂを有している。

【００５０】従って、電圧制限部３ｂのトランジスタＴ
2 の閾値電圧Ｖth2 のばらつきだけを考慮すればよくな
るので、電圧降下部３ａの出力電位が製造プロセスのば
らつきに対して十分余裕があり、また、電圧降下部３ａ
のトランジスタＱ11〜Ｑ14のサイズの設定が容易にな
る。

【００５１】図２は、図１のＩＣの入力回路部の変形例
を示している。

【００５２】この入力回路部は、図１を参照して前述し
た入力回路部と比べて、高電圧検知回路３”の電圧制限
部３ｂが異なり、その他は同じであるので図１中と同一
符号を付している。この電圧制限部は、図示のように、
前記インバータＩ3 の入力ノードＡと接地電位ノードと
の間に任意数（本例では３個）のＮチャネルエンハンス
メント型ＭＯＳトランジスタＴ3 …が直列接続されてい
る。このトランジスタＴ3 …は、それぞれドレイン・ゲ
ート相互が接続されていると共にそれぞれの基板が接地
電位ノードに接続されている。

【００５３】このような図２の入力回路部において、入
力端子１に高電圧１２Ｖが印加された時、入力ノードＡ
の電位は３個のトランジスタＴ3 …の各閾値電圧Ｖth3
の合計値に制限される。従って、上記トランジスタＴ3
…の閾値電圧Ｖth3 のばらつきだけを考慮すればよくな
るので、電圧降下用トランジスタＱ11〜Ｑ14からの出力
電位が製造プロセスのばらつきに対して十分余裕があ
り、また、電圧降下用トランジスタＱ11〜Ｑ14のサイズ
の設定が容易になる。

【００５４】図３は、本発明の第２実施形態に係るＩＣ
の入力回路部を示している。

【００５５】この入力回路部は、１つの入力端子を検知
レベルの異なる２つの回路で共用するように構成され、
かつ、複数のテストモードを指定するためのテスト信号
が入力される入力端子が複数存在するＩＣに適用される
ものである。

【００５６】この入力回路部は、図８を参照して前述し
た入力回路部と比べて、第２の入力端子１２と、この第
２の入力端子１２にそれぞれ接続された第３の回路１３
および第４の回路１４が付加され、高電圧検知回路３の
出力によって第４の回路１４が制御されるように構成さ
れた点が主に異なり、その他はほぼ同じであるので図８
中と同一符号を付している。

【００５７】即ち、１は第１の入力端子、２はこの第１
の入力端子１に与えられる第１レベルの電圧を検知する
第１の回路であり、二段接続されたＣＭＯＳインバータ
Ｉ1、Ｉ2 を含む。３は前記第１の入力端子１に接続さ
れ、前記第１レベルよりも高い第２レベルの電圧を検知
する第２の回路（高電圧検知回路）であり、電圧降下部
３ａと、三段接続されたＣＭＯＳインバータＩ3 〜Ｉ5
を含む。１２は第２の入力端子、１３はこの第２の入力
端子１２に与えられる第１レベルの電圧を検知する第３
の回路であり、前記第１の回路１と同様に、二段接続さ
れたＣＭＯＳインバータＩ31、Ｉ32を含む。１４は前記
高電圧検知回路３の出力（例えば前記インバータＩ4 の
出力信号Ｐ）によって制御され、前記第１の入力端子１
に第２レベルの電圧が与えられた時に前記第２の入力端
子１２に供給された信号に応答して動作する第４の回路
（テストモード制御回路）である。このテストモード制
御回路１４は、前記第２の入力端子１２に各ゲートが接
続され、電源電位ＶＣが与えられて実質的に初段のイン
バータとして働くＰチャネルトランジスタＱ23およびＮ
チャネルトランジスタＱ24と、ＶＣノードと上記初段イ
ンバータＩ21の出力端（トランジスタＱ23およびＱ24の
ドレイン相互接続点）との間に接続され、ゲートに前記
高電圧検知回路３の出力信号Ｐが与えられるＰチャネル
トランジスタＱ21と、前記ＮチャネルトランジスタＱ24
のソースと接地電位ノードとの間に接続され、ゲートに
前記高電圧検知回路３からの出力信号Ｐが与えられるＮ
チャネルトランジスタＱ22からなる回路Ｉ21と、上記初
段の回路Ｉ21の後段に二段接続されたＣＭＯＳインバー
タＩ22、Ｉ23からなる。

【００５８】このような図３の入力回路部において、第
１の入力端子１に高電圧が印加されてテストモードに設
定された時、高電圧検知回路３の出力信号Ｐが論理
“１”になる。これにより、テストモード制御回路１４
において、初段の回路Ｉ21のトランジスタＱ22がオン、
トランジスタ21がオフになり、回路Ｉ21は動作可能状態
になる。従って、テストモード制御回路１４は第２の入
力端子１２に供給された信号に応答して動作し、その出
力信号ＤはＩＣを所定のテストモードに設定するための
信号として用いることが可能になる。これに対して、通
常動作時には、高電圧検知回路３の出力信号Ｐが“０”
になる。これにより、テストモード制御回路１４におい
て、回路Ｉ21のトランジスタＱ22がオフ、トランジスタ
Ｑ21がオンになり、回路Ｉ21は動作待機状態になるの
で、その消費電流は零になる。

【００５９】上記したような第２実施形態のＩＣによれ
ば、１つの入力端子を検知レベルの異なる２つ回路で共
用するように構成され、かつ、複数のテストモードを指
定するためのテスト信号が入力される入力端子が複数存
在する場合でも、ある１つの入力端子１に接続された高
電圧検知回路３の出力によって他の入力端子１２に接続
された通常電圧レベルのテスト信号入力用のテストモー
ド制御回路１４を制御することが可能になる。

【００６０】従って、複数のテストモードを行うための
複数の入力端子に対して高電圧検知回路３を１個設ける
だけで済み、高電圧検知回路３によるチップ上のパター
ン占有面積を抑制することが可能になる。しかも、テス
トモード制御回路１４も通常の入力回路２、１３と同等
の回路により構成できるので、そのパターン占有面積を
小さくすることが可能になる。これらのことから、チッ
プサイの小さな安価なＩＣを実現することが可能にな
る。

【００６１】図４は、図３のＩＣの入力回路部の変形例
を示している。

【００６２】この入力回路部は、図３を参照して前述し
た入力回路部と比べて、第３の回路１３”が異なり、そ
の他は同じであるので図３中と同一符号を付している。

【００６３】上記第３の回路１３”は、図３中の第３の
回路１３に対して、ＰチャネルトランジスタＱ31および
ＮチャネルトランジスタＱ32が付加されている。上記Ｐ
チャネルトランジスタＱ31は、ＶＣノードと初段インバ
ータＩ31の出力端（ＰチャネルトランジスタＱ33および
ＮチャネルトランジスタＱ34のドレイン相互接続点）と
の間に接続され、そのゲートに前記高電圧検知回路３の
信号Ｐが反転された反転出力信号／Ｐ（前記インバータ
Ｉ5 の出力信号）が与えられる。また、上記Ｎチャネル
トランジスタＱ32は、初段インバータＩ31のＮチャネル
トランジスタＱ34のソースと接地電位ノードとの間に接
続され、そのゲートに前記反転出力信号／Ｐが与えられ
る。

【００６４】このような図４の入力回路部において、第
１の入力端子１に高電圧が印加されてテストモードに設
定された時に、高電圧検知回路３の反転出力信号／Ｐが
論理“０”になる。これにより、第３の回路１３”にお
いて、初段インバータＩ31のトランジスタＱ32がオフ、
トランジスタＱ31がオンになり、初段インバータＩ31は
動作待機状態になるので、その消費電流は零になる。こ
れに対して、通常動作時には、高電圧検知回路３の反転
出力信号／Ｐが“１”になる。これにより、第３の回路
１３”において、初段インバータＩ31のトランジスタＱ
32がオン、トランジスタＱ31がオフになり、初段インバ
ータＩ31は動作可能状態になる。従って、第３の回路１
３”は第２の入力端子１２に供給された信号に応答して
動作する。

【００６５】図５は、本発明の第３実施形態に係るＩＣ
の入力回路部を示している。

【００６６】この入力回路部は、図３に示した第２実施
形態と比べて、第１の入力端子１個に対して、複数のテ
ストモードを指定するためのテスト信号が入力する複数
個の第２の入力端子１２１、１２２…が設けられ、この
複数個の第２の入力端子１２１、１２２…にそれぞれ対
応して第３の入力回路１３１、１３２…および第４の回
路（テストモード制御回路）１４１、１４２…が設けら
れ、第２の回路（高電圧検知回路）３からの出力によっ
て複数個の第４の回路１４１、１４２…がそれぞれ制御
されるように構成されている点が異なり、その他は同じ
であるので図３中と同一符号を付している。

【００６７】このような第３実施形態のＩＣによれば、
前記したような第２実施形態と同様の効果が得られるほ
か、第１の入力端子１に高電圧が印加されてテストモー
ドに設定された時、テストモード制御回路１４１、１４
２…は対応して第２の入力端子１２１、１２２…に供給
された信号に応答して動作するので、その出力信号Ｄ
１、Ｄ２…の論理レベルの組合わせにより、種々のテス
トモードを実行できるようになる。

【００６８】図６は、本発明の第４実施形態に係るＩＣ
の入力回路部を示している。

【００６９】この入力回路部は、図３または図５に示し
た入力回路部と比べて、第４の回路１４”が異なり、そ
の他は同じであるので図３中と同一符号を付している。
この第４の回路１４”は、第３の回路１３の出力側に一
端側が接続されたスイッチ回路ＳＷと、このスイッチ回
路ＳＷの他端側に接続された図３または図５中の第４の
回路１４あるいは第１の回路２と同様の構成の第５の回
路１５とからなる。この場合、高電圧検知回路３からの
出力によって、第５の回路１５が制御されると共にスイ
ッチ回路ＳＷがオン／オフ制御されるように構成されて
いる。

【００７０】これにより、前記第１の入力端子１に第２
レベルの電圧が与えられた時に高電圧検知回路３の出力
信号が活性状態になると、スイッチ回路ＳＷがオン状態
になり、第５の回路１５が第３の回路１３の出力信号に
応答して動作するようになり、図３または図５に示した
入力回路部の動作と実質的に同様の動作が行われる。

【００７１】従って、上記したような第４実施形態のＩ
Ｃによれば、前記したような第２実施形態、第３実施形
態と同様の効果が得られる。

【００７２】なお、本発明は上記各実施形態に限られる
ものではなく、図３乃至図６中に示した高電圧検知回路
３において、図１または図２に示したように、電圧降下
部３ａからの出力電圧を所定値以下に制限するための電
圧制限手段（例えばトランジスタＴ2 、Ｔ3 …）を付加
するようにしてもよく、さらに、第１の回路２に伝達さ
れる第１の入力端子１からの電圧を所定値以上にならな
いように制限するための電圧制限手段（例えば前記トラ
ンジスタＴ1 ）を設けるようにしてもよい。

【００７３】

【発明の効果】上述したように本発明によれば、１つの
入力端子を検知レベルの異なる他の回路と共用するよう
に構成されたＩＣにおいて、高電圧検知用の回路におけ
る電圧降下用トランジスタ群のサイズの設定を容易に行
い、また、電圧降下用トランジスタからの出力電位を製
造プロセスのばらつきに対して強くすることができる。

【００７４】また、本発明によれば、１つの入力端子を
検知レベルの異なる２つの回路で共用するように構成さ
れ、かつ、複数のテストモードを指定するためのテスト
信号が入力される入力端子が複数存在するＩＣにおい
て、高電圧検知用の回路によるチップ上のパターン占有
面積を抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るＩＣの入力回路部
を示す回路図。

【図２】図１の変形例を示す回路図。

【図３】本発明の第２実施形態に係るＩＣの入力回路部
を示す回路図。

【図４】図３の変形例を示す回路図。

【図５】本発明の第３実施形態に係るＩＣの入力回路部
を示す回路図。

【図６】本発明の第４実施形態に係るＩＣの入力回路部
を示す回路図。

【図７】ＩＣの入力回路部の一例を示すブロック図。

【図８】図７の入力回路部の従来例を示す回路図。

【図９】図７の入力回路部の従来の改善例を示す回路
図。

【符号の説明】

１…入力端子（第１の入力端子）、２…入力回路（第１
の回路）、３、３”…高電圧検知回路（第２の回路）、
３ａ…電圧降下部、３ｂ…電圧制限部、１２、１２１、
１２２…第２の入力端子、１３、１３”、１３１、１３
２…第３の回路、１４、１４”、１４１、１４２…テス
トモード制御回路（内部回路）、１５…第５の回路、Ｓ
Ｗ…スイッチ回路、Ｔ1 …電圧制限用トランジスタ、Ｔ
2 、Ｔ3…電圧制限用トランジスタ、Ｉ1 〜Ｉ5 、Ｉ21
〜Ｉ23、Ｉ31、Ｉ32…インバータ、Ｑ11〜Ｑ14、Ｑ21〜
Ｑ24、Ｑ31〜Ｑ34…トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−119127（ＪＰ，Ａ) 特開 平１−179446（ＪＰ，Ａ) 特開 平２−235368（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3185

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 第１の入力端子と、 この第１の入力端子に与えられる第１レベルの電圧を検
   知する第１の回路と、 前記第１の入力端子に接続され、前記第１レベルよりも
   高い第２レベルの電圧を検知する第２の回路と、 第２の入力端子と、 この第２の入力端子に与えられる第１レベルの電圧を検
   知する第３の回路と、 前記第１の入力端子に前記第２レベルの電圧が与えられ
   たとき、前記第２の回路からの出力に応じて制御され、
   前記第２の入力端子に与えられる信号に応じて動作する
   内部回路とを具備し、 前記第１の入力端子に前記第２レベルの電圧が与えられ
   たときは、該半導体集積回路のテスト時であり、前記第
   ２の回路からの出力及び前記第２の入力端子に与えられ
   る信号によってテストされること を特徴とする半導体集
   積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、前記第２の入力端子及び内部回路は複数個設けら
   れ、各内部回路は、前記第２の回路からの出力を受け
   て、複数個の前記第２の入力端子に与えられる信号に応
   答して動作することを特徴とする半導体集積回路。
3. 【請求項３】 第１の入力端子と、 この第１の入力端子に与えられる第１レベルの電圧を検
   知する第１の回路と、 前記第１の入力端子に接続され、前記第１レベルよりも
   高い第２レベルの電圧を検知する第２の回路と、 第２の入力端子と、 前記第２の回路からの出力に応じて制御され、前記第２
   の入力端子に与えられる第１レベルの電圧を検知する第
   ３の回路と、 前記第１の入力端子に前記第２レベルの電圧が与えられ
   たとき、前記第２の回路からの出力に応じて制御され、
   前記第２の入力端子に与えられる信号に応じて動作する
   第４の回路とを具備し、 前記第３の回路は、前記第１の入力端子に前記第２レベ
   ルの電圧が与えられたときに動作待機状態となることを
   特徴とする半導体集積回路。
4. 【請求項４】 第１の入力端子と、 この第１の入力端子に与えられる第１レベルの電圧を検
   知する第１の回路と、 前記第１の入力端子に接続され、前記第１レベルよりも
   高い第２レベルの電圧を検知する第２の回路と、 第２の入力端子と、 この第２の入力端子に与えられる第１レベルの電圧を検
   知する第３の回路と、 前記第３の回路の出力が供給され、前記第２の回路から
   の出力によって制御される第４の回路とを具備し、 前記第４の回路は、一端側に前記第３の回路の出力側が
   接続され、前記第２の回路からの出力によってオン／オ
   フ制御されるスイッチ回路と、このスイッチ回路の他端
   側に入力側が接続された第５の回路とを備えることを特
   徴とする半導体集積回路。
5. 【請求項５】 請求項３または４記載の半導体集積回路
   において、前記第１の入力端子に前記第２レベルの電圧
   が与えられたときは、該半導体集積回路のテスト時であ
   り、前記第２の回路からの出力及び前記第２の入力端子
   に与えられる信号によってテストされることを特徴とす
   る半導体集積回路。