JP2000049586A - Ｃｍｏｓ出力回路 - Google Patents
Ｃｍｏｓ出力回路Info
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- JP2000049586A JP2000049586A JP10225193A JP22519398A JP2000049586A JP 2000049586 A JP2000049586 A JP 2000049586A JP 10225193 A JP10225193 A JP 10225193A JP 22519398 A JP22519398 A JP 22519398A JP 2000049586 A JP2000049586 A JP 2000049586A
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Abstract
(57)【要約】
【課題】 貫通電流を抑圧し、安定性、信頼性の向上を
図る。 【解決手段】 入力端子７の入力が論理値Lowから論理
値Highへ変わると、第１のＮＡＮＤ回路１０の出力も論
理値Lowから論理値Highへ変化してゆき、第１の基準電
圧Ｖthpを越えると第１の比較器５の出力は、論理値Hig
hとなり、第１のＡＮＤ回路１１では論理和が成立して
出力は、論理値Highとなり、ｐチャンネルＭＯＳトラン
ジスタ１に遅れてｎチャンネルＭＯＳトランジスタ２が
導通状態とされるようになっている。
図る。 【解決手段】 入力端子７の入力が論理値Lowから論理
値Highへ変わると、第１のＮＡＮＤ回路１０の出力も論
理値Lowから論理値Highへ変化してゆき、第１の基準電
圧Ｖthpを越えると第１の比較器５の出力は、論理値Hig
hとなり、第１のＡＮＤ回路１１では論理和が成立して
出力は、論理値Highとなり、ｐチャンネルＭＯＳトラン
ジスタ１に遅れてｎチャンネルＭＯＳトランジスタ２が
導通状態とされるようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ(Complem
entary Metal Oxide Semiconductor)により構成されて
なる出力回路に係り、特に、いわゆる貫通電流の抑圧を
図ったものに関する。
entary Metal Oxide Semiconductor)により構成されて
なる出力回路に係り、特に、いわゆる貫通電流の抑圧を
図ったものに関する。
【０００２】
【従来の技術】従来、この種の出力回路としては、例え
ば、図４に示されたような構成のものが公知・周知とな
っている。すなわち、この出力回路は、ｐチャンネルＭ
ＯＳトランジスタＰ１と、ｎチャンエルＭＯＳトランジ
スタＮ１とを有してなり、互いのゲート同士、また、互
いのドレイン同士が、それぞれ接続される一方、ｐチャ
ンネルＭＯＳトランジスタＰ１のソースには、所定の電
源電圧ＶDDが、また、ｎチャンネルＭＯＳトランジスタ
Ｎ１のソースには、所定の電源電圧ＶSSが、それぞれ印
加されるように構成されてなるものである。そして、こ
の回路は、ゲートに所定のスレッショルド電圧を越える
入力電圧が印加されると、ｐチャンネルＭＯＳトランジ
スタＰ１は導通状態となり、ｎチャンネルＭＯＳトラン
ジスタＮ１は非導通状態となる一方、ゲートに所定のス
レッショルド電圧を下回る入力電圧が印加されると、ｐ
チャンネルＭＯＳトランジスタＰ１は非導通状態とな
り、ｎチャンネルＭＯＳトランジスタＮ１は導通状態と
なるものである。
ば、図４に示されたような構成のものが公知・周知とな
っている。すなわち、この出力回路は、ｐチャンネルＭ
ＯＳトランジスタＰ１と、ｎチャンエルＭＯＳトランジ
スタＮ１とを有してなり、互いのゲート同士、また、互
いのドレイン同士が、それぞれ接続される一方、ｐチャ
ンネルＭＯＳトランジスタＰ１のソースには、所定の電
源電圧ＶDDが、また、ｎチャンネルＭＯＳトランジスタ
Ｎ１のソースには、所定の電源電圧ＶSSが、それぞれ印
加されるように構成されてなるものである。そして、こ
の回路は、ゲートに所定のスレッショルド電圧を越える
入力電圧が印加されると、ｐチャンネルＭＯＳトランジ
スタＰ１は導通状態となり、ｎチャンネルＭＯＳトラン
ジスタＮ１は非導通状態となる一方、ゲートに所定のス
レッショルド電圧を下回る入力電圧が印加されると、ｐ
チャンネルＭＯＳトランジスタＰ１は非導通状態とな
り、ｎチャンネルＭＯＳトランジスタＮ１は導通状態と
なるものである。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
出力回路においては、ゲートが共通であるため、入力信
号としてのゲート電圧が変化する際に、２つのＭＯＳト
ランジスタＰ1,Ｎ１が共に導通状態となる区間が生じ、
その際、ｐチャンネルＭＯＳトランジスタＰ１からｎチ
ャンネルＭＯＳトランジスタＮ１へいわゆる貫通電流が
流れる。そして、この貫通電流に起因して、電源電圧Ｖ
DD及びＶSSを供給するそれぞれの電源に大きなパルス状
の電流が流れ、ノイズを発生させ、そのノイズにより回
路動作を不安定にしたり、また誤動作を誘因するという
問題があった。本発明は、上記実状に鑑みてなされたも
ので、貫通電流を抑圧し、安定性、信頼性の高いＣＭＯ
Ｓ出力回路を提供するものである。
出力回路においては、ゲートが共通であるため、入力信
号としてのゲート電圧が変化する際に、２つのＭＯＳト
ランジスタＰ1,Ｎ１が共に導通状態となる区間が生じ、
その際、ｐチャンネルＭＯＳトランジスタＰ１からｎチ
ャンネルＭＯＳトランジスタＮ１へいわゆる貫通電流が
流れる。そして、この貫通電流に起因して、電源電圧Ｖ
DD及びＶSSを供給するそれぞれの電源に大きなパルス状
の電流が流れ、ノイズを発生させ、そのノイズにより回
路動作を不安定にしたり、また誤動作を誘因するという
問題があった。本発明は、上記実状に鑑みてなされたも
ので、貫通電流を抑圧し、安定性、信頼性の高いＣＭＯ
Ｓ出力回路を提供するものである。
【０００４】
【課題を解決するための手段】請求項１記載の発明に係
るＣＭＯＳ出力回路は、ｐチャンネルＭＯＳトランジス
タとｎチャンネルＭＯＳトランジスタとが直列接続され
て出力段を構成してなるＣＭＯＳ出力回路において、前
記ｐチャンネルＭＯＳトランジスタのゲート信号を発生
する第１のゲート駆動手段と、前記ｎチャンネルＭＯＳ
トランジスタのゲート信号を発生する第２のゲート駆動
手段と、第１の基準電圧と前記ｐチャンネルＭＯＳトラ
ンジスタのゲート電圧とを比較し、前記ｐチャンネルＭ
ＯＳトランジスタのゲート電圧が前記第１の基準電圧を
越える場合に論理値Ｈｉｇｈに対応する信号を出力する
第１の比較手段と、第２の基準電圧と前記ｎチャンネル
ＭＯＳトランジスタのゲート電圧とを比較し、前記ｎチ
ャンネルＭＯＳトランジスタのゲート電圧が前記第２の
基準電圧を下回る場合に論理値Ｈｉｇｈに対応する信号
を出力する第２の比較手段と、を具備し、前記第１のゲ
ート駆動手段は、ＣＭＯＳ出力回路の入力が前記ｐチャ
ンネルＭＯＳトランジスタを導通状態とする論理状態に
設定され、かつ、前記第２の比較手段の出力が論理値Ｈ
ｉｇｈの状態である場合に、前記ｐチャンネルＭＯＳト
ランジスタを導通状態とするゲート信号を出力し、前記
第２のゲート駆動手段は、ＣＭＯＳ出力回路の入力が前
記ｎチャンネルＭＯＳトランジスタを導通状態とする論
理状態に設定され、かつ、前記第１の比較手段の出力が
論理値Ｈｉｇｈの状態である場合に、前記ｎチャンネル
ＭＯＳトランジスタを導通状態とするゲート信号を出力
するようにしてなるものである。
るＣＭＯＳ出力回路は、ｐチャンネルＭＯＳトランジス
タとｎチャンネルＭＯＳトランジスタとが直列接続され
て出力段を構成してなるＣＭＯＳ出力回路において、前
記ｐチャンネルＭＯＳトランジスタのゲート信号を発生
する第１のゲート駆動手段と、前記ｎチャンネルＭＯＳ
トランジスタのゲート信号を発生する第２のゲート駆動
手段と、第１の基準電圧と前記ｐチャンネルＭＯＳトラ
ンジスタのゲート電圧とを比較し、前記ｐチャンネルＭ
ＯＳトランジスタのゲート電圧が前記第１の基準電圧を
越える場合に論理値Ｈｉｇｈに対応する信号を出力する
第１の比較手段と、第２の基準電圧と前記ｎチャンネル
ＭＯＳトランジスタのゲート電圧とを比較し、前記ｎチ
ャンネルＭＯＳトランジスタのゲート電圧が前記第２の
基準電圧を下回る場合に論理値Ｈｉｇｈに対応する信号
を出力する第２の比較手段と、を具備し、前記第１のゲ
ート駆動手段は、ＣＭＯＳ出力回路の入力が前記ｐチャ
ンネルＭＯＳトランジスタを導通状態とする論理状態に
設定され、かつ、前記第２の比較手段の出力が論理値Ｈ
ｉｇｈの状態である場合に、前記ｐチャンネルＭＯＳト
ランジスタを導通状態とするゲート信号を出力し、前記
第２のゲート駆動手段は、ＣＭＯＳ出力回路の入力が前
記ｎチャンネルＭＯＳトランジスタを導通状態とする論
理状態に設定され、かつ、前記第１の比較手段の出力が
論理値Ｈｉｇｈの状態である場合に、前記ｎチャンネル
ＭＯＳトランジスタを導通状態とするゲート信号を出力
するようにしてなるものである。
【０００５】かかる構成においては、第１のゲート駆動
手段は、ｎチャンネルＭＯＳトランジスタのゲート電圧
と第２の基準電圧とを比較する第２の比較手段の出力に
応じて、第２のゲート駆動手段は、ｐチャンネルＭＯＳ
トランジスタのゲート電圧と第１の基準電圧とを比較す
る第１の比較手段の出力に応じて、それぞれ動作するよ
うに構成し、第１及び第２の基準電圧を、２つのＭＯＳ
トランジスタが同時に導通することを回避できる適宜な
値に設定することで、貫通電流の発生を防げるようにし
たものである。
手段は、ｎチャンネルＭＯＳトランジスタのゲート電圧
と第２の基準電圧とを比較する第２の比較手段の出力に
応じて、第２のゲート駆動手段は、ｐチャンネルＭＯＳ
トランジスタのゲート電圧と第１の基準電圧とを比較す
る第１の比較手段の出力に応じて、それぞれ動作するよ
うに構成し、第１及び第２の基準電圧を、２つのＭＯＳ
トランジスタが同時に導通することを回避できる適宜な
値に設定することで、貫通電流の発生を防げるようにし
たものである。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図３を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、この発明の実施の形態における基
本回路構成について、図１を参照しつつ説明する。この
ＣＭＯＳ出力回路Ｓ１は、従来と同様に直列接続された
ｐチャンネルＭＯＳトランジスタ（図１においては「Ｐ
１」と表記）１及びｎチャンネルＭＯＳトランジスタ
（図１においては「Ｎ１」と表記）２と、第１のゲート
駆動回路（図１においては「ＤＲＶ１」と表記）３と、
第２のゲート駆動回路（図１においては「ＤＲＶ２」と
表記）４と、第１の比較器（図１においては「ＣＭＰ
１」と表記）５と、第２の比較器（図１においては「Ｃ
ＭＰ２」と表記）６とを具備して構成されたものとなっ
ている。
て、図１乃至図３を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、この発明の実施の形態における基
本回路構成について、図１を参照しつつ説明する。この
ＣＭＯＳ出力回路Ｓ１は、従来と同様に直列接続された
ｐチャンネルＭＯＳトランジスタ（図１においては「Ｐ
１」と表記）１及びｎチャンネルＭＯＳトランジスタ
（図１においては「Ｎ１」と表記）２と、第１のゲート
駆動回路（図１においては「ＤＲＶ１」と表記）３と、
第２のゲート駆動回路（図１においては「ＤＲＶ２」と
表記）４と、第１の比較器（図１においては「ＣＭＰ
１」と表記）５と、第２の比較器（図１においては「Ｃ
ＭＰ２」と表記）６とを具備して構成されたものとなっ
ている。
【０００７】第１のゲート駆動手段としての第１のゲー
ト駆動回路３は、所定条件の下で、ｐチャンネルＭＯＳ
トランジスタ（以下「ＰＭＯＳ」と言う）１を導通状態
とするゲート信号を出力するもので、その入力段には、
このＣＭＯＳ出力回路Ｓ１への入力信号と、後述する第
２の比較器６の出力信号が印加されるようになってお
り、一方、出力段は、ＰＭＯＳ１のゲート及び第１の比
較器５の非反転入力端子に接続されている。そして、こ
の第１のゲート駆動回路３は、入力端子７への入力信号
が論理値Ｌｏｗの状態で、かつ、第２の比較器６から後
述するように論理値Ｈｉｇｈに対応する信号が出力され
た場合に、ＰＭＯＳ１を導通状態とする論理値Ｌｏｗに
対応する信号を出力するようになっている。
ト駆動回路３は、所定条件の下で、ｐチャンネルＭＯＳ
トランジスタ（以下「ＰＭＯＳ」と言う）１を導通状態
とするゲート信号を出力するもので、その入力段には、
このＣＭＯＳ出力回路Ｓ１への入力信号と、後述する第
２の比較器６の出力信号が印加されるようになってお
り、一方、出力段は、ＰＭＯＳ１のゲート及び第１の比
較器５の非反転入力端子に接続されている。そして、こ
の第１のゲート駆動回路３は、入力端子７への入力信号
が論理値Ｌｏｗの状態で、かつ、第２の比較器６から後
述するように論理値Ｈｉｇｈに対応する信号が出力され
た場合に、ＰＭＯＳ１を導通状態とする論理値Ｌｏｗに
対応する信号を出力するようになっている。
【０００８】第２のゲート駆動手段としての第２のゲー
ト駆動回路４は、所定条件の下で、ｎチャンネルＭＯＳ
トランジスタ（以下「ＮＭＯＳ」と言う）２を導通状態
とするゲート信号を出力するもので、その入力段には、
入力端子７からの入力信号と、後述する第１の比較器５
の出力信号が印加されるようになっており、一方、出力
段は、ＮＭＯＳ２のゲート及び第２の比較器６の反転入
力端子に接続されている。そして、この第２のゲート駆
動回路４は、入力端子７への入力信号が論理値Ｈｉｇｈ
の状態で、かつ、第１の比較器５から後述するように論
理値Ｈｉｇｈに対応する信号が出力された場合に、ＮＭ
ＯＳ２を導通状態とする論理値Ｈｉｇｈに対応する信号
を出力するようになっている。
ト駆動回路４は、所定条件の下で、ｎチャンネルＭＯＳ
トランジスタ（以下「ＮＭＯＳ」と言う）２を導通状態
とするゲート信号を出力するもので、その入力段には、
入力端子７からの入力信号と、後述する第１の比較器５
の出力信号が印加されるようになっており、一方、出力
段は、ＮＭＯＳ２のゲート及び第２の比較器６の反転入
力端子に接続されている。そして、この第２のゲート駆
動回路４は、入力端子７への入力信号が論理値Ｈｉｇｈ
の状態で、かつ、第１の比較器５から後述するように論
理値Ｈｉｇｈに対応する信号が出力された場合に、ＮＭ
ＯＳ２を導通状態とする論理値Ｈｉｇｈに対応する信号
を出力するようになっている。
【０００９】第１の比較手段としての第１の比較器５
は、例えばいわゆる演算増幅器を用いてなるもので、そ
の反転入力端子には、第１の基準電圧Ｖthpが印加され
るようになっている。この第１の基準電圧Ｖthpは、例
えばＮＭＯＳ２のスレッショルド電圧より低い所定の値
に設定しておくと好適である。一方、第２の比較手段と
しての第２の比較器６も第１の比較器５同様に例えば演
算増幅器を用いてなるもので、その非反転入力端子に
は、第２の基準電圧Ｖthnが印加されるようになってい
る。この第２の基準電圧Ｖthnは、例えばＰＭＯＳ１の
スレッショルド電圧より低い所定の値に設定しておくと
好適である。ＰＭＯＳ１とＮＭＯＳ２は、出力段を構成
しており、相互にドレイン同士が接続され、その接続点
から出力信号が得られるようになっている。一方、ＰＭ
ＯＳ１のソースには、所定の電源電圧ＶDDが、ＮＭＯＳ
２のソースには、所定の電源電圧ＶSSが、それぞれ印加
されるようになっている。
は、例えばいわゆる演算増幅器を用いてなるもので、そ
の反転入力端子には、第１の基準電圧Ｖthpが印加され
るようになっている。この第１の基準電圧Ｖthpは、例
えばＮＭＯＳ２のスレッショルド電圧より低い所定の値
に設定しておくと好適である。一方、第２の比較手段と
しての第２の比較器６も第１の比較器５同様に例えば演
算増幅器を用いてなるもので、その非反転入力端子に
は、第２の基準電圧Ｖthnが印加されるようになってい
る。この第２の基準電圧Ｖthnは、例えばＰＭＯＳ１の
スレッショルド電圧より低い所定の値に設定しておくと
好適である。ＰＭＯＳ１とＮＭＯＳ２は、出力段を構成
しており、相互にドレイン同士が接続され、その接続点
から出力信号が得られるようになっている。一方、ＰＭ
ＯＳ１のソースには、所定の電源電圧ＶDDが、ＮＭＯＳ
２のソースには、所定の電源電圧ＶSSが、それぞれ印加
されるようになっている。
【００１０】次に、かかる構成における動作について説
明する。まず、入力端子７における入力信号が論理値Ｌ
ｏｗに対応する状態にある場合、第２のゲート駆動回路
４は、入力端子７への入力信号が論理値Ｈｉｇｈの状態
で、かつ、第１の比較器５の出力が論理値Ｈｉｇｈの状
態にある場合のみ論理値Ｈｉｇｈに対応する信号を出力
するものであるため、この場合、第２のゲート駆動回路
４からは、論理値Ｌｏｗに対応する信号が出力されるこ
ととなる。したがって、ＮＭＯＳ２は非導通状態とさ
れ、第２の比較器６においては、第２の基準電圧Ｖthn
が、反転入力端子における論理値Ｌｏｗに対応するレベ
ルに比して大であるため、第２の比較器６からは論理値
Ｈｉｇｈに対応する信号が出力され、第１のゲート駆動
回路３へ印加されることとなる。
明する。まず、入力端子７における入力信号が論理値Ｌ
ｏｗに対応する状態にある場合、第２のゲート駆動回路
４は、入力端子７への入力信号が論理値Ｈｉｇｈの状態
で、かつ、第１の比較器５の出力が論理値Ｈｉｇｈの状
態にある場合のみ論理値Ｈｉｇｈに対応する信号を出力
するものであるため、この場合、第２のゲート駆動回路
４からは、論理値Ｌｏｗに対応する信号が出力されるこ
ととなる。したがって、ＮＭＯＳ２は非導通状態とさ
れ、第２の比較器６においては、第２の基準電圧Ｖthn
が、反転入力端子における論理値Ｌｏｗに対応するレベ
ルに比して大であるため、第２の比較器６からは論理値
Ｈｉｇｈに対応する信号が出力され、第１のゲート駆動
回路３へ印加されることとなる。
【００１１】一方、第１のゲート駆動回路３には、入力
端子７からの論理値Ｌｏｗに対応する信号と、第２の比
較器６からの論理値Ｈｉｇｈに対応する信号がそれぞれ
入力される結果、先に述べたように、第１のゲート駆動
回路３からは、ＰＭＯＳ１に対して論理値Ｌｏｗに対応
する信号が出力され、ＰＭＯＳ１は、導通状態とされ
る。
端子７からの論理値Ｌｏｗに対応する信号と、第２の比
較器６からの論理値Ｈｉｇｈに対応する信号がそれぞれ
入力される結果、先に述べたように、第１のゲート駆動
回路３からは、ＰＭＯＳ１に対して論理値Ｌｏｗに対応
する信号が出力され、ＰＭＯＳ１は、導通状態とされ
る。
【００１２】次に、かかる状態から入力端子７の入力信
号が、論理値Ｌｏｗの状態から論理値Ｈｉｇｈの状態へ
遷移する際について考えると、まず、第１のゲート駆動
回路３においては、入力端子７からの入力信号が論理値
Ｌｏｗの状態から論理値Ｈｉｇｈの状態へ遷移するに伴
い、この際、第２の比較器６の出力が未だ論理値Ｈｉｇ
ｈの状態のままであるので、第１のゲート駆動回路３の
出力も論理値Ｌｏｗの状態から論理値Ｈｉｇｈの状態へ
上昇してゆくこととなる。この第１のゲート駆動回路３
の出力電位、すなわち、ＰＭＯＳ１のゲート電位が未だ
第１の基準電圧Ｖthpよりも低い場合には、第１の比較
器５は、論理値Ｌｏｗの状態のままであるため、第２の
ゲート駆動回路４の出力も論理値Ｌｏｗの状態のままと
なる。したがって、ＮＭＯＳ２も非導通状態のままであ
る。
号が、論理値Ｌｏｗの状態から論理値Ｈｉｇｈの状態へ
遷移する際について考えると、まず、第１のゲート駆動
回路３においては、入力端子７からの入力信号が論理値
Ｌｏｗの状態から論理値Ｈｉｇｈの状態へ遷移するに伴
い、この際、第２の比較器６の出力が未だ論理値Ｈｉｇ
ｈの状態のままであるので、第１のゲート駆動回路３の
出力も論理値Ｌｏｗの状態から論理値Ｈｉｇｈの状態へ
上昇してゆくこととなる。この第１のゲート駆動回路３
の出力電位、すなわち、ＰＭＯＳ１のゲート電位が未だ
第１の基準電圧Ｖthpよりも低い場合には、第１の比較
器５は、論理値Ｌｏｗの状態のままであるため、第２の
ゲート駆動回路４の出力も論理値Ｌｏｗの状態のままと
なる。したがって、ＮＭＯＳ２も非導通状態のままであ
る。
【００１３】そして、第１のゲート駆動回路３の出力が
更に上昇して、第１の基準電圧Ｖthpを越えると、第１
の比較器５の出力は論理値Ｈｉｇｈの状態となる。その
ため、第２のゲート駆動回路４における２つの入力段
は、共に論理値Ｈｉｇｈの状態となるので、第２のゲー
ト駆動回路４の出力は、論理値Ｈｉｇｈの状態となり、
ＮＭＯＳ２のゲート電圧が上昇してゆき、ＮＭＯＳ２は
導通状態とされる。このＮＭＯＳ２が導通状態となった
時点においては、ＰＭＯＳ１は、完全に非導通状態とな
っているか、または、仮に完全な非導通状態でないとし
ても、完全な非導通状態となる直前であり、そのため、
従来と異なり、貫通電流が完全になくなるか、または、
若干の貫通電流が流れる程度となる。これは、第１の比
較器５の出力が論理値Ｈｉｇｈの状態となり、その結
果、第２のゲート駆動回路４の出力が論理値Ｈｉｇｈの
状態となり、さらに、ＮＭＯＳ２のゲート電位が、ＮＭ
ＯＳ２を導通状態とする電位に上昇するまでには、時間
的なずれがあり、その間、ＰＭＯＳ１のゲート電位は、
確実にＰＭＯＳ１を非導通状態とする電位となっている
か、また、その電位に極近傍の状態となっているからで
ある。入力端子７が論理値Ｈｉｇｈの状態から論理値Ｌ
ｏｗの状態へ切り替わる場合にあっても、上述したと基
本的に同様にしてＰＭＯＳ１とＮＭＯＳ２の動作の切り
替えが行われるものである。
更に上昇して、第１の基準電圧Ｖthpを越えると、第１
の比較器５の出力は論理値Ｈｉｇｈの状態となる。その
ため、第２のゲート駆動回路４における２つの入力段
は、共に論理値Ｈｉｇｈの状態となるので、第２のゲー
ト駆動回路４の出力は、論理値Ｈｉｇｈの状態となり、
ＮＭＯＳ２のゲート電圧が上昇してゆき、ＮＭＯＳ２は
導通状態とされる。このＮＭＯＳ２が導通状態となった
時点においては、ＰＭＯＳ１は、完全に非導通状態とな
っているか、または、仮に完全な非導通状態でないとし
ても、完全な非導通状態となる直前であり、そのため、
従来と異なり、貫通電流が完全になくなるか、または、
若干の貫通電流が流れる程度となる。これは、第１の比
較器５の出力が論理値Ｈｉｇｈの状態となり、その結
果、第２のゲート駆動回路４の出力が論理値Ｈｉｇｈの
状態となり、さらに、ＮＭＯＳ２のゲート電位が、ＮＭ
ＯＳ２を導通状態とする電位に上昇するまでには、時間
的なずれがあり、その間、ＰＭＯＳ１のゲート電位は、
確実にＰＭＯＳ１を非導通状態とする電位となっている
か、また、その電位に極近傍の状態となっているからで
ある。入力端子７が論理値Ｈｉｇｈの状態から論理値Ｌ
ｏｗの状態へ切り替わる場合にあっても、上述したと基
本的に同様にしてＰＭＯＳ１とＮＭＯＳ２の動作の切り
替えが行われるものである。
【００１４】次に、より具体的な回路構成例について、
図２を参照しつつ説明する。なお、図１に示された構成
要素と同一の構成要素については、同一の符号を付して
その詳細な説明は省略し、以下、異なる点を中心に説明
することとする。まず、このＣＭＯＳ出力回路Ｓ２にお
いては、先の図１に示された第１のゲート駆動回路３に
対応する部分が、第１の反転回路８及び２入力端子を有
してなる第１のＮＡＮＤ回路１０により構成される一
方、第２のゲート駆動回路４に対応する部分が、第１の
反転回路８、第２の反転回路９及び２入力端子を有して
なる第１のＡＮＤ回路１１により構成されたものとなっ
ており、第１の反転回路８は、第１のゲート駆動回路３
に対応する部分と第２のゲート駆動回路４に対応する部
分に共通の構成要素となっている。すなわち、入力端子
７に第１の反転回路８の入力段が接続され、第１の反転
回路８の出力段は、第１のＮＡＮＤ回路１０の一方の入
力端子及び第２の反転回路９の入力段に、それぞれ接続
されている。第２の反転回路９の出力段は、第１のＡＮ
Ｄ回路１１の一方の入力段に接続されている。また、第
１のＮＡＮＤ回路１０の他方の入力段には、第２の比較
器６の出力段が接続される一方、出力段は、ＰＭＯＳ１
のゲート及び第１の比較器５の非反転入力端子にそれぞ
れ接続されている。さらに、第１のＡＮＤ回路１１の他
方の入力段には、第１の比較器５の出力段が接続される
一方、出力段は、ＮＭＯＳ２のゲートに接続されてい
る。
図２を参照しつつ説明する。なお、図１に示された構成
要素と同一の構成要素については、同一の符号を付して
その詳細な説明は省略し、以下、異なる点を中心に説明
することとする。まず、このＣＭＯＳ出力回路Ｓ２にお
いては、先の図１に示された第１のゲート駆動回路３に
対応する部分が、第１の反転回路８及び２入力端子を有
してなる第１のＮＡＮＤ回路１０により構成される一
方、第２のゲート駆動回路４に対応する部分が、第１の
反転回路８、第２の反転回路９及び２入力端子を有して
なる第１のＡＮＤ回路１１により構成されたものとなっ
ており、第１の反転回路８は、第１のゲート駆動回路３
に対応する部分と第２のゲート駆動回路４に対応する部
分に共通の構成要素となっている。すなわち、入力端子
７に第１の反転回路８の入力段が接続され、第１の反転
回路８の出力段は、第１のＮＡＮＤ回路１０の一方の入
力端子及び第２の反転回路９の入力段に、それぞれ接続
されている。第２の反転回路９の出力段は、第１のＡＮ
Ｄ回路１１の一方の入力段に接続されている。また、第
１のＮＡＮＤ回路１０の他方の入力段には、第２の比較
器６の出力段が接続される一方、出力段は、ＰＭＯＳ１
のゲート及び第１の比較器５の非反転入力端子にそれぞ
れ接続されている。さらに、第１のＡＮＤ回路１１の他
方の入力段には、第１の比較器５の出力段が接続される
一方、出力段は、ＮＭＯＳ２のゲートに接続されてい
る。
【００１５】次に、かかる構成における動作について説
明する。まず、入力端子７における入力信号が論理値Ｌ
ｏｗに対応する状態にある場合、第１のＡＮＤ回路１１
における一方の入力段は、論理値Ｌｏｗの状態となるた
め、第１のＡＮＤ回路１１の出力信号も論理値Ｌｏｗに
対応する状態となり、そのため、ＮＭＯＳ２は、非導通
状態となる。したがって、第２の比較器６の出力信号
は、論理値Ｈｉｇｈに対応する状態となる。一方、第１
のＮＡＮＤ回路１０においては、一方の入力段は、第１
の反転回路８により論理値Ｈｉｇｈの状態とされると共
に、他方の入力段は、第２の比較器６により論理値Ｈｉ
ｇｈの状態とされるため、論理値Ｌｏｗに対応する信号
が出力されることとなる。したがって、ＰＭＯＳ１は導
通状態となる。
明する。まず、入力端子７における入力信号が論理値Ｌ
ｏｗに対応する状態にある場合、第１のＡＮＤ回路１１
における一方の入力段は、論理値Ｌｏｗの状態となるた
め、第１のＡＮＤ回路１１の出力信号も論理値Ｌｏｗに
対応する状態となり、そのため、ＮＭＯＳ２は、非導通
状態となる。したがって、第２の比較器６の出力信号
は、論理値Ｈｉｇｈに対応する状態となる。一方、第１
のＮＡＮＤ回路１０においては、一方の入力段は、第１
の反転回路８により論理値Ｈｉｇｈの状態とされると共
に、他方の入力段は、第２の比較器６により論理値Ｈｉ
ｇｈの状態とされるため、論理値Ｌｏｗに対応する信号
が出力されることとなる。したがって、ＰＭＯＳ１は導
通状態となる。
【００１６】かかる状態において、入力端子７の入力信
号が、論理値Ｌｏｗの状態から論理値Ｈｉｇｈの状態へ
遷移する際について考えると、第１のＮＡＮＤ回路１０
においては、第１の反転回路８に接続された入力段が、
入力端子７における上記入力信号の切り替わりに伴い論
理値Ｈｉｇｈから論理値Ｌｏｗへ変化するため、第１の
ＮＡＮＤ回路１０の出力信号は、論理値Ｌｏｗから論理
値Ｈｉｇｈに対応する状態へ遷移してゆくこととなる。
この第１のＮＡＮＤ回路１０の出力電位、すなわち、Ｐ
ＭＯＳ１のゲート電位が未だ第１の基準電圧Ｖthpより
も低い場合には、第１の比較器５は、論理値Ｌｏｗの状
態のままであるため、第１のＡＮＤ回路１１の出力も論
理値Ｌｏｗの状態のままとなる。したがって、ＮＭＯＳ
２も非導通状態のままである。
号が、論理値Ｌｏｗの状態から論理値Ｈｉｇｈの状態へ
遷移する際について考えると、第１のＮＡＮＤ回路１０
においては、第１の反転回路８に接続された入力段が、
入力端子７における上記入力信号の切り替わりに伴い論
理値Ｈｉｇｈから論理値Ｌｏｗへ変化するため、第１の
ＮＡＮＤ回路１０の出力信号は、論理値Ｌｏｗから論理
値Ｈｉｇｈに対応する状態へ遷移してゆくこととなる。
この第１のＮＡＮＤ回路１０の出力電位、すなわち、Ｐ
ＭＯＳ１のゲート電位が未だ第１の基準電圧Ｖthpより
も低い場合には、第１の比較器５は、論理値Ｌｏｗの状
態のままであるため、第１のＡＮＤ回路１１の出力も論
理値Ｌｏｗの状態のままとなる。したがって、ＮＭＯＳ
２も非導通状態のままである。
【００１７】そして、第１のＮＡＮＤ回路１０の出力が
更に上昇して、第１の基準電圧Ｖthpを越えると、第１
の比較器５の出力は論理値Ｈｉｇｈの状態となる。その
ため、第１のＡＮＤ回路１１における２つの入力段は、
共に論理値Ｈｉｇｈの状態となるので、第１のＡＮＤ回
路１１の出力は、論理値Ｈｉｇｈの状態となり、ＮＭＯ
Ｓ２のゲート電圧が上昇してゆき、ＮＭＯＳ２は導通状
態となる。入力端子７が論理値Ｈｉｇｈの状態から論理
値Ｌｏｗの状態へ切り替わる場合にあっても、上述した
と基本的に同様にしてＰＭＯＳ１とＮＭＯＳ２の動作の
切り替えが行われるものである。
更に上昇して、第１の基準電圧Ｖthpを越えると、第１
の比較器５の出力は論理値Ｈｉｇｈの状態となる。その
ため、第１のＡＮＤ回路１１における２つの入力段は、
共に論理値Ｈｉｇｈの状態となるので、第１のＡＮＤ回
路１１の出力は、論理値Ｈｉｇｈの状態となり、ＮＭＯ
Ｓ２のゲート電圧が上昇してゆき、ＮＭＯＳ２は導通状
態となる。入力端子７が論理値Ｈｉｇｈの状態から論理
値Ｌｏｗの状態へ切り替わる場合にあっても、上述した
と基本的に同様にしてＰＭＯＳ１とＮＭＯＳ２の動作の
切り替えが行われるものである。
【００１８】なお、上述の説明においては、第１の基準
電圧Ｖthpは、ＰＭＯＳ１のスレッショルド電圧以下の
所定値に、第２の基準電圧Ｖthnは、ＮＭＯＳ２のスレ
ッショルド電圧以下の所定値に、それぞれ設定されたも
のとして説明したが、多少とも貫通電流が許容できる場
合には、その許容範囲内で、これら第１及び第２の基準
電圧を適宜な値に設定してもよいものである。
電圧Ｖthpは、ＰＭＯＳ１のスレッショルド電圧以下の
所定値に、第２の基準電圧Ｖthnは、ＮＭＯＳ２のスレ
ッショルド電圧以下の所定値に、それぞれ設定されたも
のとして説明したが、多少とも貫通電流が許容できる場
合には、その許容範囲内で、これら第１及び第２の基準
電圧を適宜な値に設定してもよいものである。
【００１９】また、ＰＭＯＳ１またはＮＭＯＳ２が導通
状態となる瞬間に、それぞれのトランジスタのゲート・
ドレイン間のいわゆる寄生容量等の影響により、ドレイ
ン電圧の変化がゲート側における電位変化として現れ、
ゲート電位を比較する第１の比較器５、第２の比較器６
の動作が不安定になる（いわゆる出力信号の”ばたつ
き”の発生）ことがある。このような場合の対策とし
て、第１及び第２の比較器５，６は、それぞれいわゆる
ヒステリシス特性を有するものとすると好適である。
状態となる瞬間に、それぞれのトランジスタのゲート・
ドレイン間のいわゆる寄生容量等の影響により、ドレイ
ン電圧の変化がゲート側における電位変化として現れ、
ゲート電位を比較する第１の比較器５、第２の比較器６
の動作が不安定になる（いわゆる出力信号の”ばたつ
き”の発生）ことがある。このような場合の対策とし
て、第１及び第２の比較器５，６は、それぞれいわゆる
ヒステリシス特性を有するものとすると好適である。
【００２０】またさらに、第１の比較器５において、Ｐ
ＭＯＳ１のゲート電圧を検出する箇所及び第２の比較器
６において、ＮＭＯＳ２のゲート電圧を検出する箇所
は、ＩＣ基板上のレイアウトを次のような観点から考慮
すると好適である。出力段のＰＭＯＳ１及びＮＭＯＳ２
は、ＩＣ基板におけるレイアウト上の専有面積が大きい
ため、これらのゲートへゲート信号を印加するためのい
わゆるゲート配線も比較的長いものとなり、ゲート信号
を発生する発生源に接続される部分と、この発生源に接
続された部位から離れた箇所に位置するゲート配線の部
位とでは、ゲート信号の変化にずれが生ずる。すなわ
ち、発生源に接続されたゲート配線の部位がいわゆるＯ
ＦＦ状態であっても、この部位から遠ざかったゲート配
線の部位においては、ゲートの抵抗や寄生容量等に起因
して、未だＯＮ状態である場合がある。そのため、ＰＭ
ＯＳ１またはＮＭＯＳ２が確実にＯＦＦであることを検
出するために、ゲート信号の発生源に接続された部位か
ら可能な限り離れたゲート配線の部位でゲート電位を検
出するようにすると好適である。
ＭＯＳ１のゲート電圧を検出する箇所及び第２の比較器
６において、ＮＭＯＳ２のゲート電圧を検出する箇所
は、ＩＣ基板上のレイアウトを次のような観点から考慮
すると好適である。出力段のＰＭＯＳ１及びＮＭＯＳ２
は、ＩＣ基板におけるレイアウト上の専有面積が大きい
ため、これらのゲートへゲート信号を印加するためのい
わゆるゲート配線も比較的長いものとなり、ゲート信号
を発生する発生源に接続される部分と、この発生源に接
続された部位から離れた箇所に位置するゲート配線の部
位とでは、ゲート信号の変化にずれが生ずる。すなわ
ち、発生源に接続されたゲート配線の部位がいわゆるＯ
ＦＦ状態であっても、この部位から遠ざかったゲート配
線の部位においては、ゲートの抵抗や寄生容量等に起因
して、未だＯＮ状態である場合がある。そのため、ＰＭ
ＯＳ１またはＮＭＯＳ２が確実にＯＦＦであることを検
出するために、ゲート信号の発生源に接続された部位か
ら可能な限り離れたゲート配線の部位でゲート電位を検
出するようにすると好適である。
【００２１】より具体的な例について、図３を参照しつ
つ説明すれば、同図は、ＣＭＯＳのパターンレイアウト
例を示すものであるが、ここで、ゲート配線１２の一端
（図３において符号イ参照）は、駆動側すなわち図示さ
れないゲート信号の発生源に接続される部分である。ゲ
ート配線１２は、同図に示されたように、いわばジグザ
グ状に配設されて比較的長いものとなっている。そし
て、ゲート信号源を同一とするＭＯＳトランジスタのゲ
ートが、ゲート配線１２の適宜な箇所で接続されてい
る。かかる場合、ゲート電位を検出するゲート電位検出
点は、先の駆動側に近いゲート配線の部位イから離れ、
しかも、各ＭＯＳトランジスタのゲートとゲート配線１
２との接続点から離れた箇所、図３の例においては、部
位イと反対側のゲート配線１２の端部近傍（図３の符号
ロ参照）とすると好適である。なお、図３において、Ｓ
はソースを、Ｄはドレインを、Ｇはゲートを、それぞれ
意味する。
つ説明すれば、同図は、ＣＭＯＳのパターンレイアウト
例を示すものであるが、ここで、ゲート配線１２の一端
（図３において符号イ参照）は、駆動側すなわち図示さ
れないゲート信号の発生源に接続される部分である。ゲ
ート配線１２は、同図に示されたように、いわばジグザ
グ状に配設されて比較的長いものとなっている。そし
て、ゲート信号源を同一とするＭＯＳトランジスタのゲ
ートが、ゲート配線１２の適宜な箇所で接続されてい
る。かかる場合、ゲート電位を検出するゲート電位検出
点は、先の駆動側に近いゲート配線の部位イから離れ、
しかも、各ＭＯＳトランジスタのゲートとゲート配線１
２との接続点から離れた箇所、図３の例においては、部
位イと反対側のゲート配線１２の端部近傍（図３の符号
ロ参照）とすると好適である。なお、図３において、Ｓ
はソースを、Ｄはドレインを、Ｇはゲートを、それぞれ
意味する。
【００２２】
【発明の効果】以上、述べたように、本発明によれば、
２つのＭＯＳトランジスタにより出力段が構成されてな
るＣＭＯＳ出力回路において、それぞれのＭＯＳトラン
ジスタへのゲート信号の印加が、それぞれ他方のＭＯＳ
トランジスタのゲート電位を考慮して行われるような構
成とすることにより、一方のＭＯＳトランジスタが非導
通状態または非導通状態に極めて近い状態になってか
ら、他方のＭＯＳトランジスタを導通状態とすることが
できるので、従来のようないわゆる貫通電流をなくし、
または、許容できる範囲に抑圧することが可能となり、
安定性、信頼性の高いＣＭＯＳ出力回路を提供すること
ができる。貫通電流の抑圧がなされることにより、貫通
電流に起因する他の回路の誤動作を誘因することがなく
なり、より安定した装置を提供することができる。ま
た、請求項４記載の発明においては、上述の効果に加え
て、第１及び第２の比較手段の動作をより安定させるこ
とができ、さらなる信頼性の向上を図ることができる。
さらに、請求項５記載の発明においては、上述の効果に
加えて、ゲート電位の確実な検出ができ、第１及び第２
のゲート駆動手段による２つのＭＯＳトランジスタの動
作切り替えをより確実なものとすることができるという
効果を奏するものである。
２つのＭＯＳトランジスタにより出力段が構成されてな
るＣＭＯＳ出力回路において、それぞれのＭＯＳトラン
ジスタへのゲート信号の印加が、それぞれ他方のＭＯＳ
トランジスタのゲート電位を考慮して行われるような構
成とすることにより、一方のＭＯＳトランジスタが非導
通状態または非導通状態に極めて近い状態になってか
ら、他方のＭＯＳトランジスタを導通状態とすることが
できるので、従来のようないわゆる貫通電流をなくし、
または、許容できる範囲に抑圧することが可能となり、
安定性、信頼性の高いＣＭＯＳ出力回路を提供すること
ができる。貫通電流の抑圧がなされることにより、貫通
電流に起因する他の回路の誤動作を誘因することがなく
なり、より安定した装置を提供することができる。ま
た、請求項４記載の発明においては、上述の効果に加え
て、第１及び第２の比較手段の動作をより安定させるこ
とができ、さらなる信頼性の向上を図ることができる。
さらに、請求項５記載の発明においては、上述の効果に
加えて、ゲート電位の確実な検出ができ、第１及び第２
のゲート駆動手段による２つのＭＯＳトランジスタの動
作切り替えをより確実なものとすることができるという
効果を奏するものである。
【図１】本発明の実施の形態におけるＣＭＯＳ出力回路
の基本構成を示す構成図である。
の基本構成を示す構成図である。
【図２】本発明の実施の形態におけるＣＭＯＳ出力回路
の具体的な回路構成例を示す回路図である。
の具体的な回路構成例を示す回路図である。
【図３】ＩＣ化におけるパターンレイアウト例を示す模
式図である。
式図である。
【図４】従来の回路例を示す回路図である。
１…ｐチャンネルＭＯＳトランジスタ ２…ｎチャンネルＭＯＳトランジスタ ３…第１のゲート駆動回路 ４…第２のげート駆動回路 ５…第１の比較器 ６…第２の比較器 １２…ゲート配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA07 AB03 AB07 AB10 AC03 BA01 CC02 CC08 5J055 AX27 AX55 AX56 AX64 BX16 CX24 DX22 DX56 DX72 DX83 EX07 EX21 EY22 EZ07 EZ10 EZ25 FX12 FX17 FX35 GX01 GX08 5J056 AA04 BB19 BB35 CC09 DD13 DD29 EE04 FF06 KK02
Claims (5)
- 【請求項１】 ｐチャンネルＭＯＳトランジスタとｎチ
ャンネルＭＯＳトランジスタとが直列接続されて出力段
を構成してなるＣＭＯＳ出力回路において、 前記ｐチャンネルＭＯＳトランジスタのゲート信号を発
生する第１のゲート駆動手段と、 前記ｎチャンネルＭＯＳトランジスタのゲート信号を発
生する第２のゲート駆動手段と、 第１の基準電圧と前記ｐチャンネルＭＯＳトランジスタ
のゲート電圧とを比較し、前記ｐチャンネルＭＯＳトラ
ンジスタのゲート電圧が前記第１の基準電圧を越える場
合に論理値Ｈｉｇｈに対応する信号を出力する第１の比
較手段と、 第２の基準電圧と前記ｎチャンネルＭＯＳトランジスタ
のゲート電圧とを比較し、前記ｎチャンネルＭＯＳトラ
ンジスタのゲート電圧が前記第２の基準電圧を下回る場
合に論理値Ｈｉｇｈに対応する信号を出力する第２の比
較手段と、を具備し、 前記第１のゲート駆動手段は、ＣＭＯＳ出力回路の入力
が前記ｐチャンネルＭＯＳトランジスタを導通状態とす
る論理状態に設定され、かつ、前記第２の比較手段の出
力が論理値Ｈｉｇｈの状態である場合に、前記ｐチャン
ネルＭＯＳトランジスタを導通状態とするゲート信号を
出力し、 前記第２のゲート駆動手段は、ＣＭＯＳ出力回路の入力
が前記ｎチャンネルＭＯＳトランジスタを導通状態とす
る論理状態に設定され、かつ、前記第１の比較手段の出
力が論理値Ｈｉｇｈの状態である場合に、前記ｎチャン
ネルＭＯＳトランジスタを導通状態とするゲート信号を
出力することを特徴とするＣＭＯＳ出力回路。 - 【請求項２】 第１のゲート駆動手段は、２つの入力端
子を有するＮＡＮＤ回路を有してなり、一方の入力端子
に入力信号を反転した論理値Ｈｉｇｈに対応する信号が
印加され、他方の入力端子に第２の比較手段からの論理
値Ｈｉｇｈに対応する信号が印加された場合に、論理値
Ｌｏｗに対応するゲート信号を出力し、 第２のゲート駆動手段は、２つの入力端子を有するＡＮ
Ｄ回路を有してなり、一方の入力端子に入力信号を２回
反転した論理値Ｈｉｇｈに対応する信号が、他方の入力
端子に第１の比較手段からの論理値Ｈｉｇｈに対応する
信号が印加された場合に、論理値Ｈｉｇｈに対応するゲ
ート信号を出力するものであることを特徴とする請求項
１記載のＣＭＯＳ出力回路。 - 【請求項３】 第１の基準電圧は、ｐチャンネルＭＯＳ
トランジスタのスレショルド電圧以下に、第２の基準電
圧は、ｎチャンネルＭＯＳトランジスタのスレショルド
電圧以下に、それぞれ設定されたものであることを特徴
とする請求項１または請求項２記載のＣＭＯＳ出力回
路。 - 【請求項４】 第１及び第２の比較手段は、それぞれヒ
ステリシス特性を有してなることを特徴とする請求項１
乃至請求項３のいずれか一つに記載のＣＭＯＳ出力回
路。 - 【請求項５】 ＭＯＳトランジスタへのゲート電圧を検
出する点は、ＩＣ基板のパターンレイアウトにおけるゲ
ート配線において、ゲート信号発生源に接続される箇所
から離れ、かつ、ＭＯＳトランジスタとゲート配線との
接続点から離れた部位とすることを特徴とする請求項１
乃至請求項４のいずれか一つに記載のＣＭＯＳ出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10225193A JP2000049586A (ja) | 1998-07-27 | 1998-07-27 | Ｃｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10225193A JP2000049586A (ja) | 1998-07-27 | 1998-07-27 | Ｃｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049586A true JP2000049586A (ja) | 2000-02-18 |
Family
ID=16825437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10225193A Pending JP2000049586A (ja) | 1998-07-27 | 1998-07-27 | Ｃｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000049586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071613A (ja) * | 2007-09-13 | 2009-04-02 | Ricoh Co Ltd | 出力回路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03135111A (ja) * | 1989-10-20 | 1991-06-10 | Toshiba Micro Electron Kk | 出力バッファ回路 |
| JPH03173221A (ja) * | 1989-12-01 | 1991-07-26 | Kawasaki Steel Corp | 出力バッファ回路 |
| JPH04358413A (ja) * | 1991-06-05 | 1992-12-11 | Fuji Electric Co Ltd | トーテムポール回路 |
| JPH06237158A (ja) * | 1993-02-09 | 1994-08-23 | Sony Corp | Ｃｍｏｓ駆動回路 |
| JPH0865138A (ja) * | 1994-08-22 | 1996-03-08 | Fujitsu Ltd | 信号線駆動回路 |
| JPH08223014A (ja) * | 1994-11-23 | 1996-08-30 | Texas Instr Inc <Ti> | 電力スイッチの貫通電流を減少させる比較器回路 |
-
1998
- 1998-07-27 JP JP10225193A patent/JP2000049586A/ja active Pending
Patent Citations (6)
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| US7663406B2 (en) | 2007-09-13 | 2010-02-16 | Ricoh Company, Ltd. | Output circuit |
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|---|---|---|---|
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