JPH04358413A - トーテムポール回路 - Google Patents
トーテムポール回路Info
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- JPH04358413A JPH04358413A JP13311091A JP13311091A JPH04358413A JP H04358413 A JPH04358413 A JP H04358413A JP 13311091 A JP13311091 A JP 13311091A JP 13311091 A JP13311091 A JP 13311091A JP H04358413 A JPH04358413 A JP H04358413A
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- switching element
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- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000007423 decrease Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
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- 238000009825 accumulation Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＴＴＬ （トランジスタ
・トランジスタ・ロジック） における標準出力回路の
一つとして良く知られているトーテムポール回路 （Ｔ
ｏｔｅｍ−ｐｏｌｅ ｃｉｒｃｕｉｔ）に関する。
・トランジスタ・ロジック） における標準出力回路の
一つとして良く知られているトーテムポール回路 （Ｔ
ｏｔｅｍ−ｐｏｌｅ ｃｉｒｃｕｉｔ）に関する。
【０００２】
【従来の技術】図３はスイッチング素子としてバイポー
ラトランジスタを用いたトーテムポール回路の従来例を
示し、ＰＮＰトランジスタ１と２およびＮＰＮトランジ
スタ３と４はそれぞれダーリントン回路１１と１２に接
続されてそれぞれスイッチング素子を構成しており、こ
れらダーリントン回路１１と１２の出力段のＰＮＰトラ
ンジスタ１とＮＰＮトランジスタ３とは直流電源端子Ｖ
と接地Ｅとの間に逆極性に、すなわち互にそのコレクタ
を共通にして直列に接続されている。ＩＮ１とＩＮ２は
それぞれ入力端子で、それぞれ例えばミラー回路などか
らなる矢印ＰとＱ方向の定電流源９と１０を介し、前記
ダーリントン回路１１と１２のそれぞれの入力段のＰＮ
Ｐトランジスタ２とＮＰＮトランジスタ４のベースにそ
れぞれ定電流の入力信号を印加する。ＯＵＴは出力端子
で出力段のＰＮＰトランジスタ１とＮＰＮトランジスタ
２のコレクタの接続点から引き出される。
ラトランジスタを用いたトーテムポール回路の従来例を
示し、ＰＮＰトランジスタ１と２およびＮＰＮトランジ
スタ３と４はそれぞれダーリントン回路１１と１２に接
続されてそれぞれスイッチング素子を構成しており、こ
れらダーリントン回路１１と１２の出力段のＰＮＰトラ
ンジスタ１とＮＰＮトランジスタ３とは直流電源端子Ｖ
と接地Ｅとの間に逆極性に、すなわち互にそのコレクタ
を共通にして直列に接続されている。ＩＮ１とＩＮ２は
それぞれ入力端子で、それぞれ例えばミラー回路などか
らなる矢印ＰとＱ方向の定電流源９と１０を介し、前記
ダーリントン回路１１と１２のそれぞれの入力段のＰＮ
Ｐトランジスタ２とＮＰＮトランジスタ４のベースにそ
れぞれ定電流の入力信号を印加する。ＯＵＴは出力端子
で出力段のＰＮＰトランジスタ１とＮＰＮトランジスタ
２のコレクタの接続点から引き出される。
【０００３】今、入力端子ＩＮ１から定電流源９を介し
入力段のＰＮＰトランジスタ２のベースに定電流の入力
信号を印加するとこの入力段のＰＮＰトランジスタ２と
出力側のＰＮＰトランジスタ１はオンして出力端子ＯＵ
Ｔは直流電源端子Ｖの電圧Ｖｃ になる。次に入力端子
ＩＮ１からの定電流の入力信号を遮断し、入力端子ＩＮ
２から定電流源１０を介し入力段のＮＰＮトランジスタ
４のベースに定電流の入力信号を印加すると入力段のＰ
ＮＰトランジスタ２と出力段のＰＮＰトランジスタ１は
オフし、入力段のＮＰＮトランジスタ４と出力段のＮＰ
Ｎトランジスタ３はオンして出力端子ＯＵＴは接地Ｅの
電圧０になる。
入力段のＰＮＰトランジスタ２のベースに定電流の入力
信号を印加するとこの入力段のＰＮＰトランジスタ２と
出力側のＰＮＰトランジスタ１はオンして出力端子ＯＵ
Ｔは直流電源端子Ｖの電圧Ｖｃ になる。次に入力端子
ＩＮ１からの定電流の入力信号を遮断し、入力端子ＩＮ
２から定電流源１０を介し入力段のＮＰＮトランジスタ
４のベースに定電流の入力信号を印加すると入力段のＰ
ＮＰトランジスタ２と出力段のＰＮＰトランジスタ１は
オフし、入力段のＮＰＮトランジスタ４と出力段のＮＰ
Ｎトランジスタ３はオンして出力端子ＯＵＴは接地Ｅの
電圧０になる。
【０００４】このトーテムポール回路は大きな増幅率を
有しており、例えば入力信号が１ｍＡ程度の微少電流で
出力信号は１．５Ａ程度の大電流を得ることが可能であ
る。 なお、この回路では入力信号は安定した増幅作用を得る
ため、一般に定電流の入力信号が用いられている。図４
は、更にスイッチング素子としてＭＯＳＦＥＴを用いた
トーテムポール回路の従来例を示し、ＰチャンネルＭＯ
ＳＦＥＴ１０１ とＮチャンネルＭＯＳＦＥＴ１０２
とが直流電源端子Ｖと接地Ｅとの間に逆極性に、すなわ
ち互にそのドレインを共通にして直列に接続されている
。ＩＮ１とＩＮ２はそれぞれ入力端子で、それぞれ例え
ばミラー回路などからなる矢印Ｒ方向およびＳ方向の定
電流源１０３ と１０４ を介し、ＰチャンネルＭＯＳ
ＦＥＴ１０１ とＮチャンネルＭＯＳＦＥＴ１０２ の
ゲートにそれぞれ定電流の信号を印加する。ＯＵＴは出
力端子でＰチャンネルＭＯＳＦＥＴ１０１ とＮチャン
ネルＭＯＳＦＥＴ１０２ のドレインの接続点から引き
出される。
有しており、例えば入力信号が１ｍＡ程度の微少電流で
出力信号は１．５Ａ程度の大電流を得ることが可能であ
る。 なお、この回路では入力信号は安定した増幅作用を得る
ため、一般に定電流の入力信号が用いられている。図４
は、更にスイッチング素子としてＭＯＳＦＥＴを用いた
トーテムポール回路の従来例を示し、ＰチャンネルＭＯ
ＳＦＥＴ１０１ とＮチャンネルＭＯＳＦＥＴ１０２
とが直流電源端子Ｖと接地Ｅとの間に逆極性に、すなわ
ち互にそのドレインを共通にして直列に接続されている
。ＩＮ１とＩＮ２はそれぞれ入力端子で、それぞれ例え
ばミラー回路などからなる矢印Ｒ方向およびＳ方向の定
電流源１０３ と１０４ を介し、ＰチャンネルＭＯＳ
ＦＥＴ１０１ とＮチャンネルＭＯＳＦＥＴ１０２ の
ゲートにそれぞれ定電流の信号を印加する。ＯＵＴは出
力端子でＰチャンネルＭＯＳＦＥＴ１０１ とＮチャン
ネルＭＯＳＦＥＴ１０２ のドレインの接続点から引き
出される。
【０００５】図４に示すＭＯＳＦＥＴを用いたトーテム
ポール回路の動作は図３に示すバイポーラトランジスタ
を用いたトーテムポール回路と同様に考えることができ
る。
ポール回路の動作は図３に示すバイポーラトランジスタ
を用いたトーテムポール回路と同様に考えることができ
る。
【０００６】
【発明が解決しようとする課題】前述のトーテムポール
回路では、いずれか一方のスイッチング素子から他方の
スイッチング素子に切り換わる時点で、これらスイッチ
ング素子が同時に導通する期間が生じ、直流電源端子か
ら接地へ貫通電流が流れる場合がある。この同時に導通
する期間はスイッチング素子が、例えばトランジスタの
場合にはそのベースの電荷蓄積効果により、ＭＯＳＦＥ
Ｔの場合はそのゲート電荷の放電時間が必要なために生
じるもので、この貫通電流が流れるとスイッチング素子
は過熱し場合によっては破損に至る場合がある。また、
この貫通電流によって電気的ノイズが発生し回路に誤動
作を生じる場合がある。
回路では、いずれか一方のスイッチング素子から他方の
スイッチング素子に切り換わる時点で、これらスイッチ
ング素子が同時に導通する期間が生じ、直流電源端子か
ら接地へ貫通電流が流れる場合がある。この同時に導通
する期間はスイッチング素子が、例えばトランジスタの
場合にはそのベースの電荷蓄積効果により、ＭＯＳＦＥ
Ｔの場合はそのゲート電荷の放電時間が必要なために生
じるもので、この貫通電流が流れるとスイッチング素子
は過熱し場合によっては破損に至る場合がある。また、
この貫通電流によって電気的ノイズが発生し回路に誤動
作を生じる場合がある。
【０００７】本発明の目的は前述の問題点を解決し、こ
れらスイッチング素子が切り換わる時点に、同時に導通
することを防止したトーテムポール回路を提供すること
にある。
れらスイッチング素子が切り換わる時点に、同時に導通
することを防止したトーテムポール回路を提供すること
にある。
【０００８】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明は直流電源と接地間にその出力端が互に逆
極性直列に接続された極性の異なる第１および第２のス
イッチング素子からなり、これら第１および第２のスイ
ッチング素子の入力端からそれぞれ入力端子が引き出さ
れ、これら第１および第２のスイッチング素子の出力端
の接続点から出力端子が引き出されるトーテムポール回
路において、前記第１および第２のスイッチング素子の
入力端電圧をそれぞれ検出する第１および第２の検出部
と、前記第１の検出部の出力が入力され前記第１のスイ
ッチング素子の入力端電圧がこのスイッチング素子が完
全にオフした状態における電圧値に低下するまで前記第
２のスイッチング素子の入力端を短絡する第２の短絡部
と、前記第２の検出部の出力が入力され前記第２のスイ
ッチング素子の入力端電圧がこのスイッチング素子が完
全にオフした状態における電圧値に低下するまで前記第
１のスイッチング素子の入力端を短絡する第１の短絡部
とを設けるようにする。
めに、本発明は直流電源と接地間にその出力端が互に逆
極性直列に接続された極性の異なる第１および第２のス
イッチング素子からなり、これら第１および第２のスイ
ッチング素子の入力端からそれぞれ入力端子が引き出さ
れ、これら第１および第２のスイッチング素子の出力端
の接続点から出力端子が引き出されるトーテムポール回
路において、前記第１および第２のスイッチング素子の
入力端電圧をそれぞれ検出する第１および第２の検出部
と、前記第１の検出部の出力が入力され前記第１のスイ
ッチング素子の入力端電圧がこのスイッチング素子が完
全にオフした状態における電圧値に低下するまで前記第
２のスイッチング素子の入力端を短絡する第２の短絡部
と、前記第２の検出部の出力が入力され前記第２のスイ
ッチング素子の入力端電圧がこのスイッチング素子が完
全にオフした状態における電圧値に低下するまで前記第
１のスイッチング素子の入力端を短絡する第１の短絡部
とを設けるようにする。
【０００９】
【作用】本発明のトーテムポール回路では、その出力端
が直流電源と接地間に逆極性直列に接続された２個のス
イッチング素子のそれぞれにコンパレータからなる入力
端電圧の検出回路を設け、いずれか一方のスイッチング
素子がオンからオフに他方のスイッチング素子がオフか
らオンに切り換わる時点に、前記検出回路で検出された
一方のスイッチング素子の入力端の電圧がその出力端が
オフした状態の低い入力端電圧に低下するまで他方のス
イッチング素子の入力端を短絡して、他方のスイッチン
グ素子に入力信号が印加されないようにした。このよう
にして、いずれか一方のスイッチング素子が完全にオフ
してから、他方のスイッチング素子に入力信号が印加さ
れるのでこれら２個のスイッチング素子が同時に導通す
ることはなくなる。
が直流電源と接地間に逆極性直列に接続された２個のス
イッチング素子のそれぞれにコンパレータからなる入力
端電圧の検出回路を設け、いずれか一方のスイッチング
素子がオンからオフに他方のスイッチング素子がオフか
らオンに切り換わる時点に、前記検出回路で検出された
一方のスイッチング素子の入力端の電圧がその出力端が
オフした状態の低い入力端電圧に低下するまで他方のス
イッチング素子の入力端を短絡して、他方のスイッチン
グ素子に入力信号が印加されないようにした。このよう
にして、いずれか一方のスイッチング素子が完全にオフ
してから、他方のスイッチング素子に入力信号が印加さ
れるのでこれら２個のスイッチング素子が同時に導通す
ることはなくなる。
【００１０】
【実施例】図１は本発明のトーテムポール回路の一実施
例を示す回路図である。図１に示す本発明のトーテムポ
ール回路が図３に示す従来のトーテムポール回路と異な
るところはダーリントン回路１１と１２のそれぞれの出
力段のＰＮＰトランジスタ１とＮＰＮトランジスタ３の
それぞれのベースはコンパレータ２７と２９の入力−端
子にそれぞれ接続されている点にある。１３はこれらコ
ンパレータの入力＋端子に印加する基準電圧発生回路で
、直流電源端子Ｖと接地Ｅ間にダイオード２０， 抵抗
２３，ダイオード２４からなる直列回路が接続され、コ
ンパレータ２７の入力＋端子にはダイオード２０のアノ
ード， カソード間に接続された抵抗２１， 抵抗２２
からなる直列回路の抵抗２１， 抵抗２２の接続点が接
続され、コンパレータ２９の入力＋端子にはダイオード
２４のアノード， カソード間に接続された抵抗２５，
抵抗２６からなる直列回路の抵抗２５， 抵抗２６の
接続点が接続される。コンパレータ２７の出力端は、抵
抗２８を介しＮＰＮトランジスタ３２のベースに接続さ
れる。このトランジスタ３２はそのコレクタが入力段の
ＮＰＮトランジスタ４のベースに、そのエミッタが接地
に接続される。コンパレータ２９の出力端は抵抗３０を
介し、ＰＮＰトランジスタ３１のベースに接続される。 このトランジスタ３２はそのコレクタが入力段のＰＮＰ
トランジスタ２のベースにそのエミッタが直流電源端子
Ｖに接続される。
例を示す回路図である。図１に示す本発明のトーテムポ
ール回路が図３に示す従来のトーテムポール回路と異な
るところはダーリントン回路１１と１２のそれぞれの出
力段のＰＮＰトランジスタ１とＮＰＮトランジスタ３の
それぞれのベースはコンパレータ２７と２９の入力−端
子にそれぞれ接続されている点にある。１３はこれらコ
ンパレータの入力＋端子に印加する基準電圧発生回路で
、直流電源端子Ｖと接地Ｅ間にダイオード２０， 抵抗
２３，ダイオード２４からなる直列回路が接続され、コ
ンパレータ２７の入力＋端子にはダイオード２０のアノ
ード， カソード間に接続された抵抗２１， 抵抗２２
からなる直列回路の抵抗２１， 抵抗２２の接続点が接
続され、コンパレータ２９の入力＋端子にはダイオード
２４のアノード， カソード間に接続された抵抗２５，
抵抗２６からなる直列回路の抵抗２５， 抵抗２６の
接続点が接続される。コンパレータ２７の出力端は、抵
抗２８を介しＮＰＮトランジスタ３２のベースに接続さ
れる。このトランジスタ３２はそのコレクタが入力段の
ＮＰＮトランジスタ４のベースに、そのエミッタが接地
に接続される。コンパレータ２９の出力端は抵抗３０を
介し、ＰＮＰトランジスタ３１のベースに接続される。 このトランジスタ３２はそのコレクタが入力段のＰＮＰ
トランジスタ２のベースにそのエミッタが直流電源端子
Ｖに接続される。
【００１１】今、入力端子ＩＮ１からの定電流の入力信
号が遮断され、入力端子ＩＮ２からの定電流の入力信号
が印加されたとすると、ダーリントン回路１１の入力段
のＰＮＰトランジスタ２と出力段のＰＮＰトランジスタ
１はオフ動作を始める。出力段のＰＮＰトランジスタ１
の入力端電圧、すなわちベース， エミッタ間電圧はコ
ンパレータ２７の入力−端子に入力されており、この電
圧はこのトランジスタのオフ動作とともに低下する。そ
してこの電圧はコンパレータ２７の入力＋端子に入力さ
れている所定の基準電圧例えば、−０．１〜−０．５Ｖ
と比較され、出力段のＰＮＰトランジスタ１が完全にオ
フする電圧値、例えば０．６Ｖに低下していないと、す
なわち出力段のＰＮＰトランジスタ１のオフ動作が不完
全であるとコンパレータ２７は信号を出力しＮＰＮトラ
ンジスタ３２をオンさせる。ＮＰＮトランジスタ３２の
オンにより入力段のＮＰＮトランジスタ４のベース，
エミッタ間は短絡され入力端子ＩＮ２からの入力信号は
入力段のＮＰＮトランジスタに印加されない。従って、
ダーリントン回路１２の入力段ＮＰＮトランジスタ４お
よび出力段ＮＰＮトランジスタ３はオンせず、オフ状態
が保持される。時間の経過とともに、出力段のＰＮＰト
ランジスタ１が完全にオフし、そのエミッタ， コレク
タ間電圧が完全にオフ状態における電圧値に低下すると
、コンパレータ２７は信号を停止しＮＰＮトランジスタ
３２はオフする。ＮＰＮトランジスタ３２のオフにより
入力端子ＩＮ２からの入力信号は入力段のＮＰＮトラン
ジスタ４に印加され、ダーリントン回路１２の入力段の
ＮＰＮトランジスタ４と出力段のＮＰＮトランジスタ３
はオンする。
号が遮断され、入力端子ＩＮ２からの定電流の入力信号
が印加されたとすると、ダーリントン回路１１の入力段
のＰＮＰトランジスタ２と出力段のＰＮＰトランジスタ
１はオフ動作を始める。出力段のＰＮＰトランジスタ１
の入力端電圧、すなわちベース， エミッタ間電圧はコ
ンパレータ２７の入力−端子に入力されており、この電
圧はこのトランジスタのオフ動作とともに低下する。そ
してこの電圧はコンパレータ２７の入力＋端子に入力さ
れている所定の基準電圧例えば、−０．１〜−０．５Ｖ
と比較され、出力段のＰＮＰトランジスタ１が完全にオ
フする電圧値、例えば０．６Ｖに低下していないと、す
なわち出力段のＰＮＰトランジスタ１のオフ動作が不完
全であるとコンパレータ２７は信号を出力しＮＰＮトラ
ンジスタ３２をオンさせる。ＮＰＮトランジスタ３２の
オンにより入力段のＮＰＮトランジスタ４のベース，
エミッタ間は短絡され入力端子ＩＮ２からの入力信号は
入力段のＮＰＮトランジスタに印加されない。従って、
ダーリントン回路１２の入力段ＮＰＮトランジスタ４お
よび出力段ＮＰＮトランジスタ３はオンせず、オフ状態
が保持される。時間の経過とともに、出力段のＰＮＰト
ランジスタ１が完全にオフし、そのエミッタ， コレク
タ間電圧が完全にオフ状態における電圧値に低下すると
、コンパレータ２７は信号を停止しＮＰＮトランジスタ
３２はオフする。ＮＰＮトランジスタ３２のオフにより
入力端子ＩＮ２からの入力信号は入力段のＮＰＮトラン
ジスタ４に印加され、ダーリントン回路１２の入力段の
ＮＰＮトランジスタ４と出力段のＮＰＮトランジスタ３
はオンする。
【００１２】また、入力端子ＩＮ２からの定電流の入力
信号が遮断され、入力端子ＩＮ１からの定電流の入力信
号が印加される場合は丁度逆の動作となる。
信号が遮断され、入力端子ＩＮ１からの定電流の入力信
号が印加される場合は丁度逆の動作となる。
【００１３】このようにして、いずれか一方の出力段の
トランジスタが完全にオフしてから他方の出力段のトラ
ンジスタに入力信号が印加されるので、これら２個の出
力段のトランジスタが同時に導通することはなくなり貫
通電流を防ぐことができる。
トランジスタが完全にオフしてから他方の出力段のトラ
ンジスタに入力信号が印加されるので、これら２個の出
力段のトランジスタが同時に導通することはなくなり貫
通電流を防ぐことができる。
【００１４】なお、図１に示すトーテムポール回路では
、スイッチング素子はダーリントン回路に接続された２
個のバイポーラトランジスタからなっていたが、単一の
バイポーラトランジスタであっても、増幅率は低いが同
様に考えることができる。
、スイッチング素子はダーリントン回路に接続された２
個のバイポーラトランジスタからなっていたが、単一の
バイポーラトランジスタであっても、増幅率は低いが同
様に考えることができる。
【００１５】図２は本発明のトーテムポール回路の異な
る実施例を示す回路図であり、図２に示す本発明のトー
テムポール回路が、図４に示す従来のトーテムポール回
路と異なるところは、ＰチャンネルＭＯＳＦＥＴ１０１
とＮチャンネルＭＯＳＦＥＴ１０２ のそれぞれのゲ
ートはコンパレータ１０８ の入力−端子とコンパレー
タ１０９ の入力＋端子とにそれぞれ接続されている点
にある。１１０ と１１１ はそれぞれ基準源で、コン
パレータ１０８ の入力＋端子には基準電源１１０ が
、コンパレータ１０９ の入力−端子には基準電源１１
１ が接続される。コンパレータ１０９ の出力端は、
そのドレインがＮチャンネルＭＯＳＦＥＴ１０２のゲー
トにそのソースが接地に接続されるＮチャンネルＭＯＳ
ＦＥＴ１０７のゲートに接続され、コンパレータ１０９
の出力端は、そのドレインがＰチャンネルＭＯＳＦＥ
Ｔ１０１ のゲートにそのソースが電源に接続されるＰ
チャンネルＭＯＳＦＥＴ１０６ のゲートに接続される
。
る実施例を示す回路図であり、図２に示す本発明のトー
テムポール回路が、図４に示す従来のトーテムポール回
路と異なるところは、ＰチャンネルＭＯＳＦＥＴ１０１
とＮチャンネルＭＯＳＦＥＴ１０２ のそれぞれのゲ
ートはコンパレータ１０８ の入力−端子とコンパレー
タ１０９ の入力＋端子とにそれぞれ接続されている点
にある。１１０ と１１１ はそれぞれ基準源で、コン
パレータ１０８ の入力＋端子には基準電源１１０ が
、コンパレータ１０９ の入力−端子には基準電源１１
１ が接続される。コンパレータ１０９ の出力端は、
そのドレインがＮチャンネルＭＯＳＦＥＴ１０２のゲー
トにそのソースが接地に接続されるＮチャンネルＭＯＳ
ＦＥＴ１０７のゲートに接続され、コンパレータ１０９
の出力端は、そのドレインがＰチャンネルＭＯＳＦＥ
Ｔ１０１ のゲートにそのソースが電源に接続されるＰ
チャンネルＭＯＳＦＥＴ１０６ のゲートに接続される
。
【００１６】図２に示すＭＯＳＦＥＴを用いたトーテム
ポール回路の動作は図１に示すバイポーラトランジスタ
を用いたトーテムポール回路の動作と同様に考えること
ができるが、この場合基準電源１１０ および１１１
の電圧はそれぞれ、例えば１Ｖであり、ＰチャンネルＭ
ＯＳＦＥＴ１０１ とＮチャンネルＭＯＳＦＥＴ１０２
のそれぞれのゲート， ソース間電圧はこれらＭＯＳ
ＦＥＴが完全にオフする電圧の、例えば１Ｖ以下に低下
するとコンパレータ１０８ および１０９ は信号を停
止するようになっている。
ポール回路の動作は図１に示すバイポーラトランジスタ
を用いたトーテムポール回路の動作と同様に考えること
ができるが、この場合基準電源１１０ および１１１
の電圧はそれぞれ、例えば１Ｖであり、ＰチャンネルＭ
ＯＳＦＥＴ１０１ とＮチャンネルＭＯＳＦＥＴ１０２
のそれぞれのゲート， ソース間電圧はこれらＭＯＳ
ＦＥＴが完全にオフする電圧の、例えば１Ｖ以下に低下
するとコンパレータ１０８ および１０９ は信号を停
止するようになっている。
【００１７】
【発明の効果】本発明のトーテムポール回路では、その
出力端が直流電源と接地間に逆極性直列に接続された２
個のスイッチング素子は、いずれか一方のスイッチング
素子が完全にオフしてから他方のスイッチング素子に入
力信号が印加されるようにし、これによりこれら２個の
スイッチング素子が同時に導通することを防いだので、
貫通電流によってこれら素子が過熱あるいは破損するこ
とは全くなくなる。更にこの貫通電流による回路の誤動
作もなくなり回路の信頼性が著しく向上する。
出力端が直流電源と接地間に逆極性直列に接続された２
個のスイッチング素子は、いずれか一方のスイッチング
素子が完全にオフしてから他方のスイッチング素子に入
力信号が印加されるようにし、これによりこれら２個の
スイッチング素子が同時に導通することを防いだので、
貫通電流によってこれら素子が過熱あるいは破損するこ
とは全くなくなる。更にこの貫通電流による回路の誤動
作もなくなり回路の信頼性が著しく向上する。
【図１】本発明のトーテム回路の一実施例を示す回路図
【図２】本発明のトーテム回路の異なる実施例を示す回
路図
路図
【図３】従来のトーテム回路の一例を示す回路図
【図４
】従来のトーテム回路の異なる例を示す回路図
】従来のトーテム回路の異なる例を示す回路図
１１ ダーリントン回路（第１のスイッチング素
子）１ 出力段のＰＮＰトランジスタ２
入力段のＰＮＰトランジスタ１２ ダーリントン
回路（第２のスイッチング素子）３ 出力段のＮ
ＰＮトランジスタ４ 入力段のＮＰＮトランジス
タ２７ コンパレータ（第１の検出部）２９
コンパレータ（第２の検出部）３１ ＰＮＰ
トランジスタ（第１の短絡部）３２ ＮＰＮトラ
ンジスタ（第２の短絡部）１０１ Ｐチャンネル
ＭＯＳＦＥＴ（第１のスイッチング素子） １０２ ＮチャンネルＭＯＳＦＥＴ（第２のスイ
ッチング素子）
子）１ 出力段のＰＮＰトランジスタ２
入力段のＰＮＰトランジスタ１２ ダーリントン
回路（第２のスイッチング素子）３ 出力段のＮ
ＰＮトランジスタ４ 入力段のＮＰＮトランジス
タ２７ コンパレータ（第１の検出部）２９
コンパレータ（第２の検出部）３１ ＰＮＰ
トランジスタ（第１の短絡部）３２ ＮＰＮトラ
ンジスタ（第２の短絡部）１０１ Ｐチャンネル
ＭＯＳＦＥＴ（第１のスイッチング素子） １０２ ＮチャンネルＭＯＳＦＥＴ（第２のスイ
ッチング素子）
Claims (3)
- 【請求項１】直流電源と接地間にその出力端が互に逆極
性直列に接続された極性の異なる第１および第２のスイ
ッチング素子からなり、これら第１および第２のスイッ
チング素子の入力端からそれぞれ入力端子が引き出され
、これら第１および第２のスイッチング素子の出力端の
接続点から出力端子が引き出されるトーテムポール回路
において、前記第１および第２のスイッチング素子の入
力端電圧をそれぞれ検出する第１および第２の検出部と
、前記第１の検出部の出力が入力され前記第１のスイッ
チング素子の入力端電圧がこのスイッチング素子が完全
にオフした状態における電圧値に低下するまで前記第２
のスイッチング素子の入力端を短絡する第２の短絡部と
、前記第２の検出部の出力が入力され前記第２のスイッ
チング素子の入力端電圧がこのスイッチング素子が完全
にオフした状態における電圧値に低下するまで前記第１
のスイッチング素子の入力端を短絡する第１の短絡部と
が設けられたことを特徴とするトーテムポール回路。 - 【請求項２】請求項１記載のトーテムポール回路におい
て、スイッチング素子はバイポーラトランジスタからな
ることを特徴とするトーテムポール回路。 - 【請求項３】請求項１記載のトーテムポール回路におい
て、スイッチング素子はＭＯＳＦＥＴからなることを特
徴とするトーテムポール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13311091A JPH04358413A (ja) | 1991-06-05 | 1991-06-05 | トーテムポール回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13311091A JPH04358413A (ja) | 1991-06-05 | 1991-06-05 | トーテムポール回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04358413A true JPH04358413A (ja) | 1992-12-11 |
Family
ID=15097047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13311091A Pending JPH04358413A (ja) | 1991-06-05 | 1991-06-05 | トーテムポール回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04358413A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1141078A (ja) * | 1997-07-16 | 1999-02-12 | Wako Giken:Kk | 半導体装置並びにｐｗｍインバータのデッドタイム短縮方法及び装置 |
| JP2000049586A (ja) * | 1998-07-27 | 2000-02-18 | New Japan Radio Co Ltd | Ｃｍｏｓ出力回路 |
-
1991
- 1991-06-05 JP JP13311091A patent/JPH04358413A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1141078A (ja) * | 1997-07-16 | 1999-02-12 | Wako Giken:Kk | 半導体装置並びにｐｗｍインバータのデッドタイム短縮方法及び装置 |
| JP2000049586A (ja) * | 1998-07-27 | 2000-02-18 | New Japan Radio Co Ltd | Ｃｍｏｓ出力回路 |
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