JP2004215002A - 負荷駆動回路 - Google Patents
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Abstract
【課題】貫通電流を防止しかつ、負荷への通電状態を安定させることが可能な負荷駆動回路を提供する。
【解決手段】本発明の負荷駆動回路１０によれば、上段側のＦＥＴ２１のゲート・ソース間に接続した第１トランジスタＴｒ１が、下段側のＦＥＴ２２のオン動作と回生電流の有無とに連動して作動するように構成したので、下段側のＦＥＴ２２が通電状態のときには、上段側のＦＥＴ２１が確実にオフし、貫通電流の発生を防ぐことができる。しかも、第１トランジスタＴｒ１がオンしたときには、上段側のＦＥＴ２１のゲート・ソース間の電荷が強制放電されるので、従来のものに比べて上段側のＦＥＴ２１を迅速にオフすることができる。これにより、両ＦＥＴ２１，２２のオン・オフの切り替わり時間が短縮され、ブラシレスモータ５０に安定した給電を行うことができる。
【選択図】 図１
【解決手段】本発明の負荷駆動回路１０によれば、上段側のＦＥＴ２１のゲート・ソース間に接続した第１トランジスタＴｒ１が、下段側のＦＥＴ２２のオン動作と回生電流の有無とに連動して作動するように構成したので、下段側のＦＥＴ２２が通電状態のときには、上段側のＦＥＴ２１が確実にオフし、貫通電流の発生を防ぐことができる。しかも、第１トランジスタＴｒ１がオンしたときには、上段側のＦＥＴ２１のゲート・ソース間の電荷が強制放電されるので、従来のものに比べて上段側のＦＥＴ２１を迅速にオフすることができる。これにより、両ＦＥＴ２１，２２のオン・オフの切り替わり時間が短縮され、ブラシレスモータ５０に安定した給電を行うことができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、直流電源の正負の電力間に１対のＦＥＴをプッシュプル接続して備えた負荷駆動回路に関する。
【０００２】
【従来の技術】
この種の負荷駆動回路では、プッシュプル接続された各ＦＥＴのゲートに駆動信号を付与して、一方のＦＥＴのみがオンした状態と、他方のＦＥＴのみがオンした状態とに交互に切り替え、負荷に流す電流を押し引き（プッシュプル）する。ここで、ＦＥＴのゲート・ソース間の寄生した又は外付けされたコンデンサ成分により、駆動信号に対するＦＥＴの動作が遅れ、１対のＦＥＴが同時にオンして貫通電流が流れることが懸念される。その対策を講じた従来の負荷駆動回路として、両ＦＥＴが共にオフするデッドタイムを設けるために、マイコンにより駆動信号を調整したり、ＦＥＴのゲートに遅延回路を接続したものが知られている（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開平１１−３１７６５３号公報（段落［００２２］〜［００２６］）
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の負荷駆動回路では、両ＦＥＴを共に確実にオフするためにはデッドタイムを所定値以上に長くする必要があり、そのデッドタイムが長いと効率が下がり、負荷駆動回路から負荷（例えば、モータ）に流す電流に歪みが生じる。
【０００５】
本発明は、上記事情に鑑みてなされたもので、貫通電流を防止しかつ、負荷への通電状態を安定させることが可能な負荷駆動回路の提供を目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するためになされた請求項１の発明に係る負荷駆動回路は、直流電源の正負の電極間に第１及び第２のＦＥＴをプッシュプル接続し、それら第１及び第２のＦＥＴに共通接続された負荷に通電を行う負荷駆動回路であって、第１のＦＥＴのゲート・ソース間に接続された駆動補助用スイッチ素子と、第２のＦＥＴのゲートに印加される駆動電圧又は、第２のＦＥＴに流れる電流の何れか一方に起因して駆動補助用スイッチ素子をオンするサブ駆動回路とを設けたところに特徴を有する。
【０００７】
請求項２の発明は、請求項１に記載の負荷駆動回路において、駆動補助用スイッチ素子は、バイポーラ型の第１トランジスタで構成され、サブ駆動回路は、バイポーラ型の第２トランジスタと分圧回路とを備えてなり、第２トランジスタのベースは、第２のＦＥＴのゲートに接続され、分圧回路は、第２トランジスタを途中に備えると共に、バイポーラ型の第２トランジスタがオンしたときに、第１のＦＥＴのゲートとグランドとの間の電位差を分圧してバイポーラ型の第１トランジスタのベースに付与するように構成したところに特徴を有する。
【０００８】
請求項３の発明は、請求項１又は２に記載の負荷駆動回路において、駆動補助用スイッチ素子は、バイポーラ型の第１トランジスタで構成されると共に、第１及び第２のＦＥＴは、ＭＯＳ型ＮチャンネルのＦＥＴで構成され、サブ駆動回路は、コンパレータと分圧回路とを備えてなり、コンパレータは、第２のＦＥＴの寄生ダイオードに流れる電流が、所定の基準電流を超えたときに、出力電圧がローレベルになる一方、超えなかったときに、出力電圧がハイレベルになり、分圧回路は、コンパレータの出力電圧がローレベルのときに、第１のＦＥＴのゲートとコンパレータの出力端子との間の電位差を分圧して第１トランジスタのベースに付与するように構成したところに特徴を有する。
【０００９】
請求項４の発明は、請求項１に記載の負荷駆動回路において、駆動補助用スイッチ素子は、バイポーラ型の第１トランジスタで構成されると共に、第１及び第２のＦＥＴは、ＭＯＳ型ＮチャンネルのＦＥＴで構成され、サブ駆動回路は、コンパレータと分圧回路とバイポーラ型の第２トランジスタとを備えてなり、コンパレータは、第２のＦＥＴの寄生ダイオードに流れる電流が、所定の基準電流を超えたときに、出力電圧がローレベルになる一方、超えなかったときに、出力電圧がハイレベルになり、第２トランジスタは、コンパレータの出力端子とグランドとの間に設けられてベースが第２のＦＥＴのゲートに接続され、分圧回路は、一端が第１のＦＥＴのゲートに接続されると共に、他端がコンパレータ及び第２トランジスタの共通接続部に接続され、第２トランジスタがオンしたとき又はコンパレータの出力電圧がローレベルのときに、分圧回路の両端間の電位差を分圧して第１トランジスタのベースに付与するように構成したところに特徴を有する。
【００１０】
請求項５の発明は、請求項１乃至４の何れかに記載の負荷駆動回路において、第１及び第２のＦＥＴをプッシュプル接続してなる回路を複数並列接続して備え、負荷としてのブラシレスモータの各コイルに通電可能なモータ駆動回路であるところに特徴を有する。
【００１１】
【発明の作用及び効果】
＜請求項１の発明＞
請求項１の負荷駆動回路では、第１及び第２のＦＥＴのオン・オフが切り替わる際に、サブ駆動回路が、第２のＦＥＴに印加された駆動電圧又は、第２のＦＥＴに流れた電流に起因して駆動補助用スイッチ素子をオンする。これにより、第１のＦＥＴのゲート・ソース間が導通状態になり、そのゲート・ソース間のコンデンサ成分に蓄えられた電荷が強制放電され、第１のＦＥＴがオフ状態になる。従って、本発明によれば、第１及び第２のＦＥＴが同時にオン状態になることが防がれ、貫通電流の防止を図ることができる。また、第１のＦＥＴのゲート・ソース間の電荷を強制放電するので、従来のものに比べて第１のＦＥＴが迅速にオフする。これにより、第１及び第２のＦＥＴのオン・オフの切り替わり時間が従来のデッドタイムを設けたものより短縮され、安定した電力供給を行うことができる。
【００１２】
＜請求項２の発明＞
請求項２の負荷駆動回路では、第２のＦＥＴに駆動電圧が印加されると、第２トランジスタがオンし、第１のＦＥＴのゲート電圧が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴにおけるゲート・ソース間の蓄えられた電荷が強制放電される。つまり、第２のＦＥＴのオン動作に連動して、第１のＦＥＴが確実にオフし、貫通電流の発生を防ぐことができる。
【００１３】
＜請求項３の発明＞
請求項３の負荷駆動回路では、第２のＦＥＴの寄生ダイオードに基準電流を超えた電流が流れた場合に、サブ駆動回路に備えたコンパレータの出力電圧がローレベルになる。このとき、第１のＦＥＴのゲートに駆動電圧が付与されると、その駆動電圧とコンパレータの出力電圧との電位差が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴにおけるゲート・ソース間の蓄えられた電荷が強制放電される。従って、寄生ダイオードが通電状態になっている間は、第１のＦＥＴがオフ状態に保持され、貫通電流の発生を防ぐことができる。
【００１４】
＜請求項４の発明＞
請求項４の負荷駆動回路では、第２のＦＥＴに駆動電圧が印加されると、第２トランジスタがオンし、第１のＦＥＴのゲート電圧が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴにおけるゲート・ソース間の蓄えられた電荷が強制放電され、第１のＦＥＴが確実にオフする。また、第２のＦＥＴの寄生ダイオードに基準電流を超えた電流が流れた場合には、サブ駆動回路に備えたコンパレータの出力電圧がローレベルになる。このとき、第１のＦＥＴのゲートに駆動電圧が付与されると、その駆動電圧とコンパレータの出力電圧との電位差が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴにおけるゲート・ソース間の蓄えられた電荷が強制放電され、第１のＦＥＴがオフ状態に保持される。以上により、貫通電流の発生を防ぐことができる。
【００１５】
＜請求項５の発明＞
請求項５の構成では、本発明に係る負荷駆動回路によってブラシレスモータを駆動することができるので、従来のデッドタイムを設けたものより歪みが少ない電流をブラシレスモータに流すことができ、ブラシレスモータを安定して駆動することが可能になる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態を図１及び図２に基づいて説明する。
図１に示した本実施形態の負荷駆動回路１０は、三相のブラシレスモータ５０を駆動するためのものであって、ＦＥＴの三相ブリッジ回路となっている。具体的には、並列接続された３つの給電ライン１２，１２，１２が、直流電源１１の正極１１Ａと負極１１Ｂとの間に接続され、各給電ライン１２の途中には、１対のＦＥＴ２１，２２がプッシュプル接続されている。これらＦＥＴ２１，２２は、共にＭＯＳ型ＮチャンネルのＦＥＴであり、上段側（正極１１Ａ側）のＦＥＴ２１のソースと下段側（負極１１Ｂ側）のＦＥＴ２２のドレインとが接続され、両ＦＥＴ２１，２２の共通接続部から延びた出力ライン１３が、ブラシレスモータ５０の各コイルに接続されている。また、Ｄ１，Ｄ２は、各ＦＥＴ２１，２２の寄生ダイオードである。
【００１７】
なお、本実施形態では、上段側のＦＥＴ２１が本発明に係る「第１のＦＥＴ」に相当し、下段側のＦＥＴ２２が本発明に係る「第２のＦＥＴ」に相当する。また、この負荷駆動回路１０では、直流電源１１の負極１１Ｂがグランドになっている。さらに、給電ライン１２に付随した後述の回路は、３つの給電ライン１２の間で全て同じ構成になっているが、図１には代表的に１つの給電ライン１２に付随した回路のみの全体が示されている。
【００１８】
各ＦＥＴ２１，２２のゲートは、ドライバＩＣ１４における別々の出力端子に接続されている。そして、ドライバＩＣ１４の出力を所定の上側基準電圧以上にすることで、各ＦＥＴ２１，２２のゲートに本発明に係る「駆動電圧」が印加され、各ＦＥＴ２１，２２がオンする（即ち、ＦＥＴのドレイン・ソース間が通電状態になる）。また、ドライバＩＣ１４の出力電圧を所定の下側基準電圧以下にすることで、ＦＥＴ２１，２２がオフする。ここで、駆動電圧の印加の有無からなる信号をドライバＩＣ１４からＦＥＴ２１，２２に付与される駆動信号とすると、各給電ライン１２のＦＥＴ２１，２２に付与される駆動信号は、図２に示すように互いに反転した関係になっている。
【００１９】
さて、上段側のＦＥＴ２１のゲート・ソース間には、本発明に係る「駆動補助用スイッチ素子」としての第１トランジスタＴｒ１が接続されている。詳細には、第１トランジスタＴｒ１は、ＰＮＰ型のバイポーラトランジスタであり、エミッタがＦＥＴ２１のゲートに接続され、コレクタがＦＥＴ２１のソースに接続されている。
【００２０】
図１において、２４は分圧回路であって、その一端が上段側のＦＥＴ２１のゲートに接続される一方、他端が１対のスイッチ回路２４Ａ，２４Ｂに共通接続されている。
【００２１】
分圧回路２４のうちスイッチ回路２４Ａ，２４Ｂとの接続点とＦＥＴ２１のゲートとの接続点との間には、抵抗Ｒ１，Ｒ２が直列接続され、それら抵抗Ｒ１，Ｒ２の共通接続部に第１トランジスタＴｒ１のベースが接続されている。
【００２２】
一方のスイッチ回路２４Ａの端部は、グランドに接続され、そのスイッチ回路２４Ａの途中には、第１ダイオードＤ３と第２トランジスタＴｒ２とが接続されている。第１ダイオードＤ３は、カソードをグランド側に配して接続されている。また、第２トランジスタＴｒ２は、ＮＰＮ型のバイポーラトランジスタであり、コレクタが第１ダイオードＤ３のカソードに接続され、エミッタがグランドに接続され、ベースが下段側のＦＥＴ２２のゲートに接続されている。そして、下段側のＦＥＴ２２のゲートに印加された駆動電圧によって第２トランジスタＴｒ２がオンする。
【００２３】
他方のスイッチ回路２４Ｂの端部は、コンパレータＣＭＰ１の出力端子に接続され、そのスイッチ回路２４Ｂの途中には、第２ダイオードＤ４が設けられている。第２ダイオードＤ４は、カソードがコンパレータＣＭＰ１に接続されている。コンパレータＣＭＰ１は、下段側のＦＥＴ２２における寄生ダイオードＤ２に流れる電流と基準電流Ｉｃとを比較し、その比較結果に応じて出力電圧をハイレベルかローレベルに切り替える。
【００２４】
詳細には、給電ライン１２のうち下段側のＦＥＴ２２より負極１１Ｂ側には抵抗Ｒ３が直列接続され、寄生ダイオードＤ２に流れる電流に比例して変動する抵抗Ｒ３の両端の電位差を、コンパレータＣＭＰ１に取り込んでいる。ここで、例えば、寄生ダイオードＤ２のアノードからカソードに流れる電流の向きが正方向とされ、コンパレータＣＭＰ１は、寄生ダイオードＤ２に流れた正方向の電流によって抵抗Ｒ３の両端に生じた電位差が、基準電圧より大きい場合に出力電圧をローレベルとし、小さい場合にハイレベルにする。これにより、コンパレータＣＭＰ１は、寄生ダイオードＤ２に流れた電流が基準電流値Ｉｃ以上か否かを検出することができ、基準電流値Ｉｃ以上であった場合には出力をローレベルにする一方、基準電流値Ｉｃより小さい場合（電流が負方向に流れた場合も含む）に、出力をハイレベルにする。
【００２５】
なお、ドライバＩＣ１４と各ＦＥＴ２１，２２のゲートとを接続するラインには、例えば、減流素子としての抵抗Ｒ４，Ｒ５が設けられ、第１トランジスタＴｒ１のベースとＦＥＴ２１のゲートとの間には回路保護用のツェナーダイオードＤＺ１が設けられている。
【００２６】
次に、上記構成からなる本実施形態の負荷駆動回路１０の動作を説明する。
負荷駆動回路１０を作動させると、ドライバＩＣ１４からＦＥＴ２１，２２に、図２に示した駆動信号が付与される。ここで、図２には、３つの給電ライン１２のうちの代表して一の給電ライン１２に対するＦＥＴ２１，２２への駆動信号を示してあり、これらＦＥＴ２１，２２への駆動信号は、オン（高電位の状態）とオフ（低電位の状態）とが互いに反転した関係になっている。
【００２７】
また、図示しないが、一の給電ライン１２における上段側のＦＥＴ２１の駆動信号がオンしたときには、他の給電ライン１２における下段側のＦＥＴ２２の駆動信号もオンする。これにより一の給電ライン１２における上段側のＦＥＴ２１からブラシレスモータ５０のコイル、そして、他の給電ライン１２における下段側のＦＥＴ２２に電流が流れる。
【００２８】
さらに、各ＦＥＴ２１，２２がオンからオフに切り替わる際には、ブラシレスモータ５０のコイルに生じた逆起電力により、他の給電ライン１２における下段側のＦＥＴ２２の寄生ダイオードＤ２からブラシレスモータ５０のコイル、そして、一の給電ライン１２における上段側のＦＥＴ２１の寄生ダイオードＤ１へと電流が流れる。なお、本実施形態では、逆起電力によって生じる電流（以下、「回生電流」という）により直流電源１１の回生を図っている。
【００２９】
さて、本実施形態の負荷駆動回路１０では、下段側のＦＥＴ２２（寄生ダイオードＤ２を含む）が通電状態になる際には、上段側のＦＥＴ２１が確実にオフされ、貫通電流の発生が防がれている。これを場合分けして以下に説明する。
【００３０】
各給電ライン１２における上段側のＦＥＴ２１の駆動信号がオンからオフに切り替わりかつ、下段側のＦＥＴ２２の駆動信号がオフからオンに切り替わる場合（図２のＳ１参照）に関しては以下のようである。即ち、下段側のＦＥＴ２２への駆動信号のオンになると、第２トランジスタＴｒ２がオンし、分圧回路２４に接続された第１ダイオードＤ３がオンする。このとき、下段側のＦＥＴ２２に直列接続した抵抗Ｒ３には、基準電流値Ｉｃ以上の電流が流れていないので、コンパレータＣＭＰ１の出力がハイレベルになり、分圧回路２４に接続された第２ダイオードＤ４はオフしている。従って、分圧回路２４は、上段側のＦＥＴ２１のゲートとグランドとの間の電位差を分圧して第１トランジスタＴｒ１のベースに付与し、第１トランジスタＴｒ１がオンする。これにより、上段側のＦＥＴ２１のゲート・ソース間に保持された電荷が強制放電され、ゲート・ソース電圧がスレッシュレベルより下がり、上段側のＦＥＴ２１がオフする。つまり、下段側のＦＥＴ２２のオンに連動して、上段側のＦＥＴ２１がオフする。
【００３１】
上段側のＦＥＴ２１の駆動信号がオフからオンに切り替わりかつ、下段側のＦＥＴ２２の駆動信号がオンからオフに切り替わる場合（図２のＳ２参照）に関しては以下のようである。即ち、下段側のＦＥＴ２２がオンからオフに切り替わると、下段側のＦＥＴ２２の寄生ダイオードＤ２に基準電流値Ｉｃ以上の回生電流が流れ、これにより、コンパレータＣＭＰ１の出力がローレベルになる。そして、回生電流が流れている間に、上段側のＦＥＴ２１への駆動電圧がオンした場合には、その駆動電圧とコンパレータＣＭＰ１の出力電圧（ローレベル）との間の電位差により、第２ダイオードＤ４がオンする。このとき、下段側のＦＥＴ２２のゲートへの駆動信号はオフになるので、第２トランジスタＴｒ２がオフし、第１ダイオードＤ３はオフしている。
【００３２】
従って、分圧回路２４は、駆動電圧とコンパレータＣＭＰ１の出力電圧（ローレベル）との電位差を分圧して第１トランジスタＴｒ１のベースに付与し、第１トランジスタＴｒ１がオンする。これにより、上段側のＦＥＴ２１のゲート・ソース間に保持された電荷が強制放電され、ゲート・ソース電圧がスレッシュレベルより下がり、上段側のＦＥＴ２１がオフする。また、その後、回生電流が流れなくなったときには、コンパレータＣＭＰ１の出力がハイレベルになり、第１トランジスタＴｒ１がオフして上段側のＦＥＴ２１がオンする。つまり、下段側のＦＥＴ２２の寄生ダイオードに回生電流が流れている間のみ上段側のＦＥＴ２１が確実にオフ状態に保持される。
【００３３】
このように本実施形態の負荷駆動回路１０によれば、上段側のＦＥＴ２１のゲート・ソース間に接続した第１トランジスタＴｒ１が、下段側のＦＥＴ２２のオン動作と回生電流の有無とに連動して作動するように構成したので、下段側のＦＥＴ２２が通電状態のときには、上段側のＦＥＴ２１が確実にオフし、貫通電流の発生を防ぐことができる。しかも、第１トランジスタＴｒ１がオンしたときには、上段側のＦＥＴ２１のゲート・ソース間の電荷が強制放電されるので、従来のものに比べて上段側のＦＥＴ２１を迅速にオフすることができる。これにより、両ＦＥＴ２１，２２のオン・オフの切り替わり時間が従来のデッドタイムを設けたものより短縮され、ブラシレスモータ５０に安定した給電を行うことができる。
【００３４】
＜他の実施形態＞
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）前記実施形態では、ブラシレスモータの駆動回路に本発明を適用したものを例示したが、本発明は、１対のＦＥＴをプッシュプル接続して備えた負荷駆動回路であれば、モータ駆動回路に限定されない。
【００３５】
（２）前記実施形態では、ＭＯＳ型ＦＥＴを備えた負荷駆動回路を例示したが、接合型ＦＥＴを備えた負荷駆動回路に本発明を適用してもよい。
【００３６】
【図面の簡単な説明】
【図１】本発明の一実施形態に係る負荷駆動回路の回路図
【図２】（Ａ）上段側のＦＥＴに付与する駆動信号のタイミングチャート
（Ｂ）下段側のＦＥＴに付与する駆動信号のタイミングチャート
【符号の説明】
１０…負荷駆動回路
１１…直流電源
１１Ａ…正極
１１Ｂ…負極
２１，２２…ＦＥＴ
２４…分圧回路
５０…ブラシレスモータ
ＣＭＰ１…コンパレータ
Ｄ１…寄生ダイオード
Ｄ２…寄生ダイオード
【発明の属する技術分野】
本発明は、直流電源の正負の電力間に１対のＦＥＴをプッシュプル接続して備えた負荷駆動回路に関する。
【０００２】
【従来の技術】
この種の負荷駆動回路では、プッシュプル接続された各ＦＥＴのゲートに駆動信号を付与して、一方のＦＥＴのみがオンした状態と、他方のＦＥＴのみがオンした状態とに交互に切り替え、負荷に流す電流を押し引き（プッシュプル）する。ここで、ＦＥＴのゲート・ソース間の寄生した又は外付けされたコンデンサ成分により、駆動信号に対するＦＥＴの動作が遅れ、１対のＦＥＴが同時にオンして貫通電流が流れることが懸念される。その対策を講じた従来の負荷駆動回路として、両ＦＥＴが共にオフするデッドタイムを設けるために、マイコンにより駆動信号を調整したり、ＦＥＴのゲートに遅延回路を接続したものが知られている（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開平１１−３１７６５３号公報（段落［００２２］〜［００２６］）
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の負荷駆動回路では、両ＦＥＴを共に確実にオフするためにはデッドタイムを所定値以上に長くする必要があり、そのデッドタイムが長いと効率が下がり、負荷駆動回路から負荷（例えば、モータ）に流す電流に歪みが生じる。
【０００５】
本発明は、上記事情に鑑みてなされたもので、貫通電流を防止しかつ、負荷への通電状態を安定させることが可能な負荷駆動回路の提供を目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するためになされた請求項１の発明に係る負荷駆動回路は、直流電源の正負の電極間に第１及び第２のＦＥＴをプッシュプル接続し、それら第１及び第２のＦＥＴに共通接続された負荷に通電を行う負荷駆動回路であって、第１のＦＥＴのゲート・ソース間に接続された駆動補助用スイッチ素子と、第２のＦＥＴのゲートに印加される駆動電圧又は、第２のＦＥＴに流れる電流の何れか一方に起因して駆動補助用スイッチ素子をオンするサブ駆動回路とを設けたところに特徴を有する。
【０００７】
請求項２の発明は、請求項１に記載の負荷駆動回路において、駆動補助用スイッチ素子は、バイポーラ型の第１トランジスタで構成され、サブ駆動回路は、バイポーラ型の第２トランジスタと分圧回路とを備えてなり、第２トランジスタのベースは、第２のＦＥＴのゲートに接続され、分圧回路は、第２トランジスタを途中に備えると共に、バイポーラ型の第２トランジスタがオンしたときに、第１のＦＥＴのゲートとグランドとの間の電位差を分圧してバイポーラ型の第１トランジスタのベースに付与するように構成したところに特徴を有する。
【０００８】
請求項３の発明は、請求項１又は２に記載の負荷駆動回路において、駆動補助用スイッチ素子は、バイポーラ型の第１トランジスタで構成されると共に、第１及び第２のＦＥＴは、ＭＯＳ型ＮチャンネルのＦＥＴで構成され、サブ駆動回路は、コンパレータと分圧回路とを備えてなり、コンパレータは、第２のＦＥＴの寄生ダイオードに流れる電流が、所定の基準電流を超えたときに、出力電圧がローレベルになる一方、超えなかったときに、出力電圧がハイレベルになり、分圧回路は、コンパレータの出力電圧がローレベルのときに、第１のＦＥＴのゲートとコンパレータの出力端子との間の電位差を分圧して第１トランジスタのベースに付与するように構成したところに特徴を有する。
【０００９】
請求項４の発明は、請求項１に記載の負荷駆動回路において、駆動補助用スイッチ素子は、バイポーラ型の第１トランジスタで構成されると共に、第１及び第２のＦＥＴは、ＭＯＳ型ＮチャンネルのＦＥＴで構成され、サブ駆動回路は、コンパレータと分圧回路とバイポーラ型の第２トランジスタとを備えてなり、コンパレータは、第２のＦＥＴの寄生ダイオードに流れる電流が、所定の基準電流を超えたときに、出力電圧がローレベルになる一方、超えなかったときに、出力電圧がハイレベルになり、第２トランジスタは、コンパレータの出力端子とグランドとの間に設けられてベースが第２のＦＥＴのゲートに接続され、分圧回路は、一端が第１のＦＥＴのゲートに接続されると共に、他端がコンパレータ及び第２トランジスタの共通接続部に接続され、第２トランジスタがオンしたとき又はコンパレータの出力電圧がローレベルのときに、分圧回路の両端間の電位差を分圧して第１トランジスタのベースに付与するように構成したところに特徴を有する。
【００１０】
請求項５の発明は、請求項１乃至４の何れかに記載の負荷駆動回路において、第１及び第２のＦＥＴをプッシュプル接続してなる回路を複数並列接続して備え、負荷としてのブラシレスモータの各コイルに通電可能なモータ駆動回路であるところに特徴を有する。
【００１１】
【発明の作用及び効果】
＜請求項１の発明＞
請求項１の負荷駆動回路では、第１及び第２のＦＥＴのオン・オフが切り替わる際に、サブ駆動回路が、第２のＦＥＴに印加された駆動電圧又は、第２のＦＥＴに流れた電流に起因して駆動補助用スイッチ素子をオンする。これにより、第１のＦＥＴのゲート・ソース間が導通状態になり、そのゲート・ソース間のコンデンサ成分に蓄えられた電荷が強制放電され、第１のＦＥＴがオフ状態になる。従って、本発明によれば、第１及び第２のＦＥＴが同時にオン状態になることが防がれ、貫通電流の防止を図ることができる。また、第１のＦＥＴのゲート・ソース間の電荷を強制放電するので、従来のものに比べて第１のＦＥＴが迅速にオフする。これにより、第１及び第２のＦＥＴのオン・オフの切り替わり時間が従来のデッドタイムを設けたものより短縮され、安定した電力供給を行うことができる。
【００１２】
＜請求項２の発明＞
請求項２の負荷駆動回路では、第２のＦＥＴに駆動電圧が印加されると、第２トランジスタがオンし、第１のＦＥＴのゲート電圧が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴにおけるゲート・ソース間の蓄えられた電荷が強制放電される。つまり、第２のＦＥＴのオン動作に連動して、第１のＦＥＴが確実にオフし、貫通電流の発生を防ぐことができる。
【００１３】
＜請求項３の発明＞
請求項３の負荷駆動回路では、第２のＦＥＴの寄生ダイオードに基準電流を超えた電流が流れた場合に、サブ駆動回路に備えたコンパレータの出力電圧がローレベルになる。このとき、第１のＦＥＴのゲートに駆動電圧が付与されると、その駆動電圧とコンパレータの出力電圧との電位差が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴにおけるゲート・ソース間の蓄えられた電荷が強制放電される。従って、寄生ダイオードが通電状態になっている間は、第１のＦＥＴがオフ状態に保持され、貫通電流の発生を防ぐことができる。
【００１４】
＜請求項４の発明＞
請求項４の負荷駆動回路では、第２のＦＥＴに駆動電圧が印加されると、第２トランジスタがオンし、第１のＦＥＴのゲート電圧が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴにおけるゲート・ソース間の蓄えられた電荷が強制放電され、第１のＦＥＴが確実にオフする。また、第２のＦＥＴの寄生ダイオードに基準電流を超えた電流が流れた場合には、サブ駆動回路に備えたコンパレータの出力電圧がローレベルになる。このとき、第１のＦＥＴのゲートに駆動電圧が付与されると、その駆動電圧とコンパレータの出力電圧との電位差が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴにおけるゲート・ソース間の蓄えられた電荷が強制放電され、第１のＦＥＴがオフ状態に保持される。以上により、貫通電流の発生を防ぐことができる。
【００１５】
＜請求項５の発明＞
請求項５の構成では、本発明に係る負荷駆動回路によってブラシレスモータを駆動することができるので、従来のデッドタイムを設けたものより歪みが少ない電流をブラシレスモータに流すことができ、ブラシレスモータを安定して駆動することが可能になる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態を図１及び図２に基づいて説明する。
図１に示した本実施形態の負荷駆動回路１０は、三相のブラシレスモータ５０を駆動するためのものであって、ＦＥＴの三相ブリッジ回路となっている。具体的には、並列接続された３つの給電ライン１２，１２，１２が、直流電源１１の正極１１Ａと負極１１Ｂとの間に接続され、各給電ライン１２の途中には、１対のＦＥＴ２１，２２がプッシュプル接続されている。これらＦＥＴ２１，２２は、共にＭＯＳ型ＮチャンネルのＦＥＴであり、上段側（正極１１Ａ側）のＦＥＴ２１のソースと下段側（負極１１Ｂ側）のＦＥＴ２２のドレインとが接続され、両ＦＥＴ２１，２２の共通接続部から延びた出力ライン１３が、ブラシレスモータ５０の各コイルに接続されている。また、Ｄ１，Ｄ２は、各ＦＥＴ２１，２２の寄生ダイオードである。
【００１７】
なお、本実施形態では、上段側のＦＥＴ２１が本発明に係る「第１のＦＥＴ」に相当し、下段側のＦＥＴ２２が本発明に係る「第２のＦＥＴ」に相当する。また、この負荷駆動回路１０では、直流電源１１の負極１１Ｂがグランドになっている。さらに、給電ライン１２に付随した後述の回路は、３つの給電ライン１２の間で全て同じ構成になっているが、図１には代表的に１つの給電ライン１２に付随した回路のみの全体が示されている。
【００１８】
各ＦＥＴ２１，２２のゲートは、ドライバＩＣ１４における別々の出力端子に接続されている。そして、ドライバＩＣ１４の出力を所定の上側基準電圧以上にすることで、各ＦＥＴ２１，２２のゲートに本発明に係る「駆動電圧」が印加され、各ＦＥＴ２１，２２がオンする（即ち、ＦＥＴのドレイン・ソース間が通電状態になる）。また、ドライバＩＣ１４の出力電圧を所定の下側基準電圧以下にすることで、ＦＥＴ２１，２２がオフする。ここで、駆動電圧の印加の有無からなる信号をドライバＩＣ１４からＦＥＴ２１，２２に付与される駆動信号とすると、各給電ライン１２のＦＥＴ２１，２２に付与される駆動信号は、図２に示すように互いに反転した関係になっている。
【００１９】
さて、上段側のＦＥＴ２１のゲート・ソース間には、本発明に係る「駆動補助用スイッチ素子」としての第１トランジスタＴｒ１が接続されている。詳細には、第１トランジスタＴｒ１は、ＰＮＰ型のバイポーラトランジスタであり、エミッタがＦＥＴ２１のゲートに接続され、コレクタがＦＥＴ２１のソースに接続されている。
【００２０】
図１において、２４は分圧回路であって、その一端が上段側のＦＥＴ２１のゲートに接続される一方、他端が１対のスイッチ回路２４Ａ，２４Ｂに共通接続されている。
【００２１】
分圧回路２４のうちスイッチ回路２４Ａ，２４Ｂとの接続点とＦＥＴ２１のゲートとの接続点との間には、抵抗Ｒ１，Ｒ２が直列接続され、それら抵抗Ｒ１，Ｒ２の共通接続部に第１トランジスタＴｒ１のベースが接続されている。
【００２２】
一方のスイッチ回路２４Ａの端部は、グランドに接続され、そのスイッチ回路２４Ａの途中には、第１ダイオードＤ３と第２トランジスタＴｒ２とが接続されている。第１ダイオードＤ３は、カソードをグランド側に配して接続されている。また、第２トランジスタＴｒ２は、ＮＰＮ型のバイポーラトランジスタであり、コレクタが第１ダイオードＤ３のカソードに接続され、エミッタがグランドに接続され、ベースが下段側のＦＥＴ２２のゲートに接続されている。そして、下段側のＦＥＴ２２のゲートに印加された駆動電圧によって第２トランジスタＴｒ２がオンする。
【００２３】
他方のスイッチ回路２４Ｂの端部は、コンパレータＣＭＰ１の出力端子に接続され、そのスイッチ回路２４Ｂの途中には、第２ダイオードＤ４が設けられている。第２ダイオードＤ４は、カソードがコンパレータＣＭＰ１に接続されている。コンパレータＣＭＰ１は、下段側のＦＥＴ２２における寄生ダイオードＤ２に流れる電流と基準電流Ｉｃとを比較し、その比較結果に応じて出力電圧をハイレベルかローレベルに切り替える。
【００２４】
詳細には、給電ライン１２のうち下段側のＦＥＴ２２より負極１１Ｂ側には抵抗Ｒ３が直列接続され、寄生ダイオードＤ２に流れる電流に比例して変動する抵抗Ｒ３の両端の電位差を、コンパレータＣＭＰ１に取り込んでいる。ここで、例えば、寄生ダイオードＤ２のアノードからカソードに流れる電流の向きが正方向とされ、コンパレータＣＭＰ１は、寄生ダイオードＤ２に流れた正方向の電流によって抵抗Ｒ３の両端に生じた電位差が、基準電圧より大きい場合に出力電圧をローレベルとし、小さい場合にハイレベルにする。これにより、コンパレータＣＭＰ１は、寄生ダイオードＤ２に流れた電流が基準電流値Ｉｃ以上か否かを検出することができ、基準電流値Ｉｃ以上であった場合には出力をローレベルにする一方、基準電流値Ｉｃより小さい場合（電流が負方向に流れた場合も含む）に、出力をハイレベルにする。
【００２５】
なお、ドライバＩＣ１４と各ＦＥＴ２１，２２のゲートとを接続するラインには、例えば、減流素子としての抵抗Ｒ４，Ｒ５が設けられ、第１トランジスタＴｒ１のベースとＦＥＴ２１のゲートとの間には回路保護用のツェナーダイオードＤＺ１が設けられている。
【００２６】
次に、上記構成からなる本実施形態の負荷駆動回路１０の動作を説明する。
負荷駆動回路１０を作動させると、ドライバＩＣ１４からＦＥＴ２１，２２に、図２に示した駆動信号が付与される。ここで、図２には、３つの給電ライン１２のうちの代表して一の給電ライン１２に対するＦＥＴ２１，２２への駆動信号を示してあり、これらＦＥＴ２１，２２への駆動信号は、オン（高電位の状態）とオフ（低電位の状態）とが互いに反転した関係になっている。
【００２７】
また、図示しないが、一の給電ライン１２における上段側のＦＥＴ２１の駆動信号がオンしたときには、他の給電ライン１２における下段側のＦＥＴ２２の駆動信号もオンする。これにより一の給電ライン１２における上段側のＦＥＴ２１からブラシレスモータ５０のコイル、そして、他の給電ライン１２における下段側のＦＥＴ２２に電流が流れる。
【００２８】
さらに、各ＦＥＴ２１，２２がオンからオフに切り替わる際には、ブラシレスモータ５０のコイルに生じた逆起電力により、他の給電ライン１２における下段側のＦＥＴ２２の寄生ダイオードＤ２からブラシレスモータ５０のコイル、そして、一の給電ライン１２における上段側のＦＥＴ２１の寄生ダイオードＤ１へと電流が流れる。なお、本実施形態では、逆起電力によって生じる電流（以下、「回生電流」という）により直流電源１１の回生を図っている。
【００２９】
さて、本実施形態の負荷駆動回路１０では、下段側のＦＥＴ２２（寄生ダイオードＤ２を含む）が通電状態になる際には、上段側のＦＥＴ２１が確実にオフされ、貫通電流の発生が防がれている。これを場合分けして以下に説明する。
【００３０】
各給電ライン１２における上段側のＦＥＴ２１の駆動信号がオンからオフに切り替わりかつ、下段側のＦＥＴ２２の駆動信号がオフからオンに切り替わる場合（図２のＳ１参照）に関しては以下のようである。即ち、下段側のＦＥＴ２２への駆動信号のオンになると、第２トランジスタＴｒ２がオンし、分圧回路２４に接続された第１ダイオードＤ３がオンする。このとき、下段側のＦＥＴ２２に直列接続した抵抗Ｒ３には、基準電流値Ｉｃ以上の電流が流れていないので、コンパレータＣＭＰ１の出力がハイレベルになり、分圧回路２４に接続された第２ダイオードＤ４はオフしている。従って、分圧回路２４は、上段側のＦＥＴ２１のゲートとグランドとの間の電位差を分圧して第１トランジスタＴｒ１のベースに付与し、第１トランジスタＴｒ１がオンする。これにより、上段側のＦＥＴ２１のゲート・ソース間に保持された電荷が強制放電され、ゲート・ソース電圧がスレッシュレベルより下がり、上段側のＦＥＴ２１がオフする。つまり、下段側のＦＥＴ２２のオンに連動して、上段側のＦＥＴ２１がオフする。
【００３１】
上段側のＦＥＴ２１の駆動信号がオフからオンに切り替わりかつ、下段側のＦＥＴ２２の駆動信号がオンからオフに切り替わる場合（図２のＳ２参照）に関しては以下のようである。即ち、下段側のＦＥＴ２２がオンからオフに切り替わると、下段側のＦＥＴ２２の寄生ダイオードＤ２に基準電流値Ｉｃ以上の回生電流が流れ、これにより、コンパレータＣＭＰ１の出力がローレベルになる。そして、回生電流が流れている間に、上段側のＦＥＴ２１への駆動電圧がオンした場合には、その駆動電圧とコンパレータＣＭＰ１の出力電圧（ローレベル）との間の電位差により、第２ダイオードＤ４がオンする。このとき、下段側のＦＥＴ２２のゲートへの駆動信号はオフになるので、第２トランジスタＴｒ２がオフし、第１ダイオードＤ３はオフしている。
【００３２】
従って、分圧回路２４は、駆動電圧とコンパレータＣＭＰ１の出力電圧（ローレベル）との電位差を分圧して第１トランジスタＴｒ１のベースに付与し、第１トランジスタＴｒ１がオンする。これにより、上段側のＦＥＴ２１のゲート・ソース間に保持された電荷が強制放電され、ゲート・ソース電圧がスレッシュレベルより下がり、上段側のＦＥＴ２１がオフする。また、その後、回生電流が流れなくなったときには、コンパレータＣＭＰ１の出力がハイレベルになり、第１トランジスタＴｒ１がオフして上段側のＦＥＴ２１がオンする。つまり、下段側のＦＥＴ２２の寄生ダイオードに回生電流が流れている間のみ上段側のＦＥＴ２１が確実にオフ状態に保持される。
【００３３】
このように本実施形態の負荷駆動回路１０によれば、上段側のＦＥＴ２１のゲート・ソース間に接続した第１トランジスタＴｒ１が、下段側のＦＥＴ２２のオン動作と回生電流の有無とに連動して作動するように構成したので、下段側のＦＥＴ２２が通電状態のときには、上段側のＦＥＴ２１が確実にオフし、貫通電流の発生を防ぐことができる。しかも、第１トランジスタＴｒ１がオンしたときには、上段側のＦＥＴ２１のゲート・ソース間の電荷が強制放電されるので、従来のものに比べて上段側のＦＥＴ２１を迅速にオフすることができる。これにより、両ＦＥＴ２１，２２のオン・オフの切り替わり時間が従来のデッドタイムを設けたものより短縮され、ブラシレスモータ５０に安定した給電を行うことができる。
【００３４】
＜他の実施形態＞
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）前記実施形態では、ブラシレスモータの駆動回路に本発明を適用したものを例示したが、本発明は、１対のＦＥＴをプッシュプル接続して備えた負荷駆動回路であれば、モータ駆動回路に限定されない。
【００３５】
（２）前記実施形態では、ＭＯＳ型ＦＥＴを備えた負荷駆動回路を例示したが、接合型ＦＥＴを備えた負荷駆動回路に本発明を適用してもよい。
【００３６】
【図面の簡単な説明】
【図１】本発明の一実施形態に係る負荷駆動回路の回路図
【図２】（Ａ）上段側のＦＥＴに付与する駆動信号のタイミングチャート
（Ｂ）下段側のＦＥＴに付与する駆動信号のタイミングチャート
【符号の説明】
１０…負荷駆動回路
１１…直流電源
１１Ａ…正極
１１Ｂ…負極
２１，２２…ＦＥＴ
２４…分圧回路
５０…ブラシレスモータ
ＣＭＰ１…コンパレータ
Ｄ１…寄生ダイオード
Ｄ２…寄生ダイオード
Claims (5)
- 直流電源の正負の電極間に第１及び第２のＦＥＴをプッシュプル接続し、それら第１及び第２のＦＥＴに共通接続された負荷に通電を行う負荷駆動回路であって、
前記第１のＦＥＴのゲート・ソース間に接続された駆動補助用スイッチ素子と、
前記第２のＦＥＴのゲートに印加される駆動電圧又は、前記第２のＦＥＴに流れる電流の何れか一方に起因して前記駆動補助用スイッチ素子をオンするサブ駆動回路とを設けたことを特徴とする負荷駆動回路。 - 前記駆動補助用スイッチ素子は、バイポーラ型の第１トランジスタで構成され、
前記サブ駆動回路は、バイポーラ型の第２トランジスタと分圧回路とを備えてなり、前記第２トランジスタのベースは、前記第２のＦＥＴのゲートに接続され、前記分圧回路は、前記第２トランジスタを途中に備えると共に、前記バイポーラ型の第２トランジスタがオンしたときに、前記第１のＦＥＴのゲートとグランドとの間の電位差を分圧して前記バイポーラ型の第１トランジスタのベースに付与するように構成したことを特徴とする請求項１に記載の負荷駆動回路。 - 前記駆動補助用スイッチ素子は、バイポーラ型の第１トランジスタで構成されると共に、前記第１及び第２のＦＥＴは、ＭＯＳ型ＮチャンネルのＦＥＴで構成され、
前記サブ駆動回路は、コンパレータと分圧回路とを備えてなり、
前記コンパレータは、前記第２のＦＥＴの寄生ダイオードに流れる電流が、所定の基準電流を超えたときに、出力電圧がローレベルになる一方、超えなかったときに、出力電圧がハイレベルになり、
前記分圧回路は、前記コンパレータの出力電圧がローレベルのときに、前記第１のＦＥＴのゲートと前記コンパレータの出力端子との間の電位差を分圧して前記第１トランジスタのベースに付与するように構成したことを特徴とする請求項１又は２に記載の負荷駆動回路。 - 前記駆動補助用スイッチ素子は、バイポーラ型の第１トランジスタで構成されると共に、前記第１及び第２のＦＥＴは、ＭＯＳ型ＮチャンネルのＦＥＴで構成され、
前記サブ駆動回路は、コンパレータと分圧回路とバイポーラ型の第２トランジスタとを備えてなり、
前記コンパレータは、前記第２のＦＥＴの寄生ダイオードに流れる電流が、所定の基準電流を超えたときに、出力電圧がローレベルになる一方、超えなかったときに、出力電圧がハイレベルになり、
前記第２トランジスタは、前記コンパレータの出力端子とグランドとの間に設けられてベースが前記第２のＦＥＴのゲートに接続され、
前記分圧回路は、一端が前記第１のＦＥＴのゲートに接続されると共に、他端が前記コンパレータ及び前記第２トランジスタの共通接続部に接続され、前記第２トランジスタがオンしたとき又は前記コンパレータの出力電圧がローレベルのときに、前記分圧回路の両端間の電位差を分圧して前記第１トランジスタのベースに付与するように構成したことを特徴とする請求項１に記載の負荷駆動回路。 - 前記第１及び第２のＦＥＴをプッシュプル接続してなる回路を複数並列接続して備え、前記負荷としてのブラシレスモータの各コイルに通電可能なモータ駆動回路であることを特徴とする請求項１乃至４の何れかに記載の負荷駆動回路。
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