JP4336941B2 - 負荷駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、直流電源の正負の電力間に１対のＦＥＴをプッシュプル接続して備えた負荷駆動回路に関する。
【０００２】
【従来の技術】
この種の負荷駆動回路では、プッシュプル接続された各ＦＥＴのゲートに駆動信号を付与して、一方のＦＥＴのみがオンした状態と、他方のＦＥＴのみがオンした状態とに交互に切り替え、負荷に流す電流を押し引き（プッシュプル）する。ここで、ＦＥＴのゲート・ソース間の寄生した又は外付けされたコンデンサ成分により、駆動信号に対するＦＥＴの動作が遅れ、１対のＦＥＴが同時にオンして貫通電流が流れることが懸念される。その対策を講じた従来の負荷駆動回路として、両ＦＥＴが共にオフするデッドタイムを設けるために、マイコンにより駆動信号を調整したり、ＦＥＴのゲートに遅延回路を接続したものが知られている（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開平１１−３１７６５３号公報（段落［００２２］〜［００２６］）
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の負荷駆動回路では、両ＦＥＴを共に確実にオフするためにはデッドタイムを所定値以上に長くする必要があり、そのデッドタイムが長いと効率が下がり、負荷駆動回路から負荷（例えば、モータ）に流す電流に歪みが生じる。
【０００５】
本発明は、上記事情に鑑みてなされたもので、貫通電流を防止しかつ、負荷への通電状態を安定させることが可能な負荷駆動回路の提供を目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するためになされた請求項１の発明に係る負荷駆動回路は、直流電源の正負の電極間にＭＯＳ型ＮチャンネルのＦＥＴである第１及び第２のＦＥＴをプッシュプル接続し、それら第１及び第２のＦＥＴに共通接続された負荷に通電を行う負荷駆動回路であって、第１のＦＥＴのゲート・ソース間に接続されたスイッチ素子としてのバイポーラ型の第１トランジスタと、第２のＦＥＴの寄生ダイオードに流れる電流が、所定の基準電流を超えたときに、出力電圧がローレベルになる一方、超えなかったときに、出力電圧がハイレベルになるコンパレータと、第１のＦＥＴのゲートとコンパレータの出力端子との間の電位差を分圧して第１トランジスタのベースに付与する分圧回路とを備えたところに特徴を有する。
【０００９】
請求項２の発明は、請求項１に記載の負荷駆動回路において、コンパレータの出力端子とグランドとの間にスイッチ素子としてのバイポーラ型の第２トランジスタを設け、その第２トランジスタのベースを第２のＦＥＴのゲートに接続したところに特徴を有する。
【００１０】
請求項３の発明は、請求項１又は２に記載の負荷駆動回路において、第１及び第２のＦＥＴをプッシュプル接続してなる回路を複数並列接続して備え、負荷としてのブラシレスモータの各コイルに通電可能なモータ駆動回路であるところに特徴を有する。
【００１１】
【発明の作用及び効果】
＜請求項１の発明＞
請求項１の負荷駆動回路では、第２のＦＥＴの寄生ダイオードに基準電流を超えた電流が流れた場合に、コンパレータの出力電圧がローレベルになる。このとき、第１のＦＥＴのゲートに駆動電圧が付与されると、その駆動電圧とコンパレータの出力電圧との電位差が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴのゲート・ソース間が導通状態になり、そのゲート・ソース間のコンデンサ成分に蓄えられた電荷が強制放電され、第１のＦＥＴがオフ状態になる。従って、本発明によれば、第１及び第２のＦＥＴが同時にオン状態になることが防がれ、貫通電流の防止を図ることができる。また、第１のＦＥＴのゲート・ソース間の電荷を強制放電するので、従来のものに比べて第１のＦＥＴが迅速にオフする。これにより、第１及び第２のＦＥＴのオン・オフの切り替わり時間が従来のデッドタイムを設けたものより短縮され、安定した電力供給を行うことができる。
【００１４】
＜請求項２の発明＞
請求項２の負荷駆動回路では、第２のＦＥＴに駆動電圧が印加されると、第２トランジスタがオンし、第１のＦＥＴのゲート電圧が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴにおけるゲート・ソース間の蓄えられた電荷が強制放電され、第１のＦＥＴが確実にオフし、貫通電流の発生を防ぐことができる。
【００１５】
＜請求項３の発明＞
請求項３の構成では、本発明に係る負荷駆動回路によってブラシレスモータを駆動することができるので、従来のデッドタイムを設けたものより歪みが少ない電流をブラシレスモータに流すことができ、ブラシレスモータを安定して駆動することが可能になる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態を図１及び図２に基づいて説明する。
図１に示した本実施形態の負荷駆動回路１０は、三相のブラシレスモータ５０を駆動するためのものであって、ＦＥＴの三相ブリッジ回路となっている。具体的には、並列接続された３つの給電ライン１２，１２，１２が、直流電源１１の正極１１Ａと負極１１Ｂとの間に接続され、各給電ライン１２の途中には、１対のＦＥＴ２１，２２がプッシュプル接続されている。これらＦＥＴ２１，２２は、共にＭＯＳ型ＮチャンネルのＦＥＴであり、上段側（正極１１Ａ側）のＦＥＴ２１のソースと下段側（負極１１Ｂ側）のＦＥＴ２２のドレインとが接続され、両ＦＥＴ２１，２２の共通接続部から延びた出力ライン１３が、ブラシレスモータ５０の各コイルに接続されている。また、Ｄ１，Ｄ２は、各ＦＥＴ２１，２２の寄生ダイオードである。
【００１７】
なお、本実施形態では、上段側のＦＥＴ２１が本発明に係る「第１のＦＥＴ」に相当し、下段側のＦＥＴ２２が本発明に係る「第２のＦＥＴ」に相当する。また、この負荷駆動回路１０では、直流電源１１の負極１１Ｂがグランドになっている。さらに、給電ライン１２に付随した後述の回路は、３つの給電ライン１２の間で全て同じ構成になっているが、図１には代表的に１つの給電ライン１２に付随した回路のみの全体が示されている。
【００１８】
各ＦＥＴ２１，２２のゲートは、ドライバＩＣ１４における別々の出力端子に接続されている。そして、ドライバＩＣ１４の出力を所定の上側基準電圧以上にすることで、各ＦＥＴ２１，２２のゲートに本発明に係る「駆動電圧」が印加され、各ＦＥＴ２１，２２がオンする（即ち、ＦＥＴのドレイン・ソース間が通電状態になる）。また、ドライバＩＣ１４の出力電圧を所定の下側基準電圧以下にすることで、ＦＥＴ２１，２２がオフする。ここで、駆動電圧の印加の有無からなる信号をドライバＩＣ１４からＦＥＴ２１，２２に付与される駆動信号とすると、各給電ライン１２のＦＥＴ２１，２２に付与される駆動信号は、図２に示すように互いに反転した関係になっている。
【００１９】
さて、上段側のＦＥＴ２１のゲート・ソース間には、本発明に係る「駆動補助用スイッチ素子」としての第１トランジスタＴｒ１が接続されている。詳細には、第１トランジスタＴｒ１は、ＰＮＰ型のバイポーラトランジスタであり、エミッタがＦＥＴ２１のゲートに接続され、コレクタがＦＥＴ２１のソースに接続されている。
【００２０】
図１において、２４は分圧回路であって、その一端が上段側のＦＥＴ２１のゲートに接続される一方、他端が１対のスイッチ回路２４Ａ，２４Ｂに共通接続されている。
【００２１】
分圧回路２４のうちスイッチ回路２４Ａ，２４Ｂとの接続点とＦＥＴ２１のゲートとの接続点との間には、抵抗Ｒ１，Ｒ２が直列接続され、それら抵抗Ｒ１，Ｒ２の共通接続部に第１トランジスタＴｒ１のベースが接続されている。
【００２２】
一方のスイッチ回路２４Ａの端部は、グランドに接続され、そのスイッチ回路２４Ａの途中には、第１ダイオードＤ３と第２トランジスタＴｒ２とが接続されている。第１ダイオードＤ３は、カソードをグランド側に配して接続されている。また、第２トランジスタＴｒ２は、ＮＰＮ型のバイポーラトランジスタであり、コレクタが第１ダイオードＤ３のカソードに接続され、エミッタがグランドに接続され、ベースが下段側のＦＥＴ２２のゲートに接続されている。そして、下段側のＦＥＴ２２のゲートに印加された駆動電圧によって第２トランジスタＴｒ２がオンする。
【００２３】
他方のスイッチ回路２４Ｂの端部は、コンパレータＣＭＰ１の出力端子に接続され、そのスイッチ回路２４Ｂの途中には、第２ダイオードＤ４が設けられている。第２ダイオードＤ４は、カソードがコンパレータＣＭＰ１に接続されている。コンパレータＣＭＰ１は、下段側のＦＥＴ２２における寄生ダイオードＤ２に流れる電流と基準電流Ｉｃとを比較し、その比較結果に応じて出力電圧をハイレベルかローレベルに切り替える。
【００２４】
詳細には、給電ライン１２のうち下段側のＦＥＴ２２より負極１１Ｂ側には抵抗Ｒ３が直列接続され、寄生ダイオードＤ２に流れる電流に比例して変動する抵抗Ｒ３の両端の電位差を、コンパレータＣＭＰ１に取り込んでいる。ここで、例えば、寄生ダイオードＤ２のアノードからカソードに流れる電流の向きが正方向とされ、コンパレータＣＭＰ１は、寄生ダイオードＤ２に流れた正方向の電流によって抵抗Ｒ３の両端に生じた電位差が、基準電圧より大きい場合に出力電圧をローレベルとし、小さい場合にハイレベルにする。これにより、コンパレータＣＭＰ１は、寄生ダイオードＤ２に流れた電流が基準電流値Ｉｃ以上か否かを検出することができ、基準電流値Ｉｃ以上であった場合には出力をローレベルにする一方、基準電流値Ｉｃより小さい場合（電流が負方向に流れた場合も含む）に、出力をハイレベルにする。
【００２５】
なお、ドライバＩＣ１４と各ＦＥＴ２１，２２のゲートとを接続するラインには、例えば、減流素子としての抵抗Ｒ４，Ｒ５が設けられ、第１トランジスタＴｒ１のベースとＦＥＴ２１のゲートとの間には回路保護用のツェナーダイオードＤＺ１が設けられている。
【００２６】
次に、上記構成からなる本実施形態の負荷駆動回路１０の動作を説明する。
負荷駆動回路１０を作動させると、ドライバＩＣ１４からＦＥＴ２１，２２に、図２に示した駆動信号が付与される。ここで、図２には、３つの給電ライン１２のうちの代表して一の給電ライン１２に対するＦＥＴ２１，２２への駆動信号を示してあり、これらＦＥＴ２１，２２への駆動信号は、オン（高電位の状態）とオフ（低電位の状態）とが互いに反転した関係になっている。
【００２７】
また、図示しないが、一の給電ライン１２における上段側のＦＥＴ２１の駆動信号がオンしたときには、他の給電ライン１２における下段側のＦＥＴ２２の駆動信号もオンする。これにより一の給電ライン１２における上段側のＦＥＴ２１からブラシレスモータ５０のコイル、そして、他の給電ライン１２における下段側のＦＥＴ２２に電流が流れる。
【００２８】
さらに、各ＦＥＴ２１，２２がオンからオフに切り替わる際には、ブラシレスモータ５０のコイルに生じた逆起電力により、ＦＥＴ２１の寄生ダイオードＤ１を通って回生電流が流れ、これにより直流電源１１が回生される。
【００２９】
さて、本実施形態の負荷駆動回路１０において、各給電ライン１２の上段側と下段側のＦＥＴ２１，２２の間で貫通電流が防がれる原理を以下場合分けして説明する。なお、以下の説明において、上段側のＦＥＴ２１，２１，２１同士を区別する場合には、図１の左側から順番に、「Ｕ相上段のＦＥＴ２１Ｕ」、「Ｖ相上段のＦＥＴ２１Ｖ」、「Ｗ相上段のＦＥＴ２１Ｗ」と呼び、下段側のＦＥＴ２２，２２，２２同士を区別する場合には、図１の左側から順番に、「Ｕ相下段のＦＥＴ２２Ｕ」、「Ｖ相下段のＦＥＴ２２Ｖ」、「Ｗ相下段のＦＥＴ２２Ｗ」と呼ぶこととする。
【００３０】
三相のブラシレスモータ５０に駆動電流を通電するために、例えばＵ，Ｖ相上段及びＷ相下段のＦＥＴ２１Ｕ，２１Ｖ，２２Ｗへの各駆動信号（ゲート信号）がオンしかつＵ，Ｖ相下段及びＷ相上段のＦＥＴ２２Ｕ，２２Ｖ，２１Ｗへの各駆動信号がオフしている状態になり得る。この状態から、Ｕ相上段のＦＥＴ２１Ｕへの駆動信号がターンオフし、その後、Ｕ相下段のＦＥＴ２２Ｕへの駆動信号がターンオンする場合がある。この場合、Ｕ相上段のＦＥＴ２１Ｕへの駆動信号をターンオフして、上段と下段のＦＥＴ２１Ｕ，２２Ｕが共にオフ状態になったときに、Ｕ相下段のＦＥＴ２２Ｕの寄生ダイオードＤ２に回生電流が流れ、これにより、コンパレータＣＭＰ１の出力がローレベルになる。このとき、Ｕ相上段のＦＥＴ２１Ｕのゲート・ソース間に電荷が溜まっていると、そのゲート・ソース間の電圧が第２ダイオードＤ４をオンしかつ分圧回路２４で分圧されて第１トランジスタＴｒ１をオンする。これにより、Ｕ相上段のＦＥＴ２１Ｕのゲート・ソース間の電荷が強制放電される。また、Ｕ相下段のＦＥＴ２２Ｕへの駆動信号がターンオンしたときには、第２トランジスタＴｒ２がオンする。これにより、回生電流の消滅後にＵ相上段のＦＥＴ２１Ｕのゲート・ソース間に電荷が溜まっていたとしても、その電荷によるゲート・ソース間の電圧が、第１ダイオードＤ３をオンしかつ分圧回路２４で分圧されて第１トランジスタＴｒ１をオンすることになる。これにより、回生電流が流れている場合と同様に、Ｕ相上段のＦＥＴ２１Ｕのゲート・ソース間の電荷が強制放電される。つまり、Ｕ相下段のＦＥＴ２２Ｕがターンオンしたときには、Ｕ相上段のＦＥＴ２１Ｕが確実にオフした状態になっており、貫通電流が防がれる。Ｖ，Ｗ相のＦＥＴ２１Ｖ，２１Ｗ，２２Ｖ，２２Ｗに関しても同様である。
【００３１】
上記した場合とは逆に、三相のブラシレスモータ５０に駆動電流を通電するために、例えば、Ｕ，Ｖ相下段及びＷ相上段のＦＥＴ２２Ｕ，２２Ｖ，２１Ｗへの各駆動信号がオンしかつ、Ｕ，Ｖ相上段及びＷ相下段のＦＥＴ２１Ｕ，２１Ｖ，２２Ｗへの各駆動信号がオフしている状態になり得る。この状態から、Ｕ相下段のＦＥＴ２２Ｕへの駆動信号がターンオフし、その後、Ｕ相上段のＦＥＴ２１Ｕへの駆動信号がターンオンする場合がある。この場合、Ｕ相下段のＦＥＴ２２Ｕへの駆動信号がターンオフして、Ｕ相の上段及び下段のＦＥＴ２１Ｕ，２２Ｕが共にオフ状態になったときに、Ｕ相上段のＦＥＴ２１Ｕの寄生ダイオードＤ１に回生電流が流れる。このとき、Ｕ相下段のＦＥＴ２２Ｕの寄生ダイオードＤ２には回生電流が流れないので、Ｕ相下段のＦＥＴ２２Ｕに直列接続されている抵抗Ｒ３にも回生電流は流れず、コンパレータＣＭＰ１の出力がハイレベルに維持され、分圧回路２４に接続された第２ダイオードＤ４がオフ状態に維持される。この状態において、Ｕ相下段のＦＥＴ２２Ｕのゲート・ソース間に電荷が溜まっていると、そのゲート・ソース間の電圧により第２トランジスタＴｒ２がオンする。これにより、Ｕ相下段のＦＥＴ２２Ｕのゲート・ソース間に電荷が溜まっている間は、Ｕ相上段のＦＥＴ２１Ｕへの駆動信号がターンオンしても、そのターンオンした駆動信号の電圧が、第１ダイオードＤ３をオンしかつ分圧回路２４で分圧されて第１トランジスタＴｒ１をオンするので、Ｕ相上段のＦＥＴ２１Ｕのゲート・ソース間が同電位に維持され、Ｕ相上段のＦＥＴ２１Ｕがオンすることはない。そして、Ｕ相下段のＦＥＴ２２Ｕのゲート・ソース間の電荷が放電されると第２トランジスタＴｒ２がオフしかつ第１トランジスタＴｒ１もオフするので、Ｕ相上段のＦＥＴ２１Ｕへの駆動信号がターンオンした際にＵ相上段のＦＥＴ２１Ｕがオンする。つまり、Ｕ相下段のＦＥＴ２２Ｕが確実にオフしてから、Ｕ相上段のＦＥＴ２１Ｕがターンオンすることになり、貫通電流が防がれる。Ｖ，Ｗ相のＦＥＴ２１Ｖ，２１Ｗ，２２Ｖ，２２Ｗに関しても同様である。
【００３３】
このように本実施形態の負荷駆動回路１０によれば、上段側のＦＥＴ２１のゲート・ソース間に接続した第１トランジスタＴｒ１が、下段側のＦＥＴ２２のオン動作と回生電流の有無とに連動して作動するように構成したので、下段側のＦＥＴ２２が通電状態のときには、上段側のＦＥＴ２１が確実にオフし、貫通電流の発生を防ぐことができる。しかも、第１トランジスタＴｒ１がオンしたときには、上段側のＦＥＴ２１のゲート・ソース間の電荷が強制放電されるので、従来のものに比べて上段側のＦＥＴ２１を迅速にオフすることができる。これにより、両ＦＥＴ２１，２２のオン・オフの切り替わり時間が従来のデッドタイムを設けたものより短縮され、ブラシレスモータ５０に安定した給電を行うことができる。
【００３４】
＜他の実施形態＞
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）前記実施形態では、ブラシレスモータの駆動回路に本発明を適用したものを例示したが、本発明は、１対のＦＥＴをプッシュプル接続して備えた負荷駆動回路であれば、モータ駆動回路に限定されない。
【００３５】
（２）前記実施形態では、ＭＯＳ型ＦＥＴを備えた負荷駆動回路を例示したが、接合型ＦＥＴを備えた負荷駆動回路に本発明を適用してもよい。
【００３６】
【図面の簡単な説明】
【図１】本発明の一実施形態に係る負荷駆動回路の回路図
【図２】（Ａ）上段側のＦＥＴに付与する駆動信号のタイミングチャート
（Ｂ）下段側のＦＥＴに付与する駆動信号のタイミングチャート
【符号の説明】
１０…負荷駆動回路
１１…直流電源
１１Ａ…正極
１１Ｂ…負極
２１，２２…ＦＥＴ
２４…分圧回路
５０…ブラシレスモータ
ＣＭＰ１…コンパレータ
Ｄ１…寄生ダイオード
Ｄ２…寄生ダイオード
【発明の属する技術分野】
本発明は、直流電源の正負の電力間に１対のＦＥＴをプッシュプル接続して備えた負荷駆動回路に関する。
【０００２】
【従来の技術】
この種の負荷駆動回路では、プッシュプル接続された各ＦＥＴのゲートに駆動信号を付与して、一方のＦＥＴのみがオンした状態と、他方のＦＥＴのみがオンした状態とに交互に切り替え、負荷に流す電流を押し引き（プッシュプル）する。ここで、ＦＥＴのゲート・ソース間の寄生した又は外付けされたコンデンサ成分により、駆動信号に対するＦＥＴの動作が遅れ、１対のＦＥＴが同時にオンして貫通電流が流れることが懸念される。その対策を講じた従来の負荷駆動回路として、両ＦＥＴが共にオフするデッドタイムを設けるために、マイコンにより駆動信号を調整したり、ＦＥＴのゲートに遅延回路を接続したものが知られている（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開平１１−３１７６５３号公報（段落［００２２］〜［００２６］）
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の負荷駆動回路では、両ＦＥＴを共に確実にオフするためにはデッドタイムを所定値以上に長くする必要があり、そのデッドタイムが長いと効率が下がり、負荷駆動回路から負荷（例えば、モータ）に流す電流に歪みが生じる。
【０００５】
本発明は、上記事情に鑑みてなされたもので、貫通電流を防止しかつ、負荷への通電状態を安定させることが可能な負荷駆動回路の提供を目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するためになされた請求項１の発明に係る負荷駆動回路は、直流電源の正負の電極間にＭＯＳ型ＮチャンネルのＦＥＴである第１及び第２のＦＥＴをプッシュプル接続し、それら第１及び第２のＦＥＴに共通接続された負荷に通電を行う負荷駆動回路であって、第１のＦＥＴのゲート・ソース間に接続されたスイッチ素子としてのバイポーラ型の第１トランジスタと、第２のＦＥＴの寄生ダイオードに流れる電流が、所定の基準電流を超えたときに、出力電圧がローレベルになる一方、超えなかったときに、出力電圧がハイレベルになるコンパレータと、第１のＦＥＴのゲートとコンパレータの出力端子との間の電位差を分圧して第１トランジスタのベースに付与する分圧回路とを備えたところに特徴を有する。
【０００９】
請求項２の発明は、請求項１に記載の負荷駆動回路において、コンパレータの出力端子とグランドとの間にスイッチ素子としてのバイポーラ型の第２トランジスタを設け、その第２トランジスタのベースを第２のＦＥＴのゲートに接続したところに特徴を有する。
【００１０】
請求項３の発明は、請求項１又は２に記載の負荷駆動回路において、第１及び第２のＦＥＴをプッシュプル接続してなる回路を複数並列接続して備え、負荷としてのブラシレスモータの各コイルに通電可能なモータ駆動回路であるところに特徴を有する。
【００１１】
【発明の作用及び効果】
＜請求項１の発明＞
請求項１の負荷駆動回路では、第２のＦＥＴの寄生ダイオードに基準電流を超えた電流が流れた場合に、コンパレータの出力電圧がローレベルになる。このとき、第１のＦＥＴのゲートに駆動電圧が付与されると、その駆動電圧とコンパレータの出力電圧との電位差が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴのゲート・ソース間が導通状態になり、そのゲート・ソース間のコンデンサ成分に蓄えられた電荷が強制放電され、第１のＦＥＴがオフ状態になる。従って、本発明によれば、第１及び第２のＦＥＴが同時にオン状態になることが防がれ、貫通電流の防止を図ることができる。また、第１のＦＥＴのゲート・ソース間の電荷を強制放電するので、従来のものに比べて第１のＦＥＴが迅速にオフする。これにより、第１及び第２のＦＥＴのオン・オフの切り替わり時間が従来のデッドタイムを設けたものより短縮され、安定した電力供給を行うことができる。
【００１４】
＜請求項２の発明＞
請求項２の負荷駆動回路では、第２のＦＥＴに駆動電圧が印加されると、第２トランジスタがオンし、第１のＦＥＴのゲート電圧が分圧回路にて分圧されて第１トランジスタに付与される。これにより、第１トランジスタがオンして第１のＦＥＴにおけるゲート・ソース間の蓄えられた電荷が強制放電され、第１のＦＥＴが確実にオフし、貫通電流の発生を防ぐことができる。
【００１５】
＜請求項３の発明＞
請求項３の構成では、本発明に係る負荷駆動回路によってブラシレスモータを駆動することができるので、従来のデッドタイムを設けたものより歪みが少ない電流をブラシレスモータに流すことができ、ブラシレスモータを安定して駆動することが可能になる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態を図１及び図２に基づいて説明する。
図１に示した本実施形態の負荷駆動回路１０は、三相のブラシレスモータ５０を駆動するためのものであって、ＦＥＴの三相ブリッジ回路となっている。具体的には、並列接続された３つの給電ライン１２，１２，１２が、直流電源１１の正極１１Ａと負極１１Ｂとの間に接続され、各給電ライン１２の途中には、１対のＦＥＴ２１，２２がプッシュプル接続されている。これらＦＥＴ２１，２２は、共にＭＯＳ型ＮチャンネルのＦＥＴであり、上段側（正極１１Ａ側）のＦＥＴ２１のソースと下段側（負極１１Ｂ側）のＦＥＴ２２のドレインとが接続され、両ＦＥＴ２１，２２の共通接続部から延びた出力ライン１３が、ブラシレスモータ５０の各コイルに接続されている。また、Ｄ１，Ｄ２は、各ＦＥＴ２１，２２の寄生ダイオードである。
【００１７】
なお、本実施形態では、上段側のＦＥＴ２１が本発明に係る「第１のＦＥＴ」に相当し、下段側のＦＥＴ２２が本発明に係る「第２のＦＥＴ」に相当する。また、この負荷駆動回路１０では、直流電源１１の負極１１Ｂがグランドになっている。さらに、給電ライン１２に付随した後述の回路は、３つの給電ライン１２の間で全て同じ構成になっているが、図１には代表的に１つの給電ライン１２に付随した回路のみの全体が示されている。
【００１８】
各ＦＥＴ２１，２２のゲートは、ドライバＩＣ１４における別々の出力端子に接続されている。そして、ドライバＩＣ１４の出力を所定の上側基準電圧以上にすることで、各ＦＥＴ２１，２２のゲートに本発明に係る「駆動電圧」が印加され、各ＦＥＴ２１，２２がオンする（即ち、ＦＥＴのドレイン・ソース間が通電状態になる）。また、ドライバＩＣ１４の出力電圧を所定の下側基準電圧以下にすることで、ＦＥＴ２１，２２がオフする。ここで、駆動電圧の印加の有無からなる信号をドライバＩＣ１４からＦＥＴ２１，２２に付与される駆動信号とすると、各給電ライン１２のＦＥＴ２１，２２に付与される駆動信号は、図２に示すように互いに反転した関係になっている。
【００１９】
さて、上段側のＦＥＴ２１のゲート・ソース間には、本発明に係る「駆動補助用スイッチ素子」としての第１トランジスタＴｒ１が接続されている。詳細には、第１トランジスタＴｒ１は、ＰＮＰ型のバイポーラトランジスタであり、エミッタがＦＥＴ２１のゲートに接続され、コレクタがＦＥＴ２１のソースに接続されている。
【００２０】
図１において、２４は分圧回路であって、その一端が上段側のＦＥＴ２１のゲートに接続される一方、他端が１対のスイッチ回路２４Ａ，２４Ｂに共通接続されている。
【００２１】
分圧回路２４のうちスイッチ回路２４Ａ，２４Ｂとの接続点とＦＥＴ２１のゲートとの接続点との間には、抵抗Ｒ１，Ｒ２が直列接続され、それら抵抗Ｒ１，Ｒ２の共通接続部に第１トランジスタＴｒ１のベースが接続されている。
【００２２】
一方のスイッチ回路２４Ａの端部は、グランドに接続され、そのスイッチ回路２４Ａの途中には、第１ダイオードＤ３と第２トランジスタＴｒ２とが接続されている。第１ダイオードＤ３は、カソードをグランド側に配して接続されている。また、第２トランジスタＴｒ２は、ＮＰＮ型のバイポーラトランジスタであり、コレクタが第１ダイオードＤ３のカソードに接続され、エミッタがグランドに接続され、ベースが下段側のＦＥＴ２２のゲートに接続されている。そして、下段側のＦＥＴ２２のゲートに印加された駆動電圧によって第２トランジスタＴｒ２がオンする。
【００２３】
他方のスイッチ回路２４Ｂの端部は、コンパレータＣＭＰ１の出力端子に接続され、そのスイッチ回路２４Ｂの途中には、第２ダイオードＤ４が設けられている。第２ダイオードＤ４は、カソードがコンパレータＣＭＰ１に接続されている。コンパレータＣＭＰ１は、下段側のＦＥＴ２２における寄生ダイオードＤ２に流れる電流と基準電流Ｉｃとを比較し、その比較結果に応じて出力電圧をハイレベルかローレベルに切り替える。
【００２４】
詳細には、給電ライン１２のうち下段側のＦＥＴ２２より負極１１Ｂ側には抵抗Ｒ３が直列接続され、寄生ダイオードＤ２に流れる電流に比例して変動する抵抗Ｒ３の両端の電位差を、コンパレータＣＭＰ１に取り込んでいる。ここで、例えば、寄生ダイオードＤ２のアノードからカソードに流れる電流の向きが正方向とされ、コンパレータＣＭＰ１は、寄生ダイオードＤ２に流れた正方向の電流によって抵抗Ｒ３の両端に生じた電位差が、基準電圧より大きい場合に出力電圧をローレベルとし、小さい場合にハイレベルにする。これにより、コンパレータＣＭＰ１は、寄生ダイオードＤ２に流れた電流が基準電流値Ｉｃ以上か否かを検出することができ、基準電流値Ｉｃ以上であった場合には出力をローレベルにする一方、基準電流値Ｉｃより小さい場合（電流が負方向に流れた場合も含む）に、出力をハイレベルにする。
【００２５】
なお、ドライバＩＣ１４と各ＦＥＴ２１，２２のゲートとを接続するラインには、例えば、減流素子としての抵抗Ｒ４，Ｒ５が設けられ、第１トランジスタＴｒ１のベースとＦＥＴ２１のゲートとの間には回路保護用のツェナーダイオードＤＺ１が設けられている。
【００２６】
次に、上記構成からなる本実施形態の負荷駆動回路１０の動作を説明する。
負荷駆動回路１０を作動させると、ドライバＩＣ１４からＦＥＴ２１，２２に、図２に示した駆動信号が付与される。ここで、図２には、３つの給電ライン１２のうちの代表して一の給電ライン１２に対するＦＥＴ２１，２２への駆動信号を示してあり、これらＦＥＴ２１，２２への駆動信号は、オン（高電位の状態）とオフ（低電位の状態）とが互いに反転した関係になっている。
【００２７】
また、図示しないが、一の給電ライン１２における上段側のＦＥＴ２１の駆動信号がオンしたときには、他の給電ライン１２における下段側のＦＥＴ２２の駆動信号もオンする。これにより一の給電ライン１２における上段側のＦＥＴ２１からブラシレスモータ５０のコイル、そして、他の給電ライン１２における下段側のＦＥＴ２２に電流が流れる。
【００２８】
さらに、各ＦＥＴ２１，２２がオンからオフに切り替わる際には、ブラシレスモータ５０のコイルに生じた逆起電力により、ＦＥＴ２１の寄生ダイオードＤ１を通って回生電流が流れ、これにより直流電源１１が回生される。
【００２９】
さて、本実施形態の負荷駆動回路１０において、各給電ライン１２の上段側と下段側のＦＥＴ２１，２２の間で貫通電流が防がれる原理を以下場合分けして説明する。なお、以下の説明において、上段側のＦＥＴ２１，２１，２１同士を区別する場合には、図１の左側から順番に、「Ｕ相上段のＦＥＴ２１Ｕ」、「Ｖ相上段のＦＥＴ２１Ｖ」、「Ｗ相上段のＦＥＴ２１Ｗ」と呼び、下段側のＦＥＴ２２，２２，２２同士を区別する場合には、図１の左側から順番に、「Ｕ相下段のＦＥＴ２２Ｕ」、「Ｖ相下段のＦＥＴ２２Ｖ」、「Ｗ相下段のＦＥＴ２２Ｗ」と呼ぶこととする。
【００３０】
三相のブラシレスモータ５０に駆動電流を通電するために、例えばＵ，Ｖ相上段及びＷ相下段のＦＥＴ２１Ｕ，２１Ｖ，２２Ｗへの各駆動信号（ゲート信号）がオンしかつＵ，Ｖ相下段及びＷ相上段のＦＥＴ２２Ｕ，２２Ｖ，２１Ｗへの各駆動信号がオフしている状態になり得る。この状態から、Ｕ相上段のＦＥＴ２１Ｕへの駆動信号がターンオフし、その後、Ｕ相下段のＦＥＴ２２Ｕへの駆動信号がターンオンする場合がある。この場合、Ｕ相上段のＦＥＴ２１Ｕへの駆動信号をターンオフして、上段と下段のＦＥＴ２１Ｕ，２２Ｕが共にオフ状態になったときに、Ｕ相下段のＦＥＴ２２Ｕの寄生ダイオードＤ２に回生電流が流れ、これにより、コンパレータＣＭＰ１の出力がローレベルになる。このとき、Ｕ相上段のＦＥＴ２１Ｕのゲート・ソース間に電荷が溜まっていると、そのゲート・ソース間の電圧が第２ダイオードＤ４をオンしかつ分圧回路２４で分圧されて第１トランジスタＴｒ１をオンする。これにより、Ｕ相上段のＦＥＴ２１Ｕのゲート・ソース間の電荷が強制放電される。また、Ｕ相下段のＦＥＴ２２Ｕへの駆動信号がターンオンしたときには、第２トランジスタＴｒ２がオンする。これにより、回生電流の消滅後にＵ相上段のＦＥＴ２１Ｕのゲート・ソース間に電荷が溜まっていたとしても、その電荷によるゲート・ソース間の電圧が、第１ダイオードＤ３をオンしかつ分圧回路２４で分圧されて第１トランジスタＴｒ１をオンすることになる。これにより、回生電流が流れている場合と同様に、Ｕ相上段のＦＥＴ２１Ｕのゲート・ソース間の電荷が強制放電される。つまり、Ｕ相下段のＦＥＴ２２Ｕがターンオンしたときには、Ｕ相上段のＦＥＴ２１Ｕが確実にオフした状態になっており、貫通電流が防がれる。Ｖ，Ｗ相のＦＥＴ２１Ｖ，２１Ｗ，２２Ｖ，２２Ｗに関しても同様である。
【００３１】
上記した場合とは逆に、三相のブラシレスモータ５０に駆動電流を通電するために、例えば、Ｕ，Ｖ相下段及びＷ相上段のＦＥＴ２２Ｕ，２２Ｖ，２１Ｗへの各駆動信号がオンしかつ、Ｕ，Ｖ相上段及びＷ相下段のＦＥＴ２１Ｕ，２１Ｖ，２２Ｗへの各駆動信号がオフしている状態になり得る。この状態から、Ｕ相下段のＦＥＴ２２Ｕへの駆動信号がターンオフし、その後、Ｕ相上段のＦＥＴ２１Ｕへの駆動信号がターンオンする場合がある。この場合、Ｕ相下段のＦＥＴ２２Ｕへの駆動信号がターンオフして、Ｕ相の上段及び下段のＦＥＴ２１Ｕ，２２Ｕが共にオフ状態になったときに、Ｕ相上段のＦＥＴ２１Ｕの寄生ダイオードＤ１に回生電流が流れる。このとき、Ｕ相下段のＦＥＴ２２Ｕの寄生ダイオードＤ２には回生電流が流れないので、Ｕ相下段のＦＥＴ２２Ｕに直列接続されている抵抗Ｒ３にも回生電流は流れず、コンパレータＣＭＰ１の出力がハイレベルに維持され、分圧回路２４に接続された第２ダイオードＤ４がオフ状態に維持される。この状態において、Ｕ相下段のＦＥＴ２２Ｕのゲート・ソース間に電荷が溜まっていると、そのゲート・ソース間の電圧により第２トランジスタＴｒ２がオンする。これにより、Ｕ相下段のＦＥＴ２２Ｕのゲート・ソース間に電荷が溜まっている間は、Ｕ相上段のＦＥＴ２１Ｕへの駆動信号がターンオンしても、そのターンオンした駆動信号の電圧が、第１ダイオードＤ３をオンしかつ分圧回路２４で分圧されて第１トランジスタＴｒ１をオンするので、Ｕ相上段のＦＥＴ２１Ｕのゲート・ソース間が同電位に維持され、Ｕ相上段のＦＥＴ２１Ｕがオンすることはない。そして、Ｕ相下段のＦＥＴ２２Ｕのゲート・ソース間の電荷が放電されると第２トランジスタＴｒ２がオフしかつ第１トランジスタＴｒ１もオフするので、Ｕ相上段のＦＥＴ２１Ｕへの駆動信号がターンオンした際にＵ相上段のＦＥＴ２１Ｕがオンする。つまり、Ｕ相下段のＦＥＴ２２Ｕが確実にオフしてから、Ｕ相上段のＦＥＴ２１Ｕがターンオンすることになり、貫通電流が防がれる。Ｖ，Ｗ相のＦＥＴ２１Ｖ，２１Ｗ，２２Ｖ，２２Ｗに関しても同様である。
【００３３】
このように本実施形態の負荷駆動回路１０によれば、上段側のＦＥＴ２１のゲート・ソース間に接続した第１トランジスタＴｒ１が、下段側のＦＥＴ２２のオン動作と回生電流の有無とに連動して作動するように構成したので、下段側のＦＥＴ２２が通電状態のときには、上段側のＦＥＴ２１が確実にオフし、貫通電流の発生を防ぐことができる。しかも、第１トランジスタＴｒ１がオンしたときには、上段側のＦＥＴ２１のゲート・ソース間の電荷が強制放電されるので、従来のものに比べて上段側のＦＥＴ２１を迅速にオフすることができる。これにより、両ＦＥＴ２１，２２のオン・オフの切り替わり時間が従来のデッドタイムを設けたものより短縮され、ブラシレスモータ５０に安定した給電を行うことができる。
【００３４】
＜他の実施形態＞
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）前記実施形態では、ブラシレスモータの駆動回路に本発明を適用したものを例示したが、本発明は、１対のＦＥＴをプッシュプル接続して備えた負荷駆動回路であれば、モータ駆動回路に限定されない。
【００３５】
（２）前記実施形態では、ＭＯＳ型ＦＥＴを備えた負荷駆動回路を例示したが、接合型ＦＥＴを備えた負荷駆動回路に本発明を適用してもよい。
【００３６】
【図面の簡単な説明】
【図１】本発明の一実施形態に係る負荷駆動回路の回路図
【図２】（Ａ）上段側のＦＥＴに付与する駆動信号のタイミングチャート
（Ｂ）下段側のＦＥＴに付与する駆動信号のタイミングチャート
【符号の説明】
１０…負荷駆動回路
１１…直流電源
１１Ａ…正極
１１Ｂ…負極
２１，２２…ＦＥＴ
２４…分圧回路
５０…ブラシレスモータ
ＣＭＰ１…コンパレータ
Ｄ１…寄生ダイオード
Ｄ２…寄生ダイオード
Claims (3)
- 直流電源の正負の電極間にＭＯＳ型ＮチャンネルのＦＥＴである第１及び第２のＦＥＴをプッシュプル接続し、それら第１及び第２のＦＥＴに共通接続された負荷に通電を行う負荷駆動回路であって、
前記第１のＦＥＴのゲート・ソース間に接続されたスイッチ素子としてのバイポーラ型の第１トランジスタと、
前記第２のＦＥＴの寄生ダイオードに流れる電流が、所定の基準電流を超えたときに、出力電圧がローレベルになる一方、超えなかったときに、出力電圧がハイレベルになるコンパレータと、
前記第１のＦＥＴのゲートと前記コンパレータの出力端子との間の電位差を分圧して前記第１トランジスタのベースに付与する分圧回路とを備えたことを特徴とする負荷駆動回路。 - 前記コンパレータの出力端子とグランドとの間にスイッチ素子としてのバイポーラ型の第２トランジスタを設け、その第２トランジスタのベースを前記第２のＦＥＴのゲートに接続したことを特徴とする請求項１に記載の負荷駆動回路。
- 前記第１及び第２のＦＥＴをプッシュプル接続してなる回路を複数並列接続して備え、前記負荷としてのブラシレスモータの各コイルに通電可能なモータ駆動回路であることを特徴とする請求項１又は２に記載の負荷駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003000055A JP4336941B2 (ja) | 2003-01-06 | 2003-01-06 | 負荷駆動回路 |
| CNB2003801085191A CN100413125C (zh) | 2003-01-06 | 2003-12-22 | 锂二次电池正极用材料及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003000055A JP4336941B2 (ja) | 2003-01-06 | 2003-01-06 | 負荷駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004215002A JP2004215002A (ja) | 2004-07-29 |
| JP4336941B2 true JP4336941B2 (ja) | 2009-09-30 |
Family
ID=32818499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003000055A Expired - Fee Related JP4336941B2 (ja) | 2003-01-06 | 2003-01-06 | 負荷駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP4336941B2 (ja) |
| CN (1) | CN100413125C (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070298512A1 (en) | 2005-04-13 | 2007-12-27 | Lg Chem, Ltd. | Material for lithium secondary battery of high performance |
| US20080032196A1 (en) | 2005-04-13 | 2008-02-07 | Lg Chem, Ltd. | Method of preparing material for lithium secondary battery of high performance |
| US20070292761A1 (en) | 2005-04-13 | 2007-12-20 | Lg Chem, Ltd. | Material for lithium secondary battery of high performance |
| KR100807293B1 (ko) | 2007-04-27 | 2008-02-28 | 하병길 | Ｂｌｄｃ 모터장치 |
| KR101989760B1 (ko) * | 2010-02-23 | 2019-06-14 | 도다 고교 가부시끼가이샤 | 정극 활성 물질 전구체 입자 분말 및 정극 활성 물질 입자 분말, 및 비수전해질 이차 전지 |
| CN103682309B (zh) * | 2013-12-02 | 2016-09-21 | 厦门钨业股份有限公司 | 锂离子电池正极活性材料的制备方法 |
| CN103682310B (zh) * | 2013-12-02 | 2017-01-11 | 厦门钨业股份有限公司 | 锂离子电池正极活性材料的制备方法 |
| US10411258B2 (en) | 2014-10-08 | 2019-09-10 | Umicore | Impurity containing cathode material with preferred morphology and method to prepare from impurity containing metal carbonate |
| WO2016152783A1 (ja) | 2015-03-20 | 2016-09-29 | 積水化学工業株式会社 | リチウム二次電池電極用組成物 |
| CN108028387B (zh) | 2016-04-01 | 2022-06-28 | 积水化学工业株式会社 | 锂二次电池电极用组合物 |
| CN107275636A (zh) * | 2017-07-10 | 2017-10-20 | 东北大学 | 一种钠离子电池正极材料Na0.7Li0.3Mn0.75O2的制备方法 |
| WO2019026978A1 (ja) * | 2017-08-02 | 2019-02-07 | Ｊｘ金属株式会社 | リチウム化合物の溶解方法および、炭酸リチウムの製造方法、ならびに、リチウムイオン二次電池スクラップからのリチウムの回収方法 |
| CN108929956B (zh) * | 2018-07-11 | 2019-11-22 | 方嘉城 | 一种废弃磷酸铁锂中间料的处理方法 |
| CN111434617B (zh) * | 2019-12-27 | 2022-05-27 | 蜂巢能源科技有限公司 | 铝包覆前驱体及其制备方法和应用 |
| CN112250091A (zh) * | 2020-10-30 | 2021-01-22 | 浙江帕瓦新能源股份有限公司 | 一种高镍三元前驱体、正极材料以及制备方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253418A (ja) * | 1991-01-29 | 1992-09-09 | Nec Corp | 半導体装置 |
| JPH05343066A (ja) * | 1992-06-09 | 1993-12-24 | Mitsui Mining & Smelting Co Ltd | リチウム二次電池用正極活物質 |
| EP0634838A1 (en) * | 1993-06-15 | 1995-01-18 | Texas Instruments Deutschland Gmbh | Circuit assembly for controlling a MOS field effect transistor push-pull stage |
| JPH11154512A (ja) * | 1997-11-21 | 1999-06-08 | Asahi Chem Ind Co Ltd | 非水電解質二次電池 |
| AU1951601A (en) * | 1999-12-10 | 2001-06-18 | Fmc Corporation | Lithium cobalt oxides and methods of making same |
| JP3859961B2 (ja) * | 2000-11-24 | 2006-12-20 | 株式会社ジェイテクト | 電動パワーステアリング制御装置 |
-
2003
- 2003-01-06 JP JP2003000055A patent/JP4336941B2/ja not_active Expired - Fee Related
- 2003-12-22 CN CNB2003801085191A patent/CN100413125C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1735986A (zh) | 2006-02-15 |
| CN100413125C (zh) | 2008-08-20 |
| JP2004215002A (ja) | 2004-07-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050318 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060301 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060913 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070905 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071029 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090304 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090424 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090520 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090603 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090616 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130710 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |