JP5145142B2 - ハーフブリッジ回路 - Google Patents

Description

本発明は、電源回路等に用いられるハイサイドＦＥＴスイッチとローサイドＦＥＴスイッチを備えたハーフブリッジ回路に関する。

従来から、ハイサイドＦＥＴスイッチとローサイドＦＥＴスイッチとを備え、そのＦＥＴスイッチがドライバＩＣ等を用いた駆動回路によって駆動されるハーフブリッジ回路が電源回路等に用いられている。ドライバＩＣは、ＦＥＴスイッチのターンオン時には、抵抗を介してＦＥＴスイッチのゲート容量に電荷を充電し、ターンオフ時には抵抗を介してゲート容量を短絡することによって、ゲート容量に充電されている電荷のエネルギーを抵抗で熱に変換する。エネルギーが熱に変換されるので、エネルギーロスが生じる。ハーフブリッジ回路は、高電圧を印加する場合には高耐圧のＦＥＴが必要となり、ＦＥＴのゲート容量が大きくなって、スイッチング１回当たりのゲート容量によるエネルギーロスが大きくなる。また、このエネルギーロスは、スイッチング周波数が高くなると単位時間当たりのスイッッチング回数が増えるので、スイッチング周波数に比例して大きくなる。このため、ハーフブリッジ回路は、印加電圧が高く、高周波スイッチングが必要な場合、発熱や効率の低下などの問題が発生する。また、駆動回路に変圧器等を用いたハーフブリッジ回路が知られているが（例えば、特許文献１参照）、ゲート容量によるエネルギーロスを変圧器によって低減するものではない。
特開２００４−４０９４２号公報

本発明は、上記問題を解決するものであり、ハイサイドＦＥＴスイッチとローサイドＦＥＴスイッチを備えたハーフブリッジ回路において、ゲート容量によるエネルギーロスを低減し、発熱を防ぎ高効率なハーフブリッジ回路を提供することを目的とする。

上記目的を達成するために請求項１の発明は、直列接続されたハイサイドＦＥＴスイッチ及びローサイドＦＥＴスイッチと、前記両ＦＥＴスイッチの各ゲート容量を充放電して交互にオンオフするためのハーフブリッジドライバと、を備え、前記両ＦＥＴスイッチの接続点に出力を発生するハーフブリッジ回路において、前記ハーフブリッジドライバは、一方の前記ＦＥＴスイッチがターンオフするとき、該ＦＥＴスイッチのゲート容量に充電されている電荷を、トランスを介して、ターンオンする他方の前記ＦＥＴスイッチのゲート容量に回生するものである。

請求項２の発明は、請求項１に記載のハーフブリッジ回路において、前記ハーフブリッジドライバは、前記ゲート容量を充放電するタイミングを調整するタイミング調整手段を有するものである。

請求項３の発明は、請求項２に記載のハーフブリッジ回路において、前記タイミング調整手段は、前記ゲート容量の充放電の時定数の設定によって行われるものである。

請求項４の発明は、請求項２に記載のハーフブリッジ回路において、前記タイミング調整手段は、前記トランスの電流をオンオフ制御するスイッチタイミングによって行われるものである。

請求項５の発明は、請求項１乃至請求項４のいずれか一項に記載のハーフブリッジ回路において、前記ＦＥＴスイッチのゲート容量に充電されている電荷の回生を停止する回生停止手段を備えるものである。

請求項６の発明は、請求項５に記載のハーフブリッジ回路において、出力を停止するとき、前記回生停止手段は、前記ローサイドＦＥＴスイッチをオン状態とするものである。

請求項７の発明は、請求項５に記載のハーフブリッジ回路において、出力を停止するとき、前記回生停止手段は、前記両ＦＥＴスイッチのゲート容量の電荷を、ハイサイド及びローサイド同時に、前記トランスを経由して放電させるものである。

請求項８の発明は、請求項５に記載のハーフブリッジ回路において、前記回生停止手段は、前記両ＦＥＴスイッチの各ゲート容量の電荷を前記トランスを経由せずに放電させる停止用スイッチをさらに備えるものである。

請求項１の発明によれば、ＦＥＴスイッチのゲート容量に充電されている電荷が回生されるので、ゲート容量によるエネルギーロスが低減される。そのため、ＦＥＴスイッチのスイッチング周波数が高周波であっても、発熱が防止され高効率となる。

請求項２の発明によれば、ＦＥＴスイッチのゲート容量を充放電するタイミングを調整するタイミング調整手段を有するので、回生の効率を良くすることができると共に、ハイサイドＦＥＴスイッチとローサイドＦＥＴスイッチが同時にオン状態にならないようにできる。

請求項３の発明によれば、タイミング調整手段は、ゲート容量の充放電の時定数の設定によって行われるので、調整が容易である。

請求項４の発明によれば、タイミング調整手段は、トランスをオンオフ制御するスイッチタイミングによって行われ、電荷の回生を優先するスイッチタイミングとすることにより、回生の効率を良くすることができる。

請求項５の発明によれば、ゲート容量に充電されている電荷の回生を停止する回生停止手段を備えるので、確実に出力が停止される。

請求項６の発明によれば、ローサイドＦＥＴスイッチをオン状態とするので、ハイサイドＦＥＴスイッチがオフ状態となり、確実に出力が停止される。

請求項７の発明によれば、両ＦＥＴスイッチのゲート容量の電荷が同時に放電するので、回生が停止され、確実に出力が停止される。

請求項８の発明によれば、両ＦＥＴスイッチのゲート容量の電荷を回生用のトランスを経由せずに放電するので、回生が停止され、確実に出力が停止される。

図１は、本発明の一実施形態に係るハーフブリッジ回路１０の回路構成を示す。このハーフブリッジ回路１０は、直列接続されたハイサイドＦＥＴスイッチＦＥＴ１及びローサイドＦＥＴスイッチＦＥＴ２を有したハーフブリッジ回路の出力段１１と、両ＦＥＴスイッチＦＥＴ１、ＦＥＴ２の各ゲート容量を充放電して交互にオンオフするためのハーフブリッジドライバ１２と、を備える。ハーフブリッジ回路の出力段１１の出力は、両ＦＥＴスイッチＦＥＴ１、ＦＥＴ２の接続点１１１に発生する。

ＦＥＴスイッチＦＥＴ１、ＦＥＴ２（以下、それぞれＦＥＴ１、ＦＥＴ２という）は、ドレイン、ゲート、ソースの端子を有し、ドレイン・ソース間の電流を、ゲートに加える電圧によって制御する電圧駆動型の半導体スイッチであり、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）である。ハーフブリッジ回路の出力段１１は、同極性（通常はＮチャネル）のＦＥＴスイッチを直列接続して構成され、上側（高圧側）のＦＥＴ１は、ハイサイドＦＥＴスイッチ、下側（低圧側）のＦＥＴ２は、ローサイドＦＥＴスイッチと呼ばれる。ＦＥＴ１のソースとＦＥＴ２のドレインが接続され、その接続点１１１に出力端子ＯＵＴが接続される。ＦＥＴ１、ＦＥＴ２のゲートＧ１、Ｇ２は、ゲート容量と呼ばれる入力容量を有し、ゲートＧ１、Ｇ２に駆動電圧を加えるとき、そのゲート容量が充電される。ゲート容量に充電される電荷は、ゲート電荷と呼ばれる。

ハーフブリッジドライバ１２は、ゲートＧ１、Ｇ２に駆動電圧を加えるゲートドライブ回路である。このハーフブリッジドライバ１２は、ゲートＧ１、Ｇ２にゲート電荷を供給するための直流電源ＶＧと、電源ＶＧからの電流をスイッチングするスイッチＳ１、Ｓ２と、スイッチングされた電流によってゲートＧ１、Ｇ２のゲート容量を充電する絶縁トランスＴＲ１とを備える。また、ハーフブリッジドライバ１２は、ＦＥＴ１のゲート電荷をＦＥＴ２のゲート容量に回生するためのスイッチＳ３及び回生用トランスＴＲ３と、ＦＥＴ２のゲート電荷をＦＥＴ１のゲート容量に回生するためのスイッチＳ４及び回生用トランスＴＲ２とを備える。

トランスＴＲ１の２次側からゲートＧ１、Ｇ２へ流れる充電電流は、それぞれダイオードＤ１、Ｄ４によって整流され、ゲートＧ１、Ｇ２のゲート容量が交互に充電される。ゲートＧ１からトランスＴＲ３の１次側へ流れる放電電流は、ダイオードＤ３によって整流され、スイッチＳ３によってオンオフされる。トランスＴＲ３の２次側からゲートＧ２へ流れる回生電流は、ダイオードＤ６によって整流される。ゲートＧ２からトランスＴＲ２の１次側へ流れる放電電流は、ダイオードＤ５によって整流され、スイッチＳ４によってオンオフされる。トランスＴＲ２の２次側からゲートＧ１へ流れる回生電流は、ダイオードＤ２によって整流される。スイッチＳ１〜Ｓ４は、例えば、半導体スイッチであり、トランスＴＲ１〜ＴＲ３の電流をオンオフ制御するためのものである。スイッチＳ１〜Ｓ４は、ディジタル回路等から成るタイミング回路１３によって、スイッチタイミングが決められる。

トランスＴＲ１の２つの２次側には、ゲート容量を充電する時定数を決めるための抵抗Ｒ１、Ｒ２が接続され、トランスＴＲ２、ＴＲ３の２次側には、同様の抵抗Ｒ３、Ｒ４が接続されている。この抵抗Ｒ１〜Ｒ４は、抵抗器であってもよいし、それを用いることなく、トランスＴＲ１、ＴＲ２、ＴＲ３の寄生抵抗を用いてもよい。なお、上記の回路素子のうち、直列に接続されているものは、相互の接続順序を変更してもよい。

図２（ａ）（ｂ）は、上記のように構成されたハーフブリッジ回路１０の回路動作を各々時系列順に示し、図２（ａ）は、遷移１として、ＦＥＴ１がオフ状態かつＦＥＴ２がオン状態から、ＦＥＴ１がオン状態かつＦＥＴ２がオフ状態に変化する状態遷移を示す。この遷移１は、タイミング回路１３によって、スイッチＳ２、Ｓ３がオフ状態で、スイッチＳ１、Ｓ４をオフ状態からオン状態にターンオンして行われる。

図２（ａ）上段は、遷移１における第１の状態を示す。スイッチＳ１がターンオンすることによって、トランスＴＲ１に電源ＶＧから電流が流れ、トランスＴＲ１の２次側からダイオードＤ１を介してＦＥＴ１のゲート容量に電荷を充電し始める。それと同時に、スイッチＳ４がターンオンすることにより、ＦＥＴ２のゲート容量に充電されている電荷がスイッチＳ４とダイオードＤ５を介してトランスＴＲ２に流れ、トランスＴＲ２にエネルギーが蓄えられる。このとき、ＦＥＴ１のゲート容量への電荷の充電とＦＥＴ２のゲート容量からの電荷の放電は、同時に起こる。この充放電の時定数は、ＦＥＴ２のゲート容量からの電荷の放電の時定数がＦＥＴ１のゲート容量への電荷の充電の時定数と比べて小さく設定される。この設定により、ＦＥＴ２のゲート容量からの電荷の放電をＦＥＴ１のゲート容量への電荷の充電より速くし、ＦＥＴ１とＦＥＴ２が同時にオン状態にならないようにされる。すなわち、ＦＥＴ２のゲート容量の放電とＦＥＴ１のゲート容量の充電のタイミング調整手段は、ゲート容量の充放電の時定数の設定により行われる。

図２（ａ）中段は、第２の状態を示す。トランスＴＲ２は、ＦＥＴ２のゲート電荷の放電による電流によってエネルギーが蓄えられ、その後エネルギーを放出し、トランスＴＲ２の２次側からダイオードＤ２を介してＦＥＴ１のゲート容量が充電される。すなわち、ＦＥＴ２がターンオフするとき、ＦＥＴ２のゲート電荷が、トランスＴＲ２を介して、ターンオンするＦＥＴ１のゲート容量に回生される。ＦＥＴ１とＦＥＴ２が同特性のＦＥＴである場合、ＦＥＴ１とＦＥＴ２のゲート容量はほぼ同じなので、トランスＴＲ２に蓄えられたエネルギーは、抵抗成分により一部損失してＦＥＴ１のゲート容量に蓄えられ、ＦＥＴ１のゲート電荷が不足する。

図２（ａ）下段は、第３の状態を示す。トランスＴＲ１からダイオードＤ１を介してＦＥＴ１のゲート容量に不足分の電荷が充電される。

次に、図２（ｂ）は、遷移２として、ＦＥＴ１がオン状態かつＦＥＴ２がオフ状態から、ＦＥＴ１がオフ状態かつＦＥＴ２がオン状態に変化する状態遷移を示す。この遷移２は、タイミング回路１３によって、スイッチＳ１、Ｓ４がオフ状態で、スイッチＳ２、Ｓ３をオフ状態からオン状態にターンオンして行われる。図２（ｂ）上段は、遷移２における第１の状態を示す。スイッチＳ２がターンオンすることによって、トランスＴＲ１に電流が流れ、トランスＴＲ１の２次側からダイオードＤ４を介してＦＥＴ２のゲート容量に電荷を充電し始める。それと同時に、スイッチＳ３がターンオンすることにより、ＦＥＴ１のゲート容量に充電されている電荷がスイッチＳ３とダイオードＤ３を介してトランスＴＲ３に流れ、トランスＴＲ３にエネルギーが蓄えられる。このとき、ＦＥＴ２のゲート容量への電荷の充電とＦＥＴ１のゲート容量からの電荷の放電は、同時に起こる。この充放電の時定数は、ＦＥＴ１のゲート容量からの電荷の放電の時定数がＦＥＴ２のゲート容量への電荷の充電の時定数と比べて小さく設定される。この設定により、ＦＥＴ１のゲート容量からの電荷の放電をＦＥＴ２のゲート容量への電荷の充電より速くし、ＦＥＴ１とＦＥＴ２が同時にオン状態にならないようにされる。すなわち、ＦＥＴ１のゲート容量の放電とＦＥＴ２のゲート容量の充電のタイミング調整手段は、ゲート容量の充放電の時定数の設定により行われる。

図２（ｂ）中段は、第２の状態を示す。トランスＴＲ３は、ＦＥＴ１のゲート電荷の放電による電流によってエネルギーが蓄えられ、その後エネルギーを放出し、トランスＴＲ３の２次側からダイオードＤ６を介してＦＥＴ２のゲート容量が充電される。すなわち、ＦＥＴ１がターンオフするとき、ＦＥＴ１のゲート電荷が、トランスＴＲ３を介して、ターンオンするＦＥＴ２のゲート容量に回生される。ＦＥＴ１とＦＥＴ２が同特性のＦＥＴである場合、ＦＥＴ１とＦＥＴ２のゲート容量はほぼ同じなので、トランスＴＲ１に蓄えられたエネルギーは、抵抗成分により一部損失してＦＥＴ２のゲート容量に蓄えられ、ＦＥＴ２のゲート電荷が不足する。

図２（ｂ）下段は、第３の状態を示す。トランスＴＲ１からダイオードＤ４を介してＦＥＴ２のゲート容量に不足分の電荷が充電される。

このように、本実施形態のハーフブリッジ回路１０は、一方のＦＥＴスイッチがターンオフするとき、そのゲート容量に充電されている電荷を抵抗で熱に変換せずに、トランスを用いて磁気エネルギーに変換し、それを再び他方のターンオンするＦＥＴスイッチのゲート容量の充電に回生するので、ゲート容量によるエネルギーロスが低減される。そのため、ＦＥＴ１、ＦＥＴ２のスイッチング周波数が高周波であっても、発熱が防止され高効率となる。また、ハーフブリッジ回路１０は、ＦＥＴ１とＦＥＴ２のゲート容量を充放電するタイミングを調整するタイミング調整手段を有するので、回生の効率を良くすることができると共に、ＦＥＴ１とＦＥＴ２が同時にオン状態にならないようにできる。タイミング調整手段は、抵抗Ｒ１〜Ｒ４及びトランスＴＲ１、ＴＲ２、ＴＲ３のインピーダンス等により構成され、それらの抵抗及びインピーダンス等によって決まる時定数、すなわち、ゲート容量の充放電の時定数の設定によって調整が行われるので、調整が容易である。

次に、図３（ａ）（ｂ）は、ハーフブリッジ回路１０の上記とは別の回路動作を各々時系列順に示す。図３（ａ）は、遷移１として、ＦＥＴ１がオフ状態かつＦＥＴ２がオン状態から、ＦＥＴ１がオン状態かつＦＥＴ２がオフ状態に変化する状態遷移を示す。この遷移１は、タイミング回路１３によって、スイッチＳ２、Ｓ３がオフ状態で、スイッチＳ４、Ｓ１をオフ状態から一定の時間差を設けてオン状態にターンオンして行われる。図３（ａ）上段、中段、下段は、それぞれ遷移１における第１、第２、第３の状態を示す。第１の状態において、スイッチＳ４がターンオンすることにより、ＦＥＴ２のゲート容量に充電されている電荷が、スイッチＳ４とダイオードＤ５を介して、トランスＴＲ２に流れ、トランスＴＲ２にエネルギーが蓄えられる。続いて、第２の状態において、トランスＴＲ２に蓄えられたエネルギーが２次側に放出され、トランスＴＲ２の２次側からダイオードＤ２を介してＦＥＴ１のゲート容量に充電される。ＦＥＴ１とＦＥＴ２が同特性のＦＥＴである場合、ＦＥＴ１とＦＥＴ２のゲート容量はほぼ同じなので、トランスＴＲ２に蓄えられたエネルギーは、抵抗成分により一部損失してＦＥＴ１のゲート容量に電荷が蓄えられ、ＦＥＴ１のゲート電荷が不足する。続いて、第３の状態において、スイッチＳ１がターンオンすることにより、トランスＴＲ１に電流が流れ、トランスＴＲ１の２次側からダイオードＤ１を介してＦＥＴ１のゲート容量に不足分の電荷が充電される。

次に、図３（ｂ）は、遷移２として、ＦＥＴ１がオン状態かつＦＥＴ２がオフ状態から、ＦＥＴ１がオフ状態かつＦＥＴ２がオン状態に変化する状態遷移を示す。この遷移２は、タイミング回路１３によって、スイッチＳ１、Ｓ４がオフ状態で、スイッチＳ３、Ｓ２をオフ状態から一定の時間差を設けてオン状態にターンオンして行われる。図３（ｂ）上段、中段、下段は、それぞれ遷移２における第１、第２、第３の状態を示す。第１の状態において、スイッチＳ３がターンオンすることにより、ＦＥＴ１のゲート容量に充電されている電荷が、スイッチＳ３とダイオードＤ３を介して、トランスＴＲ３に流れ、トランスＴＲ３にエネルギーが蓄えられる。続いて、第２の状態において、トランスＴＲ３に蓄えられたエネルギーが２次側に放出され、トランスＴＲ３の２次側からダイオードＤ６を介してＦＥＴ２のゲート容量に充電される。ＦＥＴ１とＦＥＴ２が同特性のＦＥＴである場合、ＦＥＴ１とＦＥＴ２のゲート容量はほぼ同じなので、トランスＴＲ３に蓄えられたエネルギーは、抵抗成分により一部損失してＦＥＴ２のゲート容量に電荷が蓄えられ、ＦＥＴ２のゲート電荷が不足する。続いて、第３の状態において、スイッチＳ２がターンオンすることにより、トランスＴＲ１に電流が流れ、トランスＴＲ１の２次側からダイオードＤ４を介してＦＥＴ２のゲート容量に不足分の電荷が充電される。

このように、ＦＥＴ１とＦＥＴ２のゲート容量を充放電するタイミングを調整するタイミング調整手段は、タイミング回路１３及びスイッチＳ１〜Ｓ４等により構成され、トランスＴＲ１、ＴＲ２、ＴＲ３の電流をオンオフ制御するスイッチタイミングによって調整が行われる。ハーフブリッジ回路１０は、電源ＶＧからの電荷の供給よりも、ＦＥＴスイッチに充電されている電荷の回生を優先するスイッチタイミングとすることにより、回生の効率を良くすることができる。

次に、ハーフブリッジ回路１０の停止について説明する。通常、ハーフブリッジ回路の停止状態では、ＦＥＴ１、ＦＥＴ２共にオフ状態で出力を停止する。しかし、本発明のハーフブリッジ回路１０は、一方のＦＥＴスイッチをターンオフするとき、そのゲート容量に充電されている電荷を他方のＦＥＴスイッチのゲート容量に回生する。そのため、回生により他方のＦＥＴスイッチがターンオンするので、回生を停止しなければ、完全なオフ状態にはならない。そこで、ハーフブリッジ回路１０は、回生停止手段を備え、その回生停止手段によりゲート容量に充電されている電荷の回生を停止して、確実に出力を停止する。以下に、各種の回生停止手段について説明する。

一つの回生停止手段は、タイミング回路１３及びスイッチＳ２等により構成され、ハーフブリッジ回路１０の出力を停止するとき、タイミング回路１３により、ローサイドＦＥＴスイッチＦＥＴ２をオン状態とする。ＦＥＴ２をオン状態とするとき、ＦＥＴ１のゲート容量への回生は生じない。ＦＥＴ１はオフ状態となり、ハーフブリッジ回路１０の出力段１１に接続される主電源と出力端子ＯＵＴとが電位的に分離された状態となる。従って、ハーフブリッジ回路１０は、出力端子ＯＵＴに電流が流れず、出力を停止する。このように、ＦＥＴ２をオン状態とするので、ＦＥＴ１がオフ状態となり、確実に出力が停止される。

もう一つの回生停止手段は、タイミング回路１３及びスイッチＳ３、Ｓ４により構成され、ハーフブリッジ回路１０の出力を停止するとき、タイミング回路１３により、スイッチＳ３、Ｓ４を両方ターンオンして、ハイサイドのＦＥＴ１とローサイドのＦＥＴ２のゲート容量の電荷をトランスＴＲ１、ＴＲ２の１次巻線を経由して同時に放電させる。従って、ゲート容量の電荷は回生されず、ＦＥＴ１、ＦＥＴ２は、共にオフ状態となり、出力を停止する。このように、ＦＥＴ１、ＦＥＴ２のゲート容量の電荷が同時に放電するので、回生が停止され、確実に出力が停止される。

図４は、上記とは別の回生停止手段として停止用スイッチＳ５、Ｓ６をさらに備えたハーフブリッジ回路２０を示す。このハーフブリッジ回路２０は、前記のハーフブリッジ回路１０の回路構成に加え、ＦＥＴ１のゲート・ソース間に停止用スイッチＳ５が、ＦＥＴ２のゲート・ソース間に停止用スイッチＳ６が接続されている。スイッチＳ１〜Ｓ６のスイッチタイミングは、タイミング回路１４によって決められる。回生停止手段は、タイミング回路１４及び停止用スイッチＳ５、Ｓ６により構成され、ハーフブリッジ回路２０は、出力を停止するとき、タイミング回路１４によって停止用スイッチＳ５、Ｓ６をターンオンする。そのため、ＦＥＴ１、ＦＥＴ２のゲートがソースに短絡され、ゲート容量の電荷は、トランスＴＲ２、ＴＲ３を経由せずに放電される。従って、ゲート容量の電荷は回生されず、ＦＥＴ１、ＦＥＴ２は、共にオフ状態となり、ハーフブリッジ回路２０は、出力を停止する。このように、ハーフブリッジ回路２０は、出力を停止するとき、ＦＥＴ１、ＦＥＴ２のゲート容量の電荷を回生用のトランスＴＲ２、ＴＲ３を経由せずに放電するので、回生が停止され、確実に出力が停止される。

なお、本発明は、上記の実施形態の構成に限られず、発明の要旨を変更しない範囲で種々の変形が可能である。例えば、ハーフブリッジ回路１０を小型化するために、トランスにＭＥＭＳ（Micro Electro Mechanical Systems）を応用した小型トランスを用いてもよく、複数のトランスを集積化してもよい。

本発明の一実施形態に係るハーフブリッジ回路の回路図。 （ａ）は同回路の回路動作における状態遷移を示す回路図、（ｂ）はその回路動作における別の状態遷移を示す回路図。 （ａ）は同回路の別の回路動作における状態遷移を示す回路図、（ｂ）はその回路動作における別の状態遷移を示す回路図。 同回路に停止用スイッチが加えられたハーフブリッジ回路の回路図。

符号の説明

１０ ハーフブリッジ回路
１１ ハーフブリッジ回路の出力段
１２ ハーフブリッジドライバ
１３、１４ タイミング回路（タイミング調整手段、回生停止手段）
ＦＥＴ１ ハイサイドＦＥＴスイッチ
ＦＥＴ２ ローサイドＦＥＴスイッチ
ＴＲ１、ＴＲ２、ＴＲ３ トランス
Ｒ１〜Ｒ４ 抵抗（タイミング調整手段）
Ｓ１〜Ｓ４ スイッチ
Ｓ５、Ｓ６ 停止用スイッチ（回生停止手段）

Claims (8)

1. 直列接続されたハイサイドＦＥＴスイッチ及びローサイドＦＥＴスイッチと、前記両ＦＥＴスイッチの各ゲート容量を充放電して交互にオンオフするためのハーフブリッジドライバと、を備え、前記両ＦＥＴスイッチの接続点に出力を発生するハーフブリッジ回路において、
   前記ハーフブリッジドライバは、一方の前記ＦＥＴスイッチがターンオフするとき、該ＦＥＴスイッチのゲート容量に充電されている電荷を、トランスを介して、ターンオンする他方の前記ＦＥＴスイッチのゲート容量に回生することを特徴とするハーフブリッジ回路。
2. 前記ハーフブリッジドライバは、前記ゲート容量を充放電するタイミングを調整するタイミング調整手段を有することを特徴とする請求項１に記載のハーフブリッジ回路。
3. 前記タイミング調整手段は、前記ゲート容量の充放電の時定数の設定によって行われることを特徴とする請求項２に記載のハーフブリッジ回路。
4. 前記タイミング調整手段は、前記トランスの電流をオンオフ制御するスイッチタイミングによって行われることを特徴とする請求項２に記載のハーフブリッジ回路。
5. 前記ＦＥＴスイッチのゲート容量に充電されている電荷の回生を停止する回生停止手段を備えることを特徴とする請求項１乃至請求項４のいずれか一項に記載のハーフブリッジ回路。
6. 出力を停止するとき、前記回生停止手段は、前記ローサイドＦＥＴスイッチをオン状態とすることを特徴とする請求項５に記載のハーフブリッジ回路。
7. 出力を停止するとき、前記回生停止手段は、前記両ＦＥＴスイッチのゲート容量の電荷を、ハイサイド及びローサイド同時に、前記トランスを経由して放電させることを特徴とする請求項５に記載のハーフブリッジ回路。
8. 前記回生停止手段は、前記両ＦＥＴスイッチの各ゲート容量の電荷を前記トランスを経由せずに放電させる停止用スイッチをさらに備えることを特徴とする請求項５に記載のハーフブリッジ回路。

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