JP5145142B2

JP5145142B2 - Half bridge circuit

Info

Publication number: JP5145142B2
Application number: JP2008178440A
Authority: JP
Inventors: 和憲木寺
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2008-07-08
Filing date: 2008-07-08
Publication date: 2013-02-13
Anticipated expiration: 2028-07-08
Also published as: JP2010022093A

Description

本発明は、電源回路等に用いられるハイサイドＦＥＴスイッチとローサイドＦＥＴスイッチを備えたハーフブリッジ回路に関する。 The present invention relates to a half-bridge circuit including a high-side FET switch and a low-side FET switch used in a power supply circuit or the like.

従来から、ハイサイドＦＥＴスイッチとローサイドＦＥＴスイッチとを備え、そのＦＥＴスイッチがドライバＩＣ等を用いた駆動回路によって駆動されるハーフブリッジ回路が電源回路等に用いられている。ドライバＩＣは、ＦＥＴスイッチのターンオン時には、抵抗を介してＦＥＴスイッチのゲート容量に電荷を充電し、ターンオフ時には抵抗を介してゲート容量を短絡することによって、ゲート容量に充電されている電荷のエネルギーを抵抗で熱に変換する。エネルギーが熱に変換されるので、エネルギーロスが生じる。ハーフブリッジ回路は、高電圧を印加する場合には高耐圧のＦＥＴが必要となり、ＦＥＴのゲート容量が大きくなって、スイッチング１回当たりのゲート容量によるエネルギーロスが大きくなる。また、このエネルギーロスは、スイッチング周波数が高くなると単位時間当たりのスイッッチング回数が増えるので、スイッチング周波数に比例して大きくなる。このため、ハーフブリッジ回路は、印加電圧が高く、高周波スイッチングが必要な場合、発熱や効率の低下などの問題が発生する。また、駆動回路に変圧器等を用いたハーフブリッジ回路が知られているが（例えば、特許文献１参照）、ゲート容量によるエネルギーロスを変圧器によって低減するものではない。
特開２００４−４０９４２号公報 Conventionally, a half-bridge circuit that includes a high-side FET switch and a low-side FET switch and is driven by a drive circuit using a driver IC or the like has been used for a power supply circuit or the like. The driver IC charges the gate capacitance of the FET switch via a resistor when the FET switch is turned on, and short-circuits the gate capacitance via the resistor when the FET switch is turned off, thereby reducing the energy of the charge charged in the gate capacitance. Convert to heat with resistance. Energy is lost because energy is converted to heat. The half-bridge circuit requires a high breakdown voltage FET when a high voltage is applied, the gate capacity of the FET increases, and the energy loss due to the gate capacity per switching operation increases. Further, this energy loss increases in proportion to the switching frequency because the number of times of switching per unit time increases as the switching frequency increases. For this reason, in the half bridge circuit, when the applied voltage is high and high frequency switching is required, problems such as heat generation and a decrease in efficiency occur. Further, although a half bridge circuit using a transformer or the like in the drive circuit is known (see, for example, Patent Document 1), energy loss due to gate capacity is not reduced by the transformer.
JP 2004-40942 A

本発明は、上記問題を解決するものであり、ハイサイドＦＥＴスイッチとローサイドＦＥＴスイッチを備えたハーフブリッジ回路において、ゲート容量によるエネルギーロスを低減し、発熱を防ぎ高効率なハーフブリッジ回路を提供することを目的とする。 The present invention solves the above problem and provides a high-efficiency half-bridge circuit that reduces energy loss due to gate capacitance and prevents heat generation in a half-bridge circuit having a high-side FET switch and a low-side FET switch. For the purpose.

上記目的を達成するために請求項１の発明は、直列接続されたハイサイドＦＥＴスイッチ及びローサイドＦＥＴスイッチと、前記両ＦＥＴスイッチの各ゲート容量を充放電して交互にオンオフするためのハーフブリッジドライバと、を備え、前記両ＦＥＴスイッチの接続点に出力を発生するハーフブリッジ回路において、前記ハーフブリッジドライバは、一方の前記ＦＥＴスイッチがターンオフするとき、該ＦＥＴスイッチのゲート容量に充電されている電荷を、トランスを介して、ターンオンする他方の前記ＦＥＴスイッチのゲート容量に回生するものである。 In order to achieve the above object, the invention of claim 1 includes a high-side FET switch and a low-side FET switch connected in series, and a half-bridge driver for alternately turning on and off each gate capacitance of the FET switches by charging and discharging. And a half-bridge circuit that generates an output at a connection point between the FET switches, and the half-bridge driver is configured to charge the gate capacitor of the FET switch when one of the FET switches is turned off. Is regenerated to the gate capacitance of the other FET switch to be turned on via a transformer.

請求項２の発明は、請求項１に記載のハーフブリッジ回路において、前記ハーフブリッジドライバは、前記ゲート容量を充放電するタイミングを調整するタイミング調整手段を有するものである。 According to a second aspect of the present invention, in the half-bridge circuit according to the first aspect, the half-bridge driver has a timing adjusting means for adjusting a timing for charging and discharging the gate capacitance.

請求項３の発明は、請求項２に記載のハーフブリッジ回路において、前記タイミング調整手段は、前記ゲート容量の充放電の時定数の設定によって行われるものである。 According to a third aspect of the present invention, in the half-bridge circuit according to the second aspect, the timing adjusting means is performed by setting a time constant for charging and discharging the gate capacitance.

請求項４の発明は、請求項２に記載のハーフブリッジ回路において、前記タイミング調整手段は、前記トランスの電流をオンオフ制御するスイッチタイミングによって行われるものである。 According to a fourth aspect of the present invention, in the half-bridge circuit according to the second aspect, the timing adjusting means is performed at a switch timing for controlling on / off of the current of the transformer.

請求項５の発明は、請求項１乃至請求項４のいずれか一項に記載のハーフブリッジ回路において、前記ＦＥＴスイッチのゲート容量に充電されている電荷の回生を停止する回生停止手段を備えるものである。 According to a fifth aspect of the present invention, in the half-bridge circuit according to any one of the first to fourth aspects, a regenerative stop means for stopping the regenerative charge charged in the gate capacitance of the FET switch is provided. It is.

請求項６の発明は、請求項５に記載のハーフブリッジ回路において、出力を停止するとき、前記回生停止手段は、前記ローサイドＦＥＴスイッチをオン状態とするものである。 According to a sixth aspect of the present invention, in the half bridge circuit according to the fifth aspect, when the output is stopped, the regeneration stop means turns on the low-side FET switch.

請求項７の発明は、請求項５に記載のハーフブリッジ回路において、出力を停止するとき、前記回生停止手段は、前記両ＦＥＴスイッチのゲート容量の電荷を、ハイサイド及びローサイド同時に、前記トランスを経由して放電させるものである。 According to a seventh aspect of the present invention, in the half bridge circuit according to the fifth aspect, when the output is stopped, the regenerative stop means converts the charge of the gate capacitances of the FET switches to the high side and the low side at the same time. It is to be discharged via.

請求項８の発明は、請求項５に記載のハーフブリッジ回路において、前記回生停止手段は、前記両ＦＥＴスイッチの各ゲート容量の電荷を前記トランスを経由せずに放電させる停止用スイッチをさらに備えるものである。 According to an eighth aspect of the present invention, in the half bridge circuit according to the fifth aspect, the regeneration stop means further includes a stop switch for discharging the charges of the gate capacitors of the FET switches without passing through the transformer. Is.

請求項１の発明によれば、ＦＥＴスイッチのゲート容量に充電されている電荷が回生されるので、ゲート容量によるエネルギーロスが低減される。そのため、ＦＥＴスイッチのスイッチング周波数が高周波であっても、発熱が防止され高効率となる。 According to the first aspect of the present invention, since the charge charged in the gate capacitance of the FET switch is regenerated, energy loss due to the gate capacitance is reduced. Therefore, even if the switching frequency of the FET switch is high, heat generation is prevented and high efficiency is achieved.

請求項２の発明によれば、ＦＥＴスイッチのゲート容量を充放電するタイミングを調整するタイミング調整手段を有するので、回生の効率を良くすることができると共に、ハイサイドＦＥＴスイッチとローサイドＦＥＴスイッチが同時にオン状態にならないようにできる。 According to the invention of claim 2, since the timing adjustment means for adjusting the timing for charging and discharging the gate capacitance of the FET switch is provided, the efficiency of regeneration can be improved, and the high-side FET switch and the low-side FET switch can be simultaneously used. It can be prevented from going on.

請求項３の発明によれば、タイミング調整手段は、ゲート容量の充放電の時定数の設定によって行われるので、調整が容易である。 According to the invention of claim 3, since the timing adjusting means is performed by setting the time constant of charging / discharging of the gate capacitance, the adjustment is easy.

請求項４の発明によれば、タイミング調整手段は、トランスをオンオフ制御するスイッチタイミングによって行われ、電荷の回生を優先するスイッチタイミングとすることにより、回生の効率を良くすることができる。 According to the invention of claim 4, the timing adjustment means is performed at the switch timing for controlling the on / off of the transformer, and the regeneration efficiency can be improved by setting the switch timing to prioritize charge regeneration.

請求項５の発明によれば、ゲート容量に充電されている電荷の回生を停止する回生停止手段を備えるので、確実に出力が停止される。 According to the invention of claim 5, since the regeneration stop means for stopping the regeneration of the electric charge charged in the gate capacitor is provided, the output is surely stopped.

請求項６の発明によれば、ローサイドＦＥＴスイッチをオン状態とするので、ハイサイドＦＥＴスイッチがオフ状態となり、確実に出力が停止される。 According to the invention of claim 6, since the low-side FET switch is turned on, the high-side FET switch is turned off and the output is reliably stopped.

請求項７の発明によれば、両ＦＥＴスイッチのゲート容量の電荷が同時に放電するので、回生が停止され、確実に出力が停止される。 According to the invention of claim 7, since the charges of the gate capacitances of both FET switches are discharged simultaneously, the regeneration is stopped and the output is surely stopped.

請求項８の発明によれば、両ＦＥＴスイッチのゲート容量の電荷を回生用のトランスを経由せずに放電するので、回生が停止され、確実に出力が停止される。 According to the invention of claim 8, since the charge of the gate capacitance of both FET switches is discharged without going through the regenerative transformer, the regeneration is stopped and the output is surely stopped.

図１は、本発明の一実施形態に係るハーフブリッジ回路１０の回路構成を示す。このハーフブリッジ回路１０は、直列接続されたハイサイドＦＥＴスイッチＦＥＴ１及びローサイドＦＥＴスイッチＦＥＴ２を有したハーフブリッジ回路の出力段１１と、両ＦＥＴスイッチＦＥＴ１、ＦＥＴ２の各ゲート容量を充放電して交互にオンオフするためのハーフブリッジドライバ１２と、を備える。ハーフブリッジ回路の出力段１１の出力は、両ＦＥＴスイッチＦＥＴ１、ＦＥＴ２の接続点１１１に発生する。 FIG. 1 shows a circuit configuration of a half bridge circuit 10 according to an embodiment of the present invention. The half-bridge circuit 10 alternately charges and discharges the gate capacity of the output stage 11 of the half-bridge circuit having the high-side FET switch FET1 and the low-side FET switch FET2 connected in series and the FET switches FET1 and FET2. A half-bridge driver 12 for turning on and off. The output of the output stage 11 of the half bridge circuit is generated at the connection point 111 of both FET switches FET1 and FET2.

ＦＥＴスイッチＦＥＴ１、ＦＥＴ２（以下、それぞれＦＥＴ１、ＦＥＴ２という）は、ドレイン、ゲート、ソースの端子を有し、ドレイン・ソース間の電流を、ゲートに加える電圧によって制御する電圧駆動型の半導体スイッチであり、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）である。ハーフブリッジ回路の出力段１１は、同極性（通常はＮチャネル）のＦＥＴスイッチを直列接続して構成され、上側（高圧側）のＦＥＴ１は、ハイサイドＦＥＴスイッチ、下側（低圧側）のＦＥＴ２は、ローサイドＦＥＴスイッチと呼ばれる。ＦＥＴ１のソースとＦＥＴ２のドレインが接続され、その接続点１１１に出力端子ＯＵＴが接続される。ＦＥＴ１、ＦＥＴ２のゲートＧ１、Ｇ２は、ゲート容量と呼ばれる入力容量を有し、ゲートＧ１、Ｇ２に駆動電圧を加えるとき、そのゲート容量が充電される。ゲート容量に充電される電荷は、ゲート電荷と呼ばれる。 The FET switches FET1 and FET2 (hereinafter referred to as FET1 and FET2 respectively) are drain, gate, and source terminals, and are voltage-driven semiconductor switches that control the current between the drain and source by the voltage applied to the gate. For example, a MOSFET (Metal Oxide Semiconductor FET). The output stage 11 of the half-bridge circuit is configured by connecting FET switches of the same polarity (usually N-channel) in series, and the upper (high voltage side) FET 1 is a high side FET switch and the lower side (low voltage side) FET 2. Is called a low-side FET switch. The source of the FET 1 and the drain of the FET 2 are connected, and the output terminal OUT is connected to the connection point 111. The gates G1 and G2 of the FET1 and FET2 have an input capacitance called a gate capacitance, and when a driving voltage is applied to the gates G1 and G2, the gate capacitance is charged. The charge charged in the gate capacitance is called gate charge.

ハーフブリッジドライバ１２は、ゲートＧ１、Ｇ２に駆動電圧を加えるゲートドライブ回路である。このハーフブリッジドライバ１２は、ゲートＧ１、Ｇ２にゲート電荷を供給するための直流電源ＶＧと、電源ＶＧからの電流をスイッチングするスイッチＳ１、Ｓ２と、スイッチングされた電流によってゲートＧ１、Ｇ２のゲート容量を充電する絶縁トランスＴＲ１とを備える。また、ハーフブリッジドライバ１２は、ＦＥＴ１のゲート電荷をＦＥＴ２のゲート容量に回生するためのスイッチＳ３及び回生用トランスＴＲ３と、ＦＥＴ２のゲート電荷をＦＥＴ１のゲート容量に回生するためのスイッチＳ４及び回生用トランスＴＲ２とを備える。 The half bridge driver 12 is a gate drive circuit that applies a drive voltage to the gates G1 and G2. The half bridge driver 12 includes a DC power supply VG for supplying gate charges to the gates G1 and G2, switches S1 and S2 for switching current from the power supply VG, and gate capacities of the gates G1 and G2 by the switched current. And an insulating transformer TR1. The half-bridge driver 12 also includes a switch S3 and a regenerative transformer TR3 for regenerating the gate charge of the FET 1 to the gate capacity of the FET 2, and a switch S4 and a regenerating function for regenerating the gate charge of the FET 2 to the gate capacity of the FET 1. A transformer TR2.

トランスＴＲ１の２次側からゲートＧ１、Ｇ２へ流れる充電電流は、それぞれダイオードＤ１、Ｄ４によって整流され、ゲートＧ１、Ｇ２のゲート容量が交互に充電される。ゲートＧ１からトランスＴＲ３の１次側へ流れる放電電流は、ダイオードＤ３によって整流され、スイッチＳ３によってオンオフされる。トランスＴＲ３の２次側からゲートＧ２へ流れる回生電流は、ダイオードＤ６によって整流される。ゲートＧ２からトランスＴＲ２の１次側へ流れる放電電流は、ダイオードＤ５によって整流され、スイッチＳ４によってオンオフされる。トランスＴＲ２の２次側からゲートＧ１へ流れる回生電流は、ダイオードＤ２によって整流される。スイッチＳ１〜Ｓ４は、例えば、半導体スイッチであり、トランスＴＲ１〜ＴＲ３の電流をオンオフ制御するためのものである。スイッチＳ１〜Ｓ４は、ディジタル回路等から成るタイミング回路１３によって、スイッチタイミングが決められる。 The charging currents flowing from the secondary side of the transformer TR1 to the gates G1 and G2 are rectified by the diodes D1 and D4, respectively, and the gate capacitances of the gates G1 and G2 are alternately charged. The discharge current flowing from the gate G1 to the primary side of the transformer TR3 is rectified by the diode D3 and turned on / off by the switch S3. The regenerative current flowing from the secondary side of the transformer TR3 to the gate G2 is rectified by the diode D6. The discharge current flowing from the gate G2 to the primary side of the transformer TR2 is rectified by the diode D5 and turned on / off by the switch S4. The regenerative current flowing from the secondary side of the transformer TR2 to the gate G1 is rectified by the diode D2. The switches S1 to S4 are, for example, semiconductor switches and are used for on / off control of the currents of the transformers TR1 to TR3. The switch timings of the switches S1 to S4 are determined by a timing circuit 13 including a digital circuit.

トランスＴＲ１の２つの２次側には、ゲート容量を充電する時定数を決めるための抵抗Ｒ１、Ｒ２が接続され、トランスＴＲ２、ＴＲ３の２次側には、同様の抵抗Ｒ３、Ｒ４が接続されている。この抵抗Ｒ１〜Ｒ４は、抵抗器であってもよいし、それを用いることなく、トランスＴＲ１、ＴＲ２、ＴＲ３の寄生抵抗を用いてもよい。なお、上記の回路素子のうち、直列に接続されているものは、相互の接続順序を変更してもよい。 Resistors R1 and R2 for determining the time constant for charging the gate capacitance are connected to the two secondary sides of the transformer TR1, and similar resistors R3 and R4 are connected to the secondary sides of the transformers TR2 and TR3. ing. The resistors R1 to R4 may be resistors, or the parasitic resistances of the transformers TR1, TR2, and TR3 may be used without using the resistors. Of the circuit elements described above, those connected in series may be changed in the order of mutual connection.

図２（ａ）（ｂ）は、上記のように構成されたハーフブリッジ回路１０の回路動作を各々時系列順に示し、図２（ａ）は、遷移１として、ＦＥＴ１がオフ状態かつＦＥＴ２がオン状態から、ＦＥＴ１がオン状態かつＦＥＴ２がオフ状態に変化する状態遷移を示す。この遷移１は、タイミング回路１３によって、スイッチＳ２、Ｓ３がオフ状態で、スイッチＳ１、Ｓ４をオフ状態からオン状態にターンオンして行われる。 FIGS. 2A and 2B show the circuit operations of the half-bridge circuit 10 configured as described above in chronological order. FIG. 2A shows, as transition 1, FET 1 is off and FET 2 is on. From the state, a state transition in which FET1 is turned on and FET2 is turned off is shown. This transition 1 is performed by the timing circuit 13 when the switches S2 and S3 are turned off and the switches S1 and S4 are turned on from the off state to the on state.

図２（ａ）上段は、遷移１における第１の状態を示す。スイッチＳ１がターンオンすることによって、トランスＴＲ１に電源ＶＧから電流が流れ、トランスＴＲ１の２次側からダイオードＤ１を介してＦＥＴ１のゲート容量に電荷を充電し始める。それと同時に、スイッチＳ４がターンオンすることにより、ＦＥＴ２のゲート容量に充電されている電荷がスイッチＳ４とダイオードＤ５を介してトランスＴＲ２に流れ、トランスＴＲ２にエネルギーが蓄えられる。このとき、ＦＥＴ１のゲート容量への電荷の充電とＦＥＴ２のゲート容量からの電荷の放電は、同時に起こる。この充放電の時定数は、ＦＥＴ２のゲート容量からの電荷の放電の時定数がＦＥＴ１のゲート容量への電荷の充電の時定数と比べて小さく設定される。この設定により、ＦＥＴ２のゲート容量からの電荷の放電をＦＥＴ１のゲート容量への電荷の充電より速くし、ＦＥＴ１とＦＥＴ２が同時にオン状態にならないようにされる。すなわち、ＦＥＴ２のゲート容量の放電とＦＥＴ１のゲート容量の充電のタイミング調整手段は、ゲート容量の充放電の時定数の設定により行われる。 The upper part of FIG. 2A shows the first state in transition 1. When the switch S1 is turned on, a current flows from the power source VG to the transformer TR1, and charging of the gate capacitance of the FET1 starts from the secondary side of the transformer TR1 through the diode D1. At the same time, when the switch S4 is turned on, the electric charge charged in the gate capacitance of the FET 2 flows to the transformer TR2 via the switch S4 and the diode D5, and energy is stored in the transformer TR2. At this time, the charging of the charge to the gate capacitance of the FET 1 and the discharging of the charge from the gate capacitance of the FET 2 occur simultaneously. The time constant of charge / discharge is set to be smaller than the time constant of charge discharge from the gate capacitance of FET 1 to the time constant of charge discharge from the gate capacitance of FET 2. With this setting, the discharge of the charge from the gate capacitance of the FET 2 is made faster than the charge charge to the gate capacitance of the FET 1, so that the FET 1 and the FET 2 are not turned on at the same time. That is, the timing adjustment means for discharging the gate capacitance of the FET 2 and charging the gate capacitance of the FET 1 is performed by setting the time constant for charging and discharging the gate capacitance.

図２（ａ）中段は、第２の状態を示す。トランスＴＲ２は、ＦＥＴ２のゲート電荷の放電による電流によってエネルギーが蓄えられ、その後エネルギーを放出し、トランスＴＲ２の２次側からダイオードＤ２を介してＦＥＴ１のゲート容量が充電される。すなわち、ＦＥＴ２がターンオフするとき、ＦＥＴ２のゲート電荷が、トランスＴＲ２を介して、ターンオンするＦＥＴ１のゲート容量に回生される。ＦＥＴ１とＦＥＴ２が同特性のＦＥＴである場合、ＦＥＴ１とＦＥＴ２のゲート容量はほぼ同じなので、トランスＴＲ２に蓄えられたエネルギーは、抵抗成分により一部損失してＦＥＴ１のゲート容量に蓄えられ、ＦＥＴ１のゲート電荷が不足する。 The middle part of FIG. 2A shows the second state. The transformer TR2 stores energy by the current generated by the discharge of the gate charge of the FET2, and then releases the energy, and the gate capacitance of the FET1 is charged via the diode D2 from the secondary side of the transformer TR2. That is, when the FET 2 is turned off, the gate charge of the FET 2 is regenerated to the gate capacitance of the FET 1 that is turned on via the transformer TR2. When FET1 and FET2 are FETs having the same characteristics, the gate capacities of FET1 and FET2 are almost the same. Therefore, the energy stored in the transformer TR2 is partly lost due to the resistance component and stored in the gate capacitance of FET1. Insufficient gate charge.

図２（ａ）下段は、第３の状態を示す。トランスＴＲ１からダイオードＤ１を介してＦＥＴ１のゲート容量に不足分の電荷が充電される。 The lower part of FIG. 2A shows the third state. An insufficient amount of charge is charged from the transformer TR1 to the gate capacitance of the FET 1 via the diode D1.

次に、図２（ｂ）は、遷移２として、ＦＥＴ１がオン状態かつＦＥＴ２がオフ状態から、ＦＥＴ１がオフ状態かつＦＥＴ２がオン状態に変化する状態遷移を示す。この遷移２は、タイミング回路１３によって、スイッチＳ１、Ｓ４がオフ状態で、スイッチＳ２、Ｓ３をオフ状態からオン状態にターンオンして行われる。図２（ｂ）上段は、遷移２における第１の状態を示す。スイッチＳ２がターンオンすることによって、トランスＴＲ１に電流が流れ、トランスＴＲ１の２次側からダイオードＤ４を介してＦＥＴ２のゲート容量に電荷を充電し始める。それと同時に、スイッチＳ３がターンオンすることにより、ＦＥＴ１のゲート容量に充電されている電荷がスイッチＳ３とダイオードＤ３を介してトランスＴＲ３に流れ、トランスＴＲ３にエネルギーが蓄えられる。このとき、ＦＥＴ２のゲート容量への電荷の充電とＦＥＴ１のゲート容量からの電荷の放電は、同時に起こる。この充放電の時定数は、ＦＥＴ１のゲート容量からの電荷の放電の時定数がＦＥＴ２のゲート容量への電荷の充電の時定数と比べて小さく設定される。この設定により、ＦＥＴ１のゲート容量からの電荷の放電をＦＥＴ２のゲート容量への電荷の充電より速くし、ＦＥＴ１とＦＥＴ２が同時にオン状態にならないようにされる。すなわち、ＦＥＴ１のゲート容量の放電とＦＥＴ２のゲート容量の充電のタイミング調整手段は、ゲート容量の充放電の時定数の設定により行われる。 Next, FIG. 2B shows a state transition in which the FET 1 is turned on and the FET 2 is turned off, and the FET 1 is turned off and the FET 2 is turned on as the transition 2. This transition 2 is performed by the timing circuit 13 when the switches S1 and S4 are turned off and the switches S2 and S3 are turned on from the off state to the on state. The upper part of FIG. 2B shows the first state in transition 2. When the switch S2 is turned on, a current flows through the transformer TR1, and the gate capacitance of the FET 2 starts to be charged from the secondary side of the transformer TR1 through the diode D4. At the same time, when the switch S3 is turned on, the electric charge charged in the gate capacitance of the FET 1 flows to the transformer TR3 via the switch S3 and the diode D3, and energy is stored in the transformer TR3. At this time, the charging of the charge to the gate capacitance of the FET 2 and the discharging of the charge from the gate capacitance of the FET 1 occur simultaneously. The time constant of the charge / discharge is set smaller than the time constant of the charge discharge to the gate capacity of the FET 2 as the time constant of the charge discharge from the gate capacity of the FET 1. With this setting, the discharge of the charge from the gate capacitance of the FET 1 is made faster than the charge of the charge to the gate capacitance of the FET 2, so that the FET 1 and the FET 2 are not turned on at the same time. That is, the timing adjustment means for discharging the gate capacitance of the FET 1 and charging the gate capacitance of the FET 2 is performed by setting the time constant for charging and discharging the gate capacitance.

図２（ｂ）中段は、第２の状態を示す。トランスＴＲ３は、ＦＥＴ１のゲート電荷の放電による電流によってエネルギーが蓄えられ、その後エネルギーを放出し、トランスＴＲ３の２次側からダイオードＤ６を介してＦＥＴ２のゲート容量が充電される。すなわち、ＦＥＴ１がターンオフするとき、ＦＥＴ１のゲート電荷が、トランスＴＲ３を介して、ターンオンするＦＥＴ２のゲート容量に回生される。ＦＥＴ１とＦＥＴ２が同特性のＦＥＴである場合、ＦＥＴ１とＦＥＴ２のゲート容量はほぼ同じなので、トランスＴＲ１に蓄えられたエネルギーは、抵抗成分により一部損失してＦＥＴ２のゲート容量に蓄えられ、ＦＥＴ２のゲート電荷が不足する。 The middle part of FIG. 2 (b) shows the second state. The transformer TR3 stores energy by the current generated by the discharge of the gate charge of the FET1, then releases the energy, and the gate capacitance of the FET2 is charged through the diode D6 from the secondary side of the transformer TR3. That is, when the FET 1 is turned off, the gate charge of the FET 1 is regenerated to the gate capacitance of the FET 2 that is turned on via the transformer TR3. When FET1 and FET2 are FETs having the same characteristics, the gate capacities of FET1 and FET2 are almost the same. Therefore, the energy stored in the transformer TR1 is partly lost by the resistance component and stored in the gate capacitance of FET2. Insufficient gate charge.

図２（ｂ）下段は、第３の状態を示す。トランスＴＲ１からダイオードＤ４を介してＦＥＴ２のゲート容量に不足分の電荷が充電される。 The lower part of FIG. 2B shows a third state. An insufficient amount of charge is charged from the transformer TR1 to the gate capacitance of the FET 2 via the diode D4.

このように、本実施形態のハーフブリッジ回路１０は、一方のＦＥＴスイッチがターンオフするとき、そのゲート容量に充電されている電荷を抵抗で熱に変換せずに、トランスを用いて磁気エネルギーに変換し、それを再び他方のターンオンするＦＥＴスイッチのゲート容量の充電に回生するので、ゲート容量によるエネルギーロスが低減される。そのため、ＦＥＴ１、ＦＥＴ２のスイッチング周波数が高周波であっても、発熱が防止され高効率となる。また、ハーフブリッジ回路１０は、ＦＥＴ１とＦＥＴ２のゲート容量を充放電するタイミングを調整するタイミング調整手段を有するので、回生の効率を良くすることができると共に、ＦＥＴ１とＦＥＴ２が同時にオン状態にならないようにできる。タイミング調整手段は、抵抗Ｒ１〜Ｒ４及びトランスＴＲ１、ＴＲ２、ＴＲ３のインピーダンス等により構成され、それらの抵抗及びインピーダンス等によって決まる時定数、すなわち、ゲート容量の充放電の時定数の設定によって調整が行われるので、調整が容易である。 In this way, when one FET switch is turned off, the half-bridge circuit 10 of this embodiment does not convert the charge charged in the gate capacitance into heat with a resistor, but converts it into magnetic energy using a transformer. Then, since it is regenerated to charge the gate capacitance of the FET switch that is turned on again, energy loss due to the gate capacitance is reduced. Therefore, even if the switching frequency of FET1 and FET2 is high, heat generation is prevented and high efficiency is achieved. Further, since the half-bridge circuit 10 has a timing adjusting means for adjusting the timing for charging and discharging the gate capacities of the FET1 and FET2, it is possible to improve the regeneration efficiency and prevent the FET1 and FET2 from being turned on simultaneously. Can be. The timing adjustment means is constituted by the impedances of the resistors R1 to R4 and the transformers TR1, TR2, and TR3, and is adjusted by setting a time constant determined by the resistance and impedance, that is, a time constant for charging and discharging the gate capacitance. Therefore, adjustment is easy.

次に、図３（ａ）（ｂ）は、ハーフブリッジ回路１０の上記とは別の回路動作を各々時系列順に示す。図３（ａ）は、遷移１として、ＦＥＴ１がオフ状態かつＦＥＴ２がオン状態から、ＦＥＴ１がオン状態かつＦＥＴ２がオフ状態に変化する状態遷移を示す。この遷移１は、タイミング回路１３によって、スイッチＳ２、Ｓ３がオフ状態で、スイッチＳ４、Ｓ１をオフ状態から一定の時間差を設けてオン状態にターンオンして行われる。図３（ａ）上段、中段、下段は、それぞれ遷移１における第１、第２、第３の状態を示す。第１の状態において、スイッチＳ４がターンオンすることにより、ＦＥＴ２のゲート容量に充電されている電荷が、スイッチＳ４とダイオードＤ５を介して、トランスＴＲ２に流れ、トランスＴＲ２にエネルギーが蓄えられる。続いて、第２の状態において、トランスＴＲ２に蓄えられたエネルギーが２次側に放出され、トランスＴＲ２の２次側からダイオードＤ２を介してＦＥＴ１のゲート容量に充電される。ＦＥＴ１とＦＥＴ２が同特性のＦＥＴである場合、ＦＥＴ１とＦＥＴ２のゲート容量はほぼ同じなので、トランスＴＲ２に蓄えられたエネルギーは、抵抗成分により一部損失してＦＥＴ１のゲート容量に電荷が蓄えられ、ＦＥＴ１のゲート電荷が不足する。続いて、第３の状態において、スイッチＳ１がターンオンすることにより、トランスＴＲ１に電流が流れ、トランスＴＲ１の２次側からダイオードＤ１を介してＦＥＴ１のゲート容量に不足分の電荷が充電される。 Next, FIGS. 3A and 3B show circuit operations of the half-bridge circuit 10 different from those described above in order of time series. FIG. 3A shows a state transition in which FET 1 is turned off and FET 2 is turned on, and FET 1 is turned on and FET 2 is turned off as transition 1. This transition 1 is performed by the timing circuit 13 with the switches S2 and S3 turned off and the switches S4 and S1 turned on with a certain time difference from the off state. FIG. 3A shows the first, second, and third states in transition 1, respectively. In the first state, when the switch S4 is turned on, the charge charged in the gate capacitance of the FET2 flows to the transformer TR2 via the switch S4 and the diode D5, and energy is stored in the transformer TR2. Subsequently, in the second state, the energy stored in the transformer TR2 is released to the secondary side, and charged from the secondary side of the transformer TR2 to the gate capacitance of the FET 1 through the diode D2. When FET1 and FET2 are FETs having the same characteristics, since the gate capacities of FET1 and FET2 are almost the same, the energy stored in the transformer TR2 is partially lost due to the resistance component, and charges are stored in the gate capacity of the FET1, The gate charge of FET1 is insufficient. Subsequently, in the third state, when the switch S1 is turned on, a current flows through the transformer TR1, and the gate capacitor of the FET 1 is charged from the secondary side of the transformer TR1 via the diode D1.

次に、図３（ｂ）は、遷移２として、ＦＥＴ１がオン状態かつＦＥＴ２がオフ状態から、ＦＥＴ１がオフ状態かつＦＥＴ２がオン状態に変化する状態遷移を示す。この遷移２は、タイミング回路１３によって、スイッチＳ１、Ｓ４がオフ状態で、スイッチＳ３、Ｓ２をオフ状態から一定の時間差を設けてオン状態にターンオンして行われる。図３（ｂ）上段、中段、下段は、それぞれ遷移２における第１、第２、第３の状態を示す。第１の状態において、スイッチＳ３がターンオンすることにより、ＦＥＴ１のゲート容量に充電されている電荷が、スイッチＳ３とダイオードＤ３を介して、トランスＴＲ３に流れ、トランスＴＲ３にエネルギーが蓄えられる。続いて、第２の状態において、トランスＴＲ３に蓄えられたエネルギーが２次側に放出され、トランスＴＲ３の２次側からダイオードＤ６を介してＦＥＴ２のゲート容量に充電される。ＦＥＴ１とＦＥＴ２が同特性のＦＥＴである場合、ＦＥＴ１とＦＥＴ２のゲート容量はほぼ同じなので、トランスＴＲ３に蓄えられたエネルギーは、抵抗成分により一部損失してＦＥＴ２のゲート容量に電荷が蓄えられ、ＦＥＴ２のゲート電荷が不足する。続いて、第３の状態において、スイッチＳ２がターンオンすることにより、トランスＴＲ１に電流が流れ、トランスＴＲ１の２次側からダイオードＤ４を介してＦＥＴ２のゲート容量に不足分の電荷が充電される。 Next, FIG. 3B shows a state transition in which the FET 1 is turned on and the FET 2 is turned off, and the FET 1 is turned off and the FET 2 is turned on as the transition 2. This transition 2 is performed by the timing circuit 13 with the switches S1 and S4 being turned off and the switches S3 and S2 being turned on with a certain time difference from the off state. The upper, middle, and lower stages in FIG. 3B show the first, second, and third states in transition 2, respectively. In the first state, when the switch S3 is turned on, the electric charge charged in the gate capacitance of the FET1 flows to the transformer TR3 via the switch S3 and the diode D3, and energy is stored in the transformer TR3. Subsequently, in the second state, the energy stored in the transformer TR3 is released to the secondary side, and charged from the secondary side of the transformer TR3 to the gate capacitance of the FET 2 via the diode D6. When FET1 and FET2 are FETs having the same characteristics, since the gate capacities of FET1 and FET2 are substantially the same, the energy stored in the transformer TR3 is partly lost due to the resistance component, and charges are stored in the gate capacitance of FET2. The gate charge of FET2 is insufficient. Subsequently, in the third state, when the switch S2 is turned on, a current flows through the transformer TR1, and the gate capacitor of the FET 2 is charged with the insufficient charge from the secondary side of the transformer TR1 through the diode D4.

このように、ＦＥＴ１とＦＥＴ２のゲート容量を充放電するタイミングを調整するタイミング調整手段は、タイミング回路１３及びスイッチＳ１〜Ｓ４等により構成され、トランスＴＲ１、ＴＲ２、ＴＲ３の電流をオンオフ制御するスイッチタイミングによって調整が行われる。ハーフブリッジ回路１０は、電源ＶＧからの電荷の供給よりも、ＦＥＴスイッチに充電されている電荷の回生を優先するスイッチタイミングとすることにより、回生の効率を良くすることができる。 As described above, the timing adjusting means for adjusting the timing for charging and discharging the gate capacities of the FET1 and FET2 includes the timing circuit 13, the switches S1 to S4, and the like, and the switch timing for controlling on / off of the currents of the transformers TR1, TR2, and TR3. Adjustments are made by The half bridge circuit 10 can improve the regeneration efficiency by setting the switch timing to prioritize the regeneration of the charge charged in the FET switch over the supply of the charge from the power supply VG.

次に、ハーフブリッジ回路１０の停止について説明する。通常、ハーフブリッジ回路の停止状態では、ＦＥＴ１、ＦＥＴ２共にオフ状態で出力を停止する。しかし、本発明のハーフブリッジ回路１０は、一方のＦＥＴスイッチをターンオフするとき、そのゲート容量に充電されている電荷を他方のＦＥＴスイッチのゲート容量に回生する。そのため、回生により他方のＦＥＴスイッチがターンオンするので、回生を停止しなければ、完全なオフ状態にはならない。そこで、ハーフブリッジ回路１０は、回生停止手段を備え、その回生停止手段によりゲート容量に充電されている電荷の回生を停止して、確実に出力を停止する。以下に、各種の回生停止手段について説明する。 Next, stop of the half bridge circuit 10 will be described. Normally, when the half-bridge circuit is stopped, the output is stopped when both FET1 and FET2 are off. However, when the half-bridge circuit 10 of the present invention turns off one FET switch, it regenerates the electric charge charged in the gate capacitance to the gate capacitance of the other FET switch. For this reason, the other FET switch is turned on by regeneration, and the regeneration is not stopped unless the regeneration is stopped. Therefore, the half-bridge circuit 10 is provided with a regeneration stop unit, and the regeneration stop unit stops the regeneration of the charge charged in the gate capacitance, thereby reliably stopping the output. Below, various regeneration stop means are demonstrated.

一つの回生停止手段は、タイミング回路１３及びスイッチＳ２等により構成され、ハーフブリッジ回路１０の出力を停止するとき、タイミング回路１３により、ローサイドＦＥＴスイッチＦＥＴ２をオン状態とする。ＦＥＴ２をオン状態とするとき、ＦＥＴ１のゲート容量への回生は生じない。ＦＥＴ１はオフ状態となり、ハーフブリッジ回路１０の出力段１１に接続される主電源と出力端子ＯＵＴとが電位的に分離された状態となる。従って、ハーフブリッジ回路１０は、出力端子ＯＵＴに電流が流れず、出力を停止する。このように、ＦＥＴ２をオン状態とするので、ＦＥＴ１がオフ状態となり、確実に出力が停止される。 One regeneration stopping means is constituted by the timing circuit 13 and the switch S2, and when the output of the half bridge circuit 10 is stopped, the low side FET switch FET2 is turned on by the timing circuit 13. When the FET 2 is turned on, regeneration to the gate capacitance of the FET 1 does not occur. The FET 1 is turned off, and the main power source connected to the output stage 11 of the half bridge circuit 10 and the output terminal OUT are separated in terms of potential. Therefore, the half-bridge circuit 10 stops output because no current flows through the output terminal OUT. Since the FET 2 is turned on in this way, the FET 1 is turned off, and the output is reliably stopped.

もう一つの回生停止手段は、タイミング回路１３及びスイッチＳ３、Ｓ４により構成され、ハーフブリッジ回路１０の出力を停止するとき、タイミング回路１３により、スイッチＳ３、Ｓ４を両方ターンオンして、ハイサイドのＦＥＴ１とローサイドのＦＥＴ２のゲート容量の電荷をトランスＴＲ１、ＴＲ２の１次巻線を経由して同時に放電させる。従って、ゲート容量の電荷は回生されず、ＦＥＴ１、ＦＥＴ２は、共にオフ状態となり、出力を停止する。このように、ＦＥＴ１、ＦＥＴ２のゲート容量の電荷が同時に放電するので、回生が停止され、確実に出力が停止される。 Another regeneration stop means is constituted by the timing circuit 13 and the switches S3 and S4. When the output of the half bridge circuit 10 is stopped, both the switches S3 and S4 are turned on by the timing circuit 13 and the high-side FET 1 is turned on. And the charge of the gate capacitance of the low-side FET 2 are simultaneously discharged via the primary windings of the transformers TR1 and TR2. Therefore, the charge of the gate capacitance is not regenerated, and both FET1 and FET2 are turned off and the output is stopped. Thus, since the charges of the gate capacitances of FET1 and FET2 are simultaneously discharged, regeneration is stopped and output is reliably stopped.

図４は、上記とは別の回生停止手段として停止用スイッチＳ５、Ｓ６をさらに備えたハーフブリッジ回路２０を示す。このハーフブリッジ回路２０は、前記のハーフブリッジ回路１０の回路構成に加え、ＦＥＴ１のゲート・ソース間に停止用スイッチＳ５が、ＦＥＴ２のゲート・ソース間に停止用スイッチＳ６が接続されている。スイッチＳ１〜Ｓ６のスイッチタイミングは、タイミング回路１４によって決められる。回生停止手段は、タイミング回路１４及び停止用スイッチＳ５、Ｓ６により構成され、ハーフブリッジ回路２０は、出力を停止するとき、タイミング回路１４によって停止用スイッチＳ５、Ｓ６をターンオンする。そのため、ＦＥＴ１、ＦＥＴ２のゲートがソースに短絡され、ゲート容量の電荷は、トランスＴＲ２、ＴＲ３を経由せずに放電される。従って、ゲート容量の電荷は回生されず、ＦＥＴ１、ＦＥＴ２は、共にオフ状態となり、ハーフブリッジ回路２０は、出力を停止する。このように、ハーフブリッジ回路２０は、出力を停止するとき、ＦＥＴ１、ＦＥＴ２のゲート容量の電荷を回生用のトランスＴＲ２、ＴＲ３を経由せずに放電するので、回生が停止され、確実に出力が停止される。 FIG. 4 shows a half-bridge circuit 20 further provided with stop switches S5 and S6 as regenerative stop means different from the above. In addition to the circuit configuration of the half bridge circuit 10, the half bridge circuit 20 includes a stop switch S5 connected between the gate and source of the FET 1 and a stop switch S6 connected between the gate and source of the FET 2. The switch timing of the switches S1 to S6 is determined by the timing circuit 14. The regeneration stop means includes a timing circuit 14 and stop switches S5 and S6. When the half bridge circuit 20 stops output, the stop circuit S5 and S6 are turned on by the timing circuit 14. Therefore, the gates of FET1 and FET2 are short-circuited to the sources, and the charge of the gate capacitance is discharged without passing through the transformers TR2 and TR3. Therefore, the charge of the gate capacitance is not regenerated, both FET1 and FET2 are turned off, and the half bridge circuit 20 stops outputting. Thus, when the half-bridge circuit 20 stops the output, the charge of the gate capacitances of the FET1 and FET2 is discharged without passing through the regenerative transformers TR2 and TR3, so that the regeneration is stopped and the output is surely performed. Stopped.

なお、本発明は、上記の実施形態の構成に限られず、発明の要旨を変更しない範囲で種々の変形が可能である。例えば、ハーフブリッジ回路１０を小型化するために、トランスにＭＥＭＳ（Micro Electro Mechanical Systems）を応用した小型トランスを用いてもよく、複数のトランスを集積化してもよい。 In addition, this invention is not restricted to the structure of said embodiment, A various deformation | transformation is possible in the range which does not change the summary of invention. For example, in order to reduce the size of the half bridge circuit 10, a small transformer applying MEMS (Micro Electro Mechanical Systems) may be used as the transformer, or a plurality of transformers may be integrated.

本発明の一実施形態に係るハーフブリッジ回路の回路図。The circuit diagram of the half bridge circuit concerning one embodiment of the present invention. （ａ）は同回路の回路動作における状態遷移を示す回路図、（ｂ）はその回路動作における別の状態遷移を示す回路図。(A) is a circuit diagram showing a state transition in the circuit operation of the circuit, (b) is a circuit diagram showing another state transition in the circuit operation. （ａ）は同回路の別の回路動作における状態遷移を示す回路図、（ｂ）はその回路動作における別の状態遷移を示す回路図。(A) is a circuit diagram showing a state transition in another circuit operation of the circuit, (b) is a circuit diagram showing another state transition in the circuit operation. 同回路に停止用スイッチが加えられたハーフブリッジ回路の回路図。The circuit diagram of the half-bridge circuit where the stop switch was added to the circuit.

Explanation of symbols

１０ハーフブリッジ回路
１１ハーフブリッジ回路の出力段
１２ハーフブリッジドライバ
１３、１４タイミング回路（タイミング調整手段、回生停止手段）
ＦＥＴ１ハイサイドＦＥＴスイッチ
ＦＥＴ２ローサイドＦＥＴスイッチ
ＴＲ１、ＴＲ２、ＴＲ３トランス
Ｒ１〜Ｒ４抵抗（タイミング調整手段）
Ｓ１〜Ｓ４スイッチ
Ｓ５、Ｓ６停止用スイッチ（回生停止手段） DESCRIPTION OF SYMBOLS 10 Half bridge circuit 11 Half bridge circuit output stage 12 Half bridge driver 13, 14 Timing circuit (timing adjustment means, regeneration stop means)
FET1 High side FET switch FET2 Low side FET switch TR1, TR2, TR3 Transformers R1 to R4 Resistance (timing adjusting means)
S1-S4 Switches S5, S6 Stop switch (regeneration stop means)

Claims

A high-side FET switch and a low-side FET switch connected in series, and a half-bridge driver for alternately turning on and off each gate capacitance of the FET switches, and outputting to the connection point of the FET switches In a half-bridge circuit that generates
When one of the FET switches is turned off, the half-bridge driver regenerates the charge charged in the gate capacitance of the FET switch to the gate capacitance of the other FET switch that is turned on via a transformer. A characteristic half-bridge circuit.

The half-bridge circuit according to claim 1, wherein the half-bridge driver includes a timing adjustment unit that adjusts a timing for charging and discharging the gate capacitance.

The half-bridge circuit according to claim 2, wherein the timing adjusting unit is performed by setting a time constant for charging and discharging the gate capacitance.

The half-bridge circuit according to claim 2, wherein the timing adjustment unit is performed at a switch timing for controlling on / off of the current of the transformer.

5. The half-bridge circuit according to claim 1, further comprising a regeneration stop unit that stops regeneration of electric charges charged in a gate capacitance of the FET switch.

6. The half bridge circuit according to claim 5, wherein when the output is stopped, the regeneration stop means turns on the low side FET switch.

6. The half bridge according to claim 5, wherein when stopping output, the regenerative stop means discharges the charge of the gate capacitance of both FET switches simultaneously through the transformer on the high side and the low side. circuit.

6. The half bridge circuit according to claim 5, wherein the regeneration stop means further includes a stop switch that discharges the charges of the gate capacitances of the FET switches without passing through the transformer.