JP4113436B2 - ゲートドライブ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを駆動するゲートドライブ装置に関するものであり、特に、電力用パワーＭＯＳトランジスタのゲートドライブ装置に関するものである。
【０００２】
【従来の技術】
今日、交流モータの駆動回路としてインバータ回路が使用されている。このインバータ回路にはパワーＭＯＳトランジスタ（電力用ＭＯＳトランジスタ）が使用される。
【０００３】
パワーＭＯＳトランジスタを備えるインバータ回路において当該ＭＯＳトランジスタにモータのような誘導性負荷が接続されている場合、そのパワーＭＯＳトランジスタがターンオフすると主電極間（コレクタ−エミッタ間）にターンオフサージ電圧が現れる。場合によっては、そのターンオフサージ電圧によりパワーＭＯＳトランジスタの破壊に至ってしまう。そこで、上記ターンオフサージ電圧を低減することが可能な、パワーＭＯＳトランジスタのドライブ回路が提案されている（例えば、特許文献１）。
【０００４】
特許文献１のドライブ回路においては、パワーＭＯＳトランジスタのゲート端子に接続したオフ用スイッチング回路とソース端子との間にダイオードが挿入される。それにより、当該パワーＭＯＳトランジスタのターンオフ時、オフ用スイッチング回路を介してゲート電荷を引き抜く際にもゲート−ソース間の電圧は所定の値（ダイオードの順方向電圧）に保たれる。つまり、ダイオードの順方向電圧によってゲート・ソース間に一定レベルの電荷が残るので、パワーＭＯＳトランジスタの容量成分が充電されることに起因するターンオフサージ電圧のレベルを低く抑えることができる。
【０００５】
【特許文献１】
特開２００１−２４４９２号公報（第３−５頁、第１−６図）
【０００６】
【発明が解決しようとする課題】
ところで、サージ電圧はパワーＭＯＳトランジスタのオフ期間中においても発生する場合がある。例えば２つのパワーＭＯＳトランジスタを直列接続したインバータにおいて、一方のパワーＭＯＳトランジスタがオフ状態に切り替わり（ターンオフ）、続いて他方のパワーＭＯＳトランジスタがオン状態に切り替わる（ターンオン）場合、そのタイミングでオフ状態である一方のパワーＭＯＳトランジスタ内部の寄生ダイオードにリカバリー現象が生じ、当該一方のパワーＭＯＳトランジスタのコレクタ−エミッタ間にリカバリーサージ電圧（以下サージ電圧）が発生する。
【０００７】
このサージ電圧は、特許文献１のドライブ回路によっても低減を図ることが可能であるが、オフ用スイッチング回路とソース端子との間にダイオードが挿入されると、パワーＭＯＳトランジスタのゲート電荷の引き抜き性が悪くなるために、ターンオフ時のスイッチング損失が大きくなるという欠点を伴う。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、例えばインバータ回路のようにＭＯＳトランジスタを直列接続した回路において、ＭＯＳトランジスタのターンオフ時のスイッチング損失の増加を抑えつつ、オフ期間中に発生するサージ電圧を低減することができるゲートドライブ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の局面によれば、互いに直列接続された第１および第２のＭＯＳトランジスタを駆動するゲートドライブ装置は、前記第１および第２のＭＯＳトランジスタのうち一方のＭＯＳトランジスタをオフ状態に切り替えた後に所定のタイミングで他方のＭＯＳトランジスタをオン状態に切り替える場合、前記所定のタイミングに同期した所定の期間、一時的に前記一方のＭＯＳトランジスタをオン状態にし、前記所定の期間は１μＳ以下であり、当該所定の期間において前記一方のＭＯＳトランジスタのゲート・ソース間電圧が閾値電圧を上回るのは０．１Ｖ以下である。
【００１０】
また、第２の局面によれば、ＭＯＳトランジスタを駆動するドライブ回路を有するゲートドライブ装置において、前記ドライブ回路は、前記ＭＯＳトランジスタのゲートおよびソースにそれぞれ接続可能な第１および第２の端子と、前記ＭＯＳトランジスタの駆動電圧を供給する第１の電圧源と、前記第１の端子に接続され、前記ＭＯＳトランジスタがオンする閾値電圧よりも小さい所定の電圧を供給する第２の電圧源と、前記第１の電圧源と第１の端子との間に接続された第１のスイッチング素子と、前記第１の端子と前記第２の端子との間に接続された第２のスイッチング素子と、前記第２のスイッチング素子に並列に接続され、互いに直列接続した第３のスイッチング素子および抵抗と、前記第１、第２および第３のスイッチング素子並びに第２の電圧源を制御する制御回路とを備え、前記制御回路は、前記第１のスイッチング素子をオフに、前記第２のスイッチング素子をオンにした後の所定のタイミングで、所定の期間の間、一時的に前記第１および第２のスイッチング素子をオフに、前記第３のスイッチング素子をオンにすると共に前記第２の電圧源によって前記所定の電圧を前記第１の端子に印加する。
【００１１】
また、第３の局面によれば、ＭＯＳトランジスタを駆動するドライブ回路を有するゲートドライブ装置において、前記ドライブ回路は、前記ＭＯＳトランジスタのゲートおよびソースにそれぞれ接続可能な第１および第２の端子と、前記ＭＯＳトランジスタの駆動電圧を供給する電圧源と、前記電圧源と第１の端子との間に接続され、互いに直列接続した第１のスイッチング素子および第１の抵抗と、前記第１の端子と前記第２の端子との間に接続された第２のスイッチング素子と、前記第２のスイッチング素子に並列に接続され、互いに直列接続した第３のスイッチング素子および第２の抵抗と、前記第１、第２および第３のスイッチング素子を制御する制御回路とを備え、前記制御回路は、前記第１のスイッチング素子をオフに、前記第２のスイッチング素子をオンにした後の所定のタイミングで、所定の期間の間、一時的に前記第１および第３のスイッチング素子をオンに、前記第２のスイッチング素子をオフにし、前記第１および第２の抵抗の抵抗値は、前記所定の期間の間に、前記ＭＯＳトランジスタがオンする閾値電圧よりも小さい所定の電圧が前記第１の端子に供給されるよう設定されている。
【００１２】
【発明の実施の形態】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るパワーＭＯＳトランジスタのゲートドライブ装置の構成を示す図であり、パワーＭＯＳトランジスタとしてＭＯＳＦＥＴを使用した３相６素子インバータにおける１相分の回路図を示している。第１のパワーＭＯＳＦＥＴ１と第２のパワーＭＯＳＦＥＴ２とは互いに直列接続され、主電源３をスイッチングするインバータ回路を構成している。第１のパワーＭＯＳＦＥＴには、例えばモータ等の負荷４が並列接続される。ゲートドライブ装置１００は、第１のドライブ回路１０および第２のドライブ回路２０とから構成されている。第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２は、それぞれ第１のドライブ回路１０および第２のドライブ回路２０により駆動される。
【００１３】
第１のドライブ回路１０は、駆動の対象である第１のパワーＭＯＳＦＥＴ１のゲートに接続されるゲート接続端子１１、ソースに接続されるソース接続端子１２および、第１のパワーＭＯＳＦＥＴ１をオンさせる際にゲートに印加する駆動電圧を供給するための駆動電圧源１５を有している。
【００１４】
そして、駆動電圧源１５とゲート接続端子１１との間には第１のスイッチング素子であるオン用トランジスタ１３が接続され、ゲート接続端子１１とソース接続端子１２との間には第２のスイッチング素子であるオフ用トランジスタ１４が接続されている。第１の制御回路１６は、オン用トランジスタ１３およびオフ用トランジスタ１４のオン／オフ切り替えを制御することで、ゲート接続端子１１に印加する電圧を、駆動電圧源１５からのが供給する駆動電圧あるいはソース接続端子１２の電圧（即ち、第１のパワーＭＯＳＦＥＴ１のソース電圧）に切り替える。
【００１５】
第１の制御回路１６が、オン用トランジスタ１３をオン状態に、オフ用トランジスタ１４をオフ状態にすると、ゲート接続端子１１には駆動電圧源１５からの駆動電圧が印加され、第１のパワーＭＯＳＦＥＴ１はオン状態（導通状態）になる。逆に、オン用トランジスタ１３をオフ状態、オフ用トランジスタ１４をオン状態にすると、ゲート接続端子１１にはソース接続端子１２の電圧が印加され、第１のパワーＭＯＳＦＥＴ１はオフ状態（非導通状態）となる。即ち、第１の制御回路１６が、オン用トランジスタ１３とオフ用トランジスタ１４とを交互にオン状態にすることで、第１のパワーＭＯＳＦＥＴ１は駆動される。
【００１６】
一方、図１からも分かるように、第２のドライブ回路２０は、上記した第１のドライブ回路１０とほぼ同様の構成を有している。即ち、第２のドライブ回路２０は、駆動の対象である第２のパワーＭＯＳＦＥＴ２のゲートに接続されるゲート接続端子２１、ソースに接続されるソース接続端子２２および、第２のパワーＭＯＳＦＥＴ２をオンさせる際にゲートに印加する駆動電圧を供給するための駆動電圧源２５を有している。
【００１７】
そして、駆動電圧源２５とゲート接続端子２１との間には第１のスイッチング素子であるオン用トランジスタ２３が接続され、ゲート接続端子２１とソース接続端子２２との間には第２のスイッチング素子であるオフ用トランジスタ２４が接続されている。第２の制御回路２６は、オン用トランジスタ２３およびオフ用トランジスタ２４のオン／オフ切り替えを制御することで、ゲート接続端子２１に印加する電圧を、駆動電圧源２５が供給する駆動電圧あるいはソース接続端子２２の電圧（即ち、第２のパワーＭＯＳＦＥＴ２のソース電圧）に切り替える。即ち、第２の制御回路２６が、オン用トランジスタ２３とオフ用トランジスタ２４とを交互にオン状態にすることで、第２のパワーＭＯＳＦＥＴ２は駆動される。
【００１８】
図２は、本実施の形態に係るゲートドライブ装置１００の動作を説明するための図である。以下、同図に基づいて、本実施の形態に係るゲートドライブ装置１００の動作を説明する。
【００１９】
まず、図２に示すように、第１のドライブ回路１０において、第１の制御回路１６の制御に基づき第１のドライブ回路１０のオン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンになると、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は０Ｖになり、当該第１のパワーＭＯＳＦＥＴ１はオフ状態となる。その後、第２のドライブ回路２０において、第２の制御回路２６が所定のタイミングでオン用トランジスタ２３をオンに、オフ用トランジスタ２４をオフにして、第２のパワーＭＯＳＦＥＴ２をオン状態にする。
【００２０】
このとき、それと同じタイミングで、第１のドライブ回路１０の第１の制御回路１６は、一時的にオン用トランジスタ１３をオンに、オフ用トランジスタ１４をオフにすることで、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧を閾値電圧Ｖth以上にする。即ち、第１のパワーＭＯＳＦＥＴ１は、第２のパワーＭＯＳＦＥＴ２がターンオンのタイミングに同期して、当該タイミングを含む短い期間だけオン状態となる。それにより、第２のパワーＭＯＳＦＥＴ２のターンオンに伴い発生する還流電流は、第１のパワーＭＯＳＦＥＴ１の寄生ダイオード部ではなくトランジスタ部に流れ込むため、当該第１のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００２１】
また、上記した特許文献１と異なりオン用トランジスタ１３と第１のパワーＭＯＳＦＥＴ１のソース（ソース接続端子１２）との間にダイオードが挿入されていないので、第１のパワーＭＯＳＦＥＴ１のゲート電荷の引き抜き性の悪化は伴わない。即ち図２に示すように、オン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンに切り替わると、第１のパワーＭＯＳＦＥＴ１ゲート・ソース間電圧は速やかに０Ｖに下がる。従って、当該第１のパワーＭＯＳＦＥＴ１のターンオフ時のスイッチング損失の増大は防止される。また、第１のパワーＭＯＳＦＥＴ１における損失の増大をさらに抑制するために、上記短い期間の長さは数十ｎＳ〜１μＳ程度、そのときＶGSが閾値Ｖthを上回るのは０．１Ｖ程度にすることが望ましい。
【００２２】
次いで、第２のドライブ回路２０のオン用トランジスタ２３がオフに、オフ用トランジスタ２４がオンに切り替わり、第２のパワーＭＯＳＦＥＴ２はオフ状態となる。その後、所定のタイミングで、第１の制御回路１６がオン用トランジスタ１３をオンに、オフ用トランジスタ１４をオフにして、第１のパワーＭＯＳＦＥＴ１をオン状態にする。
【００２３】
今度はそれと同じタイミングで、第２の制御回路２６が、一時的にオン用トランジスタ２３をオンに、オフ用トランジスタ２４をオフにすることで、第２のパワーＭＯＳＦＥＴ２のゲート・ソース間電圧を閾値電圧Ｖth以上にする。即ち、第２のパワーＭＯＳＦＥＴ２は、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングに同期して、当該タイミングを含む短い期間だけオン状態となる。それにより、第１のパワーＭＯＳＦＥＴ２のターンオンに伴い発生する還流電流は、第２のパワーＭＯＳＦＥＴ１の寄生ダイオード部ではなくトランジスタ部に流れ込むため、当該第２のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００２４】
また、オン用トランジスタ２３と第２のパワーＭＯＳＦＥＴ２のソース（ソース接続端子２２）との間にはダイオードが挿入されていないので、第２のパワーＭＯＳＦＥＴ２のゲート電荷の引き抜き性の悪化は伴わない。従って、当該第２のパワーＭＯＳＦＥＴ２のターンオフ時のスイッチング損失の増大は防止される。このときも、第２のパワーＭＯＳＦＥＴ２における損失の増大をさらに抑制するため、上記短い期間の長さは数十ｎＳ〜１μＳ程度、そのときＶGSが閾値Ｖthを上回るのは０．１Ｖ程度にすることが望ましい。
【００２５】
以上のように、本実施の形態に係るゲートドライブ装置１００は、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のうち一方のＭＯＳＦＥＴをオフ状態に切り替えた後に、所定のタイミングで他方のＭＯＳＦＥＴをオン状態に切り替える場合、当該タイミングに同期して、当該タイミングを含む所定の短い期間だけ、一時的に一方のＭＯＳＦＥＴをオン状態にするように動作する。それにより、他方のＭＯＳＦＥＴのターンオンに伴い一方のパワーＭＯＳＦＥＴに発生するサージ電圧は低減される。また、オフ用トランジスタ１４とソース接続端子１２との間、並びに、オフ用トランジスタ２４とソース接続端子２２との間にダイオードを挿入していないので、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のターンオフ時のスイッチング損失の増大は防止される。
【００２６】
なお、以上の説明においては、第１の制御回路１６がオン用トランジスタ１３とオフ用トランジスタ１４とをそれぞれ別々の制御信号によって制御する構成を示したが、それら２つのトランジスタを同一の制御信号で制御するようにする構成してもよい。同様に、第２の制御回路２６がオン用トランジスタ２３とオフ用トランジスタ２４の２つを同一の制御信号によって制御する構成としてもよい。例えば、図３のように、オン用トランジスタ１３およびオン用トランジスタ２３をｎｐｎ型トランジスタ、オフ用トランジスタ１４およびオフ用トランジスタ２４をｐｎｐ型トランジスタで構成すればそのような構成が可能である。この場合、第１の制御回路１６および第２の制御回路２６は、それぞれ単一の制御信号でいわゆるプッシュプル方式により、２つのトランジスタを制御して図２に示した動作を行うことが可能である。つまり、本実施の形態に係るゲートドライブ装置における制御信号の経路を少なくできるのでゲートドライブ装置の回路構成の簡素化に寄与できる。
【００２７】
＜実施の形態２＞
図４は、実施の形態２に係るゲートドライブ装置の構成を示す図である。同図において、図１と同様の機能を有する要素には同一符号を付してあるので、それらの要素についての詳細な説明は書略する。
【００２８】
本実施の形態においては、第１のドライブ回路１０および第２のドライブ回路２０は、それぞれの駆動の対象であるＭＯＳトランジスタをオン状態に切り替えるタイミングを示す情報信号を互いに送受信する。即ち、第１のドライブ回路１０の第１の制御回路１６は、第１のパワーＭＯＳＦＥＴ１をオン状態に切り替えるタイミングに関する情報信号を第２のドライブ回路２０の第２の制御回路２６に送信すると共に、第２の制御回路２６から受信した情報信号に基づき、第２のパワーＭＯＳＦＥＴ２がオン状態に切り替わるタイミングをモニタする。一方、第２のドライブ回路２０の第２の制御回路２６は、第２のパワーＭＯＳＦＥＴ２をオン状態に切り替えるタイミングに関する情報信号を第１の制御回路１６に送信すると共に、第１の制御回路１６から受信した情報信号に基づき、第１のパワーＭＯＳＦＥＴ１がオン状態に切り替わるタイミングをモニタする。
【００２９】
また、本実施の形態に係るドライブ回路１００の動作は、基本的に図２に示したものと同じである。但し、第１の制御回路１６は、第２の制御回路２６から受信した情報信号に基づいてオン用トランジスタ１３およびオフ用トランジスタ１４を制御し、第２のパワーＭＯＳＦＥＴ２がターンオンするタイミングに合わせて、一時的に（数十ｎＳ〜１μＳ程度）第１のパワーＭＯＳＦＥＴ１をオン状態にする。また、第２の制御回路２６は、第１の制御回路１６から受信した情報信号に基づいてオン用トランジスタ２３およびオフ用トランジスタ２４を制御し、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングに合わせて、一時的に（数十ｎＳ〜１μＳ程度）第２のパワーＭＯＳＦＥＴ２をオン状態にする。
【００３０】
このように、第１のドライブ回路１０および第２のドライブ回路２０が各々受信した情報信号に基づいて、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２をターンオンさせる期間を決定することで、実施の形態１での効果に加えて、より的確且つリアルタイムなドライブ制御が可能である。よって、本発明に係るゲートドライブ装置１００の動作信頼性が向上される。
【００３１】
本実施の形態においても、例えば図５のように、オン用トランジスタ１３，２３をｎｐｎ型トランジスタ、オフ用トランジスタ１４，２４をｐｎｐ型トランジスタで構成し、第１の制御回路１６および第２の制御回路２６が、それぞれ２つのトランジスタを同一の制御信号で制御するようにしてもよい。そのように構成しても、図２に示した動作を行うことが可能であることは明らかである。つまり、本実施の形態に係るゲートドライブ装置における制御信号の経路を少なくできるのでゲートドライブ装置の回路構成の簡素化に寄与できる。
【００３２】
＜実施の形態３＞
図６は、実施の形態３に係るパワーＭＯＳトランジスタのゲートドライブ装置の構成を示す図である。同図において図１と同様の機能を有する要素には同一符号を付してある。
【００３３】
本実施の形態において、第１のパワーＭＯＳＦＥＴ１を駆動する第１のドライブ回路１０は、ゲート接続端子１１とソース接続端子１２との間に、オフ用トランジスタ１４と、それに並列に接続された第３のスイッチング素子であるＭＯＳＦＥＴ１７および抵抗１８を有する。ＭＯＳＦＥＴ１７と抵抗１８とは互いに直列に接続される。また、第１の電圧源としての駆動電圧源１５とゲート接続端子１１との間には、オン用トランジスタ１３が接続される。本実施の形態においては、第１の制御回路１６は、オン用トランジスタ１３、オフ用トランジスタ１４並びにＭＯＳＦＥＴ１７のオン／オフ切り替えの制御を行う。さらに第１の制御回路１６は、第２の電圧源としての機能も有しており、所定の電圧Ｇ１の出力のオン／オフ切り替えの制御を行う。第１の制御回路１６における上記電圧Ｇ１の出力端子はゲート接続端子１１に接続される。
【００３４】
一方、図６からも分かるように、第２のパワーＭＯＳＦＥＴ２を駆動する第２のドライブ回路２０は、上記第１のドライブ回路１０とほぼ同様の構成を有している。即ち、第２のドライブ回路２０は、ゲート接続端子２１とソース接続端子２２との間に、オフ用トランジスタ２４と、当該オフ用トランジスタ２４に対して並列に接続された第３のスイッチング素子であるＭＯＳＦＥＴ２７および抵抗２８を有する。ＭＯＳＦＥＴ２７と抵抗２８とは互いに直列に接続される。また、第１の電圧源としての駆動電圧源２５とゲート接続端子２１との間には、オン用トランジスタ２３が接続される。第２の制御回路２６は、オン用トランジスタ２３およびオフ用トランジスタ２４並びにＭＯＳＦＥＴ２７のオン／オフの切り替えを制御すると共に、第２の電圧源として所定の電圧Ｇ１の出力のオン／オフ切り替えの制御を行う。第２の制御回路２６における上記電圧Ｇ１の出力端子はゲート接続端子２１に接続される。
【００３５】
図７は、本実施の形態に係るゲートドライブ装置１００の動作を説明するための図である。以下、同図に基づいて、本実施の形態に係るゲートドライブ装置１００の動作を説明する。なお、ここでは説明の簡単のために、第１のドライブ回路１０の動作に注目して説明を行うが、第２のドライブ回路２０も同様の動作を行う。
【００３６】
まず、図７に示すように、第１のドライブ回路１０において、第１の制御回路１６の制御に基づきオン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンになると、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は０Ｖになり、当該第１のパワーＭＯＳＦＥＴ１はオフ状態となる。このとき、オン用トランジスタ１３と第１のパワーＭＯＳＦＥＴ１のソース（ソース接続端子１２）との間にはダイオードが挿入されていないので、第１のパワーＭＯＳＦＥＴ１ゲート・ソース間電圧は速やかに０Ｖに下がる。従って、当該第１のパワーＭＯＳＦＥＴ１のターンオフ時のスイッチング損失の増大は防止されている。
【００３７】
その後、第１の制御回路１６は、第２のパワーＭＯＳＦＥＴ２がターンオンする前に、オン用トランジスタ１３はオフのままで、オフ用トランジスタ１４をオフに、ＭＯＳＦＥＴ１７をオンに切り替え、さらに所定の電圧Ｇ１を出力する。その結果、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は、電圧Ｇ１になる。この電圧Ｇ１の値は、第１のパワーＭＯＳＦＥＴ１がターンオンする閾値電圧Ｖthを僅かに下回る程度の大きさになるように設定されている。
【００３８】
その後、所定のタイミングで第２のドライブ回路２０が、第２のパワーＭＯＳＦＥＴ２のゲート・ソース間に駆動電圧を印加してオン状態にする。このとき、第２のパワーＭＯＳＦＥＴ２のターンオンに伴うインバータ回路における電流変動（ｄｉ／ｄｔ）の影響により、図７に示すように第１のパワーＭＯＳＦＥＴ１のゲート・ソース間に電圧変動が生じ、一時的に第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧が閾値Ｖthを越え、その間第１のパワーＭＯＳＦＥＴ１がオン状態となる。つまり結果的に、第１のドライブ回路１０は、第２のパワーＭＯＳＦＥＴ２がターンオンするタイミングと同時に、一時的に第１のパワーＭＯＳＦＥＴ１をオン状態にすることとなる。それにより、第２のパワーＭＯＳＦＥＴ２のターンオンに伴い発生する還流電流は、第１のパワーＭＯＳＦＥＴ１の寄生ダイオード部ではなくトランジスタ部に流れ込むため、当該第１のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００３９】
なお、第２のドライブ回路２０は、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングで、一時的に第２のパワーＭＯＳＦＥＴ２をオン状態にするように動作する。上記したように、その動作は上に説明した第１のドライブ回路１０の動作と同様であるので、ここでの説明は省略する。
【００４０】
以上のように、本実施の形態に係るゲートドライブ装置１００は、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のうち一方のＭＯＳＦＥＴをオフ状態に切り替えた後に、所定のタイミングで他方のＭＯＳＦＥＴをオン状態に切り替える場合、当該タイミングに同期する短い期間だけ、一時的に当該一方のＭＯＳＦＥＴをオン状態にするように動作する。それにより、当該他方のＭＯＳＦＥＴのターンオンに伴い当該一方のパワーＭＯＳＦＥＴに加わるサージ電圧は低減する。また、上記一方のＭＯＳＦＥＴは、他方のＭＯＳＦＥＴのターンオンに伴う電流変動の影響を利用して一時的にオン状態となるので、例えば実施の形態２のように他方のＭＯＳＦＥＴがターンオンするタイミングをモニタするまでもなく、的確且つリアルタイムなドライブ制御が可能である。
【００４１】
また、オフ用トランジスタ１４とソース接続端子１２との間、並びに、オフ用トランジスタ２４とソース接続端子２２との間にダイオードを挿入していないので、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のターンオフ時のスイッチング損失の増大は防止される。
【００４２】
＜実施の形態４＞
実施の形態３では、例えば第２のパワーＭＯＳＦＥＴ２のターンオンに同期して、第１のパワーＭＯＳＦＥＴ１がオン状態となるのはごく短い期間である。しかし、図７からも分かるように、そのとき第１のパワーＭＯＳＦＥＴ１のゲート・ソース間には、その短い期間よりもかなり長い期間、電圧Ｇ１が印加される。また、電圧Ｇ１の値は、当該閾値電圧Ｖthよりも僅かに小さい程度の電圧に設定される。そのように設定することにより、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のゲート・ソース間電圧はインバータ回路における電流変動の影響で閾値電圧Ｖthを超え、図７のような動作を行うことができる。しかし、ゲート・ソース間に電圧Ｇ１が印加されている間は、ノイズの影響によってもゲート・ソース間電圧が閾値電圧Ｖthを超え易い状態でもあり、即ち、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２が誤動作が起こり易い状態である。
【００４３】
図８は、実施の形態４に係るゲートドライブ装置１００の動作を説明するための図である。以下、同図に基づいて、本実施の形態に係るゲートドライブ装置１００の動作を説明する。なお、ここでは説明の簡単のために、第１のドライブ回路１０の動作に注目して説明を行うが、第２のドライブ回路２０も同様の動作を行う。また、本実施の形態に係るゲートドライブ装置１００の構成は、図６と同様であるのでここでの説明は省略する。
【００４４】
まず、図８に示すように、第１のドライブ回路１０において、第１の制御回路１６の制御に基づきオン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンになると、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は速やかに０Ｖになり、当該第１のパワーＭＯＳＦＥＴ１はオフ状態となる。その後、第２のドライブ回路２０は、所定のタイミングで第２のパワーＭＯＳＦＥＴ２のゲート・ソース間に駆動電圧を印加してオン状態にする。
【００４５】
このとき、それと同じタイミングで、第１のドライブ回路１０の第１の制御回路１６は、一時的に、ＭＯＳＦＥＴ１７をオンに、オフ用トランジスタ１４をオフにする（オン用トランジスタ１３はオフのままである）と共に、所定の電圧Ｇ１を出力する。その結果、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間には、電圧Ｇ１が印加される。この電圧Ｇ１の値は、第１のパワーＭＯＳＦＥＴ１がターンオンする閾値電圧Ｖthを僅かに下回る程度の大きさになるように設定されている。但し、このとき第２のパワーＭＯＳＦＥＴ２のターンオンに伴うインバータ回路における電流変動（ｄｉ／ｄｔ）の影響により、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧が変動し、図８に示すように電圧Ｇ１よりもさらに大きくなり、一時的に閾値Ｖthを越え、その間第１のパワーＭＯＳＦＥＴ１が一時的にオン状態になる。
【００４６】
つまり結果的に、第１のドライブ回路１０は、第２のパワーＭＯＳＦＥＴ２がターンオンするタイミングと同時に、一時的に第１のパワーＭＯＳＦＥＴ１をオン状態にする。よって、実施の形態３と同様に、当該第１のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００４７】
なお、第２のドライブ回路２０は、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングで、一時的に第２のパワーＭＯＳＦＥＴ２をオン状態にするように動作する。上記したように、その動作は第１のドライブ回路１０の動作と同様であるので、ここでの説明は省略する。
【００４８】
以上のように、本実施の形態に係るゲートドライブ装置１００は、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のうち一方のＭＯＳＦＥＴをオフ状態に切り替えた後に、所定のタイミングで他方のＭＯＳＦＥＴをオン状態に切り替える場合、当該タイミングに同期する短い期間だけ、所定の電圧Ｇ１を一方のＭＯＳＦＥＴのゲート・ソース間に印加することにより、一時的に当該一方のＭＯＳＦＥＴをオン状態にする。
【００４９】
つまり、一方のＭＯＳＦＥＴのゲート・ソース間に所定の電圧Ｇ１が印加される期間（即ち、ノイズにより誤動作しやすい期間）は、最小限に抑えられており、実施の形態３と比べゲートドライブ装置１００のノイズ耐性は向上する。さらに、ゲートドライブ装置１００の動作に伴う消費電力も抑えることができる。また、実施の形態３と同様に、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２に加わるサージ電圧の低減の効果も得られることは言うまでもない。
【００５０】
さらに、本実施の形態においては、図９の如く第１のドライブ回路１０および第２のドライブ回路２０が、それぞれの駆動の対象であるＭＯＳトランジスタをオン状態に切り替えるタイミングを示す情報信号を互いに送受信するように構成することも有効である。そして上記した実施の形態２と同じように、第１のドライブ回路１０および第２のドライブ回路２０が各々受信した情報信号に基づいて、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２をターンオンさせる期間を決定することで、より的確且つリアルタイムなドライブ制御が可能である。それにより、ゲートドライブ装置１００の動作信頼性は向上される。
【００５１】
＜実施の形態５＞
図１０は、本発明の実施の形態５に係るパワーＭＯＳトランジスタのゲートドライブ装置の構成を示す図である。同図において図１と同様の機能を有する要素には同一符号を付してある。
【００５２】
本実施の形態において、第１のパワーＭＯＳＦＥＴ１を駆動する第１のドライブ回路１０は、ゲート接続端子１１とソース接続端子１２との間に、オフ用トランジスタ１４と、それに並列に接続された第３のスイッチング素子であるＭＯＳＦＥＴ１７および抵抗１８を有する。ＭＯＳＦＥＴ１７と抵抗１８とは互いに直列に接続される。駆動電圧源１５とゲート接続端子１１との間には、オン用トランジスタ１３と、それに直列接続した抵抗１９が接続されている。また、本実施の形態においては、第１の制御回路１６は、オン用トランジスタ１３、オフ用トランジスタ１４並びにＭＯＳＦＥＴ１７のオン／オフの切り替えを制御する。
【００５３】
一方、図１０からも分かるように、第１のパワーＭＯＳＦＥＴ１を駆動する第２のドライブ回路２０は、上記第１のドライブ回路１０とほぼ同様の構成を有している。即ち、第２のドライブ回路２０は、ゲート接続端子２１とソース接続端子２２との間に、オフ用トランジスタ２４と、それに並列に接続された第３のスイッチング素子であるＭＯＳＦＥＴ２７および抵抗２８を有する。ＭＯＳＦＥＴ２７と抵抗２８とは互いに直列に接続される。駆動電圧源２５とゲート接続端子２１との間には、オン用トランジスタ２３と、それに直列接続した抵抗２９が接続されている。また、第２の制御回路２６は、オン用トランジスタ２３およびオフ用トランジスタ２４に加え、ＭＯＳＦＥＴ２７のオン／オフの切り替えを制御する。
【００５４】
図１１は、本実施の形態に係るゲートドライブ装置１００の動作を説明するための図である。以下、同図に基づいて、本実施の形態に係るゲートドライブ装置１００の動作を説明する。なお、ここでは説明の簡単のために、第１のドライブ回路１０の動作に注目して説明を行うが、第２のドライブ回路２０も同様の動作を行う。
【００５５】
まず、図１１に示すように、第１のドライブ回路１０において、第１の制御回路１６の制御に基づきオン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンになると、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は０Ｖになり、当該第１のパワーＭＯＳＦＥＴ１はオフ状態となる。このとき、オン用トランジスタ１３と第１のパワーＭＯＳＦＥＴ１のソース（ソース接続端子１２）との間にはダイオードが挿入されていないので、第１のパワーＭＯＳＦＥＴ１ゲート・ソース間電圧は速やかに０Ｖに下がる。従って、当該第１のパワーＭＯＳＦＥＴ１のターンオフ時のスイッチング損失の増大は防止される。
【００５６】
その後、第１の制御回路１６は、第２のパワーＭＯＳＦＥＴ２がターンオンする前に、オン用トランジスタ１３およびＭＯＳＦＥＴ１７をオンに、オフ用トランジスタ１４をオフに切り替える。その結果、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は、ソース接続端子１２を基準として駆動電圧源１５が供給する駆動電圧を抵抗１８と抵抗１９とで分圧した電圧Ｇ２になる。抵抗１８および抵抗１９の抵抗値は、この電圧Ｇ２が、第１のパワーＭＯＳＦＥＴ１がターンオンする閾値電圧Ｖthを僅かに下回る程度の大きさになるように設定されている。
【００５７】
その後、所定のタイミングで第２のドライブ回路２０が、第２のパワーＭＯＳＦＥＴ２のゲート・ソース間に駆動電圧を印加してオン状態にする。このとき、このターンオンに伴うインバータ回路における電流変動（ｄｉ／ｄｔ）の影響により、図１１に示すように第１のパワーＭＯＳＦＥＴ１のゲート・ソース間に電圧変動が生じ、一時的に閾値Ｖthを越え、その間第１のパワーＭＯＳＦＥＴ１がオン状態となる。
【００５８】
つまり結果的に、第１のドライブ回路１０は、第２のパワーＭＯＳＦＥＴ２がターンオンするタイミングと同時に、一時的に第１のパワーＭＯＳＦＥＴ１をオン状態にすることとなる。それにより、第２のパワーＭＯＳＦＥＴ２のターンオンに伴い発生する還流電流は、第１のパワーＭＯＳＦＥＴ１の寄生ダイオード部ではなくトランジスタ部に流れ込むため、当該第１のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００５９】
なお、第２のドライブ回路２０は、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングで、一時的に第２のパワーＭＯＳＦＥＴ２をオン状態にするように動作する。上記したように、その動作は第１のドライブ回路１０の動作と同様であるので、ここでの説明は省略する。
【００６０】
以上のように、本実施の形態に係るゲートドライブ装置１００は、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のうち一方のＭＯＳＦＥＴをオフ状態に切り替えた後に、所定のタイミングで他方のＭＯＳＦＥＴをオン状態に切り替える場合、当該タイミングに同期する短い期間だけ、一時的に当該一方のＭＯＳＦＥＴをオン状態にするように動作する。それにより、当該他方のＭＯＳＦＥＴのターンオンに伴い当該一方のパワーＭＯＳＦＥＴに加わるサージ電圧は低減する。また、上記一方のＭＯＳＦＥＴは、他方のＭＯＳＦＥＴのターンオンに伴う電流変動の影響を利用して一時的にオン状態となるので、例えば実施の形態２のように他方のＭＯＳＦＥＴがターンオンするタイミングをモニタするまでもなく、的確且つリアルタイムなドライブ制御が可能である。
【００６１】
また、上述した実施の形態４では、第１のドライブ回路１０および第２のドライブ回路２０にはそれぞれ第１および第２の電圧源が必要であったが、本実施の形態ではそれぞれ１つの電圧源（駆動電圧源１５および２６）を有していればよい。よって、ドライブ装置の回路構成の簡素化に寄与できる。
【００６２】
さらに、例えば図１２のように、オン用トランジスタ１３およびオン用トランジスタ２３をｎｐｎ型トランジスタ、オフ用トランジスタ１４およびオフ用トランジスタ２４をｐｎｐ型トランジスタで構成し、第１の制御回路１６および第２の制御回路２６が、それぞれ２つのトランジスタを同一の制御信号で制御するようにしてもよい。そのような構成でも、図１１に示した動作を行うことが可能である。つまり、制御信号の経路を少なくできるのでゲートドライブ装置の回路構成さらに簡素化可能である。
【００６３】
＜実施の形態６＞
実施の形態５では、電圧Ｇ２の値は、当該閾値電圧Ｖthよりも僅かに小さい程度の電圧に設定される。そのように設定することにより、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のゲート・ソース間電圧はインバータ回路における電流変動の影響で閾値電圧Ｖthを超え、図１１のような動作を行うことができる。しかし、ゲート・ソース間に電圧Ｇ２が印加されている間は、ノイズの影響により第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２が誤動作しやすい状態である。
【００６４】
図１３は、本実施の形態に係るゲートドライブ装置１００の動作を説明するための図である。以下、同図に基づいて、本実施の形態に係るゲートドライブ装置１００の動作を説明する。なお、ここでは説明の簡単のために、第１のドライブ回路１０の動作に注目して説明を行うが、第２のドライブ回路２０も同様の動作を行う。また、本実施の形態に係るゲートドライブ装置１００の構成は、図１０と同様であるのでここでの説明は省略する。
【００６５】
まず、図１３に示すように、第１のドライブ回路１０において、第１の制御回路１６の制御に基づきオン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンになると、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は速やかに０Ｖになり、当該第１のパワーＭＯＳＦＥＴ１はオフ状態となる。その後、所定のタイミングで第２のドライブ回路２０が、第２のパワーＭＯＳＦＥＴ２のゲート・ソース間に駆動電圧を印加してオン状態にする。
【００６６】
このとき、それと同じタイミングで、第１のドライブ回路１０の第１の制御回路１６は、一時的にオン用トランジスタ１３およびＭＯＳＦＥＴ１７をオンに、オフ用トランジスタ１４をオフにする。その結果、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間には、ソース接続端子１２を基準として駆動電圧源１５が供給する駆動電圧を抵抗１８と抵抗１９とで分圧した電圧Ｇ２が印加される。ここでも電圧Ｇ２は、当該閾値電圧Ｖthよりも僅かに小さい程度の電圧に設定されている。但し、このとき第２のパワーＭＯＳＦＥＴ２のターンオンに伴うインバータ回路における電流変動（ｄｉ／ｄｔ）の影響により、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧は、図１３に示すように電圧Ｇ２よりもさらに大きくなり、一時的に第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧が閾値Ｖthを越え、その間第１のパワーＭＯＳＦＥＴ１はオン状態となる。
【００６７】
つまり結果的に、第１のドライブ回路１０は、第２のパワーＭＯＳＦＥＴ２がターンオンするタイミングと同時に、一時的に第１のパワーＭＯＳＦＥＴ１をオン状態にする。よって、実施の形態５と同様に、当該第１のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００６８】
なお、第２のドライブ回路２０は、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングで、一時的に第２のパワーＭＯＳＦＥＴ２をオン状態にするように動作する。上記したように、その動作は第１のドライブ回路１０の動作と同様であるので、ここでの説明は省略する。
【００６９】
以上のように、本実施の形態に係るゲートドライブ装置１００は、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のうち一方のＭＯＳＦＥＴをオフ状態に切り替えた後に、所定のタイミングで他方のＭＯＳＦＥＴをオン状態に切り替える場合、当該タイミングに同期する短い期間だけ、所定の電圧Ｇ２を一方のＭＯＳＦＥＴのゲート・ソース間に印加することにより、一時的に当該一方のＭＯＳＦＥＴをオン状態にする。
【００７０】
つまり、一方のＭＯＳＦＥＴのゲート・ソース間に所定の電圧Ｇ２が印加される期間（即ち、ノイズにより誤動作しやすい期間）は、最小限に抑えられており、実施の形態５と比べゲートドライブ装置１００のノイズ耐性は向上する。さらに、ゲートドライブ装置１００の動作に伴う消費電力も抑えることができる。また、実施の形態５と同様に、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２に加わるサージ電圧の低減の効果も得られることは言うまでもない。
【００７１】
さらに、本実施の形態においては、図１４の如く第１のドライブ回路１０および第２のドライブ回路２０が、それぞれの駆動の対象であるＭＯＳトランジスタをオン状態に切り替えるタイミングを示す情報信号を互いに送受信するように構成することも有効である。そして上記した実施の形態２と同じように、第１のドライブ回路１０および第２のドライブ回路２０が各々受信した情報信号に基づいて、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２をターンオンさせる期間を決定することで、より的確且つリアルタイムなドライブ制御が可能である。それにより、ゲートドライブ装置１００の動作信頼性は向上される。
【００７２】
【発明の効果】
以上説明したように、本発明に係るゲートドライブ装置によれば、第１および第２のＭＯＳトランジスタのうち一方のＭＯＳトランジスタをオフ状態に切り替えた後に所定のタイミングで他方のＭＯＳトランジスタをオン状態に切り替える場合、当該所定のタイミングに同期した所定の期間、一時的に前記一方のＭＯＳトランジスタをオン状態にするので、他方のＭＯＳトランジスタのターンオンに伴い一方のＭＯＳトランジスタに発生するサージ電圧は低減される。また、第１および第２のＭＯＳトランジスタのゲート・ソース間にダイオードを挿入しないので、それらのターンオフ時のスイッチング損失の増大は防止される。
【図面の簡単な説明】
【図１】 実施の形態１に係るゲートドライブ装置の構成を示す図である。
【図２】 実施の形態１に係るゲートドライブ装置の動作を説明するための図である。
【図３】 実施の形態１に係るゲートドライブ装置の変形例を示す図である。
【図４】 実施の形態２に係るゲートドライブ装置の構成を示す図である。
【図５】 実施の形態２に係るゲートドライブ装置の変形例を示す図である。
【図６】 実施の形態３に係るゲートドライブ装置の構成を示す図である。
【図７】 実施の形態３に係るゲートドライブ装置の動作を説明するための図である。
【図８】 実施の形態４に係るゲートドライブ装置の動作を説明するための図である。
【図９】 実施の形態４に係るゲートドライブ装置変形例を示す図である。
【図１０】 実施の形態５に係るゲートドライブ装置の構成を示す図である。
【図１１】 実施の形態５に係るゲートドライブ装置の動作を説明するための図である。
【図１２】 実施の形態６に係るゲートドライブ装置の動作を説明するための図である。
【図１３】 実施の形態６に係るゲートドライブ装置の動作を説明するための図である。
【図１４】 実施の形態６に係るゲートドライブ装置の変形例を示す図である。
【符号の説明】
１ 第１のパワーＭＯＳＦＥＴ、２ 第２のパワーＭＯＳＦＥＴ、３ 主電源、４ 負荷、１０ 第１のドライブ回路、１１ ゲート接続端子、１２ ソース接続端子、１３ オン用トランジスタ、１４ オフ用トランジスタ、１５ 駆動電圧源、１６ 第１の制御回路、１７ ＭＯＳＦＥＴ、１８ 抵抗、１９ 抵抗、２０ 第２のドライブ回路、２１ ゲート接続端子、２２ ソース接続端子、２３ オン用トランジスタ、２４ オフ用トランジスタ、２５ 駆動電圧源、２６ 第２の制御回路、２７ ＭＯＳＦＥＴ、２８ 抵抗、２９ 抵抗、１００ ゲートドライブ装置１００。
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを駆動するゲートドライブ装置に関するものであり、特に、電力用パワーＭＯＳトランジスタのゲートドライブ装置に関するものである。
【０００２】
【従来の技術】
今日、交流モータの駆動回路としてインバータ回路が使用されている。このインバータ回路にはパワーＭＯＳトランジスタ（電力用ＭＯＳトランジスタ）が使用される。
【０００３】
パワーＭＯＳトランジスタを備えるインバータ回路において当該ＭＯＳトランジスタにモータのような誘導性負荷が接続されている場合、そのパワーＭＯＳトランジスタがターンオフすると主電極間（コレクタ−エミッタ間）にターンオフサージ電圧が現れる。場合によっては、そのターンオフサージ電圧によりパワーＭＯＳトランジスタの破壊に至ってしまう。そこで、上記ターンオフサージ電圧を低減することが可能な、パワーＭＯＳトランジスタのドライブ回路が提案されている（例えば、特許文献１）。
【０００４】
特許文献１のドライブ回路においては、パワーＭＯＳトランジスタのゲート端子に接続したオフ用スイッチング回路とソース端子との間にダイオードが挿入される。それにより、当該パワーＭＯＳトランジスタのターンオフ時、オフ用スイッチング回路を介してゲート電荷を引き抜く際にもゲート−ソース間の電圧は所定の値（ダイオードの順方向電圧）に保たれる。つまり、ダイオードの順方向電圧によってゲート・ソース間に一定レベルの電荷が残るので、パワーＭＯＳトランジスタの容量成分が充電されることに起因するターンオフサージ電圧のレベルを低く抑えることができる。
【０００５】
【特許文献１】
特開２００１−２４４９２号公報（第３−５頁、第１−６図）
【０００６】
【発明が解決しようとする課題】
ところで、サージ電圧はパワーＭＯＳトランジスタのオフ期間中においても発生する場合がある。例えば２つのパワーＭＯＳトランジスタを直列接続したインバータにおいて、一方のパワーＭＯＳトランジスタがオフ状態に切り替わり（ターンオフ）、続いて他方のパワーＭＯＳトランジスタがオン状態に切り替わる（ターンオン）場合、そのタイミングでオフ状態である一方のパワーＭＯＳトランジスタ内部の寄生ダイオードにリカバリー現象が生じ、当該一方のパワーＭＯＳトランジスタのコレクタ−エミッタ間にリカバリーサージ電圧（以下サージ電圧）が発生する。
【０００７】
このサージ電圧は、特許文献１のドライブ回路によっても低減を図ることが可能であるが、オフ用スイッチング回路とソース端子との間にダイオードが挿入されると、パワーＭＯＳトランジスタのゲート電荷の引き抜き性が悪くなるために、ターンオフ時のスイッチング損失が大きくなるという欠点を伴う。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、例えばインバータ回路のようにＭＯＳトランジスタを直列接続した回路において、ＭＯＳトランジスタのターンオフ時のスイッチング損失の増加を抑えつつ、オフ期間中に発生するサージ電圧を低減することができるゲートドライブ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の局面によれば、互いに直列接続された第１および第２のＭＯＳトランジスタを駆動するゲートドライブ装置は、前記第１および第２のＭＯＳトランジスタのうち一方のＭＯＳトランジスタをオフ状態に切り替えた後に所定のタイミングで他方のＭＯＳトランジスタをオン状態に切り替える場合、前記所定のタイミングに同期した所定の期間、一時的に前記一方のＭＯＳトランジスタをオン状態にし、前記所定の期間は１μＳ以下であり、当該所定の期間において前記一方のＭＯＳトランジスタのゲート・ソース間電圧が閾値電圧を上回るのは０．１Ｖ以下である。
【００１０】
また、第２の局面によれば、ＭＯＳトランジスタを駆動するドライブ回路を有するゲートドライブ装置において、前記ドライブ回路は、前記ＭＯＳトランジスタのゲートおよびソースにそれぞれ接続可能な第１および第２の端子と、前記ＭＯＳトランジスタの駆動電圧を供給する第１の電圧源と、前記第１の端子に接続され、前記ＭＯＳトランジスタがオンする閾値電圧よりも小さい所定の電圧を供給する第２の電圧源と、前記第１の電圧源と第１の端子との間に接続された第１のスイッチング素子と、前記第１の端子と前記第２の端子との間に接続された第２のスイッチング素子と、前記第２のスイッチング素子に並列に接続され、互いに直列接続した第３のスイッチング素子および抵抗と、前記第１、第２および第３のスイッチング素子並びに第２の電圧源を制御する制御回路とを備え、前記制御回路は、前記第１のスイッチング素子をオフに、前記第２のスイッチング素子をオンにした後の所定のタイミングで、所定の期間の間、一時的に前記第１および第２のスイッチング素子をオフに、前記第３のスイッチング素子をオンにすると共に前記第２の電圧源によって前記所定の電圧を前記第１の端子に印加する。
【００１１】
また、第３の局面によれば、ＭＯＳトランジスタを駆動するドライブ回路を有するゲートドライブ装置において、前記ドライブ回路は、前記ＭＯＳトランジスタのゲートおよびソースにそれぞれ接続可能な第１および第２の端子と、前記ＭＯＳトランジスタの駆動電圧を供給する電圧源と、前記電圧源と第１の端子との間に接続され、互いに直列接続した第１のスイッチング素子および第１の抵抗と、前記第１の端子と前記第２の端子との間に接続された第２のスイッチング素子と、前記第２のスイッチング素子に並列に接続され、互いに直列接続した第３のスイッチング素子および第２の抵抗と、前記第１、第２および第３のスイッチング素子を制御する制御回路とを備え、前記制御回路は、前記第１のスイッチング素子をオフに、前記第２のスイッチング素子をオンにした後の所定のタイミングで、所定の期間の間、一時的に前記第１および第３のスイッチング素子をオンに、前記第２のスイッチング素子をオフにし、前記第１および第２の抵抗の抵抗値は、前記所定の期間の間に、前記ＭＯＳトランジスタがオンする閾値電圧よりも小さい所定の電圧が前記第１の端子に供給されるよう設定されている。
【００１２】
【発明の実施の形態】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るパワーＭＯＳトランジスタのゲートドライブ装置の構成を示す図であり、パワーＭＯＳトランジスタとしてＭＯＳＦＥＴを使用した３相６素子インバータにおける１相分の回路図を示している。第１のパワーＭＯＳＦＥＴ１と第２のパワーＭＯＳＦＥＴ２とは互いに直列接続され、主電源３をスイッチングするインバータ回路を構成している。第１のパワーＭＯＳＦＥＴには、例えばモータ等の負荷４が並列接続される。ゲートドライブ装置１００は、第１のドライブ回路１０および第２のドライブ回路２０とから構成されている。第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２は、それぞれ第１のドライブ回路１０および第２のドライブ回路２０により駆動される。
【００１３】
第１のドライブ回路１０は、駆動の対象である第１のパワーＭＯＳＦＥＴ１のゲートに接続されるゲート接続端子１１、ソースに接続されるソース接続端子１２および、第１のパワーＭＯＳＦＥＴ１をオンさせる際にゲートに印加する駆動電圧を供給するための駆動電圧源１５を有している。
【００１４】
そして、駆動電圧源１５とゲート接続端子１１との間には第１のスイッチング素子であるオン用トランジスタ１３が接続され、ゲート接続端子１１とソース接続端子１２との間には第２のスイッチング素子であるオフ用トランジスタ１４が接続されている。第１の制御回路１６は、オン用トランジスタ１３およびオフ用トランジスタ１４のオン／オフ切り替えを制御することで、ゲート接続端子１１に印加する電圧を、駆動電圧源１５からのが供給する駆動電圧あるいはソース接続端子１２の電圧（即ち、第１のパワーＭＯＳＦＥＴ１のソース電圧）に切り替える。
【００１５】
第１の制御回路１６が、オン用トランジスタ１３をオン状態に、オフ用トランジスタ１４をオフ状態にすると、ゲート接続端子１１には駆動電圧源１５からの駆動電圧が印加され、第１のパワーＭＯＳＦＥＴ１はオン状態（導通状態）になる。逆に、オン用トランジスタ１３をオフ状態、オフ用トランジスタ１４をオン状態にすると、ゲート接続端子１１にはソース接続端子１２の電圧が印加され、第１のパワーＭＯＳＦＥＴ１はオフ状態（非導通状態）となる。即ち、第１の制御回路１６が、オン用トランジスタ１３とオフ用トランジスタ１４とを交互にオン状態にすることで、第１のパワーＭＯＳＦＥＴ１は駆動される。
【００１６】
一方、図１からも分かるように、第２のドライブ回路２０は、上記した第１のドライブ回路１０とほぼ同様の構成を有している。即ち、第２のドライブ回路２０は、駆動の対象である第２のパワーＭＯＳＦＥＴ２のゲートに接続されるゲート接続端子２１、ソースに接続されるソース接続端子２２および、第２のパワーＭＯＳＦＥＴ２をオンさせる際にゲートに印加する駆動電圧を供給するための駆動電圧源２５を有している。
【００１７】
そして、駆動電圧源２５とゲート接続端子２１との間には第１のスイッチング素子であるオン用トランジスタ２３が接続され、ゲート接続端子２１とソース接続端子２２との間には第２のスイッチング素子であるオフ用トランジスタ２４が接続されている。第２の制御回路２６は、オン用トランジスタ２３およびオフ用トランジスタ２４のオン／オフ切り替えを制御することで、ゲート接続端子２１に印加する電圧を、駆動電圧源２５が供給する駆動電圧あるいはソース接続端子２２の電圧（即ち、第２のパワーＭＯＳＦＥＴ２のソース電圧）に切り替える。即ち、第２の制御回路２６が、オン用トランジスタ２３とオフ用トランジスタ２４とを交互にオン状態にすることで、第２のパワーＭＯＳＦＥＴ２は駆動される。
【００１８】
図２は、本実施の形態に係るゲートドライブ装置１００の動作を説明するための図である。以下、同図に基づいて、本実施の形態に係るゲートドライブ装置１００の動作を説明する。
【００１９】
まず、図２に示すように、第１のドライブ回路１０において、第１の制御回路１６の制御に基づき第１のドライブ回路１０のオン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンになると、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は０Ｖになり、当該第１のパワーＭＯＳＦＥＴ１はオフ状態となる。その後、第２のドライブ回路２０において、第２の制御回路２６が所定のタイミングでオン用トランジスタ２３をオンに、オフ用トランジスタ２４をオフにして、第２のパワーＭＯＳＦＥＴ２をオン状態にする。
【００２０】
このとき、それと同じタイミングで、第１のドライブ回路１０の第１の制御回路１６は、一時的にオン用トランジスタ１３をオンに、オフ用トランジスタ１４をオフにすることで、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧を閾値電圧Ｖth以上にする。即ち、第１のパワーＭＯＳＦＥＴ１は、第２のパワーＭＯＳＦＥＴ２がターンオンのタイミングに同期して、当該タイミングを含む短い期間だけオン状態となる。それにより、第２のパワーＭＯＳＦＥＴ２のターンオンに伴い発生する還流電流は、第１のパワーＭＯＳＦＥＴ１の寄生ダイオード部ではなくトランジスタ部に流れ込むため、当該第１のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００２１】
また、上記した特許文献１と異なりオン用トランジスタ１３と第１のパワーＭＯＳＦＥＴ１のソース（ソース接続端子１２）との間にダイオードが挿入されていないので、第１のパワーＭＯＳＦＥＴ１のゲート電荷の引き抜き性の悪化は伴わない。即ち図２に示すように、オン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンに切り替わると、第１のパワーＭＯＳＦＥＴ１ゲート・ソース間電圧は速やかに０Ｖに下がる。従って、当該第１のパワーＭＯＳＦＥＴ１のターンオフ時のスイッチング損失の増大は防止される。また、第１のパワーＭＯＳＦＥＴ１における損失の増大をさらに抑制するために、上記短い期間の長さは数十ｎＳ〜１μＳ程度、そのときＶGSが閾値Ｖthを上回るのは０．１Ｖ程度にすることが望ましい。
【００２２】
次いで、第２のドライブ回路２０のオン用トランジスタ２３がオフに、オフ用トランジスタ２４がオンに切り替わり、第２のパワーＭＯＳＦＥＴ２はオフ状態となる。その後、所定のタイミングで、第１の制御回路１６がオン用トランジスタ１３をオンに、オフ用トランジスタ１４をオフにして、第１のパワーＭＯＳＦＥＴ１をオン状態にする。
【００２３】
今度はそれと同じタイミングで、第２の制御回路２６が、一時的にオン用トランジスタ２３をオンに、オフ用トランジスタ２４をオフにすることで、第２のパワーＭＯＳＦＥＴ２のゲート・ソース間電圧を閾値電圧Ｖth以上にする。即ち、第２のパワーＭＯＳＦＥＴ２は、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングに同期して、当該タイミングを含む短い期間だけオン状態となる。それにより、第１のパワーＭＯＳＦＥＴ２のターンオンに伴い発生する還流電流は、第２のパワーＭＯＳＦＥＴ１の寄生ダイオード部ではなくトランジスタ部に流れ込むため、当該第２のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００２４】
また、オン用トランジスタ２３と第２のパワーＭＯＳＦＥＴ２のソース（ソース接続端子２２）との間にはダイオードが挿入されていないので、第２のパワーＭＯＳＦＥＴ２のゲート電荷の引き抜き性の悪化は伴わない。従って、当該第２のパワーＭＯＳＦＥＴ２のターンオフ時のスイッチング損失の増大は防止される。このときも、第２のパワーＭＯＳＦＥＴ２における損失の増大をさらに抑制するため、上記短い期間の長さは数十ｎＳ〜１μＳ程度、そのときＶGSが閾値Ｖthを上回るのは０．１Ｖ程度にすることが望ましい。
【００２５】
以上のように、本実施の形態に係るゲートドライブ装置１００は、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のうち一方のＭＯＳＦＥＴをオフ状態に切り替えた後に、所定のタイミングで他方のＭＯＳＦＥＴをオン状態に切り替える場合、当該タイミングに同期して、当該タイミングを含む所定の短い期間だけ、一時的に一方のＭＯＳＦＥＴをオン状態にするように動作する。それにより、他方のＭＯＳＦＥＴのターンオンに伴い一方のパワーＭＯＳＦＥＴに発生するサージ電圧は低減される。また、オフ用トランジスタ１４とソース接続端子１２との間、並びに、オフ用トランジスタ２４とソース接続端子２２との間にダイオードを挿入していないので、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のターンオフ時のスイッチング損失の増大は防止される。
【００２６】
なお、以上の説明においては、第１の制御回路１６がオン用トランジスタ１３とオフ用トランジスタ１４とをそれぞれ別々の制御信号によって制御する構成を示したが、それら２つのトランジスタを同一の制御信号で制御するようにする構成してもよい。同様に、第２の制御回路２６がオン用トランジスタ２３とオフ用トランジスタ２４の２つを同一の制御信号によって制御する構成としてもよい。例えば、図３のように、オン用トランジスタ１３およびオン用トランジスタ２３をｎｐｎ型トランジスタ、オフ用トランジスタ１４およびオフ用トランジスタ２４をｐｎｐ型トランジスタで構成すればそのような構成が可能である。この場合、第１の制御回路１６および第２の制御回路２６は、それぞれ単一の制御信号でいわゆるプッシュプル方式により、２つのトランジスタを制御して図２に示した動作を行うことが可能である。つまり、本実施の形態に係るゲートドライブ装置における制御信号の経路を少なくできるのでゲートドライブ装置の回路構成の簡素化に寄与できる。
【００２７】
＜実施の形態２＞
図４は、実施の形態２に係るゲートドライブ装置の構成を示す図である。同図において、図１と同様の機能を有する要素には同一符号を付してあるので、それらの要素についての詳細な説明は書略する。
【００２８】
本実施の形態においては、第１のドライブ回路１０および第２のドライブ回路２０は、それぞれの駆動の対象であるＭＯＳトランジスタをオン状態に切り替えるタイミングを示す情報信号を互いに送受信する。即ち、第１のドライブ回路１０の第１の制御回路１６は、第１のパワーＭＯＳＦＥＴ１をオン状態に切り替えるタイミングに関する情報信号を第２のドライブ回路２０の第２の制御回路２６に送信すると共に、第２の制御回路２６から受信した情報信号に基づき、第２のパワーＭＯＳＦＥＴ２がオン状態に切り替わるタイミングをモニタする。一方、第２のドライブ回路２０の第２の制御回路２６は、第２のパワーＭＯＳＦＥＴ２をオン状態に切り替えるタイミングに関する情報信号を第１の制御回路１６に送信すると共に、第１の制御回路１６から受信した情報信号に基づき、第１のパワーＭＯＳＦＥＴ１がオン状態に切り替わるタイミングをモニタする。
【００２９】
また、本実施の形態に係るドライブ回路１００の動作は、基本的に図２に示したものと同じである。但し、第１の制御回路１６は、第２の制御回路２６から受信した情報信号に基づいてオン用トランジスタ１３およびオフ用トランジスタ１４を制御し、第２のパワーＭＯＳＦＥＴ２がターンオンするタイミングに合わせて、一時的に（数十ｎＳ〜１μＳ程度）第１のパワーＭＯＳＦＥＴ１をオン状態にする。また、第２の制御回路２６は、第１の制御回路１６から受信した情報信号に基づいてオン用トランジスタ２３およびオフ用トランジスタ２４を制御し、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングに合わせて、一時的に（数十ｎＳ〜１μＳ程度）第２のパワーＭＯＳＦＥＴ２をオン状態にする。
【００３０】
このように、第１のドライブ回路１０および第２のドライブ回路２０が各々受信した情報信号に基づいて、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２をターンオンさせる期間を決定することで、実施の形態１での効果に加えて、より的確且つリアルタイムなドライブ制御が可能である。よって、本発明に係るゲートドライブ装置１００の動作信頼性が向上される。
【００３１】
本実施の形態においても、例えば図５のように、オン用トランジスタ１３，２３をｎｐｎ型トランジスタ、オフ用トランジスタ１４，２４をｐｎｐ型トランジスタで構成し、第１の制御回路１６および第２の制御回路２６が、それぞれ２つのトランジスタを同一の制御信号で制御するようにしてもよい。そのように構成しても、図２に示した動作を行うことが可能であることは明らかである。つまり、本実施の形態に係るゲートドライブ装置における制御信号の経路を少なくできるのでゲートドライブ装置の回路構成の簡素化に寄与できる。
【００３２】
＜実施の形態３＞
図６は、実施の形態３に係るパワーＭＯＳトランジスタのゲートドライブ装置の構成を示す図である。同図において図１と同様の機能を有する要素には同一符号を付してある。
【００３３】
本実施の形態において、第１のパワーＭＯＳＦＥＴ１を駆動する第１のドライブ回路１０は、ゲート接続端子１１とソース接続端子１２との間に、オフ用トランジスタ１４と、それに並列に接続された第３のスイッチング素子であるＭＯＳＦＥＴ１７および抵抗１８を有する。ＭＯＳＦＥＴ１７と抵抗１８とは互いに直列に接続される。また、第１の電圧源としての駆動電圧源１５とゲート接続端子１１との間には、オン用トランジスタ１３が接続される。本実施の形態においては、第１の制御回路１６は、オン用トランジスタ１３、オフ用トランジスタ１４並びにＭＯＳＦＥＴ１７のオン／オフ切り替えの制御を行う。さらに第１の制御回路１６は、第２の電圧源としての機能も有しており、所定の電圧Ｇ１の出力のオン／オフ切り替えの制御を行う。第１の制御回路１６における上記電圧Ｇ１の出力端子はゲート接続端子１１に接続される。
【００３４】
一方、図６からも分かるように、第２のパワーＭＯＳＦＥＴ２を駆動する第２のドライブ回路２０は、上記第１のドライブ回路１０とほぼ同様の構成を有している。即ち、第２のドライブ回路２０は、ゲート接続端子２１とソース接続端子２２との間に、オフ用トランジスタ２４と、当該オフ用トランジスタ２４に対して並列に接続された第３のスイッチング素子であるＭＯＳＦＥＴ２７および抵抗２８を有する。ＭＯＳＦＥＴ２７と抵抗２８とは互いに直列に接続される。また、第１の電圧源としての駆動電圧源２５とゲート接続端子２１との間には、オン用トランジスタ２３が接続される。第２の制御回路２６は、オン用トランジスタ２３およびオフ用トランジスタ２４並びにＭＯＳＦＥＴ２７のオン／オフの切り替えを制御すると共に、第２の電圧源として所定の電圧Ｇ１の出力のオン／オフ切り替えの制御を行う。第２の制御回路２６における上記電圧Ｇ１の出力端子はゲート接続端子２１に接続される。
【００３５】
図７は、本実施の形態に係るゲートドライブ装置１００の動作を説明するための図である。以下、同図に基づいて、本実施の形態に係るゲートドライブ装置１００の動作を説明する。なお、ここでは説明の簡単のために、第１のドライブ回路１０の動作に注目して説明を行うが、第２のドライブ回路２０も同様の動作を行う。
【００３６】
まず、図７に示すように、第１のドライブ回路１０において、第１の制御回路１６の制御に基づきオン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンになると、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は０Ｖになり、当該第１のパワーＭＯＳＦＥＴ１はオフ状態となる。このとき、オン用トランジスタ１３と第１のパワーＭＯＳＦＥＴ１のソース（ソース接続端子１２）との間にはダイオードが挿入されていないので、第１のパワーＭＯＳＦＥＴ１ゲート・ソース間電圧は速やかに０Ｖに下がる。従って、当該第１のパワーＭＯＳＦＥＴ１のターンオフ時のスイッチング損失の増大は防止されている。
【００３７】
その後、第１の制御回路１６は、第２のパワーＭＯＳＦＥＴ２がターンオンする前に、オン用トランジスタ１３はオフのままで、オフ用トランジスタ１４をオフに、ＭＯＳＦＥＴ１７をオンに切り替え、さらに所定の電圧Ｇ１を出力する。その結果、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は、電圧Ｇ１になる。この電圧Ｇ１の値は、第１のパワーＭＯＳＦＥＴ１がターンオンする閾値電圧Ｖthを僅かに下回る程度の大きさになるように設定されている。
【００３８】
その後、所定のタイミングで第２のドライブ回路２０が、第２のパワーＭＯＳＦＥＴ２のゲート・ソース間に駆動電圧を印加してオン状態にする。このとき、第２のパワーＭＯＳＦＥＴ２のターンオンに伴うインバータ回路における電流変動（ｄｉ／ｄｔ）の影響により、図７に示すように第１のパワーＭＯＳＦＥＴ１のゲート・ソース間に電圧変動が生じ、一時的に第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧が閾値Ｖthを越え、その間第１のパワーＭＯＳＦＥＴ１がオン状態となる。つまり結果的に、第１のドライブ回路１０は、第２のパワーＭＯＳＦＥＴ２がターンオンするタイミングと同時に、一時的に第１のパワーＭＯＳＦＥＴ１をオン状態にすることとなる。それにより、第２のパワーＭＯＳＦＥＴ２のターンオンに伴い発生する還流電流は、第１のパワーＭＯＳＦＥＴ１の寄生ダイオード部ではなくトランジスタ部に流れ込むため、当該第１のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００３９】
なお、第２のドライブ回路２０は、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングで、一時的に第２のパワーＭＯＳＦＥＴ２をオン状態にするように動作する。上記したように、その動作は上に説明した第１のドライブ回路１０の動作と同様であるので、ここでの説明は省略する。
【００４０】
以上のように、本実施の形態に係るゲートドライブ装置１００は、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のうち一方のＭＯＳＦＥＴをオフ状態に切り替えた後に、所定のタイミングで他方のＭＯＳＦＥＴをオン状態に切り替える場合、当該タイミングに同期する短い期間だけ、一時的に当該一方のＭＯＳＦＥＴをオン状態にするように動作する。それにより、当該他方のＭＯＳＦＥＴのターンオンに伴い当該一方のパワーＭＯＳＦＥＴに加わるサージ電圧は低減する。また、上記一方のＭＯＳＦＥＴは、他方のＭＯＳＦＥＴのターンオンに伴う電流変動の影響を利用して一時的にオン状態となるので、例えば実施の形態２のように他方のＭＯＳＦＥＴがターンオンするタイミングをモニタするまでもなく、的確且つリアルタイムなドライブ制御が可能である。
【００４１】
また、オフ用トランジスタ１４とソース接続端子１２との間、並びに、オフ用トランジスタ２４とソース接続端子２２との間にダイオードを挿入していないので、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のターンオフ時のスイッチング損失の増大は防止される。
【００４２】
＜実施の形態４＞
実施の形態３では、例えば第２のパワーＭＯＳＦＥＴ２のターンオンに同期して、第１のパワーＭＯＳＦＥＴ１がオン状態となるのはごく短い期間である。しかし、図７からも分かるように、そのとき第１のパワーＭＯＳＦＥＴ１のゲート・ソース間には、その短い期間よりもかなり長い期間、電圧Ｇ１が印加される。また、電圧Ｇ１の値は、当該閾値電圧Ｖthよりも僅かに小さい程度の電圧に設定される。そのように設定することにより、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のゲート・ソース間電圧はインバータ回路における電流変動の影響で閾値電圧Ｖthを超え、図７のような動作を行うことができる。しかし、ゲート・ソース間に電圧Ｇ１が印加されている間は、ノイズの影響によってもゲート・ソース間電圧が閾値電圧Ｖthを超え易い状態でもあり、即ち、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２が誤動作が起こり易い状態である。
【００４３】
図８は、実施の形態４に係るゲートドライブ装置１００の動作を説明するための図である。以下、同図に基づいて、本実施の形態に係るゲートドライブ装置１００の動作を説明する。なお、ここでは説明の簡単のために、第１のドライブ回路１０の動作に注目して説明を行うが、第２のドライブ回路２０も同様の動作を行う。また、本実施の形態に係るゲートドライブ装置１００の構成は、図６と同様であるのでここでの説明は省略する。
【００４４】
まず、図８に示すように、第１のドライブ回路１０において、第１の制御回路１６の制御に基づきオン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンになると、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は速やかに０Ｖになり、当該第１のパワーＭＯＳＦＥＴ１はオフ状態となる。その後、第２のドライブ回路２０は、所定のタイミングで第２のパワーＭＯＳＦＥＴ２のゲート・ソース間に駆動電圧を印加してオン状態にする。
【００４５】
このとき、それと同じタイミングで、第１のドライブ回路１０の第１の制御回路１６は、一時的に、ＭＯＳＦＥＴ１７をオンに、オフ用トランジスタ１４をオフにする（オン用トランジスタ１３はオフのままである）と共に、所定の電圧Ｇ１を出力する。その結果、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間には、電圧Ｇ１が印加される。この電圧Ｇ１の値は、第１のパワーＭＯＳＦＥＴ１がターンオンする閾値電圧Ｖthを僅かに下回る程度の大きさになるように設定されている。但し、このとき第２のパワーＭＯＳＦＥＴ２のターンオンに伴うインバータ回路における電流変動（ｄｉ／ｄｔ）の影響により、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧が変動し、図８に示すように電圧Ｇ１よりもさらに大きくなり、一時的に閾値Ｖthを越え、その間第１のパワーＭＯＳＦＥＴ１が一時的にオン状態になる。
【００４６】
つまり結果的に、第１のドライブ回路１０は、第２のパワーＭＯＳＦＥＴ２がターンオンするタイミングと同時に、一時的に第１のパワーＭＯＳＦＥＴ１をオン状態にする。よって、実施の形態３と同様に、当該第１のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００４７】
なお、第２のドライブ回路２０は、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングで、一時的に第２のパワーＭＯＳＦＥＴ２をオン状態にするように動作する。上記したように、その動作は第１のドライブ回路１０の動作と同様であるので、ここでの説明は省略する。
【００４８】
以上のように、本実施の形態に係るゲートドライブ装置１００は、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のうち一方のＭＯＳＦＥＴをオフ状態に切り替えた後に、所定のタイミングで他方のＭＯＳＦＥＴをオン状態に切り替える場合、当該タイミングに同期する短い期間だけ、所定の電圧Ｇ１を一方のＭＯＳＦＥＴのゲート・ソース間に印加することにより、一時的に当該一方のＭＯＳＦＥＴをオン状態にする。
【００４９】
つまり、一方のＭＯＳＦＥＴのゲート・ソース間に所定の電圧Ｇ１が印加される期間（即ち、ノイズにより誤動作しやすい期間）は、最小限に抑えられており、実施の形態３と比べゲートドライブ装置１００のノイズ耐性は向上する。さらに、ゲートドライブ装置１００の動作に伴う消費電力も抑えることができる。また、実施の形態３と同様に、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２に加わるサージ電圧の低減の効果も得られることは言うまでもない。
【００５０】
さらに、本実施の形態においては、図９の如く第１のドライブ回路１０および第２のドライブ回路２０が、それぞれの駆動の対象であるＭＯＳトランジスタをオン状態に切り替えるタイミングを示す情報信号を互いに送受信するように構成することも有効である。そして上記した実施の形態２と同じように、第１のドライブ回路１０および第２のドライブ回路２０が各々受信した情報信号に基づいて、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２をターンオンさせる期間を決定することで、より的確且つリアルタイムなドライブ制御が可能である。それにより、ゲートドライブ装置１００の動作信頼性は向上される。
【００５１】
＜実施の形態５＞
図１０は、本発明の実施の形態５に係るパワーＭＯＳトランジスタのゲートドライブ装置の構成を示す図である。同図において図１と同様の機能を有する要素には同一符号を付してある。
【００５２】
本実施の形態において、第１のパワーＭＯＳＦＥＴ１を駆動する第１のドライブ回路１０は、ゲート接続端子１１とソース接続端子１２との間に、オフ用トランジスタ１４と、それに並列に接続された第３のスイッチング素子であるＭＯＳＦＥＴ１７および抵抗１８を有する。ＭＯＳＦＥＴ１７と抵抗１８とは互いに直列に接続される。駆動電圧源１５とゲート接続端子１１との間には、オン用トランジスタ１３と、それに直列接続した抵抗１９が接続されている。また、本実施の形態においては、第１の制御回路１６は、オン用トランジスタ１３、オフ用トランジスタ１４並びにＭＯＳＦＥＴ１７のオン／オフの切り替えを制御する。
【００５３】
一方、図１０からも分かるように、第１のパワーＭＯＳＦＥＴ１を駆動する第２のドライブ回路２０は、上記第１のドライブ回路１０とほぼ同様の構成を有している。即ち、第２のドライブ回路２０は、ゲート接続端子２１とソース接続端子２２との間に、オフ用トランジスタ２４と、それに並列に接続された第３のスイッチング素子であるＭＯＳＦＥＴ２７および抵抗２８を有する。ＭＯＳＦＥＴ２７と抵抗２８とは互いに直列に接続される。駆動電圧源２５とゲート接続端子２１との間には、オン用トランジスタ２３と、それに直列接続した抵抗２９が接続されている。また、第２の制御回路２６は、オン用トランジスタ２３およびオフ用トランジスタ２４に加え、ＭＯＳＦＥＴ２７のオン／オフの切り替えを制御する。
【００５４】
図１１は、本実施の形態に係るゲートドライブ装置１００の動作を説明するための図である。以下、同図に基づいて、本実施の形態に係るゲートドライブ装置１００の動作を説明する。なお、ここでは説明の簡単のために、第１のドライブ回路１０の動作に注目して説明を行うが、第２のドライブ回路２０も同様の動作を行う。
【００５５】
まず、図１１に示すように、第１のドライブ回路１０において、第１の制御回路１６の制御に基づきオン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンになると、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は０Ｖになり、当該第１のパワーＭＯＳＦＥＴ１はオフ状態となる。このとき、オン用トランジスタ１３と第１のパワーＭＯＳＦＥＴ１のソース（ソース接続端子１２）との間にはダイオードが挿入されていないので、第１のパワーＭＯＳＦＥＴ１ゲート・ソース間電圧は速やかに０Ｖに下がる。従って、当該第１のパワーＭＯＳＦＥＴ１のターンオフ時のスイッチング損失の増大は防止される。
【００５６】
その後、第１の制御回路１６は、第２のパワーＭＯＳＦＥＴ２がターンオンする前に、オン用トランジスタ１３およびＭＯＳＦＥＴ１７をオンに、オフ用トランジスタ１４をオフに切り替える。その結果、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は、ソース接続端子１２を基準として駆動電圧源１５が供給する駆動電圧を抵抗１８と抵抗１９とで分圧した電圧Ｇ２になる。抵抗１８および抵抗１９の抵抗値は、この電圧Ｇ２が、第１のパワーＭＯＳＦＥＴ１がターンオンする閾値電圧Ｖthを僅かに下回る程度の大きさになるように設定されている。
【００５７】
その後、所定のタイミングで第２のドライブ回路２０が、第２のパワーＭＯＳＦＥＴ２のゲート・ソース間に駆動電圧を印加してオン状態にする。このとき、このターンオンに伴うインバータ回路における電流変動（ｄｉ／ｄｔ）の影響により、図１１に示すように第１のパワーＭＯＳＦＥＴ１のゲート・ソース間に電圧変動が生じ、一時的に閾値Ｖthを越え、その間第１のパワーＭＯＳＦＥＴ１がオン状態となる。
【００５８】
つまり結果的に、第１のドライブ回路１０は、第２のパワーＭＯＳＦＥＴ２がターンオンするタイミングと同時に、一時的に第１のパワーＭＯＳＦＥＴ１をオン状態にすることとなる。それにより、第２のパワーＭＯＳＦＥＴ２のターンオンに伴い発生する還流電流は、第１のパワーＭＯＳＦＥＴ１の寄生ダイオード部ではなくトランジスタ部に流れ込むため、当該第１のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００５９】
なお、第２のドライブ回路２０は、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングで、一時的に第２のパワーＭＯＳＦＥＴ２をオン状態にするように動作する。上記したように、その動作は第１のドライブ回路１０の動作と同様であるので、ここでの説明は省略する。
【００６０】
以上のように、本実施の形態に係るゲートドライブ装置１００は、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のうち一方のＭＯＳＦＥＴをオフ状態に切り替えた後に、所定のタイミングで他方のＭＯＳＦＥＴをオン状態に切り替える場合、当該タイミングに同期する短い期間だけ、一時的に当該一方のＭＯＳＦＥＴをオン状態にするように動作する。それにより、当該他方のＭＯＳＦＥＴのターンオンに伴い当該一方のパワーＭＯＳＦＥＴに加わるサージ電圧は低減する。また、上記一方のＭＯＳＦＥＴは、他方のＭＯＳＦＥＴのターンオンに伴う電流変動の影響を利用して一時的にオン状態となるので、例えば実施の形態２のように他方のＭＯＳＦＥＴがターンオンするタイミングをモニタするまでもなく、的確且つリアルタイムなドライブ制御が可能である。
【００６１】
また、上述した実施の形態４では、第１のドライブ回路１０および第２のドライブ回路２０にはそれぞれ第１および第２の電圧源が必要であったが、本実施の形態ではそれぞれ１つの電圧源（駆動電圧源１５および２６）を有していればよい。よって、ドライブ装置の回路構成の簡素化に寄与できる。
【００６２】
さらに、例えば図１２のように、オン用トランジスタ１３およびオン用トランジスタ２３をｎｐｎ型トランジスタ、オフ用トランジスタ１４およびオフ用トランジスタ２４をｐｎｐ型トランジスタで構成し、第１の制御回路１６および第２の制御回路２６が、それぞれ２つのトランジスタを同一の制御信号で制御するようにしてもよい。そのような構成でも、図１１に示した動作を行うことが可能である。つまり、制御信号の経路を少なくできるのでゲートドライブ装置の回路構成さらに簡素化可能である。
【００６３】
＜実施の形態６＞
実施の形態５では、電圧Ｇ２の値は、当該閾値電圧Ｖthよりも僅かに小さい程度の電圧に設定される。そのように設定することにより、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のゲート・ソース間電圧はインバータ回路における電流変動の影響で閾値電圧Ｖthを超え、図１１のような動作を行うことができる。しかし、ゲート・ソース間に電圧Ｇ２が印加されている間は、ノイズの影響により第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２が誤動作しやすい状態である。
【００６４】
図１３は、本実施の形態に係るゲートドライブ装置１００の動作を説明するための図である。以下、同図に基づいて、本実施の形態に係るゲートドライブ装置１００の動作を説明する。なお、ここでは説明の簡単のために、第１のドライブ回路１０の動作に注目して説明を行うが、第２のドライブ回路２０も同様の動作を行う。また、本実施の形態に係るゲートドライブ装置１００の構成は、図１０と同様であるのでここでの説明は省略する。
【００６５】
まず、図１３に示すように、第１のドライブ回路１０において、第１の制御回路１６の制御に基づきオン用トランジスタ１３がオフに、オフ用トランジスタ１４がオンになると、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧（ＶGS）は速やかに０Ｖになり、当該第１のパワーＭＯＳＦＥＴ１はオフ状態となる。その後、所定のタイミングで第２のドライブ回路２０が、第２のパワーＭＯＳＦＥＴ２のゲート・ソース間に駆動電圧を印加してオン状態にする。
【００６６】
このとき、それと同じタイミングで、第１のドライブ回路１０の第１の制御回路１６は、一時的にオン用トランジスタ１３およびＭＯＳＦＥＴ１７をオンに、オフ用トランジスタ１４をオフにする。その結果、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間には、ソース接続端子１２を基準として駆動電圧源１５が供給する駆動電圧を抵抗１８と抵抗１９とで分圧した電圧Ｇ２が印加される。ここでも電圧Ｇ２は、当該閾値電圧Ｖthよりも僅かに小さい程度の電圧に設定されている。但し、このとき第２のパワーＭＯＳＦＥＴ２のターンオンに伴うインバータ回路における電流変動（ｄｉ／ｄｔ）の影響により、第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧は、図１３に示すように電圧Ｇ２よりもさらに大きくなり、一時的に第１のパワーＭＯＳＦＥＴ１のゲート・ソース間電圧が閾値Ｖthを越え、その間第１のパワーＭＯＳＦＥＴ１はオン状態となる。
【００６７】
つまり結果的に、第１のドライブ回路１０は、第２のパワーＭＯＳＦＥＴ２がターンオンするタイミングと同時に、一時的に第１のパワーＭＯＳＦＥＴ１をオン状態にする。よって、実施の形態５と同様に、当該第１のパワーＭＯＳＦＥＴ１のソース・ドレイン間に発生するサージ電圧は低減する。
【００６８】
なお、第２のドライブ回路２０は、第１のパワーＭＯＳＦＥＴ１がターンオンするタイミングで、一時的に第２のパワーＭＯＳＦＥＴ２をオン状態にするように動作する。上記したように、その動作は第１のドライブ回路１０の動作と同様であるので、ここでの説明は省略する。
【００６９】
以上のように、本実施の形態に係るゲートドライブ装置１００は、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２のうち一方のＭＯＳＦＥＴをオフ状態に切り替えた後に、所定のタイミングで他方のＭＯＳＦＥＴをオン状態に切り替える場合、当該タイミングに同期する短い期間だけ、所定の電圧Ｇ２を一方のＭＯＳＦＥＴのゲート・ソース間に印加することにより、一時的に当該一方のＭＯＳＦＥＴをオン状態にする。
【００７０】
つまり、一方のＭＯＳＦＥＴのゲート・ソース間に所定の電圧Ｇ２が印加される期間（即ち、ノイズにより誤動作しやすい期間）は、最小限に抑えられており、実施の形態５と比べゲートドライブ装置１００のノイズ耐性は向上する。さらに、ゲートドライブ装置１００の動作に伴う消費電力も抑えることができる。また、実施の形態５と同様に、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２に加わるサージ電圧の低減の効果も得られることは言うまでもない。
【００７１】
さらに、本実施の形態においては、図１４の如く第１のドライブ回路１０および第２のドライブ回路２０が、それぞれの駆動の対象であるＭＯＳトランジスタをオン状態に切り替えるタイミングを示す情報信号を互いに送受信するように構成することも有効である。そして上記した実施の形態２と同じように、第１のドライブ回路１０および第２のドライブ回路２０が各々受信した情報信号に基づいて、第１のパワーＭＯＳＦＥＴ１および第２のパワーＭＯＳＦＥＴ２をターンオンさせる期間を決定することで、より的確且つリアルタイムなドライブ制御が可能である。それにより、ゲートドライブ装置１００の動作信頼性は向上される。
【００７２】
【発明の効果】
以上説明したように、本発明に係るゲートドライブ装置によれば、第１および第２のＭＯＳトランジスタのうち一方のＭＯＳトランジスタをオフ状態に切り替えた後に所定のタイミングで他方のＭＯＳトランジスタをオン状態に切り替える場合、当該所定のタイミングに同期した所定の期間、一時的に前記一方のＭＯＳトランジスタをオン状態にするので、他方のＭＯＳトランジスタのターンオンに伴い一方のＭＯＳトランジスタに発生するサージ電圧は低減される。また、第１および第２のＭＯＳトランジスタのゲート・ソース間にダイオードを挿入しないので、それらのターンオフ時のスイッチング損失の増大は防止される。
【図面の簡単な説明】
【図１】 実施の形態１に係るゲートドライブ装置の構成を示す図である。
【図２】 実施の形態１に係るゲートドライブ装置の動作を説明するための図である。
【図３】 実施の形態１に係るゲートドライブ装置の変形例を示す図である。
【図４】 実施の形態２に係るゲートドライブ装置の構成を示す図である。
【図５】 実施の形態２に係るゲートドライブ装置の変形例を示す図である。
【図６】 実施の形態３に係るゲートドライブ装置の構成を示す図である。
【図７】 実施の形態３に係るゲートドライブ装置の動作を説明するための図である。
【図８】 実施の形態４に係るゲートドライブ装置の動作を説明するための図である。
【図９】 実施の形態４に係るゲートドライブ装置変形例を示す図である。
【図１０】 実施の形態５に係るゲートドライブ装置の構成を示す図である。
【図１１】 実施の形態５に係るゲートドライブ装置の動作を説明するための図である。
【図１２】 実施の形態６に係るゲートドライブ装置の動作を説明するための図である。
【図１３】 実施の形態６に係るゲートドライブ装置の動作を説明するための図である。
【図１４】 実施の形態６に係るゲートドライブ装置の変形例を示す図である。
【符号の説明】
１ 第１のパワーＭＯＳＦＥＴ、２ 第２のパワーＭＯＳＦＥＴ、３ 主電源、４ 負荷、１０ 第１のドライブ回路、１１ ゲート接続端子、１２ ソース接続端子、１３ オン用トランジスタ、１４ オフ用トランジスタ、１５ 駆動電圧源、１６ 第１の制御回路、１７ ＭＯＳＦＥＴ、１８ 抵抗、１９ 抵抗、２０ 第２のドライブ回路、２１ ゲート接続端子、２２ ソース接続端子、２３ オン用トランジスタ、２４ オフ用トランジスタ、２５ 駆動電圧源、２６ 第２の制御回路、２７ ＭＯＳＦＥＴ、２８ 抵抗、２９ 抵抗、１００ ゲートドライブ装置１００。
Claims (10)
- 互いに直列接続された第１および第２のＭＯＳトランジスタを駆動するゲートドライブ装置であって、
前記第１および第２のＭＯＳトランジスタのうち一方のＭＯＳトランジスタをオフ状態に切り替えた後に所定のタイミングで他方のＭＯＳトランジスタをオン状態に切り替える場合、前記所定のタイミングに同期した所定の期間、一時的に前記一方のＭＯＳトランジスタをオン状態にし、
前記所定の期間は１μＳ以下であり、当該所定の期間において前記一方のＭＯＳトランジスタのゲート・ソース間電圧が閾値電圧を上回るのは０．１Ｖ以下である
ことを特徴とするゲートドライブ装置。 - 請求項１に記載のゲートドライブ装置であって、
前記ゲートドライブ装置は、前記第１および第２のＭＯＳトランジスタの各々を駆動する第１および第２のドライブ回路を含み、
前記第１および第２のドライブ回路のそれぞれは、
駆動の対象であるＭＯＳトランジスタをオン状態に切り替えるタイミングに関する情報信号を互いに送受信可能であり、受信した前記情報信号に基づいて前記所定の期間を決定する
ことを特徴とするゲートドライブ装置。 - 請求項１または請求項２に記載のゲートドライブ装置であって、
前記ゲートドライブ装置は、前記第１および第２のＭＯＳトランジスタの各々を駆動する第１および第２のドライブ回路を含み、
前記第１および第２のドライブ回路のそれぞれは、
駆動の対象であるＭＯＳトランジスタのゲートおよびソースにそれぞれ接続可能な第１および第２の端子と、
前記ＭＯＳトランジスタの駆動電圧を供給する電圧源と、
前記電圧源と第１の端子との間に接続された第１のスイッチング素子と、
前記第１の端子と前記第２の端子との間に接続された第２のスイッチング素子と、
前記第１および第２のスイッチング素子を制御する制御回路とを備え、
前記第１および第２のドライブ回路のうち前記一方のＭＯＳトランジスタを駆動する側の前記制御回路は、
前記所定の期間の間、前記第１のスイッチング素子をオンに、前記第２のスイッチング素子をオフにする
ことを特徴とするゲートドライブ装置。 - 請求項１または請求項２に記載のゲートドライブ装置であって、
前記ゲートドライブ装置は、前記第１および第２のＭＯＳトランジスタの各々を駆動する第１および第２のドライブ回路を含み、
前記第１および第２のドライブ回路のそれぞれは、
駆動の対象であるＭＯＳトランジスタのゲートおよびソースにそれぞれ接続可能な第１および第２の端子と、
前記ＭＯＳトランジスタの駆動電圧を供給する第１の電圧源と、
前記第１の端子に接続され、前記ＭＯＳトランジスタがオンする閾値電圧よりも小さい所定の電圧を供給する第２の電圧源と、
前記第１の電圧源と第１の端子との間に接続された第１のスイッチング素子と、
前記第１の端子と前記第２の端子との間に接続された第２のスイッチング素子と、
前記第２のスイッチング素子に並列に接続され、互いに直列接続した第３のスイッチング素子および抵抗と、
前記第１、第２および第３のスイッチング素子並びに第２の電圧源を制御する制御回路とを備え、
前記第１および第２のドライブ回路のうち前記一方のＭＯＳトランジスタを駆動する側の前記制御回路は、
前記所定の期間の間、前記第１および第２のスイッチング素子をオフに、前記第３のスイッチング素子をオンにすると共に前記第２の電圧源によって前記所定の電圧を前記第１の端子に印加する
ことを特徴とするゲートドライブ装置。 - 請求項１または請求項２に記載のゲートドライブ装置であって、
前記ゲートドライブ装置は、前記第１および第２のＭＯＳトランジスタの各々を駆動する第１および第２のドライブ回路を含み、
前記第１および第２のドライブ回路のそれぞれは、
駆動の対象であるＭＯＳトランジスタのゲートおよびソースにそれぞれ接続可能な第１および第２の端子と、
前記ＭＯＳトランジスタの駆動電圧を供給する電圧源と、
前記電圧源と第１の端子との間に接続され、互いに直列接続した第１のスイッチング素子および第１の抵抗と、
前記第１の端子と前記第２の端子との間に接続された第２のスイッチング素子と、
前記第２のスイッチング素子に並列に接続され、互いに直列接続した第３のスイッチング素子および第２の抵抗と、
前記第１、第２および第３のスイッチング素子を制御する制御回路とを備え、前記第１および第２のドライブ回路のうち前記一方のＭＯＳトランジスタを駆動する側の前記制御回路は、
前記所定の期間の間、前記第１および第３のスイッチング素子をオンに、前記第２のスイッチング素子をオフにする
ことを特徴とするゲートドライブ装置。 - 請求項３または請求項５に記載のゲートドライブ装置であって、
前記制御回路は、
制御の対象である前記第１および第２のスイッチング素子を、同一の制御信号により制御する
ことを特徴とするゲートドライブ装置。 - ＭＯＳトランジスタを駆動するドライブ回路を有するゲートドライブ装置であって、
前記ドライブ回路は、
前記ＭＯＳトランジスタのゲートおよびソースにそれぞれ接続可能な第１および第２の端子と、
前記ＭＯＳトランジスタの駆動電圧を供給する第１の電圧源と、
前記第１の端子に接続され、前記ＭＯＳトランジスタがオンする閾値電圧よりも小さい所定の電圧を供給する第２の電圧源と、
前記第１の電圧源と第１の端子との間に接続された第１のスイッチング素子と、
前記第１の端子と前記第２の端子との間に接続された第２のスイッチング素子と、
前記第２のスイッチング素子に並列に接続され、互いに直列接続した第３のスイッチング素子および抵抗と、
前記第１、第２および第３のスイッチング素子並びに第２の電圧源を制御する制御回路とを備え、
前記制御回路は、
前記第１のスイッチング素子をオフに、前記第２のスイッチング素子をオンにした後の所定のタイミングで、所定の期間の間、一時的に前記第１および第２のスイッチング素子をオフに、前記第３のスイッチング素子をオンにすると共に前記第２の電圧源によって前記所定の電圧を前記第１の端子に印加する
ことを特徴とするゲートドライブ装置。 - ＭＯＳトランジスタを駆動するドライブ回路を有するゲートドライブ装置であって、
前記ドライブ回路は、
前記ＭＯＳトランジスタのゲートおよびソースにそれぞれ接続可能な第１および第２の端子と、
前記ＭＯＳトランジスタの駆動電圧を供給する電圧源と、
前記電圧源と第１の端子との間に接続され、互いに直列接続した第１のスイッチング素子および第１の抵抗と、
前記第１の端子と前記第２の端子との間に接続された第２のスイッチング素子と、
前記第２のスイッチング素子に並列に接続され、互いに直列接続した第３のスイッチング素子および第２の抵抗と、
前記第１、第２および第３のスイッチング素子を制御する制御回路とを備え、
前記制御回路は、
前記第１のスイッチング素子をオフに、前記第２のスイッチング素子をオンにした後の所定のタイミングで、所定の期間の間、一時的に前記第１および第３のスイッチング素子をオンに、前記第２のスイッチング素子をオフにし、
前記第１および第２の抵抗の抵抗値は、前記所定の期間の間に、前記ＭＯＳトランジスタがオンする閾値電圧よりも小さい所定の電圧が前記第１の端子に供給されるよう設定されている
ことを特徴とするゲートドライブ装置。 - 請求項８に記載のゲートドライブ装置であって、
前記制御回路は、
前記第１および第２のスイッチング素子を、同一の制御信号により制御する
ことを特徴とするゲートドライブ装置。 - 請求項７から請求項９のいずれかに記載のゲートドライブ装置であって、
前記制御回路は、
前記ＭＯＳトランジスタをオン状態に切り替えるタイミングに関する情報信号を送受信可能であり、受信した前記情報信号に基づいて前記所定の期間を決定する
ことを特徴とするゲートドライブ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003015817A JP4113436B2 (ja) | 2003-01-24 | 2003-01-24 | ゲートドライブ装置 |
| US10/457,348 US6819149B2 (en) | 2003-01-24 | 2003-06-10 | Gate drive device for reducing a surge voltage and switching loss |
| DE10344572A DE10344572B4 (de) | 2003-01-24 | 2003-09-25 | Gateansteuerungseinrichtung zur Reduktion einer Stoßspannung und einem Schaltverlust |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003015817A JP4113436B2 (ja) | 2003-01-24 | 2003-01-24 | ゲートドライブ装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004229057A JP2004229057A (ja) | 2004-08-12 |
| JP2004229057A5 JP2004229057A5 (ja) | 2005-11-04 |
| JP4113436B2 true JP4113436B2 (ja) | 2008-07-09 |
Family
ID=32709251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003015817A Expired - Lifetime JP4113436B2 (ja) | 2003-01-24 | 2003-01-24 | ゲートドライブ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6819149B2 (ja) |
| JP (1) | JP4113436B2 (ja) |
| DE (1) | DE10344572B4 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4506276B2 (ja) * | 2004-05-17 | 2010-07-21 | 富士電機システムズ株式会社 | 自己消弧形半導体素子の駆動回路 |
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| DE112016005269T5 (de) * | 2015-11-17 | 2018-08-16 | Autonetworks Technologies, Ltd. | Umschaltschaltung und Stromversorgungssystem |
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| US10090675B1 (en) | 2016-06-25 | 2018-10-02 | Active-Semi, Inc. | Fast settlement of supplement converter for power loss protection system |
| US10985644B1 (en) | 2016-06-25 | 2021-04-20 | Active-Semi, Inc. | Optimized gate driver for low voltage power loss protection system |
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| US10193544B2 (en) | 2017-04-21 | 2019-01-29 | Ford Global Technologies, Llc | Minimizing ringing in wide band gap semiconductor devices |
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| DE102021213295A1 (de) * | 2021-11-25 | 2023-05-25 | Robert Bosch Gesellschaft mit beschränkter Haftung | Verfahren zur Ansteuerung eines ersten und eines zweiten Schaltelementes einer Halbbrücke in einem Stromwandler und Stromwandler mit einer Halbbrücke |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6653878B2 (en) * | 2001-09-24 | 2003-11-25 | Microchip Technology Inc. | Low-power output controlled circuit |
-
2003
- 2003-01-24 JP JP2003015817A patent/JP4113436B2/ja not_active Expired - Lifetime
- 2003-06-10 US US10/457,348 patent/US6819149B2/en not_active Expired - Lifetime
- 2003-09-25 DE DE10344572A patent/DE10344572B4/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040145407A1 (en) | 2004-07-29 |
| US6819149B2 (en) | 2004-11-16 |
| DE10344572A1 (de) | 2004-08-12 |
| DE10344572B4 (de) | 2010-02-25 |
| JP2004229057A (ja) | 2004-08-12 |
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| A521 | Request for written amendment filed |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070726 |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| RD04 | Notification of resignation of power of attorney |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4113436 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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