JP2003133926A - 突入電流抑止回路 - Google Patents
突入電流抑止回路Info
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/001—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection limiting speed of change of electric quantities, e.g. soft switching on or off
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- Emergency Protection Circuit Devices (AREA)
- Control Of Voltage And Current In General (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 本発明は突入電流抑止回路に関し、極端に平
滑用コンデンサの電圧の減少防止を図ることと、過大電
流が流れなうようにすることができる突入電流抑止回路
を提供することを目的としている。 【解決手段】 入力電源から負荷にスイッチを介してパ
ワーを供給し、入力電圧検出回路３を有する電源回路に
おいて、電源回路の出力側に接続された平滑用コンデン
サＣ１と、前記入力電圧検出回路３と接続され、急速放
電と時間遅延を行ない前記スイッチを制御する急速放電
・遅延回路２と、電源回路のコモンライン間に直列に挿
入され、前記急速放電・遅延回路２により駆動されるゲ
ートを共通、ソースを共通に接続した前記スイッチとし
ての２個のＦＥＴであるＦＥＴ１とＦＥＴ２とを具備し
て構成される
滑用コンデンサの電圧の減少防止を図ることと、過大電
流が流れなうようにすることができる突入電流抑止回路
を提供することを目的としている。 【解決手段】 入力電源から負荷にスイッチを介してパ
ワーを供給し、入力電圧検出回路３を有する電源回路に
おいて、電源回路の出力側に接続された平滑用コンデン
サＣ１と、前記入力電圧検出回路３と接続され、急速放
電と時間遅延を行ない前記スイッチを制御する急速放電
・遅延回路２と、電源回路のコモンライン間に直列に挿
入され、前記急速放電・遅延回路２により駆動されるゲ
ートを共通、ソースを共通に接続した前記スイッチとし
ての２個のＦＥＴであるＦＥＴ１とＦＥＴ２とを具備し
て構成される
Description
【０００１】
【発明の属する技術分野】本発明は電源の突入電流抑止
回路に関する。電子情報機器において、ＬＳＩの低電圧
化と大電流化が必要となり、電源を供給する電源装置も
小型化・高効率化が要求されてきている。
回路に関する。電子情報機器において、ＬＳＩの低電圧
化と大電流化が必要となり、電源を供給する電源装置も
小型化・高効率化が要求されてきている。
【０００２】
【従来の技術】図４は従来回路の構成例を示す図であ
る。図において、Ｅｉは入力電源、Ｅｃは出力電圧、１
は負荷である。ＦＥＴ１は回路のループに直列に挿入さ
れたスイッチ用電界効果トランジスタ（ＦＥＴ）、Ｒ１
はその一端が出力ラインに接続された抵抗、ＺＤ１は該
抵抗Ｒ１と直列に接続されたツェナーダイオードであ
る。該ツェナーダイオードＺＤ１のアノード側は前記Ｆ
ＥＴ１のゲートに接続されている。
る。図において、Ｅｉは入力電源、Ｅｃは出力電圧、１
は負荷である。ＦＥＴ１は回路のループに直列に挿入さ
れたスイッチ用電界効果トランジスタ（ＦＥＴ）、Ｒ１
はその一端が出力ラインに接続された抵抗、ＺＤ１は該
抵抗Ｒ１と直列に接続されたツェナーダイオードであ
る。該ツェナーダイオードＺＤ１のアノード側は前記Ｆ
ＥＴ１のゲートに接続されている。
【０００３】Ｃ１は電源の出力側に接続された平滑用コ
ンデンサ、２はその一端が前記ツェナーダイオードＺＤ
１のアノードに接続され、他端が電源のコモンラインに
接続される急速放電・遅延回路である。
ンデンサ、２はその一端が前記ツェナーダイオードＺＤ
１のアノードに接続され、他端が電源のコモンラインに
接続される急速放電・遅延回路である。
【０００４】急速放電・遅延回路２において、Ｄ１はダ
イオード、ＴＲ１は該ダイオードＤ１のカソードがエミ
ッタに接続されるトランジスタ、Ｒ３は該トランジスタ
ＴＲ１のコレクタとコモンライン間に接続される抵抗、
Ｒ２はその一端がトランジスタＴＲ１のベースに、他端
がコモンラインに接続される抵抗である。トランジスタ
ＴＲ１のベースと前記ダイオードＤ１のアノードが接続
され、該接続点は前記ツェナーダイオードＺＤ１のアノ
ードと接続されている。このように構成された回路の動
作を図５の動作波形を参照しながら説明すれば、以下の
通りである。
イオード、ＴＲ１は該ダイオードＤ１のカソードがエミ
ッタに接続されるトランジスタ、Ｒ３は該トランジスタ
ＴＲ１のコレクタとコモンライン間に接続される抵抗、
Ｒ２はその一端がトランジスタＴＲ１のベースに、他端
がコモンラインに接続される抵抗である。トランジスタ
ＴＲ１のベースと前記ダイオードＤ１のアノードが接続
され、該接続点は前記ツェナーダイオードＺＤ１のアノ
ードと接続されている。このように構成された回路の動
作を図５の動作波形を参照しながら説明すれば、以下の
通りである。
【０００５】図５は従来回路の各部の動作波形を示す図
である。（ａ）は入力電源Ｅｉ、（ｂ）は出力電圧Ｅ
ｃ、（ｃ）はＦＥＴ１のゲート電圧ＶGS、（ｄ）は負荷
電流Ｉｉである。
である。（ａ）は入力電源Ｅｉ、（ｂ）は出力電圧Ｅ
ｃ、（ｃ）はＦＥＴ１のゲート電圧ＶGS、（ｄ）は負荷
電流Ｉｉである。
【０００６】入力電源Ｅｉを印加した時
時刻ｔ１で入力電源Ｅｉを（ａ）に示すように印加した
時、入力電源Ｅｉが抵抗Ｒ１、ツェナーダイオードＺＤ
１を介してＦＥＴ１のゲートに電圧を印加する。同時
に、急速放電・遅延回路２のコンデンサＣ２にかかる電
圧ＶC2は（ｃ）に示すように徐々に電荷が注入され、そ
の電圧は次第に上昇していく。このコンデンサＣ２の電
圧ＶC2は、ＦＥＴ１にゲート電圧ＶGSとして印加されて
いる。
時、入力電源Ｅｉが抵抗Ｒ１、ツェナーダイオードＺＤ
１を介してＦＥＴ１のゲートに電圧を印加する。同時
に、急速放電・遅延回路２のコンデンサＣ２にかかる電
圧ＶC2は（ｃ）に示すように徐々に電荷が注入され、そ
の電圧は次第に上昇していく。このコンデンサＣ２の電
圧ＶC2は、ＦＥＴ１にゲート電圧ＶGSとして印加されて
いる。
【０００７】ここで、時刻ｔ２において、ＶGSがＦＥＴ
１がオンになるレベルを超えると、（ｂ）に示すように
ＦＥＴ１はオンになる。このように、入力電源Ｅｉがオ
ンになってから遅延時間をおいてＦＥＴ１をオンするこ
とにより、突入電流の抑止を行なっている。この結果、
コンデンサＣ１には充電電流が流れ始め、出力電圧Ｅｃ
は増加する。この結果、負荷電流Ｉｉとしては、（ｄ）
に示すように過大な突入電流が流れる。
１がオンになるレベルを超えると、（ｂ）に示すように
ＦＥＴ１はオンになる。このように、入力電源Ｅｉがオ
ンになってから遅延時間をおいてＦＥＴ１をオンするこ
とにより、突入電流の抑止を行なっている。この結果、
コンデンサＣ１には充電電流が流れ始め、出力電圧Ｅｃ
は増加する。この結果、負荷電流Ｉｉとしては、（ｄ）
に示すように過大な突入電流が流れる。
【０００８】入力電源瞬断（入力電源Ｅｉの瞬時短絡
障害）時 この時には、時刻ｔ３において、入力電源Ｅｉの両端は
短絡されて０になる。この時、平滑用コンデンサＣ１に
蓄積されていた電荷が放電する。その放電ルートは、電
源Ｅｉを介し、ＦＥＴ１の内部ダイオード（ボディダイ
オード。図中に破線で示す）を介したループとなり、コ
ンデンサＣ１の電荷は放電され、（ｄ）に示すように瞬
断時の負荷電流Ｉｉには逆向きのピーク電流が流れる。
障害）時 この時には、時刻ｔ３において、入力電源Ｅｉの両端は
短絡されて０になる。この時、平滑用コンデンサＣ１に
蓄積されていた電荷が放電する。その放電ルートは、電
源Ｅｉを介し、ＦＥＴ１の内部ダイオード（ボディダイ
オード。図中に破線で示す）を介したループとなり、コ
ンデンサＣ１の電荷は放電され、（ｄ）に示すように瞬
断時の負荷電流Ｉｉには逆向きのピーク電流が流れる。
【０００９】同時に、コンデンサＣ１の充電電圧がツェ
ナーダイオードＺＤ１のツェナー電圧以下になると、急
速放電・遅延回路２はトランジスタＴＲ１がオンにな
り、急速放電・遅延回路２は急速放電回路として動作
し、コンデンサＣ２に蓄えられていた電荷を急速に放電
する。この結果、（ｃ）に示すようにゲート電圧ＶGSは
急速に放電されて０になり、ＦＥＴ１をオフにする。
ナーダイオードＺＤ１のツェナー電圧以下になると、急
速放電・遅延回路２はトランジスタＴＲ１がオンにな
り、急速放電・遅延回路２は急速放電回路として動作
し、コンデンサＣ２に蓄えられていた電荷を急速に放電
する。この結果、（ｃ）に示すようにゲート電圧ＶGSは
急速に放電されて０になり、ＦＥＴ１をオフにする。
【００１０】入力電源が復電した時
この時、コンデンサＣ１の両端にかかる電圧はほぼ０に
なっているため、時刻ｔ４に入力電源Ｅｉが復電した時
には、新たに入力電源Ｅｉを印加した場合と同じ動作と
なり、コンデンサＣ１には入力電源の電圧と同じ値の電
圧が印加されるため、の場合と同じ値の突入電流が流
れる。
なっているため、時刻ｔ４に入力電源Ｅｉが復電した時
には、新たに入力電源Ｅｉを印加した場合と同じ動作と
なり、コンデンサＣ１には入力電源の電圧と同じ値の電
圧が印加されるため、の場合と同じ値の突入電流が流
れる。
【００１１】
【発明が解決しようとする課題】入力電源瞬断時、コン
デンサＣ１に蓄積された電荷がＦＥＴ１のボディダイオ
ード（図中破線で示す）を介して放電ループを形成し、
コンデンサＣ１の電荷を急激に減少させる。このため、
復電した時にはコンデンサＣ１に入力電源Ｅｉの電圧が
直接印加されることとなり過大な突入電流が流れる。こ
のような事態は電源及び該電源が用いられる電子機器に
とって好ましいことではない。この過大電流は、他の装
置に影響を与える可能性がある。
デンサＣ１に蓄積された電荷がＦＥＴ１のボディダイオ
ード（図中破線で示す）を介して放電ループを形成し、
コンデンサＣ１の電荷を急激に減少させる。このため、
復電した時にはコンデンサＣ１に入力電源Ｅｉの電圧が
直接印加されることとなり過大な突入電流が流れる。こ
のような事態は電源及び該電源が用いられる電子機器に
とって好ましいことではない。この過大電流は、他の装
置に影響を与える可能性がある。
【００１２】本発明はこのような課題に鑑みてなされた
ものであって、極端に平滑用コンデンサの電圧の減少防
止を図ることと、過大電流が流れないようにすることが
できる突入電流抑止回路を提供することを目的としてい
る。
ものであって、極端に平滑用コンデンサの電圧の減少防
止を図ることと、過大電流が流れないようにすることが
できる突入電流抑止回路を提供することを目的としてい
る。
【００１３】
【課題を解決するための手段】（１）図１は本発明の原
理ブロック図である。図４と同一のものは同一の符号を
付して示す。図に示す回路は、入力電源Ｅｉから負荷１
にスイッチを介してパワーを供給する電源回路を示して
いる。図において、Ｃ１は電源回路の出力側に接続され
た平滑用コンデンサ、１は電源回路の負荷、３は入力電
源Ｅｉと接続され、入力電圧を検出する入力電圧検出回
路、２は該入力電圧検出回路３と接続され、急速放電と
時間遅延を行ない前記スイッチを制御する急速放電・遅
延回路である。ＦＥＴ１、ＦＥＴ２は電源回路のコモン
ラインに直列に挿入され、前記急速放電・遅延回路２に
より駆動されるスイッチとしての２個のＦＥＴである。
これらＦＥＴ１とＦＥＴ２のゲートとソースは互いに接
続され、ＦＥＴ１のドレインは入力電源Ｅｉの他端に、
ＦＥＴ２のドレインは平滑コンデンサＣ１の他端に接続
されている。
理ブロック図である。図４と同一のものは同一の符号を
付して示す。図に示す回路は、入力電源Ｅｉから負荷１
にスイッチを介してパワーを供給する電源回路を示して
いる。図において、Ｃ１は電源回路の出力側に接続され
た平滑用コンデンサ、１は電源回路の負荷、３は入力電
源Ｅｉと接続され、入力電圧を検出する入力電圧検出回
路、２は該入力電圧検出回路３と接続され、急速放電と
時間遅延を行ない前記スイッチを制御する急速放電・遅
延回路である。ＦＥＴ１、ＦＥＴ２は電源回路のコモン
ラインに直列に挿入され、前記急速放電・遅延回路２に
より駆動されるスイッチとしての２個のＦＥＴである。
これらＦＥＴ１とＦＥＴ２のゲートとソースは互いに接
続され、ＦＥＴ１のドレインは入力電源Ｅｉの他端に、
ＦＥＴ２のドレインは平滑コンデンサＣ１の他端に接続
されている。
【００１４】このように構成すれば、コモンラインに接
続されたＦＥＴ１、ＦＥＴ２を２個直列に接続するた
め、これらＦＥＴのボディダイオード（図中破線で示
す）は入力電源瞬断時の平滑用コンデンサＣ１の放電ル
ープを形成することが困難となるので、平滑用コンデン
サＣ１の電圧は急激には減少しない。従って、復電時
に、コンデンサＣ１に印加される電圧の増加分は少ない
ので、突入電流を抑止することが可能となる。
続されたＦＥＴ１、ＦＥＴ２を２個直列に接続するた
め、これらＦＥＴのボディダイオード（図中破線で示
す）は入力電源瞬断時の平滑用コンデンサＣ１の放電ル
ープを形成することが困難となるので、平滑用コンデン
サＣ１の電圧は急激には減少しない。従って、復電時
に、コンデンサＣ１に印加される電圧の増加分は少ない
ので、突入電流を抑止することが可能となる。
【００１５】（２）請求項２記載の発明は、入力電源の
一端に前記入力電圧検出回路の一端を接続し、入力電圧
検出回路の他端にソースを共通にした２個直列に接続さ
れたＦＥＴのゲートを接続し、該２個のＦＥＴの一方の
ドレイン側を入力電源の他端に、他方のドレイン側を平
滑用コンデンサの一端に接続し、該ＦＥＴのゲート・ソ
ース間に並列にトランジスタと抵抗の直列回路とコンデ
ンサを接続し、該トランジスタのベースから抵抗を介し
て前記コンデンサの一端からなる急速放電・遅延回路を
接続することを特徴とする。
一端に前記入力電圧検出回路の一端を接続し、入力電圧
検出回路の他端にソースを共通にした２個直列に接続さ
れたＦＥＴのゲートを接続し、該２個のＦＥＴの一方の
ドレイン側を入力電源の他端に、他方のドレイン側を平
滑用コンデンサの一端に接続し、該ＦＥＴのゲート・ソ
ース間に並列にトランジスタと抵抗の直列回路とコンデ
ンサを接続し、該トランジスタのベースから抵抗を介し
て前記コンデンサの一端からなる急速放電・遅延回路を
接続することを特徴とする。
【００１６】このように構成すれば、電源瞬断時の放電
電流を小さくすることができる。 （３）請求項３記載の発明は、前記急速放電・遅延回路
は、前記ＦＥＴのゲート・ソース間に並列にトランジス
タと抵抗の直列回路と、コンデンサを接続し、前記トラ
ンジスタのエミッタ・ベース間にダイオードを接続し、
トランジスタのベースから抵抗を介して前記コンデンサ
の一端に接続するものであることを特徴とする。
電流を小さくすることができる。 （３）請求項３記載の発明は、前記急速放電・遅延回路
は、前記ＦＥＴのゲート・ソース間に並列にトランジス
タと抵抗の直列回路と、コンデンサを接続し、前記トラ
ンジスタのエミッタ・ベース間にダイオードを接続し、
トランジスタのベースから抵抗を介して前記コンデンサ
の一端に接続するものであることを特徴とする。
【００１７】このように構成すれば、トランジスタをゆ
るやかにオンし、２個のＦＥＴであるＦＥＴ１とＦＥＴ
２を急激にオフにすることができる。
るやかにオンし、２個のＦＥＴであるＦＥＴ１とＦＥＴ
２を急激にオフにすることができる。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。図２は本発明回路の一実
施の形態例を示す図である。図４と同一のものは、同一
の符号を付して示す。図に示す実施の形態例は、電流ル
ープを構成するラインに直列に２個のＦＥＴ１とＦＥＴ
２がソースを共通にして接続されている点である。急速
放電・遅延回路２は、その構成は図４と同じであり、ダ
イオードＤ１、トランジスタＴＲ１、抵抗Ｒ２、Ｒ３及
びコンデンサＣ２より構成されている。
施の形態例を詳細に説明する。図２は本発明回路の一実
施の形態例を示す図である。図４と同一のものは、同一
の符号を付して示す。図に示す実施の形態例は、電流ル
ープを構成するラインに直列に２個のＦＥＴ１とＦＥＴ
２がソースを共通にして接続されている点である。急速
放電・遅延回路２は、その構成は図４と同じであり、ダ
イオードＤ１、トランジスタＴＲ１、抵抗Ｒ２、Ｒ３及
びコンデンサＣ２より構成されている。
【００１９】抵抗Ｒ１とツェナーダイオードＺＤ１の直
列回路（入力電圧検出回路）３は、そのアノードが急速
放電・遅延回路２と接続されている。ツェナーダイオー
ドＺＤ１と急速放電・遅延回路２との接続点の電位は、
前記ＦＥＴ１、ＦＥＴ２のゲートに接続されている。Ｆ
ＥＴ１、ＦＥＴ２のボディダイオードＤ１０、Ｄ１１の
向きは、図に破線で示す向きである。つまり、ＦＥＴ１
のボディダイオードＤ１０と、ＦＥＴ２のボディダイオ
ードＤ１１はその極性が互いに逆向きになっている。
列回路（入力電圧検出回路）３は、そのアノードが急速
放電・遅延回路２と接続されている。ツェナーダイオー
ドＺＤ１と急速放電・遅延回路２との接続点の電位は、
前記ＦＥＴ１、ＦＥＴ２のゲートに接続されている。Ｆ
ＥＴ１、ＦＥＴ２のボディダイオードＤ１０、Ｄ１１の
向きは、図に破線で示す向きである。つまり、ＦＥＴ１
のボディダイオードＤ１０と、ＦＥＴ２のボディダイオ
ードＤ１１はその極性が互いに逆向きになっている。
【００２０】電源回路の出力側には、平滑用コンデンサ
Ｃ１が接続されており、該平滑用コンデンサＣ１の両端
に発生する電圧Ｅｃは負荷１に印加されている。このよ
うに構成された回路の動作を図３に示す動作波形を参照
しながら説明すれば、以下の通りである。
Ｃ１が接続されており、該平滑用コンデンサＣ１の両端
に発生する電圧Ｅｃは負荷１に印加されている。このよ
うに構成された回路の動作を図３に示す動作波形を参照
しながら説明すれば、以下の通りである。
【００２１】図３は本発明回路の各部の動作波形を示す
図である。（ａ）は入力電源Ｅｉ、（ｂ）は出力電圧Ｅ
ｃ、（ｃ）はコンデンサＣ２にかかる電圧ＶC2、（ｄ）
は負荷電流Ｉｉである。
図である。（ａ）は入力電源Ｅｉ、（ｂ）は出力電圧Ｅ
ｃ、（ｃ）はコンデンサＣ２にかかる電圧ＶC2、（ｄ）
は負荷電流Ｉｉである。
【００２２】入力電源Ｅｉを印加した時
時刻ｔ１で入力電源Ｅｉを（ａ）に示すように印加した
時、入力電源Ｅｉが抵抗Ｒ１、ツェナーダイオードＺＤ
１を介してＦＥＴ１、ＦＥＴ２のゲートに電圧を印加す
る。同時に、急速放電・遅延回路２のコンデンサＣ２は
（ｃ）に示すように徐々に電荷が注入され、その電圧は
次第に上昇していく。このコンデンサＣ２の電圧は、Ｆ
ＥＴ１、ＦＥＴ２にゲート電圧ＶGSとして印加されてい
る。
時、入力電源Ｅｉが抵抗Ｒ１、ツェナーダイオードＺＤ
１を介してＦＥＴ１、ＦＥＴ２のゲートに電圧を印加す
る。同時に、急速放電・遅延回路２のコンデンサＣ２は
（ｃ）に示すように徐々に電荷が注入され、その電圧は
次第に上昇していく。このコンデンサＣ２の電圧は、Ｆ
ＥＴ１、ＦＥＴ２にゲート電圧ＶGSとして印加されてい
る。
【００２３】ここで、時刻ｔ２において、ＶGSがＦＥＴ
１、ＦＥＴ２がオンになるレベルを超えると、（ｂ）に
示すようにＦＥＴ１、ＦＥＴ２はオンになる。このよう
に、急速放電・遅延回路２により、入力電源がオンにな
ってから、ある時間が経過してらＦＥＴ１、ＦＥＴ２を
オンにすることにより、突入電流を抑えることができ
る。この結果、コンデンサＣ１には充電電流が流れ始
め、電圧Ｅｃは（ｂ）に示すように増加する。この結
果、負荷電流Ｉｉとしては、（ｄ）に示すように過大な
突入電流が流れる。
１、ＦＥＴ２がオンになるレベルを超えると、（ｂ）に
示すようにＦＥＴ１、ＦＥＴ２はオンになる。このよう
に、急速放電・遅延回路２により、入力電源がオンにな
ってから、ある時間が経過してらＦＥＴ１、ＦＥＴ２を
オンにすることにより、突入電流を抑えることができ
る。この結果、コンデンサＣ１には充電電流が流れ始
め、電圧Ｅｃは（ｂ）に示すように増加する。この結
果、負荷電流Ｉｉとしては、（ｄ）に示すように過大な
突入電流が流れる。
【００２４】入力電源瞬断（入力電源Ｅｉの瞬時短絡
障害）時 この時には、時刻ｔ３において、入力電源Ｅｉの両端は
短絡される。この時、平滑用コンデンサＣ１に蓄積され
ていた電荷が放電する。その放電ルートは、電源Ｅｉを
介し、ＦＥＴ１、ＦＥＴ２の内部ダイオード（ボディダ
イオード。図中に破線で示す）Ｄ１０、Ｄ１１を介した
ループとなり、ボディダイオードＤ１０、Ｄ１１の向き
が互いに逆向きになるようになっていることから、コン
デンサＣ１の電荷は放電されにくくなり、（ｂ）に示す
ように出力電圧Ｅｃの電圧の低下は小さくなる。そし
て、（ｄ）に示すように瞬断時のピーク負荷電流Ｉｉに
は逆向きのピーク電流が流れる。このピーク電流（逆入
力電流）Ｉｉも小さくなる。
障害）時 この時には、時刻ｔ３において、入力電源Ｅｉの両端は
短絡される。この時、平滑用コンデンサＣ１に蓄積され
ていた電荷が放電する。その放電ルートは、電源Ｅｉを
介し、ＦＥＴ１、ＦＥＴ２の内部ダイオード（ボディダ
イオード。図中に破線で示す）Ｄ１０、Ｄ１１を介した
ループとなり、ボディダイオードＤ１０、Ｄ１１の向き
が互いに逆向きになるようになっていることから、コン
デンサＣ１の電荷は放電されにくくなり、（ｂ）に示す
ように出力電圧Ｅｃの電圧の低下は小さくなる。そし
て、（ｄ）に示すように瞬断時のピーク負荷電流Ｉｉに
は逆向きのピーク電流が流れる。このピーク電流（逆入
力電流）Ｉｉも小さくなる。
【００２５】同時に、コンデンサＣ１の充電電圧がツェ
ナーダイオードＺＤ１のツェナー電圧以下になると、急
速放電・遅延回路２は急速放電回路として動作し、コン
デンサＣ２に蓄えられていた電荷を急速に放電する。こ
の結果、（ｃ）に示すようにゲート電圧ＶGSは急速に放
電されて０になり、ＦＥＴ１、ＦＥＴ２のゲート・ソー
ス間の容量に蓄積されている電荷を急激に放電させ、Ｆ
ＥＴ１、ＦＥＴ２を急激にオフにする。この結果、コン
デンサＣ１の充電電圧は、（ｂ）に示すようにあまり低
下しない。
ナーダイオードＺＤ１のツェナー電圧以下になると、急
速放電・遅延回路２は急速放電回路として動作し、コン
デンサＣ２に蓄えられていた電荷を急速に放電する。こ
の結果、（ｃ）に示すようにゲート電圧ＶGSは急速に放
電されて０になり、ＦＥＴ１、ＦＥＴ２のゲート・ソー
ス間の容量に蓄積されている電荷を急激に放電させ、Ｆ
ＥＴ１、ＦＥＴ２を急激にオフにする。この結果、コン
デンサＣ１の充電電圧は、（ｂ）に示すようにあまり低
下しない。
【００２６】入力電源が復電した時
時刻ｔ４において、入力電圧が復電したものとする。こ
の時、入力電圧とコンデンサＣ１の両端にかかる電圧の
差は少ないことから、復電時に流れる電流Ｉｉのピーク
値は（ｄ）に示すように十分小さくなる。
の時、入力電圧とコンデンサＣ１の両端にかかる電圧の
差は少ないことから、復電時に流れる電流Ｉｉのピーク
値は（ｄ）に示すように十分小さくなる。
【００２７】このように、本発明回路によれば、コモン
ラインに接続されたＦＥＴ１、ＦＥＴ２を２個直列に接
続するため、これらＦＥＴのボディダイオードＤ１０、
Ｄ１１により入力電源瞬断時のコンデンサＣ１の放電ル
ープを形成することが困難になるので、コンデンサＣ１
の電圧は急激には減少しない。従って、復電時に、コン
デンサＣ１に印加される電圧の増加分は少ないので、突
入電流を抑止することが可能となる。
ラインに接続されたＦＥＴ１、ＦＥＴ２を２個直列に接
続するため、これらＦＥＴのボディダイオードＤ１０、
Ｄ１１により入力電源瞬断時のコンデンサＣ１の放電ル
ープを形成することが困難になるので、コンデンサＣ１
の電圧は急激には減少しない。従って、復電時に、コン
デンサＣ１に印加される電圧の増加分は少ないので、突
入電流を抑止することが可能となる。
【００２８】また、本発明によれば、復電時に要する過
渡電力も小さくてすむので、供給元（ソース電源側）の
電力設備が小さくてすむという利点がある。このよう
に、本発明によれば、負荷電流Ｉｉの突入電流が小さく
なることから、他装置への影響を少なくすることができ
る。また、電気部品（コンデンサ、ＦＥＴ等）へのスト
レス低減が図れる。
渡電力も小さくてすむので、供給元（ソース電源側）の
電力設備が小さくてすむという利点がある。このよう
に、本発明によれば、負荷電流Ｉｉの突入電流が小さく
なることから、他装置への影響を少なくすることができ
る。また、電気部品（コンデンサ、ＦＥＴ等）へのスト
レス低減が図れる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
以下の効果が得られる。 （１）請求項１記載の発明によれば、コモンラインに接
続されたＦＥＴ１、ＦＥＴ２を２個直列に接続するた
め、これらＦＥＴのボディダイオードは入力電源瞬断時
のコンデンサの放電ループを形成することが困難となる
ので、コンデンサの電圧は急激には減少しない。従っ
て、復電時に、コンデンサに印加される電圧の増加分は
少ないので、突入電流を抑止することが可能となる。
以下の効果が得られる。 （１）請求項１記載の発明によれば、コモンラインに接
続されたＦＥＴ１、ＦＥＴ２を２個直列に接続するた
め、これらＦＥＴのボディダイオードは入力電源瞬断時
のコンデンサの放電ループを形成することが困難となる
ので、コンデンサの電圧は急激には減少しない。従っ
て、復電時に、コンデンサに印加される電圧の増加分は
少ないので、突入電流を抑止することが可能となる。
【００３０】（２）請求項２記載の発明によれば、電源
瞬断後の復電時の突入電流を小さくすることができ、か
つ直列に接続された２個のＦＥＴを急速にオフにするこ
とができる。
瞬断後の復電時の突入電流を小さくすることができ、か
つ直列に接続された２個のＦＥＴを急速にオフにするこ
とができる。
【００３１】（３）請求項３記載の発明によれば、トラ
ンジスタをゆるやかにオンにし、２個のＦＥＴを急速に
オフにすることができる。このように、本発明によれ
ば、極端に平滑用コンデンサの電圧の減少防止を図るこ
とと、過大電流が流れないようにすることができる突入
電流抑止回路を提供することができる。
ンジスタをゆるやかにオンにし、２個のＦＥＴを急速に
オフにすることができる。このように、本発明によれ
ば、極端に平滑用コンデンサの電圧の減少防止を図るこ
とと、過大電流が流れないようにすることができる突入
電流抑止回路を提供することができる。
【図１】本発明の原理回路図である。
【図２】本発明回路の一実施の形態例を示す図である。
【図３】本発明回路の各部の動作波形を示す図である。
【図４】従来回路の構成例を示す図である。
【図５】従来回路の各部の動作波形を示す図である。
１ 負荷
２ 急速放電・遅延回路
Ｃ１、Ｃ２ コンデンサ
Ｒ１、Ｒ２、Ｒ３ 抵抗
Ｅｉ 入力電源
Ｄ１ ダイオード
Ｄ１０、Ｄ１１ ボディダイオード
ＺＤ１ ツェナーダイオード
ＦＥＴ１、ＦＥＴ２ 電界効果トランジスタ
フロントページの続き
(72)発明者 臼井 喜則
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 荒木 達男
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5G013 AA02 AA04 BA01 CA10
5H410 BB05 CC02 DD02 EA11 EB01
EB37 FF03 FF23 FF24 LL06
LL07
5J055 AX00 BX16 CX19 DX12 DX72
EX07 EY01 EY10 EY12 EY13
EY17 EY21 EZ00 EZ50 FX32
GX01 GX02 GX05
Claims (3)
- 【請求項１】 入力電源から負荷にスイッチを介してパ
ワーを供給し、入力電圧検出回路を有する電源回路にお
いて、 電源回路の出力側に接続された平滑用コンデンサと、 前記入力電圧検出回路と接続され、急速放電と時間遅延
を行ない前記スイッチを制御する急速放電・遅延回路
と、 電源回路のコモンライン間に直列に挿入され、前記急速
放電・遅延回路により駆動されるゲートを共通、ソース
を共通に接続した前記スイッチとしての２個のＦＥＴと
を具備して構成される突入電流抑止回路。 - 【請求項２】 入力電源の一端に前記入力電圧検出回路
の一端を接続し、入力電圧検出回路の他端にソースを共
通にした２個直列に接続されたＦＥＴのゲートを接続
し、 該２個のＦＥＴの一方のドレイン側を入力電源の他端
に、他方のドレイン側を平滑用コンデンサの一端に接続
し、該ＦＥＴのゲート・ソース間に並列にトランジスタ
と抵抗の直列回路とコンデンサを接続し、該トランジス
タのベースから抵抗を介して前記コンデンサの一端から
なる急速放電・遅延回路を接続することを特徴とする請
求項１記載の突入電流抑止回路。 - 【請求項３】 前記急速放電・遅延回路は、前記ＦＥＴ
のゲート・ソース間に並列にトランジスタと抵抗の直列
回路とコンデンサを接続し、前記トランジスタのエミッ
タ・ベース間にダイオードを接続し、トランジスタのベ
ースから抵抗を介して前記コンデンサの一端に接続する
ものであることを特徴とする請求項１記載の突入電流抑
止回路。
Priority Applications (2)
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|---|---|---|---|
| JP2001323281A JP2003133926A (ja) | 2001-10-22 | 2001-10-22 | 突入電流抑止回路 |
| US10/107,529 US6717784B2 (en) | 2001-10-22 | 2002-03-26 | Rush current suppression circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001323281A JP2003133926A (ja) | 2001-10-22 | 2001-10-22 | 突入電流抑止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133926A true JP2003133926A (ja) | 2003-05-09 |
Family
ID=19140195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001323281A Pending JP2003133926A (ja) | 2001-10-22 | 2001-10-22 | 突入電流抑止回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6717784B2 (ja) |
| JP (1) | JP2003133926A (ja) |
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| US8541987B2 (en) * | 2010-07-07 | 2013-09-24 | Monolithic Power Systems, Inc. | Low loss discharge circuits for EMI filter capacitors |
| JP5744144B2 (ja) * | 2013-09-26 | 2015-07-01 | 三菱電機株式会社 | 誘導性負荷の給電制御装置 |
| US10263414B2 (en) * | 2015-08-31 | 2019-04-16 | Linear Technology Corporation | Adaptive in-rush current control for minimizing MOSFET peak temperature upon voltage step |
| CN106774772B (zh) * | 2017-01-16 | 2018-07-20 | 郑州云海信息技术有限公司 | 一种热插拔模块供电装置、方法及系统 |
| CN108599119B (zh) * | 2018-04-17 | 2019-09-10 | 深圳市科比特航空科技有限公司 | 无人机开关电路及无人机 |
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| US5374887A (en) * | 1993-11-12 | 1994-12-20 | Northern Telecom Limited | Inrush current limiting circuit |
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-
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- 2001-10-22 JP JP2001323281A patent/JP2003133926A/ja active Pending
-
2002
- 2002-03-26 US US10/107,529 patent/US6717784B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030075988A1 (en) | 2003-04-24 |
| US6717784B2 (en) | 2004-04-06 |
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