JPS6364524A - 突入電流制限装置 - Google Patents
突入電流制限装置Info
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- JPS6364524A JPS6364524A JP20838386A JP20838386A JPS6364524A JP S6364524 A JPS6364524 A JP S6364524A JP 20838386 A JP20838386 A JP 20838386A JP 20838386 A JP20838386 A JP 20838386A JP S6364524 A JPS6364524 A JP S6364524A
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- 238000010586 diagram Methods 0.000 description 18
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- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、電源ラインにコンデンサを内蔵した電子ユ
ニットを直流電源に接続したときに生じる、前記コンデ
ンサの充電に基づく突入電流をある値以下に制限する装
置に関し、特に、ＭＯＳ ＦＥＴを利用し簡素な構成に
したものである。
ニットを直流電源に接続したときに生じる、前記コンデ
ンサの充電に基づく突入電流をある値以下に制限する装
置に関し、特に、ＭＯＳ ＦＥＴを利用し簡素な構成に
したものである。
【従来波（・トｉとその問題点］
一般に、電源ラインにコンデンサを内蔵した電子ユニッ
トに電源を投入した時、または、電子ユニ・７トとして
のプリント配′＋泉（反を、；活線状態で筐体に差し込
んだりした時、前記コンデンサへの大きい突入電流に基
づいて直流電源電圧が瞬間的に降下し、この電圧降下に
よって電子ユニットが誤動作を起こしたり、瞬間的に流
れる大電流によってスイッチやコネクタの接点に焼損、
または、そこまで至らないにせよ接点に劣化を生じたり
する。 前記した瞬間的な電圧降下や大電流を制限するために従
来、突入電流制限抵抗とＳＣＲとを備えた回路が用いら
れた。この回路について、第６図を参照しながら説明す
る。 直流電源３１に、コンデンサ３３を内蔵した電子ユニッ
ト （図示してない）が図の右側に接続されている。こ
こでは、コンデンサ３３だけを図示しである。３２は電
源スイッチ、３４は電流制限用抵抗、３５は半導体スイ
ッチング素子の一種である５ＣＲ２３６はＳＣＲのゲー
ト電圧用電源、３７ 、３８はタイマを構成し、３７は
その駆動部、３８は限時ａ接点である。そして、電流制
限用抵抗３４と５ＣＲ３５とは並列に接続され、タイマ
の駆動部３７は、詳細な回路は図示してないが、一点鎖
線表示のように、電源スイッチ３２のＯＮ動作と連動し
て起動される。 この従来例の動作は次のとおりである。電源スイッチ３
２が投入されると、まず電流制限用抵抗３４が働いて、
コンデンサ３３への突入電流を抑制する。 そして、ある所定時間の後（突入電流のレベルは低下し
ている）に、タイマの限時ａ接点３８がＯＮされ、５Ｃ
Ｒ３５のゲー１−Ｇに電源３６に基づく電圧が加えられ
、その結果、５ＣＲ３５がＯＮされる。 前記した従来例では、構成部品が比較的多くなる□Ｓ
ＣＲ３５，ゲート電圧用電源３６．タイマ３７゜３８お
よびこのタイマの駆動部３７と電源スイッチ３２との連
動機構が必要である□こと、５ＣＲ３５がＯＮしてもそ
のアノードＡ・カソードに間に約１〜３ボルトの電圧降
下が生じること、等の欠点がある。 【発明の目的】 この発明の目的は、従来技術がもつ以上の問題点を解消
し、電圧降下が少なく、かつ、少ない構成部品で簡素な
構成にした突入電流？ｂ１１限装置を提供することにあ
る。
トに電源を投入した時、または、電子ユニ・７トとして
のプリント配′＋泉（反を、；活線状態で筐体に差し込
んだりした時、前記コンデンサへの大きい突入電流に基
づいて直流電源電圧が瞬間的に降下し、この電圧降下に
よって電子ユニットが誤動作を起こしたり、瞬間的に流
れる大電流によってスイッチやコネクタの接点に焼損、
または、そこまで至らないにせよ接点に劣化を生じたり
する。 前記した瞬間的な電圧降下や大電流を制限するために従
来、突入電流制限抵抗とＳＣＲとを備えた回路が用いら
れた。この回路について、第６図を参照しながら説明す
る。 直流電源３１に、コンデンサ３３を内蔵した電子ユニッ
ト （図示してない）が図の右側に接続されている。こ
こでは、コンデンサ３３だけを図示しである。３２は電
源スイッチ、３４は電流制限用抵抗、３５は半導体スイ
ッチング素子の一種である５ＣＲ２３６はＳＣＲのゲー
ト電圧用電源、３７ 、３８はタイマを構成し、３７は
その駆動部、３８は限時ａ接点である。そして、電流制
限用抵抗３４と５ＣＲ３５とは並列に接続され、タイマ
の駆動部３７は、詳細な回路は図示してないが、一点鎖
線表示のように、電源スイッチ３２のＯＮ動作と連動し
て起動される。 この従来例の動作は次のとおりである。電源スイッチ３
２が投入されると、まず電流制限用抵抗３４が働いて、
コンデンサ３３への突入電流を抑制する。 そして、ある所定時間の後（突入電流のレベルは低下し
ている）に、タイマの限時ａ接点３８がＯＮされ、５Ｃ
Ｒ３５のゲー１−Ｇに電源３６に基づく電圧が加えられ
、その結果、５ＣＲ３５がＯＮされる。 前記した従来例では、構成部品が比較的多くなる□Ｓ
ＣＲ３５，ゲート電圧用電源３６．タイマ３７゜３８お
よびこのタイマの駆動部３７と電源スイッチ３２との連
動機構が必要である□こと、５ＣＲ３５がＯＮしてもそ
のアノードＡ・カソードに間に約１〜３ボルトの電圧降
下が生じること、等の欠点がある。 【発明の目的】 この発明の目的は、従来技術がもつ以上の問題点を解消
し、電圧降下が少なく、かつ、少ない構成部品で簡素な
構成にした突入電流？ｂ１１限装置を提供することにあ
る。
【発明の要点】
上述の目的を達成するための本発明の要点は、ＭＯＳ
ＦＩＥＴを利用すれば、出力電流を電圧入力によって制
御することができる−という着眼に基づいている。 すなわち、この発明は、 ＴＬＲラインにコンデンサを内蔵した電子ユニットを直
流電源に接続したときに生じる、前記コンデンサの充電
に基づく突入電流を、ある値以下に制限する装置におい
て、 ＭＯＳ ＦＥＴのドレインを、直列に接続された前記コ
ンデンサおよび電源スイッチを介して直流電源の一方の
出力端子に接続する。 ＭＯＳ ＦＥＴのソースを、直流電源の他方の出力端子
に接続する。 ＭＯＳ ＦｆＪのゲートを、電流制限用の抵抗を介して
電源スイッチと前記コンデンサとの接続点に接続する。 ＭＯ’Ｓ ＦＥＴのゲートと、ソースとの間に別のコン
デンサを接続する。 という技術的手段を講じている。 したがって、この発明の作用は次のとおりである。電源
投入の後、電子ユニットに内蔵されるコンデンサに突入
電流が流入するにしたがって、ＭＯＳ ＦＥＴのゲート
電圧が上昇するが、このゲート電圧がまだ低い段階では
、ＭＯＳ ＦＥＴのドレインからソースに流れるドレイ
ン電流は零に抑止されている。そして、ゲート電圧があ
る水準に達してはしめて、ドレイン電流が流れ始める。 なお、このドレイン電流が流れることを制限する時間は
、抵抗と別のコンデンサとに基づく時定数によって決ま
る。
ＦＩＥＴを利用すれば、出力電流を電圧入力によって制
御することができる−という着眼に基づいている。 すなわち、この発明は、 ＴＬＲラインにコンデンサを内蔵した電子ユニットを直
流電源に接続したときに生じる、前記コンデンサの充電
に基づく突入電流を、ある値以下に制限する装置におい
て、 ＭＯＳ ＦＥＴのドレインを、直列に接続された前記コ
ンデンサおよび電源スイッチを介して直流電源の一方の
出力端子に接続する。 ＭＯＳ ＦＥＴのソースを、直流電源の他方の出力端子
に接続する。 ＭＯＳ ＦｆＪのゲートを、電流制限用の抵抗を介して
電源スイッチと前記コンデンサとの接続点に接続する。 ＭＯ’Ｓ ＦＥＴのゲートと、ソースとの間に別のコン
デンサを接続する。 という技術的手段を講じている。 したがって、この発明の作用は次のとおりである。電源
投入の後、電子ユニットに内蔵されるコンデンサに突入
電流が流入するにしたがって、ＭＯＳ ＦＥＴのゲート
電圧が上昇するが、このゲート電圧がまだ低い段階では
、ＭＯＳ ＦＥＴのドレインからソースに流れるドレイ
ン電流は零に抑止されている。そして、ゲート電圧があ
る水準に達してはしめて、ドレイン電流が流れ始める。 なお、このドレイン電流が流れることを制限する時間は
、抵抗と別のコンデンサとに基づく時定数によって決ま
る。
この発明の第１および第２の実施例を、以下に図を参照
しながら説明する。第１図はこの発明に係る第１実施例
を示す回路図、第２図は、ＮチャネルＭＯＳ ＦＥＴに
関する、ゲート電圧をパラメータとする、ドレイン電流
−ドレイン・ソース間電圧特性図、第３図は同じく第２
実施例を示す回路図、第４図は、ＰチャネルＭＯＳ Ｆ
ＥＴに関する、ゲート電圧をパラメータとする、ドレイ
ン電流−ドレイン・ソース間電圧特性図、第５図は第１
．第２実施例におけるゲート・ソース間電圧の時間的変
化図をそれぞれ示す。 第１実施例の回路図を示す第１図で、ダイオード７、ツ
ェナーダイオード８を取り除ぞいたちのが、この発明装
置の基本形である。つまり、ダイオード７、ツェナーダ
イオード８は発明装置の性能をより改善する働きをもつ
。まず、基本形について説明し、ついでダイオード７、
ツェナーダイオード８の機能について述べる。 基本形の回路図で、直流電源１に、電源ラインにコンデ
ンサ３を内蔵した、図示してない電子ユニットを図の右
側に接続する。そして、その中間に、次に述べる電子部
品の構成をする。 ＮチャネルＭＯＳ ＦＥＴ ５ （以下、Ｎチャネル
の表記を省略する）のドレインＤを、直列に接続された
前記コンデンサ３および電源スイッチ２を介して直流電
源１のプラス側端子に接続する。また、ＭＯＳ ＦＥＴ
５のソースＳを、直流電源１のマイナス側端子シこ接
続する。そして、ＭＯＳ ＦＥＴ ５のゲートＧを、電
流制限用の抵抗４を介して、コンデンサ３と電源スイッ
チ２との接続点に接続する。さらに、ＭＯＳ ＦＥＴ
５のゲートＧと、ソースＳとの間に別のコンデンサ６を
接読する。 したがって、この実施例の基本形の作用は次のとおりで
ある。 電源スイッチ２を投入すると、図示してない電子ユニッ
トに内蔵されるコンデンサ３に突入電流が流入するにし
たがって、ＭＯＳ ＦＥＴ ５のゲート電圧が上昇する
。さて、このゲート電圧がまだ低い段階では、ＭＯＳ
ＦＥＴ ５のドレインＤからソースＳに流れるドレイン
電流は雰に抑止されている。そして、ゲート電圧がある
水準に達してはじめて、ドレイン電流が流れ始める。 この、ゲート電圧によって変化するドレイン電流の大き
さについて、第２図を参照しながら、さらに詳しく説明
する。第２図は、横軸にトレイン・ソース間電圧Ｖｄｓ
を、縦軸にドレイン電流１ｄをとり、この両者の関係を
、ゲート電圧Ｖ ｇｓをパラメータとして表した特性図
である。この図から明らかなように、ゲート電圧Ｖｇｓ
が増すにしたがって、ドレイン電流１ｄ は増大する。 しかも、このゲート電圧Ｖｇｓが、ある一定値（しきい
値ｖ ｔｈ）以上になるとドレイン電流１ｄが流れ出す
型のＭＯＳ ＦＥＴを選べば、ゲート電圧Ｖｇｓを前記
のしきい値ｖｔｈ以上にすることによって、ＭＯＳ Ｆ
ＥＴ ５はＯＮされる。 また、このドレイン電流１ｄが流れるまでの時間は、抵
抗４および、コンデンサ６とｈｏｓ ｐｃｒ５の入力界
￥９ （破線表示）との和に基づく時定数によって決ま
る。第５図は、横軸に時間Ｔを、縦軸にゲート電圧Ｖｇ
ｓをとって、両者の関係を示したものであるが、前記し
た時定数が大きくなるしたがって、この曲線の立ち上が
りが惣、速な状態からゆるやかな状態へ変化し、いずれ
もＲ柊的には直流電源１の電圧Ｖｏに収斂する。なお、
この場合は、実線部分と破線部分との連続曲線を考え、
途中からの、実線の水平部分については後述する。 この図では、電源スイッチ２をＯＮＬ、てから、時間Ｔ
ｔｈの後に、ゲート電圧Ｖｇｓはｖｔｈに達し、ドレイ
ン電流１ｄが流れ始めることになる。 さて次に、第１図に戻り、ダイオード７およびツェナー
ダイオード８の働きについて述べる。前述した基本形の
回路図において、抵抗４に並列にダイオード７を、その
順方向が直流電源１のプラス側端子に向かうように接続
するとともに、コンデンサ６に並列にツェナーダイオー
ド８を、その順方向がダイオード７の順方向と一致する
ように接続する。 さて、このダイオード７の作用は、電源スイッチ２をＯ
ＦＦするときに発揮される。すなわち、電源スイッチ２
をＯＦＦしたり、電子ユニットであるプリント配線板を
活線状態で筐体から引き抜いたりするとき、コンデンサ
６に蓄積されている電荷を急速に放電させることができ
る。言いかえれば、抵抗４は、直流電源１のプラス側端
子から流出する電流に対しては電流制限機能をもつが、
逆方向に流れる電流に対して電流制限機能をもたない、
と考えることもできる。 次に、ツェナーダイオード８０作用は保Ｒ８機能にある
。すなわち、直流電源ｌの直流電圧ＶｏがＭＯＳ ＦＥ
Ｔ ５のゲートＧ・ソースＳ間の最大定格電圧を超える
場合であっても、ＭＯＳ ＦＥＴ ５には、ツェナー電
圧Ｖｚ以上には電圧は印加されない。また、別の保護作
用として、ドレイン電ｉ１ｄの最大値を制限することが
できる。すなわち、コンデンサ３を含む電子ユニット内
の電子部品の故障により、たとえ第１図の右側の部分で
電源ラインが短絡しても、ドレイン電流１ｄはその制限
値以上には流れないから、他の電子ユニットなどへの障
害波及を■止する。なお、ツェナーダイオード８を付加
したときのコンデンサ６の端子間電圧、すなわち、ＭＯ
Ｓ ＦＥＴ ５ゲート・ソース間電圧の時間的変化は、
第５図の実線で示した曲線で、ツェナー電圧Ｖｚにおい
て一定になる。 第３図は、第２実施例を示す回路図である。ここでは、
間Ｓ ＦＥＴとしてＰチャネルＭＯＳ ＦＥＴ １５が
用いられる。そして、抵抗１４．コンデンサ１６゜ダイ
オード１７．ツェナーダイオード１８が、第１図の同じ
名称の部品とまったく同じように使用され、直流電源１
の端子の逆極性側に接続されている。 また、破線表示の１９はＭＯＳ ＦＥＴ １５の入力容
量である。この第２実施例の作用は第１実施例の場合と
まったく同様であるから、説明を省略する。 前述の第１．第２実施例に共通に言えることであるが、
ＭＯＳ ＦＥＴ ５．１５のドレインＤ・ソースＳ間の
電圧降下は、そのＯＮ抵抗の小さいものを使用するか、
または、複数個並列接続して使用するかによって、減少
させることができる。例えば、前者のように使用した場
合、現在、ＭＯＳ ＦＥＴのドレインＤ・ソースＳ間の
ＯＮ抵抗が０，１Ω以下のものもあるから、電流ＩＡが
流れる回路に使用しても、電圧降下は０．１ｖ程度にな
る。 なおまた、さらに大きい電流を取扱うときには、ＭＯＳ
ＦＥＴとしてそれに対応しうるパワーＭＯ５ＦＥＴを
適用することができる。
しながら説明する。第１図はこの発明に係る第１実施例
を示す回路図、第２図は、ＮチャネルＭＯＳ ＦＥＴに
関する、ゲート電圧をパラメータとする、ドレイン電流
−ドレイン・ソース間電圧特性図、第３図は同じく第２
実施例を示す回路図、第４図は、ＰチャネルＭＯＳ Ｆ
ＥＴに関する、ゲート電圧をパラメータとする、ドレイ
ン電流−ドレイン・ソース間電圧特性図、第５図は第１
．第２実施例におけるゲート・ソース間電圧の時間的変
化図をそれぞれ示す。 第１実施例の回路図を示す第１図で、ダイオード７、ツ
ェナーダイオード８を取り除ぞいたちのが、この発明装
置の基本形である。つまり、ダイオード７、ツェナーダ
イオード８は発明装置の性能をより改善する働きをもつ
。まず、基本形について説明し、ついでダイオード７、
ツェナーダイオード８の機能について述べる。 基本形の回路図で、直流電源１に、電源ラインにコンデ
ンサ３を内蔵した、図示してない電子ユニットを図の右
側に接続する。そして、その中間に、次に述べる電子部
品の構成をする。 ＮチャネルＭＯＳ ＦＥＴ ５ （以下、Ｎチャネル
の表記を省略する）のドレインＤを、直列に接続された
前記コンデンサ３および電源スイッチ２を介して直流電
源１のプラス側端子に接続する。また、ＭＯＳ ＦＥＴ
５のソースＳを、直流電源１のマイナス側端子シこ接
続する。そして、ＭＯＳ ＦＥＴ ５のゲートＧを、電
流制限用の抵抗４を介して、コンデンサ３と電源スイッ
チ２との接続点に接続する。さらに、ＭＯＳ ＦＥＴ
５のゲートＧと、ソースＳとの間に別のコンデンサ６を
接読する。 したがって、この実施例の基本形の作用は次のとおりで
ある。 電源スイッチ２を投入すると、図示してない電子ユニッ
トに内蔵されるコンデンサ３に突入電流が流入するにし
たがって、ＭＯＳ ＦＥＴ ５のゲート電圧が上昇する
。さて、このゲート電圧がまだ低い段階では、ＭＯＳ
ＦＥＴ ５のドレインＤからソースＳに流れるドレイン
電流は雰に抑止されている。そして、ゲート電圧がある
水準に達してはじめて、ドレイン電流が流れ始める。 この、ゲート電圧によって変化するドレイン電流の大き
さについて、第２図を参照しながら、さらに詳しく説明
する。第２図は、横軸にトレイン・ソース間電圧Ｖｄｓ
を、縦軸にドレイン電流１ｄをとり、この両者の関係を
、ゲート電圧Ｖ ｇｓをパラメータとして表した特性図
である。この図から明らかなように、ゲート電圧Ｖｇｓ
が増すにしたがって、ドレイン電流１ｄ は増大する。 しかも、このゲート電圧Ｖｇｓが、ある一定値（しきい
値ｖ ｔｈ）以上になるとドレイン電流１ｄが流れ出す
型のＭＯＳ ＦＥＴを選べば、ゲート電圧Ｖｇｓを前記
のしきい値ｖｔｈ以上にすることによって、ＭＯＳ Ｆ
ＥＴ ５はＯＮされる。 また、このドレイン電流１ｄが流れるまでの時間は、抵
抗４および、コンデンサ６とｈｏｓ ｐｃｒ５の入力界
￥９ （破線表示）との和に基づく時定数によって決ま
る。第５図は、横軸に時間Ｔを、縦軸にゲート電圧Ｖｇ
ｓをとって、両者の関係を示したものであるが、前記し
た時定数が大きくなるしたがって、この曲線の立ち上が
りが惣、速な状態からゆるやかな状態へ変化し、いずれ
もＲ柊的には直流電源１の電圧Ｖｏに収斂する。なお、
この場合は、実線部分と破線部分との連続曲線を考え、
途中からの、実線の水平部分については後述する。 この図では、電源スイッチ２をＯＮＬ、てから、時間Ｔ
ｔｈの後に、ゲート電圧Ｖｇｓはｖｔｈに達し、ドレイ
ン電流１ｄが流れ始めることになる。 さて次に、第１図に戻り、ダイオード７およびツェナー
ダイオード８の働きについて述べる。前述した基本形の
回路図において、抵抗４に並列にダイオード７を、その
順方向が直流電源１のプラス側端子に向かうように接続
するとともに、コンデンサ６に並列にツェナーダイオー
ド８を、その順方向がダイオード７の順方向と一致する
ように接続する。 さて、このダイオード７の作用は、電源スイッチ２をＯ
ＦＦするときに発揮される。すなわち、電源スイッチ２
をＯＦＦしたり、電子ユニットであるプリント配線板を
活線状態で筐体から引き抜いたりするとき、コンデンサ
６に蓄積されている電荷を急速に放電させることができ
る。言いかえれば、抵抗４は、直流電源１のプラス側端
子から流出する電流に対しては電流制限機能をもつが、
逆方向に流れる電流に対して電流制限機能をもたない、
と考えることもできる。 次に、ツェナーダイオード８０作用は保Ｒ８機能にある
。すなわち、直流電源ｌの直流電圧ＶｏがＭＯＳ ＦＥ
Ｔ ５のゲートＧ・ソースＳ間の最大定格電圧を超える
場合であっても、ＭＯＳ ＦＥＴ ５には、ツェナー電
圧Ｖｚ以上には電圧は印加されない。また、別の保護作
用として、ドレイン電ｉ１ｄの最大値を制限することが
できる。すなわち、コンデンサ３を含む電子ユニット内
の電子部品の故障により、たとえ第１図の右側の部分で
電源ラインが短絡しても、ドレイン電流１ｄはその制限
値以上には流れないから、他の電子ユニットなどへの障
害波及を■止する。なお、ツェナーダイオード８を付加
したときのコンデンサ６の端子間電圧、すなわち、ＭＯ
Ｓ ＦＥＴ ５ゲート・ソース間電圧の時間的変化は、
第５図の実線で示した曲線で、ツェナー電圧Ｖｚにおい
て一定になる。 第３図は、第２実施例を示す回路図である。ここでは、
間Ｓ ＦＥＴとしてＰチャネルＭＯＳ ＦＥＴ １５が
用いられる。そして、抵抗１４．コンデンサ１６゜ダイ
オード１７．ツェナーダイオード１８が、第１図の同じ
名称の部品とまったく同じように使用され、直流電源１
の端子の逆極性側に接続されている。 また、破線表示の１９はＭＯＳ ＦＥＴ １５の入力容
量である。この第２実施例の作用は第１実施例の場合と
まったく同様であるから、説明を省略する。 前述の第１．第２実施例に共通に言えることであるが、
ＭＯＳ ＦＥＴ ５．１５のドレインＤ・ソースＳ間の
電圧降下は、そのＯＮ抵抗の小さいものを使用するか、
または、複数個並列接続して使用するかによって、減少
させることができる。例えば、前者のように使用した場
合、現在、ＭＯＳ ＦＥＴのドレインＤ・ソースＳ間の
ＯＮ抵抗が０，１Ω以下のものもあるから、電流ＩＡが
流れる回路に使用しても、電圧降下は０．１ｖ程度にな
る。 なおまた、さらに大きい電流を取扱うときには、ＭＯＳ
ＦＥＴとしてそれに対応しうるパワーＭＯ５ＦＥＴを
適用することができる。
前記したように、この発明の構成は、その電源ラインに
コンデンサを内蔵した電子ユニットを、直流電源に接続
したときに生じる、前記コンデンサの充電に基づく突入
電流をある値以下に制限する装置において、ＭＯＳ Ｆ
ＥＴのドレインを、直列に接続された前記コンデンサお
よび電源スイッチを介して直流電源の一方の出力端子に
接続し、ＭＯＳＦＥＴのソースを、直流電源の他方の出
力端子に接続し、ＭＯＳ ＦＥＴのゲートを、電流制限
用の抵抗を介して電源スイッチと前記コンデンサとの接
続点に接続し、ＭＯＳ ＦＥＴのゲートと、ソースとの
間に別のコンデンサを接続する□というものである。 その結果、この発明は、電源投入の後、電子ユニットに
内蔵されるコンデンサに突入電流が流入するにしたがっ
て、ＭＯＳ ＦＥＴのゲート電圧が上昇するが、このゲ
ート電圧がまだ低い段階では、ＭＯＳＦＥＴのドレイン
からソースに流れるドレイン電流は零に抑止され、ゲー
ト電圧がある水串に達してはじめて、ドレイン電流が流
れ始める（なお、このドレイン電流が流れることを制限
する時間は、抵抗と別のコンデンサとに基づく時定数に
よって決まる）という作用を生じる。 したがって、この発明によれば、従来のものに比べ次の
ようなすぐれた効果がある。 （１） 突入電流を制限する働きは、？ＩＯＳ ＦＥ
Ｔの基本機能を利用したものであるから、確実で信頼性
が高い。 （２）装置を構成する部品は簡単で、かつ個数も少なく
てすみ、構成も簡素になる。また、このことは装置の低
コスト化につながる。例えば、基本的にはＭＯＳ ＦＥ
Ｔ 、抵抗、コンデンサだけでよい。これに対して、前
記した従来例では、ＳＣＲ，ゲート電圧用電源、抵抗、
タイマおよびこのタイマとスイッチとの連動機構が必要
である。 （３）電流をＯＮするに当たり、電圧降下が少なくてす
む。実施態様によれば、この電圧降下はさらに少なくな
る。 （４）実施態様によれば、電源スイッチをＯＦＦしたと
き、または電子ユニットであるプリント配線板を引き抜
いたときに、コンデンサの放電を急速におこなうことが
できる。 （５）実施態様によれば、ＭＯＳ ＦＥＴにかかる電圧
を最大定格電圧以下にすることができるから、ＭＯＳＦ
ＥＴの保護が完全であり、また、ドレイン電流を制限値
以下に抑えることができるから、負荷側での電子部品の
故障などによる短絡によって過電流が流れることを完全
に阻止することができる。
コンデンサを内蔵した電子ユニットを、直流電源に接続
したときに生じる、前記コンデンサの充電に基づく突入
電流をある値以下に制限する装置において、ＭＯＳ Ｆ
ＥＴのドレインを、直列に接続された前記コンデンサお
よび電源スイッチを介して直流電源の一方の出力端子に
接続し、ＭＯＳＦＥＴのソースを、直流電源の他方の出
力端子に接続し、ＭＯＳ ＦＥＴのゲートを、電流制限
用の抵抗を介して電源スイッチと前記コンデンサとの接
続点に接続し、ＭＯＳ ＦＥＴのゲートと、ソースとの
間に別のコンデンサを接続する□というものである。 その結果、この発明は、電源投入の後、電子ユニットに
内蔵されるコンデンサに突入電流が流入するにしたがっ
て、ＭＯＳ ＦＥＴのゲート電圧が上昇するが、このゲ
ート電圧がまだ低い段階では、ＭＯＳＦＥＴのドレイン
からソースに流れるドレイン電流は零に抑止され、ゲー
ト電圧がある水串に達してはじめて、ドレイン電流が流
れ始める（なお、このドレイン電流が流れることを制限
する時間は、抵抗と別のコンデンサとに基づく時定数に
よって決まる）という作用を生じる。 したがって、この発明によれば、従来のものに比べ次の
ようなすぐれた効果がある。 （１） 突入電流を制限する働きは、？ＩＯＳ ＦＥ
Ｔの基本機能を利用したものであるから、確実で信頼性
が高い。 （２）装置を構成する部品は簡単で、かつ個数も少なく
てすみ、構成も簡素になる。また、このことは装置の低
コスト化につながる。例えば、基本的にはＭＯＳ ＦＥ
Ｔ 、抵抗、コンデンサだけでよい。これに対して、前
記した従来例では、ＳＣＲ，ゲート電圧用電源、抵抗、
タイマおよびこのタイマとスイッチとの連動機構が必要
である。 （３）電流をＯＮするに当たり、電圧降下が少なくてす
む。実施態様によれば、この電圧降下はさらに少なくな
る。 （４）実施態様によれば、電源スイッチをＯＦＦしたと
き、または電子ユニットであるプリント配線板を引き抜
いたときに、コンデンサの放電を急速におこなうことが
できる。 （５）実施態様によれば、ＭＯＳ ＦＥＴにかかる電圧
を最大定格電圧以下にすることができるから、ＭＯＳＦ
ＥＴの保護が完全であり、また、ドレイン電流を制限値
以下に抑えることができるから、負荷側での電子部品の
故障などによる短絡によって過電流が流れることを完全
に阻止することができる。
第１図はこの発明に係る第１実施例を示す回路図、
第２図は、ＮチャネルＭＯＳ ＦＥＴに関する、ゲート
電圧をパラメータとする、ドレイン電流−ドレイン・ソ
ース間電圧の特性図、 第３図は同じく第２実施例を示す回路図、第４図は、Ｐ
チャネルＭＯＳ ＦＥＴに関する、ゲート電圧をパラメ
ータとする、ドレイン電流−ドレイン・ソース間電圧の
特性図、 第５図は第１．第２実施例におけるゲート・ソース間電
圧の時間的変化図、 第６図は一従来例を示す回路図。 符号説明 １：直流電源、２：電源スイッチ、 ３：コンデンサ（電子ユニット内蔵）、４．１４：抵抗
、５：ＮチャネルＭＯＳ ＦＥＴ 。 ６．１６ ：コンデンサ、７．１７：ダイオード、８
．１８ ：ツエナーダイオード、９．１９ ：入力容量
、１５：ＰチャネルＭＯＳ ＦＥＴ 。 第１男 ドレイ゛ハンース１ｙもす巳 ｃｆｓ（Ｖ）晃２藺 稟３吋 ｌ″Ｖン・ソースＦＦＩ 電ＬＶ６Ｓ （■）昆５個 ス４
電圧をパラメータとする、ドレイン電流−ドレイン・ソ
ース間電圧の特性図、 第３図は同じく第２実施例を示す回路図、第４図は、Ｐ
チャネルＭＯＳ ＦＥＴに関する、ゲート電圧をパラメ
ータとする、ドレイン電流−ドレイン・ソース間電圧の
特性図、 第５図は第１．第２実施例におけるゲート・ソース間電
圧の時間的変化図、 第６図は一従来例を示す回路図。 符号説明 １：直流電源、２：電源スイッチ、 ３：コンデンサ（電子ユニット内蔵）、４．１４：抵抗
、５：ＮチャネルＭＯＳ ＦＥＴ 。 ６．１６ ：コンデンサ、７．１７：ダイオード、８
．１８ ：ツエナーダイオード、９．１９ ：入力容量
、１５：ＰチャネルＭＯＳ ＦＥＴ 。 第１男 ドレイ゛ハンース１ｙもす巳 ｃｆｓ（Ｖ）晃２藺 稟３吋 ｌ″Ｖン・ソースＦＦＩ 電ＬＶ６Ｓ （■）昆５個 ス４
Claims (1)
- 【特許請求の範囲】 １）電源ラインにコンデンサを内蔵した電子ユニットを
直流電源に接続したときに生じる、前記コンデンサの充
電に基づく突入電流を、ある値以下に制限する装置にお
いて、 ＭＯＳＦＥＴのドレインを、直列に接続された前記コン
デンサおよび電源スイッチを介して前記直流電源の一方
の出力端子に接続し、 前記ＭＯＳＦＥＴのソースを、前記直流電源の他方の出
力端子に接続し、 前記ＭＯＳＦＥＴのゲートを、電流制限用の抵抗を介し
て前記電源スイッチと前記コンデンサとの接続点に接続
し、前記ＭＯＳＦＥＴのゲートと、ソースとの間に別の
コンデンサを接続したことを特徴とする突入電流制限装
置。 ２）特許請求の範囲第１項記載の装置において、ＭＯＳ
ＦＥＴは、複数個の同一のものが並列に接続されること
を特徴とする突入電流制限装置。 ３）特許請求の範囲第１項または第２項記載の装置にお
いて、ＭＯＳＦＥＴのゲートと接続された抵抗は、直流
電源の一方の端子から流出する方向の電流に対しては電
流制限機能をもち、直流電源の一方の端子へ流入する方
向の電流に対しては電流制限機能をもたないことを特徴
とする突入電流制限装置。 ４）特許請求の範囲第３項記載の装置において、ＭＯＳ
ＦＥＴのゲートと接続された抵抗は、抵抗単体と、ダイ
オードとが、このダイオードの順方向を前記直流電源へ
の一方の端子へ流入する方向に一致させて、並列に接続
されたものであることを特徴とする突入電流制限装置。 ５）特許請求の範囲第１項または第２項記載の装置にお
いて、ＭＯＳＦＥＴのゲートとソースとの間に接続され
たコンデンサは、充電電圧を所定値以下であるように制
限する機能をもつことを特徴とする突入電流制限装置。 ６）特許請求の範囲第５項記載の装置において、ＭＯＳ
ＦＥＴのゲートとソースとの間に接続されたコンデンサ
は、コンデンサ単体と、ツェナーダイオードとが、この
ツェナーダイオードのカソードをＭＯＳＦＥＴのゲート
側にして並列に接続されたものであることを特徴とする
突入電流制限装置。 ７）特許請求の範囲第１項ないし第６項のいずれかの項
に記載の装置において、ＭＯＳＦＥＴは、ＮチャネルＭ
ＯＳＦＥＴであり、直流電源の一方の端子はプラス側端
子、同じく他方の端子はマイナス側端子であることを特
徴とする突入電流制限装置。 ８）特許請求の範囲第１項ないし第６項のいずれかの項
に記載の装置において、ＭＯＳＦＥＴは、ＰチャネルＭ
ＯＳＦＥＴであり、直流電源の一方の端子はマイナス側
端子、同じく他方の端子はプラス側子であることを特徴
とする突入電流制限装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20838386A JPS6364524A (ja) | 1986-09-04 | 1986-09-04 | 突入電流制限装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20838386A JPS6364524A (ja) | 1986-09-04 | 1986-09-04 | 突入電流制限装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364524A true JPS6364524A (ja) | 1988-03-23 |
Family
ID=16555359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20838386A Pending JPS6364524A (ja) | 1986-09-04 | 1986-09-04 | 突入電流制限装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364524A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180829U (ja) * | 1988-05-28 | 1989-12-26 | ||
| US5436824A (en) * | 1992-12-10 | 1995-07-25 | Rosemount Inc. | Inrush current limiter in a magnetic flowmeter |
| JP2009268244A (ja) * | 2008-04-24 | 2009-11-12 | Canon Inc | 突入電流低減回路及びこれを備えた電源装置 |
| JP2012152001A (ja) * | 2011-01-19 | 2012-08-09 | Nec Network Products Ltd | 突入電流防止回路および突入電流防止方法 |
| JP2013116001A (ja) * | 2011-11-30 | 2013-06-10 | Mitsubishi Electric Corp | 電源回路 |
-
1986
- 1986-09-04 JP JP20838386A patent/JPS6364524A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180829U (ja) * | 1988-05-28 | 1989-12-26 | ||
| US5436824A (en) * | 1992-12-10 | 1995-07-25 | Rosemount Inc. | Inrush current limiter in a magnetic flowmeter |
| JP2009268244A (ja) * | 2008-04-24 | 2009-11-12 | Canon Inc | 突入電流低減回路及びこれを備えた電源装置 |
| JP2012152001A (ja) * | 2011-01-19 | 2012-08-09 | Nec Network Products Ltd | 突入電流防止回路および突入電流防止方法 |
| JP2013116001A (ja) * | 2011-11-30 | 2013-06-10 | Mitsubishi Electric Corp | 電源回路 |
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